JPH11120787A - 自己修理回路を用い、且つ記憶位置を永久に不能としてメモリ動作を検査する方法 - Google Patents
自己修理回路を用い、且つ記憶位置を永久に不能としてメモリ動作を検査する方法Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
動作を、ハード的な機能不良へと変換するメモリ素子検
査方法を与える。 【解決手段】 これらのメモリ位置は、後に内蔵自己検
査(BIST)回路および内蔵自己修理(BISR)回
路によって検査および修理が行われる。まず、予備の行
位置および列位置を含むメモリアレイに対して一連の検
査を行う。動作不良を起こしていると判断される行位置
および列位置は、利用できる予備の行および列の個数と
一緒に収集される。予備のメモリ位置が十分にある場
合、誤動作する行と列は、対応するフューズ接続の各々
を溶断することにより永久に使用不能とする。以降、こ
れらのメモリ位置へのアクセスは、BISR回路によ
り、リダイレクトされる。
Description
リ素子の分野に関し、さらに詳細には製造過程において
これらの素子類を検査する方法に関する。
リの機能を製造現場で検査するのが通例である。これら
のチップが検査及び認証されユーザへの販売に向けて出
荷されてしまうと、ユーザは、自分のシステムが正しく
機能することについては、チップの信頼性に頼るのが一
般的である。メモリアレイ回路チップの内部のメモリセ
ルの密度および線幅がますます小さくなるに伴い(現在
は、0.5ミクロン未満である)、この信頼性を達成す
ることは一層困難になる。そこで、メモリ素子の製造業
者にとっての課題の1つは、動作不良部品による歩留ま
り低下を起こすこと無く、メモリ容量を増やすことであ
る。
アレイ内部の各メモリセルが正しく動作することを確認
する検査を受けるのが一般的である。この検査は、製造
上の欠陥や劣化不良のために、チップ内部のメモリセル
の大部分が不良となることが少なくないので、ルーチン
的に行われる。
リ検査装置、即ち製造現場の自動検査装置(ATE)を
用いて検査されていた。チップが一旦出荷されてしまう
と、この検査方法はユーザには利用できないので、ユー
ザ側で、不良のメモリセルを見つけ出すのは困難とな
る。ユーザが検査装置を利用できたとしても、現地修理
は、費用と時間が掛かり非現実的である。
IST=built-in self test)および内蔵自己修理(B
ISR=built-in self repair)の回路を備えたメモリ
チップもある。本明細書では、「BIST」なる用語は、実
際の検査を指し、一方「BISTユニット」および「B
IST回路」は、内蔵自己検査(BIST)を行う回路
を指す。同様に、「BISR」は、内蔵自己修理の処理
を指し、「BISRユニット」および「BISR回路」
は、内蔵自己修理を行う回路を指す。BISTは、チッ
プへの電源投入時(または起動時)に種々のパタンをメ
モリに対して読み書きし、不良メモリセルを決定するこ
とにより作用する。不良なセルが存在する場合、BIS
R回路は、メモリアレイ内において、その不良なセルを
含む行または列を予備の行または列に割り当て直す。し
たがって、このチップは、仮にすべてのセルが動作する
わけでは無い場合でも、機能を果たすことができる。シ
ステムに電源が投入される度に、BISTおよびBIS
Rが行われるので、システムの次の起動までの間に発生
する潜在的な故障も現場で発見することができる。
子を含むシステムが起動される時に現れる動作条件で行
われるので、この検査では、悪条件で誤動作しやすいメ
モリセルを特定できない可能性もある。例えば、ダイナ
ミックメモリのセルのリフレッシュ間隔は温度と密接な
関係があり、必要とされるセルのリフレッシュ間隔は、
温度の増加とともに短縮される。BISTおよびBIS
Rにおいては、起動時にリフレッシュ間隔検査を行って
もよいが、その時点でのシステムの温度は、誤動作を誘
発するには不十分である可能性がある。しかし、その
後、メモリセルが1つでも誤動作を起こす点にまで、シ
ステムの温度が上昇する場合もある。 システム起動時
にBISTおよびBISRが既に行われているので、B
ISRでは、それらのセルへのアクセスを予備のセルに
切り替えられず、破局的なシステムエラーを招く恐れが
ある。
で故障を動的に検出及び修理する能力を依然として維持
しながら、悪条件の下で誤動作を起こしやすいメモリ位
置を特定して使用不能とする検査方法を提供することが
望ましい。
は、本発明による検査方法により大部分解決される。一
の実施例においては、指定された最悪の場合の条件下で
しか発生し得ない誤動作をハード的な機能不良に変換す
るようなメモリ素子のための検査方法が与えられる。誤
動作を起こすメモリ位置は、後に内蔵自己検査(BIS
T)回路および内蔵自己修理(BISR)回路によって
検査および再割り当て(remap) が行われる。まず、予備
の(redundant) 行位置および列位置を含むメモリアレイ
に対して一連の検査を行う。この一連の検査は、一般
に、誤動作を最も誘発しそうな条件下で行う。動作不良
を起こしていると判断される行位置および列位置は、利
用できる予備の行および列の個数と共に、メモリ素子を
走査して収集される。予備のメモリ位置が十分にある場
合、誤動作する行と列は、対応するフューズ接続の各々
を溶断することにより、永久に使用不能とされる(be di
sabled) 。次に、そのメモリ素子に電源が投入される
と、BISTは、永久に不能とされたものも含めてハー
ド的な機能不良を有する行と列とを検出する。以降、こ
れらのメモリ位置へのアクセスは、BISR回路によ
り、リダイレクト(redirect)する(再割り当てされた予
備のセルに切り替える)ことができる。次に、前記の一
連の検査を再び実行し、さらに誤りが発見された場合、
その素子は欠陥品と見なされる。
の傾向がある行および列は、決して使用可能とされるこ
とはない。さらに、BIST回路およびBISR回路に
より、基本的なメモリ機能の確認および故障しているア
ドレスの再割り当てを素子への電源投入の度に行うこと
が可能となる。メモリアレイの検査適用範囲が拡大され
て好都合である。
モリアレイを含むメモリ素子を検査する方法を意図した
ものである。本方法は、特定の組の動作条件の下で複数
の行に対して所与の検査を行うこと、およびその所与の
検査の結果に応じて前記の複数の行のうち特定の行が不
良であると判断することを含む。本方法は、さらに、そ
の特定の行へのメモリアクセスを永久に不能とすること
も含む。さらに、通常の動作条件の間のメモリ素子への
電源の投入に応じてこのメモリ素子に自己検査処理を行
い、この処理により、メモリアレイ内の、前記の特定の
行を含む動作不良の行を特定することも本方法に含まれ
る。最後に、本方法には、動作不良の各行に対し予備の
行を使用可能にすることも含まれる。
メモリアレイを含むメモリ素子を検査する方法を意図し
たものである。本方法は、特定の組の動作条件の下で複
数の列に対して所与の検査を行うこと、およびその所与
の検査の結果に応じて前記の複数の列のうち特定の列が
不良であると判断することを含む。本方法は、さらに、
その特定の列へのメモリアクセスを永久に不能とするこ
とも含む。さらに、通常の動作条件の間のメモリ素子へ
の電源の投入に応じてこのメモリ素子に自己検査処理を
行い、この処理により、メモリアレイ内の、前記の特定
の列を含む動作不良の列を特定することも本方法に含ま
れる。最後に、本方法には、動作不良の各列に対し予備
の列を使用可能にすることも含まれる。
施例のブロック図である。同図において、メモリ素子1
00は、内蔵自己検査(BIST)ユニット120に接
続された内蔵自己修理(BISR)ユニット110およ
び制御ブロック130を含む。制御ブロック130は、
メモリ素子100への種々の入力、すなわちアドレス1
32、ライトイネーブル134およびデータ入力信号1
36を受信する。メモリ素子100には、行アドレスス
トローブ150および列アドレスストローブ152も入
力されるが、これらの内部接続は、簡単のために図1に
は示していない。制御ブロック130は、メモリ素子1
00の出力としてデータ出力信号138も伝える。BI
SRユニット110は、修正アドレスセレクト112、
修正アドレス114および未修正アドレス116により
制御ブロック130に結合され、エラーバス122によ
りBISTユニット120に結合されている。BIST
ユニット120は、BISTセレクト124を含む幾つ
かの信号により制御ブロック130に結合される。メモ
リアレイ140は、制御ブロック130から種々の入力
を受信し、及びBISTユニット120および制御ブロ
ック130の両方に出力を伝える。
リ素子100に用いることにより、欠陥のあるメモリセ
ルに対する検査の適用範囲を改善することができる。実
施例において、BISTユニット120は、起動時に種
々の検査パタンでメモリアレイ140を巡回する。誤動
作する行または列が検出される度に、この情報は、BI
SRユニット110に伝えられる。このユニット110
では、その誤動作する位置へのアクセスをメモリアレイ
内部の予備の行または列に割り当て直そうとする。BI
SRユニット110は、(未修正アドレス116で送ら
れて)入力されるアドレスをすべて監視し、BISTに
よって検出された誤動作するアドレスの1つと一致する
どうか判断する。一致する場合、BISRユニット11
0は、それに対する修正されたアドレス114を制御ブ
ロック130に渡して、本来アドレス指定されたメモリ
位置に代わって、新たに割り当てられた行または列がア
クセスされるようにする。メモリアレイの各セルを検査
するBISTとアドレスのリダイレクト(修正アドレス
への割り当て)を行うBISRとのこのような複合処理
が、メモリチップへ電源を投入する度に実行される。
は、起動時に誤動作するメモリ位置を検出するだけで、
所与の時間経過した後に起こりうる誤動作(例えば、シ
ステムが暖まってから発生しうる温度関連の誤動作)を
起こすメモリ位置を検出するものではない。しかし、こ
れらのメモリ位置は、製造段階の検査中に検出され、永
久に使用不能とされ得る。一の実施例においては、誤動
作する行または列は、メモリセルに接続された制御線に
設けられたフューズ接続を溶断することによって使用不
能とされる。このようにすると、不能とされたメモリ位
置は永久的な機能不良となっているので、BISTおよ
びBISRは、現場でそれらのメモリ位置を特定するこ
とができるようになる。これらのアドレスへのアクセス
は、BISRユニット110によって、機能する位置に
リダイレクトされる。
40にアクセスするには、行アドレスストローブ信号1
50とともにアドレス132上に行アドレスを出力し
て、メモリアレイ140内部の特定の行を選択する。そ
して、書込み動作の場合は、書き込まれるデータをデー
タ入力信号136上に出力しながら、ライトイネーブル
134も活性化する。読出し動作の場合は、データ入力
信号136上にはデータを出力せずに、ライトイネーブ
ル134を不活性にする。次に、列アドレスストローブ
信号152とともにアドレス132に列アドレスを出力
して、メモリアレイ140内部の特定の列を選択する。
そして、書込み動作の場合は、データ入力信号136上
の値をメモリアレイ140内部の選択された行および列
の交差点にあるメモリセルに書込み、読出し動作の場合
は、選択された行および列の交差点にあるメモリセルの
値をデータ出力信号138上に送る。
ロック130を通してメモリアレイ140に入力を送り
出すこともできる。後述するように、BISTユニット
120は、いろいろな種類の故障に対してメモリアレイ
140内部のセルを検査するために、メモリアレイ14
0に対してパタンの読出しと書込みを行う。BISTセ
レクト信号124によって、外部のピン上に送られる信
号に優先して、BISTからのアドレスおよび制御信号
が選択される。BISTユニット120は、誤りを検出
すると、エラーバス122経由でBISRユニット11
0に誤動作情報を伝える。BISRユニット110は、
誤動作するアドレスを記憶し、これらの位置へのアクセ
スをメモリアレイ140内部の予備の行または列へとリ
ダイレクトする。BISRは、再割り当てする必要のあ
るアドレスへのアクセスをチェックするために、到来す
る未修正アドレス116を監視する。そのような状態が
検出された場合、BISRは、修正アドレスセレクト信
号112によって与えられる選択制御信号と共に、修正
アドレスを修正アドレス114上に送る。
部分的に詳細に示すブロック図である。図1の回路部分
と対応する回路部分には、同一の番号を付してある。
分は、状態機構制御(state machinecontroller)部21
0、BISTアドレス発生器220、BISTデータ発
生器230および比較器240を含む。状態機構制御部
210は、BISTアドレス発生器220およびBIS
Tデータ発生器230への入力の他にBISTライトイ
ネーブル信号234も出力する。BISTアドレス発生
器220は、BISTアドレス232を出力し、一方、
BISTデータ発生器230は、BISTデータ入力信
号236を出力する。BISTデータ入力信号236
は、比較器240にも入力され、該比較器240は、メ
モリアレイ140からデータ出力信号138も受信す
る。比較器240の出力であるエラー信号248は、エ
ラーバス122の一部としてBISTアドレス232と
共にBISRユニット110に送られる。BISTアド
レス232、BISTライトイネーブル234およびB
ISTデータ入力信号236は、マルチプレクサ制御信
号であるBISTセレクト124と共に制御ブロック1
30に送られる。
は、アドレスマルチプレクサ250、修正アドレスマル
チプレクサ252、ライトイネーブルマルチプレクサ2
54およびデータ入力マルチプレクサ256を含む。ア
ドレスマルチプレクサ250は、外部のピンからのアド
レス132とBISTアドレス232との間の選択を
(BISTセレクト124に基づいて)行い、未修正ア
ドレス116を修正アドレスマルチプレクサ252とB
ISRユニット110に送る。また、修正アドレスマル
チプレクサ252は、BISRユニット110から、修
正アドレス114を制御信号としての修正アドレスセレ
クト112と共に受信する。修正アドレスマルチプレク
サ252の出力は、アレイアドレス242であり、これ
はメモリアレイ140に渡される。ライトイネーブルマ
ルチプレクサ254は、外部のピンからのライトイネー
ブル134とBISTライトイネーブル234との間の
選択を(BISTセレクト124に基づいて)行い、ア
レイライトイネーブル244をメモリアレイ140に送
る。同様に、データ入力マルチプレクサ256は、外部
のピンからのデータ入力136とBISTデータ入力2
36との間の選択を(BISTセレクト124に基づい
て)行い、アレイデータ入力246をメモリアレイ14
0に送る。
BISTユニット120は、メモリアレイ140の動作
を確認する検査アルゴリズムを開始する。典型的な検査
パタンでは、縮退故障、ブリッジ故障およびデータ保持
故障に対してメモリアレイ140を検査できる。縮退故
障は、特定のセルがある値に縮退し(固定され)ている
ことを示し、ブリッジ故障は、あるセルが隣接するセル
に短絡していることを示す。データ保持故障は、セルが
リフレッシュ間隔仕様を満たさなくなったことを示す。
ISRユニット110は、種々の検査パタン間を循環す
るようにプログラムされた単なる状態機構である。BI
STアドレス発生器220は、検査アルゴリズムによっ
て指定された順序でアドレスを発生する。一の実施例に
おいては、BISTアドレス発生器220は、メモリア
レイ140の第1アドレスを指すように初期化され、そ
の後、状態機構制御部210からの適切な入力信号に応
じて利用可能なアドレス位置をすべて通って巡回すると
ころの単なる計数回路でもよい。さらに、状態機構制御
部210は、検査アルゴリズムが規定するところにした
がって、読出し動作か書込み動作の何れかを選択するB
ISTライトイネーブル信号234をメモリアレイ14
0に送る。BISTデータ発生器230は、状態機構制
御部210からの付加的な制御信号に応じてBISTデ
ータ入力信号236上にデータ値を発生する。このデー
タ値は、書込みサイクル中は、アレイデータ入力信号2
46によりメモリアレイ140に送られる。読出しサイ
クルの期間中は、このデータ値は、BISTデータ入力
信号236により比較器240に送られ、該比較器24
0は、データ出力信号138上のメモリアレイ140の
出力も受信する。そこで、比較器240は、BISTデ
ータ入力信号236上の値とデータ出力信号138上の
値とを比較し、不一致が検出された場合、エラー信号2
48を活性化する。このエラー信号248とBISTア
ドレス232(これは、誤動作するアドレスを示す)
は、エラーバス122としてBISRユニット110に
送られる。
と、状態機構制御部210は、活動を止め、もはやBI
STセレクト124を活性化することはない。この時点
で、メモリ素子100は、外部のピンからのメモリアレ
イ140に対する要求に応えられるようになる。BIS
Tセレクト124が不活性なので、アドレスマルチプレ
クサ250ではアドレス132が、ライトイネーブルマ
ルチプレクサ254ではライトイネーブル134が、そ
してデータ入力マルチプレクサ256ではデータ入力1
36が、それぞれ選択されることになる。したがって、
これらの信号が、それぞれのマルチプレクサを通してメ
モリアレイ140に送られる。
例のブロック図である。図1の回路部分に対応する回路
部分には、同一の番号を付してある。
は、行自己修理ユニット310、列自己修理ユニット3
20、BISR制御論理回路330、行/列アドレス修
正マルチプレクサ340および誤り検出論理回路350
を含む。未修正アドレス116が、行自己修理ユニット
310と列自己修理ユニット320の両方に送られる。
行自己修理ユニット310は、未修正アドレス116を
索引として、行故障署名記憶領域312への照会を行
い、その署名があれば、行的中信号316をBISR制
御論理回路330に送る。行自己修理ユニット310
は、行アドレス修正記憶領域314も含み、この行アド
レス修正記憶領域314は、行故障署名記憶領域312
内の各位置に対して対応するエントリーを含む。これら
のエントリーの1つが、誤り検出論理回路350からの
入力によって選択されると、その選択されたエントリー
は、行アドレス修正334上を、行/列アドレス修正マ
ルチプレクサ340に送られる。同様に、列自己修理ユ
ニット320は、未修正アドレス116を索引として、
列故障署名記憶領域322への照会を行い、その署名が
あれば、列的中信号326をBISR制御論理回路33
0に送る。列自己修理ユニット320は、列アドレス修
正記憶領域324も含み、この列アドレス修正記憶領域
324は、列故障署名記憶領域322内の各位置に対し
て対応するエントリーを含む。これらのエントリーの1
つが、誤り検出論理回路350からの入力によって選択
されると、その選択されたエントリーは、列アドレス修
正336上を、行/列アドレス修正マルチプレクサ34
0に送られる。BISR制御論理ブロック330は、制
御ブロック130から行/列セレクト信号を、行的中信
号316および列的中信号326と共に受信し、修正ア
ドレスセレクト112を制御ブロック130へ送り、且
つ行/列アドレス修正セレクト332を行/列アドレス
修正マルチプレクサ340に送る。行/列アドレス修正
マルチプレクサ340は、行アドレス修正334と列ア
ドレス修正336との間の選択を行/列アドレス修正セ
レクト332に基づいて行い、修正アドレス114を出
力する。誤り検出論理回路350は、エラーバス122
(エラー信号248とBISTアドレス232を含む)
を受け取り、エラーアドレスを行自己修理ユニット31
0と列自己修理ユニット320に送る。
は、素子の電源投入時にメモリアレイ140に対して行
われる。比較器240は、エラーを検出すると、エラー
信号248を活性化し、BISTアドレス232と共に
誤り検出論理回路350に出力する。エラー信号248
が有効な時は、対応するBISTアドレス232が、行
自己修理ユニット310と列自己修理ユニット320と
の両方に送られる。これらのユニットの1つが、制御ブ
ロック130から送られる行/列セレクト論理信号(図
示せず)によって、誤動作するアドレスを記憶する。誤
動作するアドレスが行アドレスならば、記憶場所は、行
故障署名記憶領域312の内部ということになる。逆
に、誤動作するアドレスが列アドレスならば、記憶場所
は、列故障署名記憶領域322の内部ということにな
る。
署名記憶領域312に記憶されると、予備の行アドレス
が(利用可能であれば)、故障位置に割り当てられ、行
アドレス修正記憶領域314に記憶される。同様に、故
障の列アドレスが、検出され且つ列故障署名記憶領域3
22に記憶されると、予備の列アドレスが(利用可能で
あれば)、故障位置に割り当てられ、列アドレス修正記
憶領域324に記憶される。一実施例では、メモリアレ
イ140の列検査の期間中は、行自己修理ユニット31
0が動作し、一方行検査の期間中は、列自己修理ユニッ
ト320が動作する。これにより、列の故障が行検査の
結果に影響することを防ぎ、及びこの逆の事態も防ぐ。
前記の何れの場合も、予備の記憶位置が利用できない場
合、BISRは、BISTと通信して、アドレスの再割
り当てが不可能であったことを示す。すると、BIST
は、そのメモリ素子100が欠陥品であることを示す致
命的故障であることを表示する。
は、標準の動作を開始する。即ち、BISTにより発生
される信号に代わり、対応するアドレス132、ライト
イネーブル134およびデータ入力信号136により、
メモリアレイ140への要求が行われる。この場合、ア
ドレス132は、アドレスマルチプレクサ250により
選択され、未修正アドレス116上を、BISRユニッ
ト110内の行自己修理ユニット310と列自己修理ユ
ニット320の両方に送られる。そのアクセスが行アド
レスか列アドレスかによって、何れかのユニットが選択
される。
正アドレス116を索引として、行故障署名記憶領域3
12への照会を行う。照会対象が発見された場合、行的
中信号316をBISR制御論理回路330に対して活
性化する。このアクセスは列アドレスに対するものでは
ないので、列的中信号326は活性にならない。また、
行故障署名記憶領域312で発見された照会対象に対応
する行アドレス修正記憶領域314におけるエントリー
は、行アドレス修正334上を行/列アドレス修正マル
チプレクサ340に送られる。BISR制御論理回路3
30は、行/列アドレス修正セレクト332をマルチプ
レクサ340に出力することにより、修正アドレス11
4として送るべき行アドレス修正334を選択する。さ
らに、BISR制御論理回路330は、活性化されてい
る行的中信号316に応じて修正アドレスセレクト11
2を活性にする。前述のように、修正アドレスセレクト
112は、制御論理ブロック130において、メモリア
レイ140に送るべく修正アドレス114または未修正
アドレス116を選択するために用いられる。
ば、未修正アドレス116を索引として、列故障署名記
憶領域322への照会を行う。照会対象が発見された場
合、列的中信号326をBISR制御論理回路330に
対して活性化する。このアクセスは行アドレスに対する
ものではないので、行的中信号316は活性にならな
い。また、列故障署名記憶領域322で発見された照会
対象に対応する列アドレス修正記憶領域324における
エントリーは、列アドレス修正336上を行/列アドレ
ス修正マルチプレクサ340に送られる。BISR制御
論理回路330は、行/列アドレス修正セレクト332
をマルチプレクサ340に出力することにより、修正ア
ドレス112として送るべき列アドレス修正334を選
択する。さらに、BISR制御論理回路330は、活性
化されている列的中信号316に応じて修正アドレスセ
レクト114を活性にするは、行アドレス修正334上
を行/列アドレス修正マルチプレクサ340に送られ
る。BISR制御論理回路330は、行/列アドレス修
正セレクト332をマルチプレクサ340に出力するこ
とにより、修正アドレス114として送るべき行アドレ
ス修正334を選択する。さらに、BISR制御論理回
路330は、活性化されている行的中信号316に応じ
て修正アドレスセレクト112を活性にする。前述のよ
うに、修正アドレスセレクト112は、制御論理ブロッ
ク130において、メモリアレイ140に送るべく修正
アドレス114または未修正アドレス116を選択する
ために用いられる。
0およびBISRユニット110は、メモリアレイ14
0において誤動作するメモリセルを電源投入時に検出す
る。そして、これらのアドレスへのアクセスを他の位置
に接続することにより、メモリ素子100の連続動作が
可能となる。しかし、BISTを行った後に、メモリア
レイ140の特定の行または列が故障すると、BISR
ユニット110による再割り当ては為されない。したが
って、BISTとBISRは、ある種のメモリ故障、特
にある期間が過て発生するような故障や悪い動作条件の
下で起こるような故障は検出できないことがある。その
ような誤動作を起こしやすい行または列へのアクセス
は、データ損失を招く恐れが潜在的にある。メモリ素子
が顧客の現場に一旦出荷されると、これらの限界付近に
ある(marginal)メモリセルを特定することは困難且つ非
現実的であるが、そのようなセルも製造過程で比較的容
易に発見することができる。限界にある行および列を特
定して、永久に使用不能とすることにより、後に利用者
の現場で行われるBISTおよびBISRの反復によっ
て、それらの行および列へのアクセスを検出して再割り
当てすることができるようになる。後述するように、こ
れらの行および列は、誤動作する行または列に付けられ
たフューズ接続を溶断することにより使用不能としても
よい。
する書込み回路の一実施例のブロック図である。メモリ
アレイ140内部の読取り回路は、簡単のために省略し
た。図1の回路部分に対応する回路部分は、同一の番号
で示した。
デコーダ410に接続された複数のメモリセル430A
〜430Q(以降、セル430と言う)、列デコーダ4
20およびセンスアンプ(センス増幅器)ブロック44
0を含む。また、セル430は、予備の行412を含
み、これは、セル430M、430N、430Pおよび
430Qを含む。さらに、セル430は、予備の列42
2を含み、これは、セル430D、430H、430L
および430Qを含む。セル430は、ライトワード線
432A〜D(以降、ライトワード線432と言う)に
より行デコーダ410に接続される。各ライトワード線
432は、対応する行フューズ接続436A〜D(以
降、行フューズ接続436と言う)を含む。行フューズ
接続436の各々は、フューズ接続の1つを溶断するこ
とにより、その行を行デコーダ410から絶縁して該行
を使用不能にするように構成される。同様に、セル43
0は、ライトビット線434A〜D(以降、ライトビッ
ト線434と言う)により列デコーダ420およびセン
ス増幅器ブロック440に接続される。各ライトビット
線434は、対応する列フューズ接続438A〜D(以
降、列フューズ接続438と言う)を含む。列フューズ
接続438の各々は、フューズ接続の1つを溶断するこ
とにより、その列を列デコーダ420から絶縁して該列
を使用不能にするように構成される。行デコーダ410
および列デコーダ420は、簡単のために図4に図示し
ない他の制御信号と共に制御ブロック130からアレイ
アドレス242を受信する。列デコーダ420は、さら
にアレイデータ入力バス246上の入力データも受信し
て、データ出力信号138を出力として伝える。
き込むには、まず行のアクセスを示す適切な制御信号と
共に、行アドレスをアレイアドレス242に送る。行デ
コーダ410は、特定のライトワード線432を活性化
して、その行のすべてのセルを活性化する。次に、列の
アクセスを示す適切な制御信号と共に、列アドレスをア
レイアドレス242上を、列デコーダ420に与える。
また、書き込むべき所望のデータ値は、アレイデータ入
力信号246上に送る。列デコーダ420は、前記の列
アドレスに応じて特定のライトビット線434を選択し
て、所望のデータ値が適切なライトビット線434に送
られるように、センス増幅器ブロック440の対応する
センスアンプを活性化する。なお、選択された行に対応
する行フューズ接続436または選択された列に対応す
る列フューズ接続438が溶断された場合、その位置に
対する以降の書込みアクセスは、不成功となる。後述す
るように、これらのフューズ接続を溶断することによ
り、メモリアレイ140中の、動作特性が限界付近にあ
るような位置を、使用不能とすることができるので好都
合である。
ズ接続の別の実施例も可能である。例えば、行および列
のフューズ接続は、アレイのリードワード線およびリー
ドビット線に実施して同様の効果を得てもよい。
よびBISRユニット110は、メモリアレイ140に
一連の検査を行い、そのアレイの正しい動作を確認す
る。典型的な検査シーケンスとしては、メモリアレイ1
40のすべてのセル430に論理的に低い値を書き込
み、続いてすべてのセルから値を読み出して、書込みが
正しく行われたかどうかを判断してもよい。同様の検査
を論理的に高い値を用いて行ってもよい。行および列
は、予備のものも含め、すべてこのように検査するのが
通常である。誤りが見つかった場合、誤動作する位置の
アドレスをBISRユニット110に報告する。そのア
クセスが、予備でない行または列(図4では、ライトワ
ード線432A〜Cに対応する行およびライトビット線
434A〜Cに対応する列)に対するものであるなら
ば、BISRユニット110は、誤動作する位置を予備
の行または列(図4では、予備の行412または予備の
列422)に再割当てしようとする。予備の行または列
の何れかが、欠陥があると分かった場合、それは再割当
てには使用されない。単一のセルが誤動作する場合、そ
の行または列の一方を再割当てしてもよい。1行中の複
数のセルが誤動作する(ライトワード線432の不良に
より起こり得る)場合、その行を再割当てする。同様
に、1列中の複数のセルが誤動作する場合、その列を再
割当てする。予備の行および列が利用できる限り、BI
SRユニット110は、誤動作する位置の再割当てを続
ける。再割当て可能な数より多い故障が検出される場
合、BISRユニット110は、致命的エラーを表示を
する。
に、誤動作する行/列のアドレスと共に、それに対応す
る再割当てされたアドレスを記憶する。誤動作するアド
レスへのその後のアクセスは、BISRによって検出さ
れ、それは未修正アドレスバス116経由のメモリ要求
をすべて監視する。そして、BISRユニット110
は、制御ブロック130に対し、修正アドレス114を
修正アドレスセレクト112と共に供給する。このよう
にして、誤動作するアドレスは、メモリアレイ140に
提示される前に、再割当てされたアドレスで置き換えら
れる。
法500のフローチャートである。同図において、方法
500は、ステップ510で始まり、該ステップはメモ
リ素子100内部のメモリアレイ140に対して一連の
特定の検査を行う。次に、ステップ520において、そ
の結果を処理し、誤動作する行または列があるかどうか
判断する。誤動作する行も列もない場合、ステップ58
0を実行し、メモリ素子が動作可能である(be operatio
nal)ことを示す。誤動作する行または列が存在する場
合、ステップ530において、メモリアレイ140にお
いて利用できる予備の行および列の個数と共に、これら
のアドレスを、メモリ素子100を走査して収集する。
ステップ540において、利用できる予備の行および列
の個数を誤動作する行および列の個数と比較する。充分
な数の行または列が利用できない場合、ステップ590
において、その部品は欠陥があることを示す。しかし、
充分な数の行および列がある場合、ステップ550にお
いて、ステップ510で行った一連の特定の検査に通ら
なかったメモリ位置は、その行または列に関係付けられ
たフューズ接続を溶断することによって使用不能とす
る。これにより、特定の組の動作条件下でしか起こり得
ない故障が、起動時にBISTおよびBISRによって
常に検出できる機能的故障へと変換される。ステップ5
60において、BISRを用いて、前記の一連の特定の
検査を再実行する。充分な数の行および列が残っている
場合、ステップ550において使用不能とした行および
列を予備の位置にリダイレクトする。ステップ570に
おいて、誤動作する位置の有無を再び判断する。誤動作
する行または列(禁止された行および列は、再割当てさ
れているので、検査に通るはずである)がある場合、ス
テップ590を実行し、その部品は欠陥品であると見な
す。誤動作する行も列もない場合、ステップ580を実
行し、その素子は動作可能であるとする。
対する標準的なD.C.検査を初めに行った後、メモリ素子
100に対して既に述べたような一連の検査を行う。一
連の検査は、高い供給電圧と低い供給電圧の両方で行わ
れる全体的機能検査で始まる。この検査には、タイミン
グ的に緩い制約があるだけの種々のリード/ライトパタ
ンが用いられる。すなわち、素子の基本的機能が検査さ
れ、その速度は必ずしも検査されない。この検査中に検
出される故障は、後で使用するために、走査して収集さ
れ、且つすべて記録される。次に、定格速度検査を行
う。これは、全体的機能検査に似ているが、素子の定格
速度で行われる。この場合も、誤動作する位置が、すべ
て走査及び記録される。次に、素子100に対し低い電
圧で書込み、高い電圧で読み出す等の「電圧衝撃」検査
を行う。この検査結果も同様に記録する。最後に、各メ
モリセルを調べてデータ保持性を確認するリフレッシュ
検査を行う。前述のように、誤動作する位置を走査して
収集する。これらの検査は、最悪の条件をシミュレート
するために高温または高電圧で行ってもよい。
の行および列の利用可能な数を比較する後処理ルーチン
を行う。前記の一連の検査で検出される故障を処理でき
るだけ充分な個数の予備の位置がない場合、その素子は
使用不能と見なされる。しかし、利用できる予備の行お
よび列が充分ある場合は、誤動作する行および列は、そ
れらに対応するフューズ接続を溶断することにより使用
不能としてもよい。誤動作する位置は、レーザ光線を用
いて所望のフューズ接続を溶断する装置に供給する。一
の実施例においては、メモリアレイを収容する集積回路
の最上金属層にフューズ接続を備える。
の下で再び実行する。使用不能とされたメモリ位置は、
BISRユニット110によって特定され、且つリダイ
レクトされる筈である。仮に、誤動作する位置が依然と
して見つかるならば、その部品は欠陥があると見なされ
る。しかし、すべての位置が検査に通るならば、その部
品は動作可能であると考えられる。
の一実施例のブロック図である。
例のブロック図である。
施例のブロック図である。
チャートである。
Claims (20)
- 【請求項1】 複数の行を含むメモリアレイを含むメモ
リ素子を検査する方法であって、 特定の組の動作条件の下で前記複数の行に対して所与の
検査を行うステップ;前記の所与の検査の結果に応じ
て、前記複数の行の内の特定の行が誤動作していると判
断するステップ;前記特定の行へのメモリアクセスを永
久に不能とするステップ;通常の操作条件の間の前記メ
モリ素子への電源の投入に応じて前記メモリアレイに対
して自己検査処理を行うステップであって、前記自己検
査処理は、前記特定の行を含む前記メモリアレイ内の誤
動作する行を特定し、且つ前記自己検査処理は、前記特
定の行へのメモリアクセスを永久に不能とするステップ
の後に遂行される、ステップ;および、前記の誤動作す
る行の各々に対して予備の1行を利用可能にするステッ
プ;を含むメモリ素子を検査する方法。 - 【請求項2】 前記の特定の組の動作条件を最悪の条件
に指定する請求項1記載の方法。 - 【請求項3】 前記メモリ素子を集積回路上に作り、且
つ前記自己検査処理を前記集積回路上に備えられた自己
検査回路によって行う請求項1記載の方法。 - 【請求項4】 前記予備の行を利用可能にするステップ
を自己修理回路により遂行する請求項3記載の方法。 - 【請求項5】 前記自己修理回路もまた、前記集積回路
上に備えられている請求項4記載の方法。 - 【請求項6】 前記の特定の行が、フューズ接続を含
み、且つ前記フューズ接続を溶断することにより、前記
の特定の行を不能にする請求項1記載の方法。 - 【請求項7】 前記フューズ接続が、前記集積回路の最
上金属層に備えられている請求項6記載の方法。 - 【請求項8】 前記特定の行へのメモリアクセスを永久
に不能とするステップが、前記フューズ接続をレーザを
用いて溶断することにより遂行される請求項6記載の方
法。 - 【請求項9】 前記の誤動作する行の総数が前記の予備
の行の総数より大きい場合、これに応じて、前記メモリ
素子は使用不能であると判断するステップをさらに含む
請求項1記載の方法。 - 【請求項10】 前記所与の検査が、前記メモリ素子の
リフレッシュ間隔についての検査である請求項1記載の
方法。 - 【請求項11】 複数の列を含むメモリアレイを含むメ
モリ素子を検査する方法であって、 特定の組の動作条件の下で前記複数の列に対して所与の
検査を行うステップ;前記の所与の検査の結果に応じ
て、前記複数の列の内の特定の列が誤動作していると判
断するステップ;前記特定の列へのメモリアクセスを永
久に不能とするステップ;通常の操作条件の間の前記メ
モリ素子への電源の投入に応じて前記メモリアレイに対
して自己検査処理を行うステップであって、前記自己検
査処理は、前記特定の列を含む前記メモリアレイ内の誤
動作する列を特定し、且つ前記自己検査処理は、前記特
定の列へのメモリアクセスを永久に不能とするステップ
の後に遂行される、ステップ;および、前記の誤動作す
る列の各々に対して予備の1列を利用可能にするステッ
プ;を含むメモリ素子を検査する方法。 - 【請求項12】 前記の特定の組の動作条件を最悪の条
件に指定する請求項11記載の方法。 - 【請求項13】 前記メモリ素子を集積回路上に作り、
且つ前記自己検査処理を前記集積回路上に備えられた自
己検査回路によって行う請求項11記載の方法。 - 【請求項14】 前記予備の列を利用可能にするステッ
プを自己修理回路により遂行する請求項13記載の方
法。 - 【請求項15】 前記自己修理回路もまた、前記集積回
路上に備えられている請求項14記載の方法。 - 【請求項16】 前記の特定の列が、フューズ接続を含
み、且つ前記フューズ接続を溶断することにより、前記
の特定の列を不能にする請求項11記載の方法。 - 【請求項17】 前記フューズ接続が前記集積回路の最
上金属層に備えられている請求項16記載の方法。 - 【請求項18】 前記特定の行へのメモリアクセスを永
久に不能とするステップが、前記フューズ接続をレーザ
を用いて溶断することにより遂行される請求項16記載
の方法。 - 【請求項19】 前記の誤動作する列の総数が前記の予
備の列の総数より大きい場合、これに応じて、前記メモ
リ素子は使用不能であると判断するステップをさらに含
む請求項11記載の方法。 - 【請求項20】 前記所与の検査が、前記メモリ素子の
リフレッシュ間隔についての検査である請求項11記載
の方法。
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