JPH0831180A - Semiconductor memory - Google Patents

Abstract

PURPOSE:To obtain a semiconductor memory which can supply data to a microprocessor at high speed without being affected by variance of power supply voltage, temperature, and a manufacturing process. CONSTITUTION:Control signals PHI1-PHI7 generated shifting successively their phases are inputted from a PLL 20 incorporated in a chip to each internal circuit of an address buffer 3 to an output buffer 9 in a semiconductor chip 1. The PLL uniformly control a phase of a control signal independently of variation of temperature and power supply voltage. each internal circuit is previously charged and equalized by this control signal, after that, signals are successively amplified. Therefore, an operation cycle time can be made faster than an access time and the access time can be fixed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は半導体記憶装置に係り、
特に外部のクロック信号に同期する同期式メモリに好適
な半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
In particular, the present invention relates to a semiconductor memory device suitable for a synchronous memory that synchronizes with an external clock signal.

【０００２】[0002]

【従来の技術】近年、マイクロプロセッサ（以下、ＭＰ
Ｕと称する。）のクロック周波数の高速化の傾向は著し
い。それに伴い、ＭＰＵに直接データを供給するキャッ
シュメモリも、サイクル時間の高速化が要求されてきて
いる。従来、アドレス入力によってデータ書き込み／読
み出しの動作を開始する非同期式のメモリ装置では、ア
クセス時間の高速化を行うことによって、ＭＰＵのクロ
ック周波数の高速化に対応してきた。しかし、一般的に
メモリ装置は、電源電圧、温度、製造プロセスのばらつ
きによるアクセス時間の変動が大きいため、従来の非同
期式のメモリ装置ではアクセス時間の一番遅い条件でク
ロックの周期を決める必要があった。これがＭＰＵのク
ロック周期を短くする上での障害となっていた。そこで
最近は、高速化の面で、ＭＰＵのクロックと同期して動
作する同期式メモリ装置が注目を集めている。2. Description of the Related Art In recent years, microprocessors (hereinafter referred to as MP
Call U. The tendency of increasing the clock frequency is remarkable. Along with this, a cache memory that directly supplies data to the MPU is also required to have a shorter cycle time. Conventionally, in an asynchronous memory device in which data write / read operation is started by address input, the access time is shortened to cope with the increase in the clock frequency of the MPU. However, in general, a memory device has a large variation in access time due to variations in power supply voltage, temperature, and manufacturing process. Therefore, in a conventional asynchronous memory device, it is necessary to determine the clock cycle under the condition of the slowest access time. there were. This has been an obstacle in shortening the clock cycle of the MPU. Therefore, recently, a synchronous memory device that operates in synchronization with the clock of the MPU has been attracting attention in terms of speeding up.

【０００３】この種の同期式メモリ装置としては、外部
クロックに同期して内部クロックを発生するフェーズロ
ックトループ（以下、ＰＬＬと称する。）を内蔵し、こ
のＰＬＬからの内部クロックをアドレスバッファと出力
バッファとに供給するようにした図２（ａ）に示す構成
が知られている。図２（ａ）において、参照符号１は半
導体メモリチップを示し、この半導体メモリチップ１は
外部クロックに同期して内部クロックΦ₀を発生するＰ
ＬＬ２を内蔵する。ＰＬＬ２の発生する内部クロックΦ
₀は、アドレスバッファ３と出力バッファ９に供給され
る。ＰＬＬ２で発生した内部クロックΦ₀によりアドレ
ス信号が入力された後、信号の処理がアドレスバッファ
３、デコーダ４、ワードドライバ５、データ線６、セン
スアンプ７、メインアンプ８、出力バッファ９の順で順
次行われる。出力バッファ９では、ＰＬＬ２の発生する
内部クロックΦ₀によりデータを外部端子（不図示）に
出力する。この図２（ａ）に示す同期式の半導体メモリ
チップ１によれば、データ出力がクロック信号により制
御されるために、クロック信号からデータ出力までの電
源電圧、温度、製造ばらつきによる時間変動を小さくで
きる。なお、このようなＰＬＬを用いた同期式メモリと
しては、例えば、１９９３シンポジウム オン ＶＬＳ
Ｉ サーキッツ 第１５頁〜第１６頁(1993 Symposium
on VLSI Circuits, pp.15-16)に記載されたものがあ
る。As a synchronous memory device of this type, a phase-locked loop (hereinafter referred to as PLL) for generating an internal clock in synchronization with an external clock is built in, and the internal clock from this PLL is output to an address buffer and an output. A configuration shown in FIG. 2A is known in which the buffer and the buffer are supplied. In FIG. 2A, reference numeral 1 indicates a semiconductor memory chip, and this semiconductor memory chip 1 generates an internal clock Φ ₀ in synchronization with an external clock P _0.
Built-in LL2. Internal clock Φ generated by PLL2
₀ is supplied to the address buffer 3 and the output buffer 9. After the address signal is input by the internal clock Φ ₀ generated in the PLL 2, the signal processing is performed in the order of the address buffer 3, the decoder 4, the word driver 5, the data line 6, the sense amplifier 7, the main amplifier 8, and the output buffer 9. It is performed sequentially. The output buffer 9 outputs data to an external terminal (not shown) according to the internal clock Φ ₀ generated by the PLL 2. According to the synchronous semiconductor memory chip 1 shown in FIG. 2A, since the data output is controlled by the clock signal, the time variation due to the power supply voltage from the clock signal to the data output, the temperature, and the manufacturing variation is small. it can. A synchronous memory using such a PLL is, for example, the 1993 Symposium on VLS.
I Sarkits, pages 15-16 (1993 Symposium
on VLSI Circuits, pp.15-16).

【０００４】他に同期式メモリとしては、ＰＬＬを用い
ないで、外部クロックに同期して内部共通クロック信号
を生成し、行アドレス、列アドレス、データ出力等の内
部回路にこの共通クロックを供給して各回路を動作させ
る構成が、特開平５−１２０１１４号公報に開示されて
いる。In addition, as a synchronous memory, an internal common clock signal is generated in synchronism with an external clock without using a PLL, and the common clock is supplied to internal circuits such as row addresses, column addresses and data outputs. Japanese Patent Laid-Open No. 5-120114 discloses a configuration in which each circuit is operated.

【０００５】また、非同期式メモリで高速化を図った例
としては、複数Ｉ／Ｏ線への並列読み出しによる連続デ
ータの高速転送方式が、特開昭５７−１５０１９０号公
報に開示されている。これは、連続データの少なくとも
一部をまとめて出力し、これらを一時的に所定のバッフ
ァ領域に記憶しておき、このバッファ領域から高速に順
次出力する方式のメモリ装置である。Further, as an example in which the speed is increased by an asynchronous memory, a high speed transfer system of continuous data by parallel reading to a plurality of I / O lines is disclosed in Japanese Patent Laid-Open No. 57-150190. This is a memory device of a system in which at least a part of continuous data is collectively output, these are temporarily stored in a predetermined buffer area, and sequentially output from this buffer area at high speed.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、前述し
たＰＬＬを用いた同期式メモリでは、クロック信号Φ₀
によりアドレス信号が入力されてから、出力バッファ９
へデータ信号が届くまでの時間は、出力バッファ９に到
達したデータがクロックΦ₀により出力されるまでの時
間に比べて相対的にかなり長い。このため、アドレス信
号がクロック信号Φ₀により入力されてから出力バッフ
ァ９へデータ信号が届くまでの信号処理時間のばらつき
は、製造プロセス、環境温度や電源電圧の変動によりか
なり大きくなるので、クロック信号のサイクル時間ｔ
_cycleは以下に説明するような制限を受ける。However, in the above-mentioned synchronous memory using the PLL, the clock signal Φ ₀
After the address signal is input by, the output buffer 9
The time until the data signal arrives at is relatively longer than the time until the data that reaches the output buffer 9 is output by the clock Φ ₀ . Therefore, the variation in the signal processing time from the input of the address signal by the clock signal Φ ₀ to the arrival of the data signal in the output buffer 9 becomes considerably large due to the fluctuation of the manufacturing process, the environmental temperature and the power supply voltage. Cycle time t
_cycle is subject to the restrictions described below.

【０００７】例えば、図２（ｂ）の信号の流れで示すよ
うに、上記信号処理時間が温度及び電源電圧の変動によ
り、最小時間ｔ_a(min)の場合と、最大時間ｔ_a(max)に変
化することがあるとする。ある温度及び電源電圧で、
で示す時点のクロックで入力されたアドレス入力に対応
して出力バッファに到達したデータと、で示す次の時
点のクロックで入力されたアドレス入力に対応して出力
バッファに到達したデータが、それぞれｂで示す最遅の
場合であったとする。このときで示す時点のクロック
で入力されたアドレス入力に対応して出力バッファに到
達したデータを判別するためには、判定時間が最大時間
ｔ_a(max)よりあとの時間である必要がある。一方、温度
及び電源電圧は外部状況により変化することがあるの
で、このとき、データの流れがａで示す最速の状態であ
ったとする。この場合には、上記した判定時間ではに
示す時点のクロックで入力されたアドレス入力に対応し
たデータとして判定されてしまう。したがって、で示
す時点のクロックで入力されたアドレス入力に対応する
データの流れが最遅の場合ｂと、で示す時点のクロッ
クで入力されたデータの流れが最速の場合ａとが交差す
ると、どちらのアドレスに対応したデータかを判別でき
ずシステムとして成立しない。For example, as shown in the signal flow of FIG. 2B, the signal processing time is the minimum time ta _(min) and the maximum time ta _(max) due to temperature and power supply voltage fluctuations. It may change to. At a certain temperature and power supply voltage,
The data arriving at the output buffer corresponding to the address input input at the clock at the time point indicated by and the data arriving at the output buffer corresponding to the address input input at the clock at the next time point indicated at It is assumed that it was the latest case shown by. In order to discriminate the data that has reached the output buffer corresponding to the address input inputted by the clock at the time shown at this time, the determination time needs to be a time after the maximum time t _{a (max)} . On the other hand, since the temperature and the power supply voltage may change depending on the external conditions, it is assumed that the data flow at this time is the fastest state indicated by a. In this case, at the above-mentioned determination time, the data is determined as the data corresponding to the address input input by the clock at the time indicated by. Therefore, when the data flow corresponding to the address input input by the clock at the time point indicated by b is the slowest, and the data flow input by the clock at the time point indicated by is the fastest, a The system cannot be established because it cannot be determined whether the data corresponds to the address of.

【０００８】つまり、入力されたアドレスに対応したデ
ータを区別できるためには、上記交差が生じないように
しなければならず、そのためにはクロック信号のサイク
ル時間ｔ_cycleが、次式に示す関係とならなければなら
ない。That is, in order to be able to distinguish the data corresponding to the inputted address, it is necessary to prevent the above-mentioned crossing. For that purpose, the cycle time t _cycle of the clock signal has the relationship shown in the following equation. Must be.

【０００９】[0009]

【数１】ｔ_cycle ＞ ｔ_a(max) − ｔ_a(min) …(１) すなわち、クロック信号のサイクル時間ｔ_cycleは、ア
ドレス信号がクロック信号Φ₀により入力されてから、
出力バッファ９にデータ信号が届くまでの時間のばらつ
きの最大と最小の差、すなわちｔ_a(max)−ｔ_a(min)より
も短くすることはできない。このことが、図２（ａ）に
示す同期式メモリの場合には、サイクル時間ｔ_cycleを
高速化するのに、（１）式で示す限界を生じていた。
尚、ここでは電源電圧や使用環境温度が変動した場合の
信号処理時間のばらつきについて説明したが、製造ばら
つきによる別チップの場合の信号処理時間のばらつきに
ついても同様である。[ _Mathematical formula-see original _document ] t _cycle > ta _(max) -ta _(min) (1) That is, the cycle time _tcycle of the clock signal is as follows after the address signal is input by the clock signal Φ ₀ .
It cannot be shorter than the difference between the maximum and minimum variations in the time until the data signal reaches the output buffer 9, that is, ta _(max) -ta _(min) . In the case of the synchronous memory shown in FIG. 2A, this causes the limit shown by the equation (1) to accelerate the cycle time t _cycle .
Note that here, the variation of the signal processing time when the power supply voltage or the operating environment temperature changes is described, but the same applies to the variation of the signal processing time in the case of another chip due to manufacturing variations.

【００１０】また、従来のＰＬＬを用いずに、外部クロ
ックに同期した共通の内部クロック信号に従って各内部
回路の信号処理をする同期式メモリでは、アドレスバッ
ファ、デコーダ、ワードドライバ等と、順次信号が伝達
するのに、各々1サイクルずつ時間がかってしまう。こ
の場合アドレスバッファから出力バッファまでクロック
信号の７サイクル分の時間がかかってしまい、それ以上
短くできないという難点が有った。Further, in a synchronous memory in which signal processing of each internal circuit is performed according to a common internal clock signal synchronized with an external clock without using a conventional PLL, an address buffer, a decoder, a word driver, and the like are sequentially supplied with signals. It takes one cycle each to transmit. In this case, it takes time for 7 cycles of the clock signal from the address buffer to the output buffer, and there is a drawback that it cannot be further shortened.

【００１１】さらに、前述した従来の複数Ｉ／Ｏ線への
並列読み出しによる連続データの高速転送方式の非同期
式メモリ装置の場合は、並列にデータを出力するため
に、入出力線、メインアンプなどが複数個必要となりチ
ップ面積の増大を招くという問題点があった。Further, in the case of the asynchronous memory device of the above-mentioned conventional high-speed transfer system of continuous data by parallel reading to a plurality of I / O lines, in order to output data in parallel, an input / output line, a main amplifier, etc. There is a problem in that a plurality of chips are required and the chip area is increased.

【００１２】そこで、本発明の目的は、上記従来の問題
点を解決し、クロック時間を短くして少ないクロック信
号のサイクル数で、ＭＰＵに高速にデータを供給可能な
キャッシュメモリとして使用できる半導体記憶装置を提
供することにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to solve the above-mentioned conventional problems and shorten the clock time so that the semiconductor memory can be used as a cache memory capable of supplying data to the MPU at high speed with a small number of clock signal cycles. To provide a device.

【００１３】[0013]

【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体記憶装置は、アドレス信号を取
り込みラッチするアドレスバッファ、すなわち図１
（ａ）に示す実施例１で言えば、アドレスバッファ３
と、アドレスバッファ３からのアドレス信号をデコード
するデコーダ４と、デコーダ出力を増幅してワード線を
駆動するワードドライバ５と、ワード線によって選択さ
れたメモリセル内の信号を取り出すデータ線６と、デー
タ線６の信号を検出するセンスアンプ７と、センスアン
プ７で検出した信号を増幅するメインアンプ８と、メイ
ンアンプ８で増幅された信号を外部へデータとして出力
する出力バッファ９とを少なくとも具備し、外部から入
力されるクロック信号に同期してアドレス入力及びデー
タ信号の出力を行う同期式の半導体記憶装置において、
前記外部クロック信号に同期して位相の異なる複数の制
御信号Φ₁〜Φ₇を発生する制御信号発生回路、すなわち
ＰＬＬ２を内蔵する制御回路を有し、少なくとも前記ア
ドレスバッファ３、デコーダ４、データ線６、センスア
ンプ７、メインアンプ８及び出力バッファ９に対し、信
号の流れに沿って前記位相の異なる複数の制御信号Φ₁
〜Φ₇のうちの位相の早いものから順にそれぞれに制御
信号を接続配置し、予め前記アドレスバッファ３及びデ
コーダ４のプリチャージと、データ線６、センスアンプ
７、メインアンプ８及び出力バッファ９のイコライズと
をそれぞれの制御信号により所定時間ｔ_pre行い、か
つ、前記アドレスバッファ３へのアドレス信号の入力か
ら対応するデータを外部へ出力する前記出力バッファ９
までの各回路をそれぞれの前記所定時間ｔ_pre後に順次
所要時間ｔ_ｏｐｅ実行するように構成したことを特徴と
するものである。In order to achieve the above object, a semiconductor memory device according to the present invention has an address buffer for fetching and latching an address signal, that is, FIG.
In the first embodiment shown in (a), the address buffer 3
A decoder 4 for decoding the address signal from the address buffer 3, a word driver 5 for amplifying the decoder output to drive the word line, a data line 6 for taking out a signal in a memory cell selected by the word line, At least a sense amplifier 7 that detects a signal on the data line 6, a main amplifier 8 that amplifies the signal detected by the sense amplifier 7, and an output buffer 9 that outputs the signal amplified by the main amplifier 8 as data to the outside are provided. In a synchronous semiconductor memory device that inputs an address and outputs a data signal in synchronization with a clock signal input from the outside,
A control signal generating circuit that generates a plurality of control signals Φ _{1 to} Φ ₇ having different phases in synchronization with the external clock signal, that is, a control circuit having a built-in PLL 2 is provided, and at least the address buffer 3, the decoder 4, and the data line. 6, the sense amplifier 7, the main amplifier 8 and the output buffer 9 are provided with a plurality of control signals Φ _{1 having} different phases along the signal flow.
Sequentially connecting place the control signal to each of those early phases of the to [phi] _7, a precharge of advance the address buffer 3 and decoder 4, data line 6, the sense amplifier 7, the main amplifier 8 and output buffer 9 The output buffer 9 for performing equalization and _{pre-processing for a} predetermined time t _pre by each control signal and outputting the corresponding data to the outside from the input of the address signal to the address buffer 3.
It is characterized in that each of the circuits up to is executed sequentially for the required time t _ope after the predetermined time t _pre .

【００１４】前記半導体記憶装置において、図８に示す
ように、前記デコーダを構成するロウ系のプリデコーダ
８２，ロウデコーダ８４と、更にカラム系のプリデコー
ダ８３，カラムデコーダ８６に対して、制御信号発生回
路すなわちＰＬＬ８０から発生する同じ位相の制御信号
Φ_２，Φ₃をそれぞれ接続配置すれば好適である。そし
て、上記制御信号発生回路はＤＬＬで構成してもよい。In the semiconductor memory device, as shown in FIG. 8, a control signal is supplied to a row system predecoder 82 and a row decoder 84 which form the decoder, and a column system predecoder 83 and a column decoder 86. It is preferable to connect and arrange the control signals Φ ₂ and Φ ₃ of the same phase generated from the generation circuit, that is, the PLL 80, respectively. Further, the control signal generating circuit may be configured by DLL.

【００１５】また、本発明に係る半導体記憶装置は、第
１導電形の第１のＭＯＳトランジスタ、すなわち図６に
示す実施例で言えばｎ形のＭＯＳトランジスタ６１のゲ
ート端子にプリチャージ信号Φ_preが接続され、ソース
端子に第１導電形の第２のＭＯＳトランジスタすなわち
ｎ形のＭＯＳトランジスタ６２のドレイン端子が接続さ
れ、第２のＭＯＳトランジスタ６２のソース端子に第１
導電形の第３のＭＯＳトランジスタすなわちｎ形のＭＯ
Ｓトランジスタ６３のドレイン端子が接続されており、
プリチャージ信号Φ_preにより第１のＭＯＳトランジス
タ６１のソース端子のプリチャージを行い、その後第２
及び第３のＭＯＳトランジスタ６２，６３のゲート電極
に印加されているアドレス信号にしたがってデコードを
行う回路を有することを特徴とする。In the semiconductor memory device according to the present invention, the precharge signal Φ _pre is applied to the gate terminal of the first conductivity type first MOS transistor, that is, the n-type MOS transistor 61 in the embodiment shown in FIG. Is connected to the source terminal of the second MOS transistor 62 of the first conductivity type, that is, the drain terminal of the n-type MOS transistor 62 is connected to the source terminal of the second MOS transistor 62.
A third MOS transistor of conductivity type, that is, an n-type MO transistor
The drain terminal of the S transistor 63 is connected,
The source terminal of the first MOS transistor 61 is precharged by the precharge signal Φ _pre , and then the second
And a circuit for performing decoding according to an address signal applied to the gate electrodes of the third MOS transistors 62 and 63.

【００１６】さらに、前記いずれかの半導体記憶装置、
すなわち図９に示す実施例で言えばキャッシュメモリ９
２と、マイクロプロセッサ９１とをアドレスバス９３お
よびデ−タバス９４を介して接続すると共に、それぞれ
共通のシステムクロック９５を入力として、前記半導体
記憶装置９２がマイクロプロセッサ９１にデータを供給
するようにしてコンピュータシステムを構成することが
できる。Furthermore, any one of the above semiconductor memory devices,
That is, the cache memory 9 in the embodiment shown in FIG.
2 and the microprocessor 91 via an address bus 93 and a data bus 94, and the semiconductor memory device 92 supplies data to the microprocessor 91 by using a common system clock 95 as an input. A computer system can be configured.

【００１７】[0017]

【作用】図面を用いて、本発明の作用を説明する。図１
は、本発明に係る半導体記憶装置の（ａ）チップ概念図
と（ｂ）信号の流れを示す図である。図１（ａ）に示す
ように、ＰＬＬ２０は外部クロックを入力とする。ＰＬ
Ｌ２０は、それぞれ位相の少しずつずれた制御信号パル
スΦ₁〜Φ₇を順次発生し、添字の番号が若いほど早い位
相である。これらの制御信号パルスΦ₁〜Φ₇は、図１
（ｂ）に示すように、それぞれ信号線が１本ずつあるア
ドレスバッファ３、デコーダ４、ワードドライバ５のプ
リチャージを一定の時間ｔ_pre行う。また、信号線がペ
アになっているメモリセル６、センスアンプ７、メイン
アンプ８、出力バッファ９のイコライズを一定の時間ｔ
_pre行う。その後プリチャージあるいはイコライズは、
各回路に前の段の信号が到達すると共に終了して、その
回路の動作を一定の時間ｔ_ope行う。アドレス信号は、
最初アドレスバッファ３からデコーダ４を経てワードド
ライバ５に伝達され、データ線６に接続されたメモリセ
ルが選択される。メモリセルから出力されたデータ線６
のデータ信号は、センスアンプ７、メインアンプ８で増
幅され、出力バッファ９を通して出力される。このよう
な動作をする場合、クロック信号のサイクル時間ｔ
_cycleの最小値は、次式で与えられる。The operation of the present invention will be described with reference to the drawings. FIG.
FIG. 3A is a conceptual diagram of a chip of a semiconductor memory device according to the present invention and FIG. As shown in FIG. 1A, the PLL 20 receives an external clock. PL
L20 sequentially generates control signal pulses Φ _{1 to} Φ ₇ whose phases are slightly different from each other, and the earlier the subscript number, the earlier the phase. These control signal pulses Φ _{1 to} Φ ₇ are shown in FIG.
As shown in (b), the address buffer 3, the decoder 4, and the word driver 5 each having one signal line are precharged for a predetermined time t _pre . Further, the equalization of the memory cell 6, the sense amplifier 7, the main amplifier 8 and the output buffer 9 having a pair of signal lines is performed for a predetermined time t.
_pre do. Then precharge or equalize
When the signal of the previous stage arrives at each circuit, the operation is terminated and the operation of the circuit is performed for a certain time t _ope . The address signal is
First, the memory cell transmitted from the address buffer 3 to the word driver 5 via the decoder 4 and connected to the data line 6 is selected. Data line 6 output from memory cell
The data signal is amplified by the sense amplifier 7 and the main amplifier 8 and output through the output buffer 9. When performing such an operation, the cycle time t of the clock signal
The minimum value of _cycle is given by the following formula.

【００１８】[0018]

【数２】ｔ_cycle ＝ ｔ_pre ＋ ｔ_ope …(２) 従って、サイクル時間ｔ_cycleはｔ_pre及びｔ_opeを短く
することによって短くできるので、従来の非同期式のよ
うにアクセス時間の変動でサイクル時間を長くすること
はない。また、入力部と出力部のみにＰＬＬを用いた同
期式のように、アドレス信号がクロック信号によってア
ドレスバッファ３に入力されてからデータ出力バッファ
９に届くまでの時間の最大と最小の差によって制限され
るということもない。[Number 2] _{t cycle = t pre + t ope} ... (2) Accordingly, because the cycle time t _cycle can shortened by shortening the t _pre and t _{openMosix is per,} cycle variations in access time as in the conventional asynchronous It doesn't lengthen the time. In addition, as in the synchronous system using the PLL only in the input section and the output section, it is limited by the difference between the maximum time and the minimum time from when the address signal is input to the address buffer 3 by the clock signal to when it reaches the data output buffer 9. It will not be done.

【００１９】本発明に係る半導体記憶装置では、全ての
制御信号パルスにＰＬＬを用いている。ＰＬＬは、外部
から与えられるクロックに同期して任意の位相の制御信
号パルスを発生することができる。従って、各制御信号
パルスの位相を温度や電源電圧の変動によらず一定に制
御できるので、本発明に係る半導体記憶装置で必要な、
プリチャージあるいはイコライズと信号処理とを行う制
御信号パルスを、所定の時間に発生させることができ
る。これにより、クロック信号の入力からデータ信号の
出力を、温度や電源電圧、製造プロセスの変動によらず
に一定の時間に出力することができる。なお、ワードド
ライバに関しては、後述するように、ＰＬＬからの制御
信号パルスを接続しないタイプで構成しても良い。ま
た、外部パルスに遅延回路を設けて内部クロックを発生
するＤＬＬを用いて制御信号パルスを発生してもよい。In the semiconductor memory device according to the present invention, PLL is used for all control signal pulses. The PLL can generate a control signal pulse having an arbitrary phase in synchronization with a clock supplied from the outside. Therefore, the phase of each control signal pulse can be controlled to be constant irrespective of changes in temperature and power supply voltage, which is necessary in the semiconductor memory device according to the present invention.
A control signal pulse for performing precharge or equalization and signal processing can be generated at a predetermined time. This allows the output of the data signal from the input of the clock signal to be output at a constant time regardless of the temperature, the power supply voltage, and the variation of the manufacturing process. Note that the word driver may be of a type in which the control signal pulse from the PLL is not connected, as described later. Further, the control signal pulse may be generated by using a DLL that generates a clock by providing a delay circuit for the external pulse.

【００２０】[0020]

【実施例】以下、本発明に係る半導体記憶装置の好適な
幾つかの実施例につき、図面を用いて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Some preferred embodiments of a semiconductor memory device according to the present invention will be described below with reference to the drawings.

【００２１】＜実施例１＞図３は、本発明に係る半導体
記憶装置の一実施例を示す全体回路図である。図３にお
いて、参照符号３はアドレスバッファ、４はデコーダ、
５はワードドライバ、３１はビット線の負荷、３２，３
３はビット線、３４はメモリセル、３５はビット線のイ
コライズ用ＭＯＳ、３６はカラムセレクタ、３７，３８
は共通データ線、３９は共通データ線の負荷、４０は共
通データ線のイコライズ用ＭＯＳ、７はセンスアンプと
マルチプレクサ、４１，４２はデータバス、４３はデー
タバスのイコライズ用ＭＯＳ、８はメインアンプ、９は
出力バッファである。<Embodiment 1> FIG. 3 is an overall circuit diagram showing an embodiment of a semiconductor memory device according to the present invention. In FIG. 3, reference numeral 3 is an address buffer, 4 is a decoder,
5 is a word driver, 31 is a bit line load, 32 and 3
3 is a bit line, 34 is a memory cell, 35 is a bit line equalizing MOS, 36 is a column selector, and 37, 38.
Is a common data line, 39 is a load of the common data line, 40 is a common data line equalizing MOS, 7 is a sense amplifier and multiplexer, 41 and 42 are data buses, 43 is a data bus equalizing MOS, and 8 is a main amplifier. , 9 are output buffers.

【００２２】また、アドレスバッファ３、デコーダ４、
ワードドライバ５、ビット線のイコライズ用ＭＯＳ３
５、センスアンプ７、メインアンプ８、出力バッファ９
に入力される制御信号パルスΦ₁〜Φ₇はＰＬＬ２０によ
って生成されている。このＰＬＬ２０の構成を、図１１
に示す。図１１（ａ）はＰＬＬ２０のブロック図であ
り、外部クロックと内部クロック信号の位相を比較し、
その誤差信号を出力する位相比較器２１と、誤差信号を
積分して誤差電圧に変換するローパスフィルタ２２と、
この誤差電圧に比例した制御電圧により発振周波数が制
御される電圧制御型発振器２３とから構成される。図１
１（ｂ）は電圧制御型発振器２３の具体的な構成を示す
回路図であり、複数のインバータと、各インバータの速
度を調整するゲートが共通接続された複数のＭＯＳトラ
ンジスタとから構成される。この電圧制御型発振器２３
から位相が少しずつずれた信号、すなわち、この場合イ
ンバータ２段分ずつずれた信号パルスΦ₁〜Φ₇を取り出
して、図３の各回路に供給する制御信号パルスとして使
用すれば良い。Further, the address buffer 3, the decoder 4,
Word driver 5, MOS 3 for equalizing bit lines
5, sense amplifier 7, main amplifier 8, output buffer 9
The control signal pulses Φ _{1 to} Φ ₇ input to the are generated by the PLL 20. The configuration of this PLL 20 is shown in FIG.
Shown in FIG. 11A is a block diagram of the PLL 20, which compares the phases of the external clock and the internal clock signal,
A phase comparator 21 that outputs the error signal, a low-pass filter 22 that integrates the error signal and converts it into an error voltage,
It is composed of a voltage-controlled oscillator 23 whose oscillation frequency is controlled by a control voltage proportional to this error voltage. FIG.
1 (b) is a circuit diagram showing a specific configuration of the voltage-controlled oscillator 23, which is composed of a plurality of inverters and a plurality of MOS transistors to which gates for adjusting the speed of each inverter are commonly connected. This voltage controlled oscillator 23
From the signal, that is, signal pulses Φ _{1 to} Φ ₇ that are shifted by two stages of inverters in this case may be taken out and used as control signal pulses to be supplied to each circuit of FIG.

【００２３】また、上記ＰＬＬ２０の代わりにＤＬＬ２
０ａを用いることもできる。図１３にＤＬＬ２０ａの構
成を示す。図１３（ａ）はＤＬＬ２０ａのブロック図で
あり、遅延比較器２１ａ、ローパスフィルタ２２、およ
び電圧制御型遅延回路２４から構成される。ＤＬＬ２０
ａは、外部クロックに電圧制御型遅延回路２４を用いて
遅延をかけることにより内部クロックを発生する。図１
３（ｂ）は電圧制御型遅延回路２４の具体的な構成を示
す回路図であり、外部クロックを入力とし、これを増幅
する複数のインバータと、各インバータの速度を調整す
るゲートが共通接続された複数のＭＯＳトランジスタと
から構成される。この回路により作られた内部クロック
は遅延比較器２１ａにより比較され、その結果を制御電
圧にローパスフィルタ２２を介してフィードバックする
ことにより外部クロックと内部クロックの位相を合わせ
るようにする。この電圧制御型遅延回路２４から位相が
少しずつずれた信号、すなわち、この場合インバータ２
段ずつずれた信号パルスΦ₁〜Φ₇を取り出して、図３の
各回路に供給する制御信号パルスとして使用すればよ
い。DLL 2 is used instead of PLL 20.
0a can also be used. FIG. 13 shows the configuration of the DLL 20a. FIG. 13A is a block diagram of the DLL 20a, which includes a delay comparator 21a, a low-pass filter 22, and a voltage-controlled delay circuit 24. DLL20
a generates an internal clock by delaying the external clock using the voltage control type delay circuit 24. FIG.
3 (b) is a circuit diagram showing a specific configuration of the voltage-controlled delay circuit 24. A plurality of inverters for inputting an external clock and amplifying the external clock, and a gate for adjusting the speed of each inverter are commonly connected. And a plurality of MOS transistors. The internal clock generated by this circuit is compared by the delay comparator 21a, and the result is fed back to the control voltage via the low-pass filter 22 so that the phases of the external clock and the internal clock are matched. A signal whose phase is slightly shifted from the voltage control type delay circuit 24, that is, in this case, the inverter 2
The signal pulses Φ _{1 to} Φ ₇ which are shifted from each other may be taken out and used as control signal pulses supplied to each circuit of FIG.

【００２４】このような構成を有する本実施例の半導体
記憶装置の動作波形図を図４に示し、図３とともに以下
動作を説明する。アドレスバッファ３には、アドレス入
力端子Ａ_INからアドレス信号Ａ_iが入力されている。ア
ドレスバッファ３に制御信号パルスΦ₁が入力されてい
るが、この制御信号パルスΦ₁が正のエッジのときにｐ
チャネルおよびｎチャネルＭＯＳＦＥＴから構成される
パストランジスタ・スイッチＳＷ₃が導通し、入力され
ているアドレス信号Ａ_iが２個のインバータからなるラ
ッチ回路にラッチされ、内部アドレス信号ａ_iを出力す
る。ここまでは、従来の同期式の半導体記憶装置と同様
である。An operation waveform diagram of the semiconductor memory device of this embodiment having such a configuration is shown in FIG. 4, and the operation will be described below with reference to FIG. The address signal A _i is input to the address buffer 3 from the address input terminal A _IN . The control signal pulse Φ ₁ is input to the address buffer 3, but when this control signal pulse Φ ₁ has a positive edge, p
The pass transistor switch SW ₃ composed of a channel and an n-channel MOSFET becomes conductive, and the input address signal A _i is latched by the latch circuit composed of two inverters, and the internal address signal a _i is output. The process up to this point is the same as that of the conventional synchronous semiconductor memory device.

【００２５】次に、デコーダ４は、これら内部アドレス
信号ａ_iをＮＡＮＤ回路を介してデコードしてデコード
信号Ｖ_Dを発生し、制御信号パルスΦ₂の正のエッジのと
きにスイッチＳＷ₄が導通してデコード信号Ｖ_Dがラッチ
回路にラッチされ、出力される。Next, the decoder 4 decodes these internal address signals a _i via a NAND circuit to generate a decode signal V _D , and the switch SW ₄ becomes conductive at the positive edge of the control signal pulse Φ _2. Then, the decode signal V _D is latched by the latch circuit and output.

【００２６】ワードドライバ５では、このデコード信号
Ｖ_DをさらにＮＡＮＤ回路を介してデコードしてワード
線電圧Ｖ_Wを発生し、制御信号パルスΦ₃の正のエッジの
ときにスイッチＳＷ₅が導通してワード線電圧Ｖ_Wがラッ
チ回路にラッチされ、出力される。なお、ワードドライ
バをこのように制御信号パルスΦ₃により駆動する構成
としても良いが、ワード線の本数と同じだけワードドラ
イバの数があるので、この数は非常に大きくなる場合が
ある。この場合、制御信号パルスΦ₃の負荷容量が大き
くなり、制御信号パルスΦ₃を駆動するために必要な消
費電流が非常に大きくなるので、制御信号パルスΦ₃を
省略して、図１２に示すようなプリチャージの必要のな
い、ＮＡＮＤとインバータの直列回路で構成した非同期
のワードドライバ５ａを用いても良い。このようにワー
ドドライバだけ、従来方式にしても、伝送時間に占める
割合は小さいので電源電圧や温度等のばらつきによる影
響は少ない。In the word driver 5, the decode signal V _D is further decoded through the NAND circuit to generate the word line voltage V _W , and the switch SW ₅ is turned on at the positive edge of the control signal pulse Φ _3. The word line voltage V _W is latched by the latch circuit and output. The word driver may be driven by the control signal pulse Φ ₃ in this way, but since there are as many word drivers as there are word lines, this number may be very large. In this case, control load capacitance of the signal pulse [Phi ₃ is increased, the quiescent current necessary to drive the control signal pulse [Phi ₃ is very large, by omitting the control signal pulse [Phi _3, shown in FIG. 12 An asynchronous word driver 5a configured by a series circuit of NAND and an inverter which does not require such precharging may be used. As described above, even if only the word driver is used in the conventional method, the ratio of the transmission time to the transmission time is small, so that the influence of variations in the power supply voltage and temperature is small.

【００２７】次に、ワード線電圧Ｖ_Wが”Ｈ（ハイ）”
状態になる前にビット線対Ｂ_it３３及びバーＢ_it３２
（以下、バーＢ_itはＢ_it￣のように、記号「￣」を用い
てバーを表わす）は、制御信号パルスΦ₄￣が”Ｌ（ロ
ー）”になることにより、ビット線のイコライズ用ＭＯ
Ｓ３５が導通し、イコライズされる。その後、制御信号
パルスΦ₄￣が”Ｈ”になるのと同時にイコライズが終
了し、メモリセル３４の信号をビット線対３２，３３に
出力する。共通データ線３７，３８も制御信号パルスΦ
₄￣により、共通データ線のイコライズ用ＭＯＳ４０が
導通してイコライズされ、制御信号パルスΦ₄￣が”
Ｈ”になるとイコライズ用ＭＯＳ４０が遮断してイコラ
イズが終了し、ビット線対３２，３３の信号をセンスア
ンプ７に伝える。Next, the word line voltage V _W is "H (high)".
Before it reaches the state, bit line pair B _it 33 and bar B _it 32
(Hereinafter, the bar B _it is represented by the symbol "|" like B _it ￣) is for equalizing the bit line when the control signal pulse Φ ₄ ￣ becomes "L (low)". MO
S35 becomes conductive and is equalized. After that, at the same time when the control signal pulse Φ _{4 −} becomes “H”, the equalization ends, and the signal of the memory cell 34 is output to the bit line pair 32, 33. The common data lines 37 and 38 are also control signal pulses Φ
_{By 4} ￣, the equalizing MOS ₄₀ of the common data line is turned on and equalized, and the control signal pulse Φ ₄ ￣
When it becomes "H", the equalizing MOS 40 cuts off and the equalizing ends, and the signals of the bit line pair 32 and 33 are transmitted to the sense amplifier 7.

【００２８】センスアンプ７では、制御信号パルスΦ₅
￣が”Ｌ”になることによりスイッチＳＷ₇が導通し、
その出力電圧Ｓ_A，Ｓ_A￣はイコライズされる。その後、
制御信号パルスΦ₅￣が”Ｈ”になると同時にスイッチ
ＳＷ₇が遮断してイコライズが終了し、センスアンプ７
により増幅された出力電圧Ｓ_A，Ｓ_A￣がデータバス４
１，４２に出力される。In the sense amplifier 7, the control signal pulse Φ ₅
Switch SW ₇ becomes conductive when ￣ becomes “L”,
The output voltages S _A and S _A are equalized. afterwards,
At the same time when the control signal pulse Φ ₅ ￣ becomes “H”, the switch SW ₇ is cut off and the equalization is completed.
The output voltages S _A and S _A amplified by are data bus 4
1, 42 are output.

【００２９】また、メインアンプ８では、最初、制御信
号パルスΦ₆￣が”Ｌ”になることによりスイッチＳＷ₈
が導通し、その出力電圧Ｍ_A，Ｍ_A￣はイコライズされ
る。その後、制御信号パルスΦ₆￣が”Ｈ”になると同
時にスイッチＳＷ₈が遮断してイコライズが終了し、メ
インアンプ８により増幅された出力電圧Ｍ_A，Ｍ_A￣を出
力バッファ９に出力する。出力バッファ９では制御信号
パルスΦ₇￣によりラッチを行い、データ信号Ｄ_Oを外部
端子Ｄ_OUTに出力する。In the main amplifier 8, when the control signal pulse Φ ₆ ￣ becomes "L" at first, the switch SW ₈
Are conducted and their output voltages M _A and M _A are equalized. After that, at the same time when the control signal pulse Φ ₆ becomes “H”, the switch SW ₈ is cut off and the equalization ends, and the output voltages M _A and M _A amplified by the main amplifier 8 are output to the output buffer 9. The output buffer 9 latches by the control signal pulse Φ _{7 −} and outputs the data signal D _O to the external terminal D _OUT .

【００３０】以上述べてきたように、本実施例において
は、アドレスバッファ３、デコーダ４、ワードドライバ
５、ビット線３２，３３、共通データ線３７，３８、セ
ンスアンプ７、メインアンプ８、出力バッファ９と信号
が伝達増幅される経路で、図４に示した動作波形図から
分かるように、それぞれ外部からのクロック信号ＣＬＫ
に同期してＰＬＬ２０から順次少しずつ位相がずれて発
生する制御信号パルスΦ₁〜Φ₇により、ラッチ回路への
信号の伝達、プリチャージ、又はイコライズを行い、そ
の後信号の増幅を行なっている。従って、図１で示した
ように、イコライズの時間ｔ_preと信号の処理に必要な
時間ｔ_opeの和の時間まで、サイクル時間ｔ_cycleを短く
することが可能になる。As described above, in this embodiment, the address buffer 3, the decoder 4, the word driver 5, the bit lines 32 and 33, the common data lines 37 and 38, the sense amplifier 7, the main amplifier 8 and the output buffer. 9 is a path through which signals are transmitted and amplified, as can be seen from the operation waveform diagram shown in FIG.
To the control signal pulse [Phi ₁ to [phi] ₇ sequentially generated out of phase with slightly from PLL20 synchronized, transmission of signals to the latch circuit performs a precharge or equalization, and out the amplification of subsequent signals. Therefore, as shown in FIG. 1, the cycle time t _cycle can be shortened to the sum of the equalization time t _pre and the time t _ope required for signal processing.

【００３１】このように構成したことにより、アドレス
バッファから出力バッファまで信号が伝達するのに、従
来技術で述べたＰＬＬを用いずに外部クロックに同期し
た共通の内部クロック信号を供給する同期式メモリで
は、外部クロック信号の７サイクル分の時間を要したの
に対して、図４に示したように、本実施例の場合は２サ
イクル分程度の時間を要するだけであり、高速動作が可
能である。With such a configuration, a synchronous memory that supplies a common internal clock signal synchronized with an external clock without using the PLL described in the prior art for transmitting a signal from the address buffer to the output buffer. In contrast, while it took 7 cycles of the external clock signal, as shown in FIG. 4, in the case of this embodiment, only about 2 cycles are required, and high-speed operation is possible. is there.

【００３２】また、ＰＬＬ２０から発生する制御信号パ
ルスは、電源電圧、温度、製造プロセスに対する依存性
を持たないため、信号の伝達においてもこれらの変動要
因に対する依存性を持つことがなく、アドレス信号の入
力からデータの出力までの時間を一定に保つことができ
る。Further, since the control signal pulse generated from the PLL 20 has no dependence on the power supply voltage, temperature, or manufacturing process, there is no dependence on these fluctuation factors in signal transmission, and the address signal The time from input to data output can be kept constant.

【００３３】さらに、本実施例では制御信号パルスをＰ
ＬＬを用いて発生したが、電源電圧、温度、製造プロセ
スに対する依存性を持たないＤＬＬを用いて発生するこ
とも可能である。Further, in this embodiment, the control signal pulse is set to P
Although it is generated using the LL, it may be generated using the DLL that has no dependency on the power supply voltage, the temperature, and the manufacturing process.

【００３４】＜実施例２＞図７は、本発明に係る半導体
記憶装置の別の実施例を示す全体回路図である。図７に
おいて、参照符号７１はアドレスバッファ、７２はデコ
ーダ、７３はワードドライバ、７８はビット線の負荷、
３２，３３はビット線、３４はメモリセル、３６はカラ
ムセレクタ、３７，３８は共通データ線、７４は共通デ
ータ線の負荷、４０は共通データ線のイコライズ用ＭＯ
Ｓ、７５はセンスアンプとマルチプレクサ、４１，４２
はデータバス、４３はデータバスのイコライズ用ＭＯ
Ｓ、７６はメインアンプ、７７は出力バッファである。<Embodiment 2> FIG. 7 is an overall circuit diagram showing another embodiment of the semiconductor memory device according to the present invention. In FIG. 7, reference numeral 71 is an address buffer, 72 is a decoder, 73 is a word driver, 78 is a bit line load,
32 and 33 are bit lines, 34 is a memory cell, 36 is a column selector, 37 and 38 are common data lines, 74 is a load on the common data lines, and 40 is an equalizing MO for the common data lines.
S and 75 are sense amplifiers and multiplexers, and 41 and 42.
Is a data bus and 43 is a data bus equalizing MO
S and 76 are main amplifiers, and 77 is an output buffer.

【００３５】また、アドレスバッファ３、デコーダ７
２、センスアンプ７５、メインアンプ７６、出力バッフ
ァ７７に入力される制御信号パルスΦ₁〜Φ₇は実施例１
と同様にＰＬＬ２０によって生成されている。ただし、
本実施例では、制御信号パルスΦ₃は負荷容量が大きく
なるため、ワードドライバ７３は、制御信号パルスΦ₃
を用いない従来のＮＡＮＤ回路とインバータの構成にし
ている。なお、同図中で、Ｖ_refsはセンスアンプ７４の
基準電圧、Ｖ_refmはメインアンプ７５の基準電圧、ＯＥ
￣は出力イネーブル信号である。Further, the address buffer 3 and the decoder 7
2, the control signal pulses Φ _{1 to} Φ ₇ input to the sense amplifier 75, the main amplifier 76, and the output buffer 77 are the same as those in the first embodiment.
Is generated by the PLL 20 in the same manner as. However,
In this embodiment, since the control signal pulse Φ ₃ has a large load capacitance, the word driver 73 causes the control signal pulse Φ ₃
A conventional NAND circuit and an inverter that do not use is used. In the figure, V _refs is the reference voltage of the sense amplifier 74, V _refm is the reference voltage of the main amplifier 75, OE
￣ is an output enable signal.

【００３６】更に、本実施例におけるデコーダ７２は、
従来のダイナミックデコーダ回路よりも高速にデコード
することが可能な新規なダイナミックデコーダ回路を用
いている。以下、本発明に係るダイナミックデコーダ回
路について、従来のダイナミックデコーダ回路と比較し
て説明する。Further, the decoder 72 in this embodiment is
It uses a new dynamic decoder circuit that can decode at a higher speed than conventional dynamic decoder circuits. Hereinafter, the dynamic decoder circuit according to the present invention will be described in comparison with a conventional dynamic decoder circuit.

【００３７】先ず、図５に従来のダイナミックデコーダ
回路を示す。図５（ａ）は基本構成を示し、このダイナ
ミックデコーダ回路は直列接続されたＰＭＯＳトランジ
スタ５１，ＮＭＯＳトランジスタ５２，５３と、インバ
ータ５４とから構成され、インバータ５４の入力はＰＭ
ＯＳトランジスタ５１とＮＭＯＳトランジスタ５２との
接続端子Ｖ_Nに接続されている。図５（ｂ）は、このよ
うに構成される従来のダイナミックデコーダ回路の動作
波形図である。端子Ｖ_Nは、信号Φ_pre￣によりＰＭＯＳ
トランジスタ５１を介してプリチャージが行われるの
で、電源電圧Ｖ_CCまで充電される。その後、信号Φ_pre
￣が反転すると、アドレス信号Ａ₁及びＡ₂に従ってデコ
ードを行う。アドレス信号Ａ₁及びＡ₂が共に”Ｈ”の場
合には、この回路が選択されて、端子Ｖ_Nの電圧は電圧
Ｖ_CCからＧＮＤまで放電される。この時、ＮＭＯＳトラ
ンジスタ５２，５３に流れる電流をＩ、端子Ｖ_Nの容量
をＣとすると、端子Ｖ_Nの電圧が電源電圧Ｖ_CCの１／２
まで放電するのに要する時間ｔ₁は、次式で与えられ
る。First, FIG. 5 shows a conventional dynamic decoder circuit. FIG. 5A shows a basic configuration. This dynamic decoder circuit is composed of a PMOS transistor 51, NMOS transistors 52 and 53 connected in series, and an inverter 54, and the input of the inverter 54 is PM.
It is connected to the connection terminal V _N of the OS transistor 51 and the NMOS transistor 52. FIG. 5B is an operation waveform diagram of the conventional dynamic decoder circuit configured as described above. The terminal V _N is PMOS by the signal Φ _pre
Since the precharge is performed via the transistor 51, the power supply voltage V _{CC is} charged. Then the signal Φ _pre
When _ is inverted, decoding is performed according to the address signals A ₁ and A ₂ . When both the address signals A ₁ and A ₂ are "H", this circuit is selected and the voltage at the terminal V _N is discharged from the voltage V _CC to GND. At this time, assuming that the current flowing through the NMOS transistors 52 and 53 is I and the capacitance of the terminal V _N is C, the voltage of the terminal V _N is 1/2 of the power supply voltage V _CC .
The time t ₁ required to discharge up to is given by the following equation.

【００３８】[0038]

【数３】ｔ₁ ＝ (Ｃ／２Ｉ)・Ｖ_CC …(３） これに対して、本発明に係るダイナミックデコーダ回路
は、図６（ａ）に示すように、ＮＭＯＳトランジスタ６
１，６２，６３の直列回路とインバータ６４とから構成
されている。図６（ｂ）は、このように構成される本発
明に係るダイナミックデコーダ回路の動作波形図であ
る。端子Ｖ_Nは、信号Φ_preによりＮＭＯＳトランジスタ
６１を介してプリチャージが行われるが、このプリチャ
ージを行うトランジスタがｎ形のＭＯＳトランジスタで
あるため、端子Ｖ_Nの電圧は、ＮＭＯＳトランジスタ６
１のしきい値電圧をＶ_thとすれば、Ｖ_CC−Ｖ_thまでしか
充電されない。その後、信号Φ_preが反転すると、アド
レス信号Ａ₁及びＡ₂に従ってデコードを行う。アドレス
信号Ａ₁及びＡ₂が共に”Ｈ”の場合には、この回路が選
択されて、端子Ｖ_Nの電圧は、Ｖ_CC−Ｖ_thからＧＮＤま
で放電される。この時、ＮＭＯＳトランジスタ６２，６
３に流れる電流をＩ、端子Ｖ_Nの容量をＣとすると、端
子Ｖ_Nが電源電圧Ｖ_CCの１／２まで放電するのに要する
時間ｔ₂は、次式で与えられる。## EQU00003 ## t ₁ = (C / 2I) V _CC (3) On the other hand, the dynamic decoder circuit according to the present invention, as shown in FIG.
It is composed of a series circuit of 1, 62, 63 and an inverter 64. FIG. 6B is an operation waveform diagram of the dynamic decoder circuit according to the present invention having such a configuration. The terminal V _N is precharged by the signal Φ _pre via the NMOS transistor 61. However, since the transistor for precharging is an n-type MOS transistor, the voltage at the terminal V _N is
If one of the threshold voltage V _th, only charged to V _CC -V _th. After that, when the signal Φ _pre is inverted, decoding is performed according to the address signals A ₁ and A ₂ . When both the address signals A ₁ and A ₂ are "H", this circuit is selected and the voltage of the terminal V _N is discharged from V _CC -V _th to GND. At this time, the NMOS transistors 62 and 6
When the current flowing in 3 is I and the capacitance of the terminal V _N is C, the time t ₂ required for the terminal V _N to discharge to 1/2 of the power supply voltage V _CC is given by the following equation.

【００３９】[0039]

【数４】 ｔ₂ ＝ (Ｃ／２Ｉ)・(Ｖ_CC − ２Ｖ_th) …(４) 上式より、端子Ｖ_Nが電源電圧Ｖ_CCの１／２まで放電す
るのに要する時間ｔ₂は、図５に示した従来構成の場合
に要する時間ｔ₁よりも、Ｃ・Ｖ_th／Ｉだけ短くなる。
すなわち、本発明に係るダイナミックデコーダ回路は、
図５に示した従来のダイナミックデコーダ回路よりも高
速に動作することが可能である。Equation 4] _{t 2 = (C / 2I)} · (V CC - 2V th) ... (4) from the above equation, the time t ₂ required to discharge terminal V _N is up to half the supply voltage V _CC is The time t ₁ required for the conventional configuration shown in FIG. 5 is reduced by C · V _th / I.
That is, the dynamic decoder circuit according to the present invention is
It is possible to operate faster than the conventional dynamic decoder circuit shown in FIG.

【００４０】従って、本実施例で図７に示した半導体記
憶装置におけるデコーダ７２は、プリチャージにＮＭＯ
Ｓトランジスタを用いる本発明のダイナミックデコーダ
回路の構成を採用しているので、図５に示した従来タイ
プのダイナミックデコーダ回路の構成を用いるよりも高
速にデコードすることができる。Therefore, the decoder 72 in the semiconductor memory device shown in FIG. 7 in this embodiment uses the NMO for precharge.
Since the structure of the dynamic decoder circuit of the present invention using the S transistor is adopted, the decoding can be performed at a higher speed than the structure of the conventional dynamic decoder circuit shown in FIG.

【００４１】本実施例においても実施例１と同様に、ア
ドレスバッファ３、デコーダ７２、共通データ線３７，
３８、センスアンプ７５、メインアンプ７６、出力バッ
ファ７７と順次信号が伝達増幅される経路で、ＰＬＬ２
０から順次発生する制御信号パルスΦ₁〜Φ₇によりラッ
チ回路への信号の伝達、プリチャージ又はイコライズを
行っている。従って、本実施例においても図１で示した
ように、イコライズの時間ｔ_preと信号の処理に必要な
時間ｔ_opeの和の時間までサイクル時間ｔ_cycleを短くす
ることが可能になる。Also in this embodiment, similarly to the first embodiment, the address buffer 3, the decoder 72, the common data line 37,
38, the sense amplifier 75, the main amplifier 76, the output buffer 77, and the path through which the signals are sequentially transmitted and amplified.
Control signal pulses Φ _{1 to} Φ ₇ sequentially generated from 0 perform signal transmission to the latch circuit, precharge, or equalization. Therefore, also in this embodiment, as shown in FIG. 1, the cycle time t _cycle can be shortened to the sum of the equalization time t _pre and the time t _ope required for signal processing.

【００４２】また、ＰＬＬ２０から発生する制御信号パ
ルスΦ₁〜Φ₇は、電源電圧、温度、製造プロセスに対す
る依存性を持たないため、信号の伝達においてもこれら
の変動要因に対する依存性を持つことがなく、アドレス
信号の入力からデータの出力までの時間を一定に保つこ
とが可能になる。Further, since the control signal pulses Φ _{1 to} Φ ₇ generated from the PLL 20 have no dependence on the power supply voltage, temperature, and manufacturing process, the signal transmission may also have dependence on these fluctuation factors. Therefore, the time from the input of the address signal to the output of the data can be kept constant.

【００４３】なお、本実施例の半導体記憶装置では、前
述した実施例１と異なり、センスアンプとしてビット線
３２，３３及び共通データ線３７，３８の振幅を小さく
する電流センス型のセンスアンプ７５を用いている。ま
た、ビット線の負荷７８と共通データ線の負荷７４はＰ
ＭＯＳを用いているが、これは電流センスアンプ７５の
働きでビット線３２，３３、共通データ線３７，３８の
電位が下がり過ぎてメモリセル３４内の情報記憶ノード
の電圧が下がるのを防ぐためである。このため、ビット
線３２，３３のイコライズをかける必要がなくなる。従
って、図３に示したビット線のイコライズ用ＭＯＳ３５
が必要なくなる。このような場合でも、データバス４
１，４２、メインアンプ７６及び出力バッファ７７には
ＰＬＬ２０からの位相が少しずつずれた制御信号パルス
Φ₅〜Φ₇が入力されているので、制御信号パルスは電源
電圧、温度、製造プロセスのばらつきの影響を受けず一
定に保つことができ、サイクル時間ｔ_cycleを高速化す
ることが可能である。In the semiconductor memory device of this embodiment, unlike the above-described first embodiment, a current sense type sense amplifier 75 that reduces the amplitude of the bit lines 32 and 33 and the common data lines 37 and 38 is used as a sense amplifier. I am using. The load 78 of the bit line and the load 74 of the common data line are P
Although a MOS is used, this is to prevent the potential of the bit lines 32 and 33 and the common data lines 37 and 38 from dropping too much due to the action of the current sense amplifier 75, and thus the voltage of the information storage node in the memory cell 34 from dropping. Is. Therefore, it is not necessary to equalize the bit lines 32 and 33. Therefore, the bit line equalizing MOS 35 shown in FIG.
No longer needed. Even in this case, the data bus 4
1, 42, the main amplifier 76, and the output buffer 77 are input with control signal pulses Φ _{5 to} Φ ₇ from the PLL 20 that are slightly out of phase, so that the control signal pulses are variations in power supply voltage, temperature, and manufacturing process. The cycle time t _cycle can be shortened without being affected by the above.

【００４４】＜実施例３＞図８は、外部クロックに同期
して位相の少しずつずれた複数の制御信号パルスを発生
するＰＬＬを内蔵し、このＰＬＬからの制御信号パルス
を各内部回路に供給して高速に動作させるように構成し
た本発明に係る半導体記憶装置において、上記ＰＬＬか
らの制御信号パルスを各内部回路に供給する際の、好適
な供給配置構成の例を示す半導体記憶装置のブロック図
である。<Third Embodiment> FIG. 8 has a built-in PLL that generates a plurality of control signal pulses whose phases are slightly shifted in synchronization with an external clock, and supplies the control signal pulses from the PLL to each internal circuit. In the semiconductor memory device according to the present invention which is configured to operate at high speed by the above, a block of the semiconductor memory device showing an example of a suitable supply arrangement configuration when the control signal pulse from the PLL is supplied to each internal circuit. It is a figure.

【００４５】図８において、参照符号８０はＰＬＬ、８
１はアドレスバッファ、８２はロウ系のプリデコーダ、
８３はカラム系のプリデコーダ、８４はロウデコーダ、
８５はワードドライバ、８６はカラムデコーダ、８７は
センスアンプ、８８はＹセレクタ、８９はメインアン
プ、９０は出力バッファである。In FIG. 8, reference numeral 80 is a PLL, 8
1 is an address buffer, 82 is a row predecoder,
83 is a column predecoder, 84 is a row decoder,
Reference numeral 85 is a word driver, 86 is a column decoder, 87 is a sense amplifier, 88 is a Y selector, 89 is a main amplifier, and 90 is an output buffer.

【００４６】図１の概念図で述べたように、ＰＬＬ８０
からの制御信号パルスΦ₁はアドレスバッファ８１に、
制御信号パルスΦ₂はプリデコーダ８２に、制御信号パ
ルスΦ₃は図８の場合ワードドライバ８５を駆動するロ
ウデコーダ８４に、制御信号パルスΦ₄はビット線３
２，３３に、制御信号パルスΦ₅はセンスアンプ８７
に、制御信号パルスΦ₆はメインアンプ８９に、制御信
号パルスΦ₇は出力バッファ９０に供給するように接続
配置され、それぞれプリチャージ又はイコライズとして
用いている。As described in the conceptual diagram of FIG. 1, the PLL 80
The control signal pulse Φ ₁ from
The control signal pulse Φ ₂ is applied to the predecoder 82, the control signal pulse Φ ₃ is applied to the row decoder 84 which drives the word driver 85 in the case of FIG. 8, and the control signal pulse Φ ₄ is applied to the bit line 3.
2 and 33, the control signal pulse Φ ₅ is applied to the sense amplifier 87.
The control signal pulse Φ ₆ is connected to the main amplifier 89, and the control signal pulse Φ ₇ is connected to the output buffer 90 to be used as precharge or equalize.

【００４７】この場合、特に重要なのはワード線を選択
するタイミングとＹセレクタを選択するタイミングを同
時にする必要があることである。本ブロック図によれ
ば、ワードを選択するためのロウ系のプリデコーダ８２
とＹセレクタ８８を選択するためのカラム系のプリデコ
ーダ８３に同じタイミングを有する制御信号パルスΦ₂
を供給している。従って、これらのプリデコーダ８２，
８３の出力電圧も同じタイミングで出力される。同様に
ロウデコーダ８４とカラムデコーダ８６も同じ制御信号
パルスΦ₃が供給されているので、その出力のタイミン
グが同時になる。すなわち、ワード線とＹセレクタが同
時に選択され、タイミングがずれて誤動作するようなこ
とはない。In this case, what is particularly important is that the timing for selecting the word line and the timing for selecting the Y selector must be set at the same time. According to this block diagram, a row predecoder 82 for selecting a word
And the control signal pulse Φ ₂ having the same timing in the column system predecoder 83 for selecting the Y selector 88
Is being supplied. Therefore, these predecoders 82,
The output voltage of 83 is also output at the same timing. Similarly, since the same control signal pulse Φ ₃ is supplied to the row decoder 84 and the column decoder 86, their output timings are the same. That is, the word line and the Y selector are selected at the same time, and there is no possibility that the timing will be shifted and the malfunction will occur.

【００４８】＜実施例４＞図９は、実施例１乃至実施例
３で述べた本発明に係る半導体記憶装置をキャッシュメ
モリとして用いたコンピュータシステムのブロック図で
ある。図９において、参照符号９１はＭＰＵを示し、こ
のＭＰＵ９１とキャッシュメモリ９２との間はアドレス
バス９３及びデータバス９４で接続されている。また、
ＭＰＵ９１とキャッシュメモリ９２には、共にシステム
クロック９５が入力されている。<Fourth Embodiment> FIG. 9 is a block diagram of a computer system using the semiconductor memory device according to the present invention described in the first to third embodiments as a cache memory. In FIG. 9, reference numeral 91 indicates an MPU, and the MPU 91 and the cache memory 92 are connected by an address bus 93 and a data bus 94. Also,
The system clock 95 is input to both the MPU 91 and the cache memory 92.

【００４９】ＭＰＵ９１とキャッシュ９２は、アドレス
バス９３及びデータバス９４を介して信号のやりとりを
行うが、この信号の授受はシステムクロック９５に基づ
くタイミングで行われる。図１０の動作波形図に示すよ
うに、システムクロック９５がＣ₀のタイミングでアド
レス信号Ａ₀を入力する。このアドレスＡ₀に相当するデ
ータがＤ₀であるが、このデータＤ₀は電源電圧、温度、
及び製造プロセスのばらつきの影響を受けず一定の所定
時間に、例えば、図４に示したように２サイクル程度で
出力バッファに届くことができ、システムクロック９５
がＣ₂のタイミングでデータ信号として出力されるの
で、ＭＰＵ９１はこのデータ信号をデータバス９４を介
して内部に取り込むことができる。The MPU 91 and the cache 92 exchange signals via the address bus 93 and the data bus 94, and the exchange of these signals is performed at the timing based on the system clock 95. As shown in the operation waveform diagram of FIG. 10, the address signal A ₀ is input at the timing when the system clock 95 is C ₀ . The data corresponding to this address A ₀ is D ₀ , and this data D ₀ is the power supply voltage, temperature,
In addition, it is possible to reach the output buffer within a certain predetermined time without being affected by variations in the manufacturing process, for example, in about two cycles as shown in FIG.
Is output as a data signal at the timing of C ₂ , so that the MPU 91 can take in this data signal internally via the data bus 94.

【００５０】図２に示した従来方式では、同様に図１０
の動作波形図に示したように、キャッシュメモリのデー
タ信号が出力バッファに届くまでに電源電圧、温度、及
び製造プロセスのばらつきの影響を受けて、システムク
ロックのＣ₁のタイミングよりも時間がかかるとする
と、Ｃ₂のタイミングで出力バッファに出力命令を行
い、Ｃ₂のタイミングからｔ_OE時間かかってデータが出
力される。従って、従来方式の場合はＭＰＵがデータを
取り込むのはＣ₃のタイミングになる。Similarly, in the conventional system shown in FIG.
As shown in the operation waveform diagram of ( ₁₎ , it takes longer than the timing of C ₁ of the system clock until the data signal of the cache memory reaches the output buffer under the influence of variations in power supply voltage, temperature, and manufacturing process. When performs output instruction to the output buffer at the timing of C _2, the data is output depends from the timing of the C ₂ t _OE time. Therefore, in the case of the conventional method, the MPU takes in the data at the timing of C ₃ .

【００５１】これに対して、本発明に係る半導体記憶装
置では、ＰＬＬからの位相が少しずつずれてシステムク
ロックと同期した制御信号パルスにより信号処理されて
送られてきたデータ信号を、所定の制御信号パルスによ
って出力するので、クロックによる出力命令が必要でな
く、所定のＣ₂のタイミングでデータをＭＰＵ内に取り
込むことができる。On the other hand, in the semiconductor memory device according to the present invention, the data signal transmitted from the PLL after being phase-shifted little by little by the control signal pulse synchronized with the system clock is sent to the predetermined control. Since the output is performed by the signal pulse, the output instruction by the clock is not required, and the data can be taken into the MPU at a predetermined C ₂ timing.

【００５２】また、ＰＬＬを用いずにシステムクロック
に同期した共通の内部制御信号を供給する従来の同期式
の半導体記憶装置が、実施例１で述べたように、少なく
とも７サイクル分の時間がかかるのに比べても、本発明
の半導体記憶装置は極めて少ないサイクル時間で信号の
伝達を完了することができている。The conventional synchronous semiconductor memory device which supplies a common internal control signal synchronized with the system clock without using the PLL takes at least 7 cycles as described in the first embodiment. Compared with the above, the semiconductor memory device of the present invention can complete the signal transmission in an extremely short cycle time.

【００５３】以上、本発明の好適な実施例について説明
したように、特に本発明は高速性が特徴であるスタティ
ック型のメモリセルを持つ半導体記憶装置に好適に適用
できるが、本発明は前記実施例に限定されることなく、
例えば、ダイナミック型のメモリセルを持つものや、Ｒ
ＯＭ等の他の種類の半導体記憶装置にも適用でき、本発
明の精神を逸脱しない範囲内において種々の設計変更を
なし得ることは勿論である。As described above with reference to the preferred embodiments of the present invention, the present invention can be preferably applied to a semiconductor memory device having a static type memory cell which is characterized by high speed. Without being limited to examples
For example, one with dynamic memory cells, R
It is needless to say that the present invention can be applied to other types of semiconductor memory devices such as OM and various design changes can be made without departing from the spirit of the present invention.

【００５４】[0054]

【発明の効果】前述した実施例から明らかなように、本
発明の半導体記憶装置によれば、外部クロックに同期し
位相が少しずつずれた制御信号パルスを発生するＰＬＬ
もしくはＤＬＬを内蔵し、このＰＬＬもしくはＤＬＬか
らの各制御信号パルスを、アドレス入力からデータ出力
までの信号の流れに沿ってそれぞれの内部回路に供給す
るように接続配置して、各内部回路のプリチャージ又は
イコライズを行った後、各内部回路の信号処理を行うよ
うに構成したことにより、電源電圧、温度、及び製造プ
ロセスのばらつきの影響を受けず一定の所定時間で信号
処理を行うことができる。この結果、動作サイクル時間
をアクセス時間よりも高速化し、かつ、アクセス時間を
一定にできるため、従来よりも高速なサイクル時間でデ
ータを読み出すことができる。As is apparent from the above-described embodiments, according to the semiconductor memory device of the present invention, a PLL for generating a control signal pulse which is synchronized with an external clock and whose phase is slightly shifted.
Alternatively, a DLL is built in, and each control signal pulse from the PLL or DLL is connected and arranged so as to be supplied to each internal circuit along the signal flow from the address input to the data output. By performing the signal processing of each internal circuit after charging or equalizing, it is possible to perform the signal processing in a constant predetermined time without being affected by variations in power supply voltage, temperature, and manufacturing process. . As a result, the operation cycle time can be made faster than the access time, and the access time can be made constant, so that the data can be read at a faster cycle time than conventional.

【図面の簡単な説明】[Brief description of drawings]

【図１】ＰＬＬを用いた本発明に係る半導体記憶装置を
説明する図であり、（ａ）はチップ概念図、（ｂ）は信
号の流れを示す図である。1A and 1B are diagrams illustrating a semiconductor memory device according to the present invention using a PLL, FIG. 1A is a conceptual diagram of a chip, and FIG. 1B is a diagram showing a signal flow.

【図２】従来のＰＬＬを用いた同期式メモリを説明する
図であり、（ａ）はチップ概念図、（ｂ）は信号の流れ
を示す図である。2A and 2B are diagrams illustrating a conventional synchronous memory using a PLL, FIG. 2A is a conceptual diagram of a chip, and FIG. 2B is a diagram showing a signal flow.

【図３】本発明に係る半導体記憶装置の一実施例を示す
全体回路図である。FIG. 3 is an overall circuit diagram showing an embodiment of a semiconductor memory device according to the present invention.

【図４】図３の半導体記憶装置の動作を示す動作波形図
である。FIG. 4 is an operation waveform diagram showing an operation of the semiconductor memory device of FIG.

【図５】従来のダイナミックデコーダを説明する図であ
り、（ａ）は基本回路構成図、（ｂ）は動作波形を示す
図である。5A and 5B are diagrams illustrating a conventional dynamic decoder, in which FIG. 5A is a basic circuit configuration diagram, and FIG. 5B is a diagram showing operation waveforms.

【図６】本発明のダイナミックデコーダを説明する図で
あり、（ａ）は基本回路構成図、（ｂ）は動作波形を示
す図である。6A and 6B are diagrams illustrating a dynamic decoder of the present invention, FIG. 6A is a basic circuit configuration diagram, and FIG. 6B is a diagram showing operation waveforms.

【図７】本発明に係る半導体記憶装置の別の実施例を示
す全体回路図である。FIG. 7 is an overall circuit diagram showing another embodiment of the semiconductor memory device according to the present invention.

【図８】本発明に係る半導体記憶装置のまた別の実施例
を示すブロック図である。FIG. 8 is a block diagram showing another embodiment of the semiconductor memory device according to the present invention.

【図９】本発明に係る半導体記憶装置を用いたコンピュ
ータシステム構成を示すブロック図である。FIG. 9 is a block diagram showing a computer system configuration using a semiconductor memory device according to the present invention.

【図１０】図９のコンピュータシステムのデータ読み出
し動作を示す動作波形図である。10 is an operation waveform chart showing a data read operation of the computer system of FIG.

【図１１】本発明に係る半導体記憶装置で用いるＰＬＬ
の構成例を示す図であり、（ａ）はＰＬＬのブロック
図、（ｂ）は電圧制御型発振器の回路図である。FIG. 11 is a PLL used in the semiconductor memory device according to the present invention.
2A is a block diagram of a PLL, and FIG. 3B is a circuit diagram of a voltage-controlled oscillator.

【図１２】図３の半導体記憶装置で使用可能なワードド
ライバの別の例を示す回路図である。12 is a circuit diagram showing another example of a word driver usable in the semiconductor memory device of FIG.

【図１３】本発明に係る半導体記憶装置で用いるＤＬＬ
の構成例を示す図であり、（ａ）はＤＬＬのブロック
図、（ｂ）は電圧制御型遅延回路の回路図である。FIG. 13 is a DLL used in the semiconductor memory device according to the present invention.
2A is a block diagram of a DLL, and FIG. 4B is a circuit diagram of a voltage-controlled delay circuit.

【符号の説明】[Explanation of symbols]

１…半導体メモリチップ、 ２…フェーズロックトループ（ＰＬＬ）、 ３…アドレスバッファ、 ４…デコーダ、 ５…ワードドライバ、 ６…データ線、 ７…センスアンプ、 ８…メインアンプ、 ９…出力バッファ、 ２０…ＰＬＬ、 ２０ａ…ディレイロックトループ（ＤＬＬ）、 ２１…位相比較器、 ２２…ローパスフィルタ、 ２３…電圧制御型発振器、 ２４…電圧制御型遅延回路、 ３２，３３…データ線、 ３４…メモリセル、 ６１，６２，６３…ＮＭＯＳ、 ６４…インバータ、 ７１…アドレスバッファ、 ７２…デコーダ、 ７３…ワードドライバ、 ７５…センスアンプ、 ７６…メインアンプ、 ７８…ビット線の負荷、 Φ₁〜Φ₇…制御信号パルス。1 ... Semiconductor memory chip, 2 ... Phase locked loop (PLL), 3 ... Address buffer, 4 ... Decoder, 5 ... Word driver, 6 ... Data line, 7 ... Sense amplifier, 8 ... Main amplifier, 9 ... Output buffer, 20 ... PLL, 20a ... Delay locked loop (DLL), 21 ... Phase comparator, 22 ... Low pass filter, 23 ... Voltage controlled oscillator, 24 ... Voltage controlled delay circuit, 32, 33 ... Data line, 34 ... Memory cell, 61, 62, 63 ... NMOS, 64 ... inverter, 71 ... address buffer, 72 ... decoder, 73 ... word driver, 75 ... sense amplifier, 76 ... main amplifier, 78 ... of the bit line load, [Phi ₁ to [phi] ₇ ... control Signal pulse.

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/407 Ｇ１１Ｃ 11/34 ３５４ Ｃ Continuation of the front page (51) Int.Cl. ⁶ Identification number Office reference number FI Technical display location G11C 11/407 G11C 11/34 354 C

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】アドレス信号を取り込みラッチするアドレ
スバッファと、アドレスバッファからのアドレス信号を
デコードするデコーダと、デコーダ出力を増幅してワー
ド線を駆動するワードドライバと、ワード線によって選
択されたメモリセル内の信号を取り出すデータ線と、デ
ータ線の信号を検出するセンスアンプと、センスアンプ
で検出した信号を増幅するメインアンプと、メインアン
プで増幅された信号を外部へデータとして出力する出力
バッファとを少なくとも具備し、外部から入力されるク
ロック信号に同期してアドレス入力及びデータ信号の出
力を行う同期式の半導体記憶装置において、 外部クロック信号に同期して位相の異なる複数の制御信
号を発生する制御信号発生回路を内蔵する制御回路を有
し、 少なくともアドレスバッファ、デコーダ、データ線、セ
ンスアンプ、メインアンプ及び出力バッファに対し、信
号の流れに沿って前記位相の異なる複数の制御信号のう
ちの位相の早いものから順にそれぞれに制御信号を接続
配置し、予め前記アドレスバッファ及びデコーダのプリ
チャージと、データ線、センスアンプ、メインアンプ及
び出力バッファのイコライズとをそれぞれの制御信号に
より所定時間行い、かつ、前記アドレスバッファへのア
ドレス信号の入力から対応するデータを外部へ出力する
前記出力バッファまでの各回路をそれぞれの前記所定時
間後に順次所要時間実行するように構成したことを特徴
とする半導体記憶装置。1. An address buffer for fetching and latching an address signal, a decoder for decoding an address signal from the address buffer, a word driver for amplifying a decoder output to drive a word line, and a memory cell selected by the word line. Data line for extracting the signal inside, a sense amplifier for detecting the signal on the data line, a main amplifier for amplifying the signal detected by the sense amplifier, and an output buffer for outputting the signal amplified by the main amplifier to the outside as data In a synchronous semiconductor memory device that includes at least the above, and that inputs an address and outputs a data signal in synchronization with an externally input clock signal, generates a plurality of control signals having different phases in synchronization with the external clock signal. It has a control circuit that contains a control signal generation circuit, and A control signal for each of the plurality of control signals having different phases along the flow of the signal, in order from the phase, the decoder, the data line, the sense amplifier, the main amplifier, and the output buffer. Precharge the address buffer and the decoder and equalize the data line, the sense amplifier, the main amplifier, and the output buffer for a predetermined time in advance with the respective control signals, and input the corresponding data from the input of the address signal to the address buffer. The semiconductor memory device is configured such that each circuit up to the output buffer for outputting the data is executed for a required time after the predetermined time. 【請求項２】前記デコーダを構成するロウ系のデコーダ
と、更にカラム系のデコーダに対して、前記制御信号発
生回路から発生する同じ位相の制御信号を接続配置して
なる請求項１に記載の半導体記憶装置。2. A row-type decoder which constitutes the decoder, and a column-type decoder, to which control signals of the same phase generated from the control signal generating circuit are connected and arranged. Semiconductor memory device. 【請求項３】前記制御信号発生回路は、フェーズロック
トループから成る請求項１又は請求項２に記載の半導体
記憶装値。3. The semiconductor memory device according to claim 1, wherein the control signal generating circuit comprises a phase locked loop. 【請求項４】前記制御信号発生回路は、ディレイロック
トループから成る請求項１又は請求項２に記載の半導体
記憶装値。4. The semiconductor memory device according to claim 1, wherein the control signal generating circuit comprises a delay locked loop. 【請求項５】第１導電型の第１のＭＯＳトランジスタの
ゲート端子にプリチャージ信号が接続され、ソース端子
に第１導電型の第２のＭＯＳトランジスタのドレイン端
子が接続され、第２のＭＯＳトランジスタのソース端子
に第一導電型の第３のＭＯＳトランジスタのドレイン端
子が接続されており、前記プリチャージ信号により第１
のＭＯＳトランジスタのソース端子のプリチャージを行
い、その後第２及び第３のＭＯＳトランジスタのゲート
電極に印加されているアドレス信号にしたがってデコー
ドを行う回路を有することを特徴とする半導体記憶装
置。5. A precharge signal is connected to the gate terminal of the first MOS transistor of the first conductivity type, and a drain terminal of the second MOS transistor of the first conductivity type is connected to the source terminal of the second MOS transistor. The drain terminal of the third MOS transistor of the first conductivity type is connected to the source terminal of the transistor, and the first terminal is connected to the first terminal according to the precharge signal.
2. A semiconductor memory device comprising: a circuit for precharging the source terminal of the MOS transistor and then decoding according to an address signal applied to the gate electrodes of the second and third MOS transistors. 【請求項６】前記第１導電形はｎ形である請求項５に記
載の半導体記憶装置。6. The semiconductor memory device according to claim 5, wherein the first conductivity type is an n type. 【請求項７】請求項１乃至請求項６のいずれか１項に記
載の半導体記憶装置と、マイクロプロセッサとをアドレ
スバスおよびデ−タバスを介して接続すると共に、それ
ぞれ共通のシステムクロックを入力として、前記半導体
記憶装置がマイクロプロセッサにデータを供給するよう
に構成したことを特徴とするコンピュータシステム。7. The semiconductor memory device according to claim 1 and a microprocessor are connected via an address bus and a data bus, and a common system clock is used as an input. A computer system characterized in that the semiconductor memory device is configured to supply data to a microprocessor.