JPH0831110B2 - 論理シミュレーションシステム - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル論理回路の動作特性を検証する
論理シミュレーションシステムに関する。

〔従来の技術〕

論理シミュレーションは、マイクロプロセッサ（以下
CPUという）等のLSIの論理回路を設計する際にその動作
特性を所望の特性を満足しているか否かをチェックする
ために行われる。

第７図は従来の論理シミュレーションシステムの構成
を示すブロック図であり、ROMに入力テストパターンデ
ータとしての機械語命令を格納し、例えばCPUを検証対
象の論理回路とし、CPUからの取込要求に応じてROMに格
納された機械語命令を取込み、実行する動作をシミュレ
ーションするものである。図において１は入力テストパ
ターンデータ格納部であり、該格納部１には機械語命令
及びROMモデルにおける機械語命令の格納場所を示すロ
ードアドレスが格納されている。機械語命令及びロード
アドレスは入力テストパターンデータ編集部２で抽出さ
れる。入力テストパターンデータ編集部２は抽出した機
械語命令及びロードアドレスによりオブジェクトデータ
を生成し、論理シミュレーションモデル編集部３に与え
る。論理シミュレーションモデル編集部３は与えられた
オブジェクトデータと、後述する回路接続データ格納部
４からの素子データ及び回路接続データとにより論理シ
ミュレーションモデルを構築する。回路接続データ格納
部４は論理シミュレーションモデル構築のための素子デ
ータ及びその回路接続データが格納されている。素子デ
ータには検証対象の論理回路モデル11、ROMモデル10等
の素子の情報が含まれている（第８図参照）。

第８図は論理シミュレーションモデルの構成例を示す
ブロック図である。論理シミュレーションモデルは機械
語命令を含むオブジェクトデータを夫々のロードアドレ
スに格納するROMモデル10、該ROMモデル10に与えるアド
レス信号ADを生成するプログラムカウンタ９、検証対象
の論理回路と等価な論理回路モデル11及び各素子の同期
をはかる基本クロックCLを生成するクロックジェネレー
タ８より構成される。論理回路モデル11は基本クロック
CLの入力タイミングROMモデル10に機械語命令の取込要
求を示すフェッチ信号FSを与え、プログラムカウンタ９
からのアドレス信号ADが指し示すROMモデル10のロード
アドレスに格納された機械語命令をフェッチする。

論理シミュレーションモデル編集部３は構築した論理
シミュレーションモデルのデータを論理シミュレーショ
ン実行部５に与える。論理シミュレーション実行部５は
与えられた入力テストパターンデータ（機械語命令）に
基づき論理回路の動作をシミュレートし、シミュレーシ
ョン結果、即ち与えられた機械語命令に対する動作結果
の出力信号をCRT又はプリンタを用いた論理シミュレー
ション結果リスト出力部６に与える。該出力部６は、与
えられた出力信号を表示又は印字出力する。

このように構成された従来の論理シミュレーションシ
ステムの動作について説明する。

最初に回路設計者が機械語命令による複数の入力テス
トパターンデータ及びそのロードアドレスを作成し、そ
れらを入力テストパターンデータ格納部１に格納する。
次に入力テストパターンデータ編集部２にて機械語命令
及びロードアドレスを順次抽出し、それらに基づきオブ
ジェクトデータを生成する。このオブジェクトデータの
生成は入力テストパターンデータをROMモデル10に格納
できる形式とするために行われる。

生成されたオブジェクトデータは回路接続データ格納
部４に格納された素子データ及び回路接続データと共に
論理シミュレーションモデル編集部３に順次与えられ、
論理シミュレーションモデルが構築される。ここでオブ
ジェクトデータに含まれる機械語命令はオブジェクトデ
ータ内のロードアドレスが示すROMモデル10内のアドレ
スに順次格納される。構築された論理シミュレーション
モデルのシミュレートはクロックジェネレータ８が発生
する基本クロックCLをカウントソースしてプログラムカ
ウンタ９がアドレス信号ADをROMモデル10に出力するこ
とにより行われる。このアドレス信号ADによってアクセ
スされたROMモデル10内の機械語命令が論理回路モデル1
1が発生するフェッチ信号FSに同期してROMモデル10から
論理回路モデル11に入力される。入力された機械語命令
を論理回路モデル11が処理し、その処理結果の出力信号
が論理シミュレーション結果リスト出力部６に与えら
れ、そこで出力され、出力信号のリストを回路設計者が
目視でチェックし、設計当初に定めた仕様通りの機能を
論理回路モデルが満たしているか否かを検証する。

〔発明が解決しようとする課題〕

このように構成された従来の論理シミュレーションシ
ステムにおいて、論理回路が各種命令に対して多様な命
令実行サイクルをもっていない場合、又はその入力にキ
ューバッファ等の待ち行列回路が介在していない場合
は、機械語命令入力時に各機械語命令に対する出力信号
の出力タイミング又は各機械語命令実行時に外部から入
力すべき入力信号があるときの入力信号の入力タイミン
グを論理シミュレーション開始時からの絶対時刻で予想
することができる。しかしながら検証対象の論理回路が
多様な命令実行サイクルを持っている場合、又は前記論
理回路への入力に待ち行列回路が介在している場合、前
記出力信号の発生タイミング及び前記入力信号の入力タ
イミングが状況によって変化するので、これらのタイミ
ングを事前に予想することが困難であった。

従って従来の論理シミュレーションシステムにおいて
は、出力信号により動作検証を行う場合、回路設計者が
論理シミュレーション結果の出力信号を目視でチェック
しなければならず、動作検証に多大な実施期間及び工数
を必要とすると共に、また目視による検証抜けが生じや
すいといった問題点があった。

また外部から命令実行に用いる入力信号を与える場
合、一度入力信号を与えずに論理シミュレーションを行
い、それにより入力信号の入力タイミングを論理シミュ
レーション開始からの絶対時刻で見つけ出し、再度シミ
ュレーションを行い、絶対時刻を考慮して見つけ出した
入力タイミングで入力信号を入力するという煩雑なシミ
ュレーション動作を繰返す必要があり、同様に動作検証
に多大な実施期間及び工数が必要となる。

本発明は斯かる事情に鑑みなされたものであり、出力
信号の期待値、命令実行時の入力信号等の機械語命令に
関連する処理のための処理データと、該処理データの処
理タイミングを取込要求が生じた後の相対時間で示した
タイミングデータとを用い、処理データとして出力信号
の期待値を入力した場合はシミュレーション結果の出力
信号とその期待値とをタイミングデータで示されたタイ
ミングで比較し、その比較結果を表示することにより、
目視による検証抜けを防止し、論理シミュレーションの
工数を削減し、また効率よく短時間でシミュレーション
結果の検証が行えると共に、処理データとして入力信号
を入力する場合は、タイミングデータで示されたタイミ
ングで入力信号を入力することにより、１回のシミュレ
ーションで入力処理が行え、論理シミュレーションの実
施期間及び工数を減少できる論理シミュレーションシス
テムを提供することを目的にする。

〔課題を解決するための手段〕

本発明に係る論理シミュレーションシステムは、テス
トパターンデータと、該テストパターンデータに関連す
る処理のための処理データと、該処理データの処理タイ
ミングを示すタイミング情報とを記憶装置のアドレスに
関連づけて格納すると共に、格納されたテストパターン
データに基づく論理シミュレーションの実行時に実行さ
れるテストパターンデータと同一アドレスに関連づけら
れた処理データによる処理をタイミング情報が示す処理
タイミングで行うようにしたものである。

〔作用〕

本発明においてはテストパターンデータが記憶装置に
格納され、論理回路から記憶装置にテストパターンデー
タの取込要求が生じると、記憶装置からのテストパター
ンデータが取込要求に応じて論理回路に取込まれると共
に、取込まれたときからタイミングデータで示された相
対時間後にテストパターンデータのアドレスに関連する
処理データに基づいて処理が実行される。論理シミュレ
ーション結果の出力信号の期待値が処理データの場合、
テストパターンデータが論理回路に取込まれてから出力
信号が出力されるまでの相対時間でタイミングデータが
示され、そのタイミングで出力信号とその期待値とを比
較し、比較結果を出力することにより、短時間で期待通
りの出力動作を行うか否かのシミュレーション結果の検
証が行え、テストパターンデータの実行時に入力すべき
入力信号が処理データの場合、テストパターンデータが
論理回路に取込まれてから入力信号を入力すべきタイミ
ングまでの相対時間でタイミングデータが示され、その
タイミングで入力信号を入力することにより、入力信号
をシミュレーションの絶対時刻を考慮することなく作成
できる。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述
する。

第１図は本発明に係る論理シミュレーションシステム
の構成を示すブロック図である。このシステムは、ROM
にテストパターンデータとしての機械語命令を格納し、
例えばCPUを検証対象の論理回路とし、CPUからの取込要
求に応じてROMに格納された機械語命令を取込み実行す
る動作をシミュレーションするものである。

図において18は入出力テストパターンデータ格納部で
あり、該格納部18には第２図に示す如く、後述するROM
モデル10（第３図参照）のロードアドレス、テストパタ
ーンデータである機械語命令、ロードアドレスに対応し
た処理データとしての出力テストパターンデータである
期待値及び該期待値に応じた出力信号が出力する処理タ
イミングを示すクロックサイクル等のデータがｉ組格納
されている。ここでロードアドレスは16ビット（２バイ
ト）のアドレス、機械語命令は８ビット（１バイト）命
令、期待値は８ビット（１バイト）のデータとなってい
る。

入出力テストパターンデータ格納部18に格納されたデ
ータのうち機械語命令はロードアドレスと共に入力テス
トパターンデータ編集部２により抽出され、そこでROM
モデル10に格納するオブジェクトデータが生成される。
また前記データのうちクロックサイクルと、期待値とは
ロードアドレスと共に出力テストパターンデータ編集部
19により抽出され、そこで期待値と後述する検証対象の
論理回路モデル11の論理シミュレーション結果の出力信
号の値とが一致するか否かを検証する期待値自動比較用
機能記述データが生成される。

生成されたオブジェクトデータ及び機械値自動比較用
機能記述データは論理シミュレーションモデル編集部３
に与えられる。論理シミュレーションモデル編集部３は
与えられた２つのデータと後述する回路接続データ格納
部４からの素子データ及び回路接続データとにより論理
シミュレーションモデルを構築する。回路接続データ格
納部４は、論理シミュレーションモデル構築のための素
子データ及びその回路接続データが格納されている。素
子データには検証対象の論理回路モデル11等の素子の情
報が含まれている（第３図参照）。

第３図は論理シミュレーションモデルの構成例を示す
ブロック図である。論理シミュレーションモデルは、機
械語命令を含むオブジェクトデータを夫々のロードアド
レスに格納するROMモデル10、該ROMモデル10に与えるア
ドレス信号ADを生成するプログラムカウンタ９、検証対
象の論理回路と等価な論理回路モデル11、各素子の同期
をはかる基本クロックを生成するクロックジェネレータ
８及び期待値自動比較用機能記述データにより期待値と
出力信号とを比較する期待値自動比較用機能記述部21よ
り構成される。論理回路モデル11は基本クロックCLの入
力タイミングでROMモデル10に機械語命令の取込要求を
示すフェッチ信号FSを与え、プログラムカウンタ９から
のアドレス信号ADが指し示すROMモデル10のロードアド
レスの格納された機械語命令をフェッチする。

ここで期待値自動比較用機能記述データは、論理回路
モデル11がROMモデル10から機械語命令を取込む際にプ
ログラムカウンタ９が指定しているアドレス信号ADに対
応した期待値と、前記機械語命令を取込んだ論理回路モ
デル10が命令の実行結果として出力する出力信号値とを
クロックサイクルで指定されたタイミングで論理シミュ
レーション実行中に逐次比較すべく記述されたデータで
ある。

期待値自動比較用機能記述部21にはフェッチ信号FS、
アドレス信号AD及び基本クロックCLが与えられると共
に、前記出力信号及び期待値自動比較用機能記述データ
が与えられ、論理シミュレーション中の期待値と出力信
号との比較検証において比較エラーとなった場合、即ち
期待値と出力信号が不一致の場合、エラー情報として発
生時刻、信号名及び論理シミュレーション結果の出力信
号を出力する。

論理シミュレーションモデル編集部３で構築された論
理シミュレーションモデルのデータは論理シミュレーシ
ョン実行部５に与えられる。論理シミュレーション実行
部５は与えられた論理シミュレーションモデルのデータ
により機械語命令に基づき論理回路の動作をシミュレー
トし、前記出力信号と期待値データとの比較結果によ
り、エラーが生じた場合は前記エラー情報をCRT、プリ
ンタ等の出力手段を用いた比較結果情報リスト出力部20
に与え、そこでエラー情報が表示又は出力される。

次に以上のように構成された本発明の論理シミュレー
ションシステムの動作について説明する。

まず、入出力テストパターンデータ格納部18に第２図
に示すような入出力テストパターンデータを格納する。
但し、機械語命令が論理回路の内部のレジスタに出力す
る命令である場合等はその機械語命令に期待値及びクロ
ックサイクルを付与する必要はない。また、ロードアド
レスも連続している必要はなく、Jump命令等によってア
ドレスをジャンプしてもよい。この例ではｉ個のロード
アドレスに対して、夫々機械語命令、基本クロックCLの
サイクル数（＝クロックサイクル）、期待値を付与して
いる。

次に、入力テストパターンデータ編集部２は前記入出
力テストパターンデータから、各機械語命令をロードア
ドレスと共に抽出し、ROMモデル10に格納するオブジェ
クトデータを生成する。また出力テストパターンデータ
編集部19は前記入出力テストパターンデータから期待値
とその発生タイミング情報であるクロックサイクルとを
ロードアドレスと共に抽出し、期待値自動比較用機能記
述データを生成する。

また、回路接続データ格納部４に、クロックジェネレ
ータ８、プログラムカウンタ９及びROMモデル10の素子
データ及びその回路接続情報を規定した回路接続データ
を付与する。

次に論理シミュレーション実行部５は前記ROMモデル1
0にオブジェクトデータを格納し、さらに期待値自動比
較用機能記述データを接続した論理シミュレーションモ
デルのデータを入力として論理シミュレーションを実行
する。

前記論理シミュレーションモデル内の期待値自動比較
用機能記述部21は論理シミュレーション実行中、第４図
に示した処理フローに従って動作する。以下、論理シミ
ュレーション実行中の期待値自動比較用機能記述部21の
動作について説明する。

まず、基本クロックCLの立ち上がりエッジを計数する
ための変数ｊを０（ゼロ）に初期化する（ステップ＃
１）。次に論理回路モデル11が出力するフェッチ信号FS
を抽出し（ステップ＃２）、フェッチ信号FSが発生した
か否かをフェッチ信号FSの論理値０から論理値１へ信号
値が変化したか否かにより判定し（ステップ＃３）、フ
ェッチ信号FSが発生している場合（ステップ＃3:YE
S）、そのシミュレーション時刻のアドレス信号ADの値
を抽出し（ステップ＃４）、抽出したアドレス信号ADの
値が第２図に示した期待値を持つロードアドレス１〜ロ
ードアドレスｉのいずれかの値と一致するか否かを判断
し（ステップ＃５、＃13、＃14、＃15）、仮にロードア
ドレス１と一致したとすると、基本クロックCLの値を抽
出し（ステップ＃６）、基本クロックCLの立ち上がりエ
ッジにより、クロック信号があるか否かを判定し（ステ
ップ＃７）、クロック信号が発生した場合、変数ｊに１
を加算する（ステップ＃８）。次に変数ｊの値が第２図
に示した入出力テストパターンデータ内のロードアドレ
ス１に付与されているクロックサイクル１の値に達した
か否かを判定し（ステップ＃９）、達した場合は論理シ
ミュレーション結果の出力信号の値を抽出し（ステップ
＃10）、抽出した論理シミュレーション結果の出力信号
の値と第２図に示した入出力テストパターンデータのロ
ードアドレス１に付与されている期待値１の値とが一致
するか否かを判断する（ステップ＃11）。一致する場合
はステップ＃１に戻り、一致しない場合、エラー情報と
して発生時刻、回路接続データにおける信号名、論理シ
ミュレーション結果信号値を比較結果情報リスト出力部
20に出力し（ステップ＃12）、論理シミュレーションを
中断する。またステップ＃５でアドレス信号ADの値がロ
ードアドレス１に一致しなかったときは続いてロードア
ドレス２〜ｉと一致するか否かを判定し（ステップ＃1
3、＃14、＃15）、一致した場合は、夫々でステップ＃
６〜ステップ＃12までの動作を繰返す。また、アドレス
信号ADの値がロードアドレス１〜ロードアドレスｉのい
ずれにも一致しなかった場合（ステップ＃15:NO）、プ
ログラムカウンタ９が正常に動作しなかったか、又は機
械語命令が付与されていないロードアドレスにジャンプ
した入力テストパターンエラーであるとして、エラー発
生時刻、論理シミュレーション結果信号値を比較結果情
報リスト出力部20に出力し、論理シミュレーションを終
了する。

次に本発明の他の実施例について説明する。

前述の実施例では処理データとして期待値を用い、処
理として出力信号と期待値との一致を判定し、シミュレ
ーション結果の良否を判定したが、この実施例では処理
データとして機械語命令の実行の際に外部から入力すべ
き入力信号を用い、処理としてその入力処理を行う。

第５図は他の実施例の論理シミュレーションモデルの
構成例を示すブロック図である。

この実施例では第２図の期待値の代わりに外部からの
入力信号を入出力テストパターンデータとして入出力テ
ストパターンデータ格納部１に格納し、出力テストパタ
ーンデータ編集部19で格納された入力信号及びクロック
サイクルをロードアドレスと共に抽出し、外部からの入
力信号処理を行う外部入力信号入力機能記述データを生
成する。

そして前記記述データを外部入力信号入力機能記述部
23に与え、機械語命令の論理回路モデル11でのフェッチ
に同期した外部入力信号の入力処理が可能となる。

第６図は他の実施例の外部入力信号入力機能記述部23
の処理内容を示すフローチャートであり、第４図のステ
ップ＃10の出力信号値の抽出、ステップ＃11の出力信号
値と期待値との比較及びステップ＃12のエラーメッセー
ジの出力の３つのステップの代わりにステップ＃17とし
て外部ピンに対する入力信号値入力処理を行うものであ
る。他は第４図と同様であり、説明を省略する。

なお、以上２つの実施例では論理回路モデル11がROM
モデル10に対して直接フェッチ信号FSを出力している
が、その間にキューバッファ等の待ち行列回路及びキャ
ッシュメモリ等のメモリ回路が存在していて、これらの
メモリ回路に対して論理回路モデル11がフェッチ信号FS
を出力している論理回路モデル11であってもよい。

〔発明の効果〕

以上説明したとおり本発明においてはテストパターン
データが論理回路に取込まれてから処理されるまでの相
対時間で示されたタイミングデータと、テストパターン
データが論理回路に取込まれたときに行われる処理に関
連する処理データとをテストパターンデータを論理回路
に与える記憶装置のアドレスに関連づけて格納し、これ
らのデータに基づき論理シミュレーションを実行し、タ
イミングデータで示されるタイミングで処理データを用
いて所定の処理を実行するので、処理データとして論理
シミュレーション結果の出力信号の期待値を、タイミン
グデータとして前記出力信号の出力タイミングを夫々用
いた場合、タイミングデータで示されるタイミングで出
力信号と期待値とを比較し、その一致を検出する処理を
行うことによりシミュレーション結果を自動的に検証で
き、検証抜けを防止し、短時間で前記結果を検証でき、
シミュレーションの工数の削減及び時間の短縮を図れ
る。また処理データとして外部からの入力信号を、また
タイミングデータとして入力信号のタイミングを夫々用
いた場合、シミュレーションを繰返すことなく、１回の
シミュレーションで外部から入力信号を与えるシミュレ
ーションを実行でき、シミュレーションの工数の削減及
び時間の短縮を図れる等優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明に係る論理シミュレーションシステムの
構成を示すブロック図、第２図は入出力テストパターン
データの一例を示す図、第３図は論理シミュレーション
モデルの構成例を示す図、第４図は期待値自動比較用機
能記述部の処理内容を示すフローチャート、第５図は他
の実施例の論理シミュレーションモデルの構成例を示す
ブロック図、第６図は他の実施例の外部入力信号入力処
理機能記述部の処理内容を示すフローチャート、第７図
は従来の論理シミュレーションシステムの構成を示すブ
ロック図、第８図は従来の論理シミュレーションモデル
の構成例を示すブロック図である。 ３…論理シミュレーションモデル編集部 ５…論理シミュレーションモデル実行部 10…ROMモデル、11…論理回路モデル 18…入出力テストパターンデータ格納部 19…出力テストパターンデータ編集部 21…期待値自動比較用機能記述部 23…外部入力信号入力機能記述部 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】記憶装置の所定のアドレスに検証対象の論
   理回路に与えるべき検証用のテストパターンデータを格
   納し、前記論理回路から前記記憶装置への取込要求に応
   じて格納されたテストパターンデータを前記論理回路に
   入力し、それをもとに論理シミュレーションを実行し、
   前記論理回路の動作特性を検証する論理シミュレーショ
   ンシステムにおいて、 前記テストパターンデータと、該テストパターンデータ
   に関連する前記論理回路に対する入出力処理のための処
   理データと、該処理データの処理タイミングを前記取込
   要求が生じた後の相対時間で示すタイミングデータとを
   含む入力データを前記アドレスに関連づけて格納する入
   力データ格納手段と、 該入力データ格納手段から格納された処理データ及びタ
   イミングデータを前記アドレスと共に抽出し、前記論理
   シミュレーション実行時に前記テストパターンデータが
   前記論理回路に取込まれたときから前記タイミングデー
   タに示された前記相対時間後に前記処理データを用いて
   前記入出力処理を実行する手段と を備えることを特徴とする論理シミュレーションシステ
   ム。