JPS5975347A - 論理回路のシミユレ−シヨン装置 - Google Patents
論理回路のシミユレ−シヨン装置Info
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- JPS5975347A JPS5975347A JP57185103A JP18510382A JPS5975347A JP S5975347 A JPS5975347 A JP S5975347A JP 57185103 A JP57185103 A JP 57185103A JP 18510382 A JP18510382 A JP 18510382A JP S5975347 A JPS5975347 A JP S5975347A
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- 238000004088 simulation Methods 0.000 title claims abstract description 12
- 230000003213 activating effect Effects 0.000 claims 1
- 238000004422 calculation algorithm Methods 0.000 abstract description 7
- 238000012545 processing Methods 0.000 abstract description 7
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- 238000004364 calculation method Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 2
- 208000007514 Herpes zoster Diseases 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 238000012549 training Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は論理回路の動作をシミュレーションする、論理
回路のシミュレーション装置に関するＯ 〔発明の技術的背景〕 従来、論理回路の設計、検証等を行なうために、汎用大
型計算機のソフトウェアによって論理回路をプログラム
し、シミュレーションすることが行なわれている。この
ようなソフトウェア・シミュレーションの方法としては
、たとえばＳ、Ａ Ｓｚｙｇｅｎｄａ ａｎｄ Ｅ、Ｗ
、Ｔｈｏｍｐｓｏｎ ＋ ”ＤｉｇｉｔａｌＬｏｇｉｃ
Ｓｉｍｕｌａｔｉｏｎ ｉｎ ａ Ｔｉｍｅ−Ｂａｓ
ｅｄ ＊ Ｔａｂｌｅ−Ｄｒｉｖｅｎ Ｅｎｖｉｒｏｎ
ｍｅｎｔ Ｐａｒｔ １ ＊ ” ＣＯＭＰＵＴＥＲｐ
ｐ ２４〜３６ 、 Ｍａｒｃｈ １９７５に記載され
ているようなテーブル駆動型のアルゴリズムがよく知ら
れている。このテーブル駆動型のアルゴリズムでは、論
理回路の各素子のＡＮＤ 、 ＮＯＲ等の種類や、入出
力関係、ノード値等の情報をテーブル形式で記憶し、こ
のテーブルを回路の接続関係に応じてプログラムによっ
て順次に読み出して処理するようにしている。
回路のシミュレーション装置に関するＯ 〔発明の技術的背景〕 従来、論理回路の設計、検証等を行なうために、汎用大
型計算機のソフトウェアによって論理回路をプログラム
し、シミュレーションすることが行なわれている。この
ようなソフトウェア・シミュレーションの方法としては
、たとえばＳ、Ａ Ｓｚｙｇｅｎｄａ ａｎｄ Ｅ、Ｗ
、Ｔｈｏｍｐｓｏｎ ＋ ”ＤｉｇｉｔａｌＬｏｇｉｃ
Ｓｉｍｕｌａｔｉｏｎ ｉｎ ａ Ｔｉｍｅ−Ｂａｓ
ｅｄ ＊ Ｔａｂｌｅ−Ｄｒｉｖｅｎ Ｅｎｖｉｒｏｎ
ｍｅｎｔ Ｐａｒｔ １ ＊ ” ＣＯＭＰＵＴＥＲｐ
ｐ ２４〜３６ 、 Ｍａｒｃｈ １９７５に記載され
ているようなテーブル駆動型のアルゴリズムがよく知ら
れている。このテーブル駆動型のアルゴリズムでは、論
理回路の各素子のＡＮＤ 、 ＮＯＲ等の種類や、入出
力関係、ノード値等の情報をテーブル形式で記憶し、こ
のテーブルを回路の接続関係に応じてプログラムによっ
て順次に読み出して処理するようにしている。
しかしながら従来のテーブル駆動型のアルゴリズムでは
、シミュレーションの対象となる論理回路の回路素子１
段の処理時間は実回路に比して著るしく長くなる。この
ために回路規模の増大とともにシミュレーションに要す
る時間も長大になる欠点があった。
、シミュレーションの対象となる論理回路の回路素子１
段の処理時間は実回路に比して著るしく長くなる。この
ために回路規模の増大とともにシミュレーションに要す
る時間も長大になる欠点があった。
本発明は上記の事情に鑑みてなされたものでテーブル駆
動型のソフトウェアシミュレーションに用いるテーブル
の情報を利用して高速化を図ることができる論理回路の
シミュレーション装置を提供することを目的とするもの
でおる。
動型のソフトウェアシミュレーションに用いるテーブル
の情報を利用して高速化を図ることができる論理回路の
シミュレーション装置を提供することを目的とするもの
でおる。
すなわち本発明は、テーブル駆動型のアルゴリズムにお
いて用いる各素子の種類、入出力関係、ノード値等の情
報′ｆニア″−夕として用いず、命令として実行するこ
とによシ処理速度を高速化することを特徴とするもので
ある。
いて用いる各素子の種類、入出力関係、ノード値等の情
報′ｆニア″−夕として用いず、命令として実行するこ
とによシ処理速度を高速化することを特徴とするもので
ある。
以下、本発明の一実施例を第１図に示すブロック図を参
照して詳細に説明する。第１図は、回路内の伝搬遅延時
間を考慮しないシミュレーション全行なう装置を示すも
のである。図中１はシミュレーションを行なう論理回路
の回路状態を記憶する回路状態値記憶装置、所謂データ
メモリである。そしてデータメモリ１の記憶内容は必要
に応じて演算装置２へ与え回路素子のシミュレーション
を行なう。演算装置２は接続情報を命令として解読し、
データの転送および演算を行なう。ここで演算装置２へ
与える命令、すなわち接続情報は接続情報記憶装置、所
謂命令メモリ３に記憶している。
照して詳細に説明する。第１図は、回路内の伝搬遅延時
間を考慮しないシミュレーション全行なう装置を示すも
のである。図中１はシミュレーションを行なう論理回路
の回路状態を記憶する回路状態値記憶装置、所謂データ
メモリである。そしてデータメモリ１の記憶内容は必要
に応じて演算装置２へ与え回路素子のシミュレーション
を行なう。演算装置２は接続情報を命令として解読し、
データの転送および演算を行なう。ここで演算装置２へ
与える命令、すなわち接続情報は接続情報記憶装置、所
謂命令メモリ３に記憶している。
第２図は命令メモリ３の記憶フォーマットの一例金示す
図で回路素子の種類、入力データアドレス、ファンアウ
トアドレス等、従来のテーブル駆動型のアルゴリズムで
取り扱っていたデータ全オペランドとし、各オペランド
に命令コードＡ、Ｂ、Ｃ・・・合宿する形式の命令語を
構成している。
図で回路素子の種類、入力データアドレス、ファンアウ
トアドレス等、従来のテーブル駆動型のアルゴリズムで
取り扱っていたデータ全オペランドとし、各オペランド
に命令コードＡ、Ｂ、Ｃ・・・合宿する形式の命令語を
構成している。
そして４は命令メモリ３の特定のアドレスを示す命令カ
ウンタで、この命令カウンタ４の示すアドレスによって
シミュレートすべき回路素子を指定する。そして５は、
回路状態の変化を次段の素子へ伝えるための命令アドレ
スキューで必る〇 第３図は第１図に示すブロック図における演算装置２の
詳細の一例を示すブロック図で図中２１ａ〜２１ｆは入
力値レノスタ、２２は演算ユニット、２３は命令デコー
ダである。そして２４．２５は第１、第２の出カイ直し
・ゾスタ、２６は各出力値レジスタ２４．２５の値を比
較する比較器である。
ウンタで、この命令カウンタ４の示すアドレスによって
シミュレートすべき回路素子を指定する。そして５は、
回路状態の変化を次段の素子へ伝えるための命令アドレ
スキューで必る〇 第３図は第１図に示すブロック図における演算装置２の
詳細の一例を示すブロック図で図中２１ａ〜２１ｆは入
力値レノスタ、２２は演算ユニット、２３は命令デコー
ダである。そして２４．２５は第１、第２の出カイ直し
・ゾスタ、２６は各出力値レジスタ２４．２５の値を比
較する比較器である。
以下第３図に示すブロック図を参照して励信を説明する
と、先ず命令カウンタ４の示すアドレスの接続情報、す
なわち命令を命令メモリ３から取り出し命令デコーダ２
３へ与える。命令デコーダ２３は命令メモリ３から取シ
出した内容を解読し、たとえば第２図に示す命令コード
Ａの命令をフェッチすると、データメモリ１から当該命
令に示されるアドレスのデータ、すなわち入力ノード値
を入力値レノスタ２１のひとつに転送する。この後、命
令カウンタ４の値をインクリメントして、同様に次の命
令の処理を行なう。
と、先ず命令カウンタ４の示すアドレスの接続情報、す
なわち命令を命令メモリ３から取り出し命令デコーダ２
３へ与える。命令デコーダ２３は命令メモリ３から取シ
出した内容を解読し、たとえば第２図に示す命令コード
Ａの命令をフェッチすると、データメモリ１から当該命
令に示されるアドレスのデータ、すなわち入力ノード値
を入力値レノスタ２１のひとつに転送する。この後、命
令カウンタ４の値をインクリメントして、同様に次の命
令の処理を行なう。
まだ命令コードＢの命令をフェッチしたとすると、その
前に入力値レジスタ２１に準備されたデータにもとづき
、選択した回路素子の種類に応じて演算ユニットで出力
値を求め、第１の出力値レジスタ２４へ転送する。次に
命令コードＣの命令上フェッチすると、データメモリ１
から演算を行なう前の出力値を第２の出力値レジスタ２
５へ転送し、比較器２６で第１、第２の出力値レジスタ
２４．２５の値を比較する。
前に入力値レジスタ２１に準備されたデータにもとづき
、選択した回路素子の種類に応じて演算ユニットで出力
値を求め、第１の出力値レジスタ２４へ転送する。次に
命令コードＣの命令上フェッチすると、データメモリ１
から演算を行なう前の出力値を第２の出力値レジスタ２
５へ転送し、比較器２６で第１、第２の出力値レジスタ
２４．２５の値を比較する。
そして比較器２６で比較した結果、変化を生じて不一致
であれば次の段の回路素子へ変化を伝えるために第１の
出力値レジスタ２４の内容を再びデータメモリ１へ転送
する。そして、次の命令コードＤの命令をフェッチし、
変化を伝えるべき回路素子のアドレス全命令アドレスキ
ュー５へ転送する。なお上記比較結果に変化がなければ
命令りは無視する。そして全てのファンアウトについて
命令コードＤの命令を実行すると、当該回路素子につい
ての処理を終了する。
であれば次の段の回路素子へ変化を伝えるために第１の
出力値レジスタ２４の内容を再びデータメモリ１へ転送
する。そして、次の命令コードＤの命令をフェッチし、
変化を伝えるべき回路素子のアドレス全命令アドレスキ
ュー５へ転送する。なお上記比較結果に変化がなければ
命令りは無視する。そして全てのファンアウトについて
命令コードＤの命令を実行すると、当該回路素子につい
ての処理を終了する。
そして次に処理を行なうべき回路素子のアドレスを命令
アドレスキュー５から取り出し、命令カウンタ４全更新
する。このようにして各回路素子に対する処理を順次に
行ない、命令アドレスキュー５の内容が空になるまで処
理を行なう。
アドレスキュー５から取り出し、命令カウンタ４全更新
する。このようにして各回路素子に対する処理を順次に
行ない、命令アドレスキュー５の内容が空になるまで処
理を行なう。
また実際の処理ではシミュレートすべき論理回路に対し
て外部から与える入力の変化から処理を開始するので外
部入力端子に対する命令を第２図に示すような形式で記
述するようにしてもよい。このように記述した外部入力
変化を接続情報、すなわち命令の前に記憶しておくこと
によシ任意の外部入力信号えることが可能となる。また
シミュレーション全行なう際の時刻を更新する命令等を
定義してもよい。また、第３図に示す入力値レジスタ２
１、出力値レジスタ２４．２５の数は、この実施例に限
らず任意の数を設けてよいことは勿論である。
て外部から与える入力の変化から処理を開始するので外
部入力端子に対する命令を第２図に示すような形式で記
述するようにしてもよい。このように記述した外部入力
変化を接続情報、すなわち命令の前に記憶しておくこと
によシ任意の外部入力信号えることが可能となる。また
シミュレーション全行なう際の時刻を更新する命令等を
定義してもよい。また、第３図に示す入力値レジスタ２
１、出力値レジスタ２４．２５の数は、この実施例に限
らず任意の数を設けてよいことは勿論である。
萱だ本発明は上記実施例に限定されるものではなく、た
とえば第４図に示すブロック図のように論理回路内の伝
搬遅延時間を設定できるようにしてもよい。すなわち時
刻の管理を行なう現時刻レジスタ６、時刻管理テーブル
７、および変化状態キュー８を設けている。そし”Ｃ１
演算装置２の出力結果を、直接データメモリ１へ転送し
ないで、変化状態キュー８を介して所望の遅れ時間に相
当するだけ現時刻レジスタ６をインクリメンｌ−した後
にデータメモリｌへ転送するようにしている。また命令
アドレスキュー６、変化状態キュー８は内部を適宜な領
域に分割して所望の領域を時刻管理テーブル７内に記憶
したアドレスによって選択する。
とえば第４図に示すブロック図のように論理回路内の伝
搬遅延時間を設定できるようにしてもよい。すなわち時
刻の管理を行なう現時刻レジスタ６、時刻管理テーブル
７、および変化状態キュー８を設けている。そし”Ｃ１
演算装置２の出力結果を、直接データメモリ１へ転送し
ないで、変化状態キュー８を介して所望の遅れ時間に相
当するだけ現時刻レジスタ６をインクリメンｌ−した後
にデータメモリｌへ転送するようにしている。また命令
アドレスキュー６、変化状態キュー８は内部を適宜な領
域に分割して所望の領域を時刻管理テーブル７内に記憶
したアドレスによって選択する。
このようにすれば入力値を入力値レジスタに準備し、回
路素子の動作をシミーソー１トする演算を行なった結果
、出力値に変化を生じたと判断すると、遅れ時間を表わ
す情報にしたがって、時刻管理テーブルから適当な変化
状態キューのアドレスを求め、そこへ出力値レジスタの
内容を転送する。このキーー〇内容は、時刻をすすめる
命令を処理することによって現時刻レジスタが更新され
た後にデータメモリへ転送される。
路素子の動作をシミーソー１トする演算を行なった結果
、出力値に変化を生じたと判断すると、遅れ時間を表わ
す情報にしたがって、時刻管理テーブルから適当な変化
状態キューのアドレスを求め、そこへ出力値レジスタの
内容を転送する。このキーー〇内容は、時刻をすすめる
命令を処理することによって現時刻レジスタが更新され
た後にデータメモリへ転送される。
ここで遅れ時間を表わす情報は、第２図に示す命令コー
ドＢの命令のように回路素子の種類を示すオペランドを
含めることも可能である。
ドＢの命令のように回路素子の種類を示すオペランドを
含めることも可能である。
また第３図、第４図に示すような実施例において、回路
状態を表わすデータのかわりに数値を用いて演算装置で
回路素子の種類に応じた数値演算を行なうようにしても
よい。このようにすればテスタビリティ、すなわち、外
部入力信号により、あるノードを制御するだめの手数あ
るいは観測するための手数のような、接続関係に依存し
た数値を求めることもできる。またこのような数値演算
を行なう演算命令はシミュレーションを行なう演算命令
とは別に同一装置内に組み込むことも可能でおる。この
場合勿論、演算装置で通常の計算機の有する種々の演算
を行なうようにしてもよい。さらに本発明の装置を大規
模集積回路技術を用いて作成すれば全体を１チツプの集
積回路として実現することも可能である。
状態を表わすデータのかわりに数値を用いて演算装置で
回路素子の種類に応じた数値演算を行なうようにしても
よい。このようにすればテスタビリティ、すなわち、外
部入力信号により、あるノードを制御するだめの手数あ
るいは観測するための手数のような、接続関係に依存し
た数値を求めることもできる。またこのような数値演算
を行なう演算命令はシミュレーションを行なう演算命令
とは別に同一装置内に組み込むことも可能でおる。この
場合勿論、演算装置で通常の計算機の有する種々の演算
を行なうようにしてもよい。さらに本発明の装置を大規
模集積回路技術を用いて作成すれば全体を１チツプの集
積回路として実現することも可能である。
以上のように本発明によれば、従来のテーブル駆動型の
アルゴリズムによるソフトウェアシミュレーションと同
様のデータを用いて、これを直接命令として実行するこ
とにより飛躍的な処理速度の高速化を図ることができる
。また本発明で用いる命令群は、従来のソフトウェアシ
ミュレーションで用いている回路接続記述を内部データ
に変換するだめのプログラム全そのまま利用することに
よってクロスコンツクイルが可能であり専用の翻訳プロ
グラムを新たに開発する必要もない。
アルゴリズムによるソフトウェアシミュレーションと同
様のデータを用いて、これを直接命令として実行するこ
とにより飛躍的な処理速度の高速化を図ることができる
。また本発明で用いる命令群は、従来のソフトウェアシ
ミュレーションで用いている回路接続記述を内部データ
に変換するだめのプログラム全そのまま利用することに
よってクロスコンツクイルが可能であり専用の翻訳プロ
グラムを新たに開発する必要もない。
さらに本発明の装置は大規模集積回路によって実現する
ことが可能であり、このようにすれば著るしい小型化、
低価格化を図υ得、たとえばディスクトップ型のｉ４−
ソナルコンピュータ等に組み込めば、設計技術者が手＠
に使用することができる。またこのようにすれば論理回
路の設計を行なう場合、大型計算機を用いなくともよい
ので安価かつ短期間に回路設計を行なえ、特にカスタム
集積回路の設計ではカスタム自身が回路設計を手軽に行
なえるのでカスタム集積回路を広く普及させることがで
きる。
ことが可能であり、このようにすれば著るしい小型化、
低価格化を図υ得、たとえばディスクトップ型のｉ４−
ソナルコンピュータ等に組み込めば、設計技術者が手＠
に使用することができる。またこのようにすれば論理回
路の設計を行なう場合、大型計算機を用いなくともよい
ので安価かつ短期間に回路設計を行なえ、特にカスタム
集積回路の設計ではカスタム自身が回路設計を手軽に行
なえるのでカスタム集積回路を広く普及させることがで
きる。
第１図は本発明の一実施例を示すブロック図、第２図は
接続情報記憶装置の記憶フォーマットの一例を示す図、
第３図は上記実施例の演算装置の詳細を示すブロック図
、第４図は本発明の他の実施例を示すブロック図である
。 ｊ・・・回路状態値記憶装置、２・・・演算装置、３・
・・接続情報記憶装置、４・・・命令カウンタ、５・・
・命令アドレスキュー、２１ａ〜２１１・・・入力値レ
ジスタ、２２・・・演算ユニット、２３・・・命令デコ
ーダ、２４．２５・・・出カイ直レジスタ、２６・・・
比較回路。 出願人代理人 弁理士 鈴 江 武 彦第１図
第２
接続情報記憶装置の記憶フォーマットの一例を示す図、
第３図は上記実施例の演算装置の詳細を示すブロック図
、第４図は本発明の他の実施例を示すブロック図である
。 ｊ・・・回路状態値記憶装置、２・・・演算装置、３・
・・接続情報記憶装置、４・・・命令カウンタ、５・・
・命令アドレスキュー、２１ａ〜２１１・・・入力値レ
ジスタ、２２・・・演算ユニット、２３・・・命令デコ
ーダ、２４．２５・・・出カイ直レジスタ、２６・・・
比較回路。 出願人代理人 弁理士 鈴 江 武 彦第１図
第２
Claims (3)
- （１） シミュレーションを行なう論理回路の回路状
態全記憶する回路状態値記憶装置と、上記論理回路の接
続関係を表わす情報を記憶する接続情報記憶装置と、こ
の接続情報記憶装置から読み出した情報を命令として実
行し上記論理回路の論理素子の動作をシミュレーション
する演算を行なう演算装置と、この演算装置へ上記論理
素子の入力の状態値を与える入力値レジスタと、上記演
算手段によって得られた上記論理素子の出力状態値を与
えられる出力値レジスタと、この出力値レジスタの内容
の変化から次段の論理素子のシミュレーションを行なう
動作全起動する命令アドレスキー−とを具備する論理回
路のシミュレーション装置。 - （２）論理回路を構成する論理素子に応じた数値演算を
行なう演算装置全具備することを特徴とする特許請求の
範囲第１項記載の論理回路のシミュレーション装置。 - （３）大規模集積回路で構成したことを特徴とする特許
請求の範囲第１項または第２項記載の論理回路のシミュ
レーション装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185103A JPS5975347A (ja) | 1982-10-21 | 1982-10-21 | 論理回路のシミユレ−シヨン装置 |
| US06/543,300 US4584642A (en) | 1982-10-21 | 1983-10-19 | Logic simulation apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185103A JPS5975347A (ja) | 1982-10-21 | 1982-10-21 | 論理回路のシミユレ−シヨン装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5975347A true JPS5975347A (ja) | 1984-04-28 |
Family
ID=16164901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57185103A Pending JPS5975347A (ja) | 1982-10-21 | 1982-10-21 | 論理回路のシミユレ−シヨン装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4584642A (ja) |
| JP (1) | JPS5975347A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1985002033A1 (en) * | 1983-11-03 | 1985-05-09 | Prime Computer, Inc. | Digital system simulation method and apparatus |
| US4901274A (en) * | 1984-07-11 | 1990-02-13 | Hitachi, Ltd. | Method and system for data driven information processing |
| JPS61102569A (ja) * | 1984-10-26 | 1986-05-21 | Hitachi Ltd | 高速論理シミユレ−シヨン装置 |
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| US4821173A (en) * | 1986-06-30 | 1989-04-11 | Motorola, Inc. | Wired "OR" bus evaluator for logic simulation |
| US4827427A (en) * | 1987-03-05 | 1989-05-02 | Hyduke Stanley M | Instantaneous incremental compiler for producing logic circuit designs |
| US5151984A (en) * | 1987-06-22 | 1992-09-29 | Newman William C | Block diagram simulator using a library for generation of a computer program |
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| US9619312B2 (en) * | 2015-02-12 | 2017-04-11 | International Business Machines Corporation | Persistent command parameter table for pre-silicon device testing |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4306286A (en) * | 1979-06-29 | 1981-12-15 | International Business Machines Corporation | Logic simulation machine |
-
1982
- 1982-10-21 JP JP57185103A patent/JPS5975347A/ja active Pending
-
1983
- 1983-10-19 US US06/543,300 patent/US4584642A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4584642A (en) | 1986-04-22 |
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