JPH0831110B2 - Logic simulation system - Google Patents
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- JPH0831110B2 JPH0831110B2 JP2153067A JP15306790A JPH0831110B2 JP H0831110 B2 JPH0831110 B2 JP H0831110B2 JP 2153067 A JP2153067 A JP 2153067A JP 15306790 A JP15306790 A JP 15306790A JP H0831110 B2 JPH0831110 B2 JP H0831110B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル論理回路の動作特性を検証する
論理シミュレーションシステムに関する。The present invention relates to a logic simulation system for verifying operation characteristics of a digital logic circuit.
論理シミュレーションは、マイクロプロセッサ（以下
CPUという）等のLSIの論理回路を設計する際にその動作
特性を所望の特性を満足しているか否かをチェックする
ために行われる。The logic simulation is based on the microprocessor (below
It is performed in order to check whether or not the operation characteristics of LSI logic circuits such as CPU) satisfy desired characteristics.
第７図は従来の論理シミュレーションシステムの構成
を示すブロック図であり、ROMに入力テストパターンデ
ータとしての機械語命令を格納し、例えばCPUを検証対
象の論理回路とし、CPUからの取込要求に応じてROMに格
納された機械語命令を取込み、実行する動作をシミュレ
ーションするものである。図において１は入力テストパ
ターンデータ格納部であり、該格納部１には機械語命令
及びROMモデルにおける機械語命令の格納場所を示すロ
ードアドレスが格納されている。機械語命令及びロード
アドレスは入力テストパターンデータ編集部２で抽出さ
れる。入力テストパターンデータ編集部２は抽出した機
械語命令及びロードアドレスによりオブジェクトデータ
を生成し、論理シミュレーションモデル編集部３に与え
る。論理シミュレーションモデル編集部３は与えられた
オブジェクトデータと、後述する回路接続データ格納部
４からの素子データ及び回路接続データとにより論理シ
ミュレーションモデルを構築する。回路接続データ格納
部４は論理シミュレーションモデル構築のための素子デ
ータ及びその回路接続データが格納されている。素子デ
ータには検証対象の論理回路モデル11、ROMモデル10等
の素子の情報が含まれている（第８図参照）。FIG. 7 is a block diagram showing the configuration of a conventional logic simulation system, in which a machine language instruction as input test pattern data is stored in a ROM, for example, a CPU is used as a verification target logic circuit, and an acquisition request from the CPU is received. In response, the machine language instructions stored in the ROM are fetched and the operation to be executed is simulated. In the figure, reference numeral 1 denotes an input test pattern data storage unit, and the storage unit 1 stores a machine language instruction and a load address indicating a storage location of the machine language instruction in the ROM model. The machine language instruction and load address are extracted by the input test pattern data editing unit 2. The input test pattern data editing unit 2 generates object data according to the extracted machine language instruction and load address and supplies it to the logic simulation model editing unit 3. The logic simulation model editing unit 3 constructs a logic simulation model from the given object data and element data and circuit connection data from the circuit connection data storage unit 4 described later. The circuit connection data storage unit 4 stores element data for building a logical simulation model and its circuit connection data. The element data includes information on elements such as the logic circuit model 11 and the ROM model 10 to be verified (see FIG. 8).
第８図は論理シミュレーションモデルの構成例を示す
ブロック図である。論理シミュレーションモデルは機械
語命令を含むオブジェクトデータを夫々のロードアドレ
スに格納するROMモデル10、該ROMモデル10に与えるアド
レス信号ADを生成するプログラムカウンタ９、検証対象
の論理回路と等価な論理回路モデル11及び各素子の同期
をはかる基本クロックCLを生成するクロックジェネレー
タ８より構成される。論理回路モデル11は基本クロック
CLの入力タイミングROMモデル10に機械語命令の取込要
求を示すフェッチ信号FSを与え、プログラムカウンタ９
からのアドレス信号ADが指し示すROMモデル10のロード
アドレスに格納された機械語命令をフェッチする。FIG. 8 is a block diagram showing a configuration example of a logic simulation model. The logic simulation model is a ROM model 10 for storing object data including machine language instructions at respective load addresses, a program counter 9 for generating an address signal AD given to the ROM model 10, and a logic circuit model equivalent to a logic circuit to be verified. 11 and a clock generator 8 for generating a basic clock CL for synchronizing each element. Logic circuit model 11 is the basic clock
CL input timing ROM model 10 is given a fetch signal FS indicating a machine language instruction fetch request, and program counter 9
The machine language instruction stored in the load address of the ROM model 10 indicated by the address signal AD from is fetched.
論理シミュレーションモデル編集部３は構築した論理
シミュレーションモデルのデータを論理シミュレーショ
ン実行部５に与える。論理シミュレーション実行部５は
与えられた入力テストパターンデータ（機械語命令）に
基づき論理回路の動作をシミュレートし、シミュレーシ
ョン結果、即ち与えられた機械語命令に対する動作結果
の出力信号をCRT又はプリンタを用いた論理シミュレー
ション結果リスト出力部６に与える。該出力部６は、与
えられた出力信号を表示又は印字出力する。The logic simulation model editing unit 3 gives the data of the constructed logic simulation model to the logic simulation executing unit 5. The logic simulation execution unit 5 simulates the operation of the logic circuit based on the given input test pattern data (machine language instruction), and outputs the simulation result, that is, the output signal of the operation result for the given machine language instruction to the CRT or the printer. It is given to the used logic simulation result list output unit 6. The output unit 6 displays or prints the given output signal.
このように構成された従来の論理シミュレーションシ
ステムの動作について説明する。The operation of the conventional logic simulation system configured as above will be described.
最初に回路設計者が機械語命令による複数の入力テス
トパターンデータ及びそのロードアドレスを作成し、そ
れらを入力テストパターンデータ格納部１に格納する。
次に入力テストパターンデータ編集部２にて機械語命令
及びロードアドレスを順次抽出し、それらに基づきオブ
ジェクトデータを生成する。このオブジェクトデータの
生成は入力テストパターンデータをROMモデル10に格納
できる形式とするために行われる。First, the circuit designer creates a plurality of input test pattern data and load addresses thereof by machine language instructions, and stores them in the input test pattern data storage unit 1.
Next, the input test pattern data editing unit 2 sequentially extracts a machine language instruction and a load address, and generates object data based on them. The generation of this object data is performed so that the input test pattern data can be stored in the ROM model 10.
生成されたオブジェクトデータは回路接続データ格納
部４に格納された素子データ及び回路接続データと共に
論理シミュレーションモデル編集部３に順次与えられ、
論理シミュレーションモデルが構築される。ここでオブ
ジェクトデータに含まれる機械語命令はオブジェクトデ
ータ内のロードアドレスが示すROMモデル10内のアドレ
スに順次格納される。構築された論理シミュレーション
モデルのシミュレートはクロックジェネレータ８が発生
する基本クロックCLをカウントソースしてプログラムカ
ウンタ９がアドレス信号ADをROMモデル10に出力するこ
とにより行われる。このアドレス信号ADによってアクセ
スされたROMモデル10内の機械語命令が論理回路モデル1
1が発生するフェッチ信号FSに同期してROMモデル10から
論理回路モデル11に入力される。入力された機械語命令
を論理回路モデル11が処理し、その処理結果の出力信号
が論理シミュレーション結果リスト出力部６に与えら
れ、そこで出力され、出力信号のリストを回路設計者が
目視でチェックし、設計当初に定めた仕様通りの機能を
論理回路モデルが満たしているか否かを検証する。The generated object data is sequentially given to the logic simulation model editing unit 3 together with the element data and the circuit connection data stored in the circuit connection data storage unit 4,
A logical simulation model is built. Here, the machine language instructions included in the object data are sequentially stored at the address in the ROM model 10 indicated by the load address in the object data. The constructed logic simulation model is simulated by counting the basic clock CL generated by the clock generator 8 and outputting the address signal AD to the ROM model 10 by the program counter 9. Machine language instructions in ROM model 10 accessed by this address signal AD are logic circuit model 1
1 is input from the ROM model 10 to the logic circuit model 11 in synchronization with the fetch signal FS generated by 1. The logic circuit model 11 processes the input machine language instruction, and the output signal of the processing result is given to the logic simulation result list output unit 6 and output there, and the circuit designer visually checks the output signal list. , It is verified whether or not the logic circuit model fulfills the function according to the specifications specified at the beginning of design.
このように構成された従来の論理シミュレーションシ
ステムにおいて、論理回路が各種命令に対して多様な命
令実行サイクルをもっていない場合、又はその入力にキ
ューバッファ等の待ち行列回路が介在していない場合
は、機械語命令入力時に各機械語命令に対する出力信号
の出力タイミング又は各機械語命令実行時に外部から入
力すべき入力信号があるときの入力信号の入力タイミン
グを論理シミュレーション開始時からの絶対時刻で予想
することができる。しかしながら検証対象の論理回路が
多様な命令実行サイクルを持っている場合、又は前記論
理回路への入力に待ち行列回路が介在している場合、前
記出力信号の発生タイミング及び前記入力信号の入力タ
イミングが状況によって変化するので、これらのタイミ
ングを事前に予想することが困難であった。In the conventional logic simulation system configured as described above, when the logic circuit does not have various instruction execution cycles for various instructions, or when the input does not include a queue circuit such as a queue buffer, the machine Predicting the output timing of the output signal for each machine language instruction at the time of inputting a word instruction or the input timing of the input signal when there is an input signal to be input externally at the time of executing each machine language instruction, from the absolute time from the start of the logic simulation You can However, when the logic circuit to be verified has various instruction execution cycles, or when a queuing circuit intervenes in the input to the logic circuit, the generation timing of the output signal and the input timing of the input signal are It was difficult to predict these timings in advance because they change depending on the situation.
従って従来の論理シミュレーションシステムにおいて
は、出力信号により動作検証を行う場合、回路設計者が
論理シミュレーション結果の出力信号を目視でチェック
しなければならず、動作検証に多大な実施期間及び工数
を必要とすると共に、また目視による検証抜けが生じや
すいといった問題点があった。Therefore, in the conventional logic simulation system, when the operation verification is performed by the output signal, the circuit designer has to visually check the output signal of the logic simulation result, which requires a great deal of implementation period and man-hours for the operation verification. In addition, there is a problem in that a visual inspection omission easily occurs.
また外部から命令実行に用いる入力信号を与える場
合、一度入力信号を与えずに論理シミュレーションを行
い、それにより入力信号の入力タイミングを論理シミュ
レーション開始からの絶対時刻で見つけ出し、再度シミ
ュレーションを行い、絶対時刻を考慮して見つけ出した
入力タイミングで入力信号を入力するという煩雑なシミ
ュレーション動作を繰返す必要があり、同様に動作検証
に多大な実施期間及び工数が必要となる。When an input signal to be used for instruction execution is given from the outside, a logical simulation is performed without giving the input signal once, the input timing of the input signal is found at the absolute time from the start of the logical simulation, and the simulation is performed again. It is necessary to repeat the complicated simulation operation of inputting the input signal at the input timing found in consideration of the above, and similarly, a great amount of implementation period and man-hours are required for the operation verification.
本発明は斯かる事情に鑑みなされたものであり、出力
信号の期待値、命令実行時の入力信号等の機械語命令に
関連する処理のための処理データと、該処理データの処
理タイミングを取込要求が生じた後の相対時間で示した
タイミングデータとを用い、処理データとして出力信号
の期待値を入力した場合はシミュレーション結果の出力
信号とその期待値とをタイミングデータで示されたタイ
ミングで比較し、その比較結果を表示することにより、
目視による検証抜けを防止し、論理シミュレーションの
工数を削減し、また効率よく短時間でシミュレーション
結果の検証が行えると共に、処理データとして入力信号
を入力する場合は、タイミングデータで示されたタイミ
ングで入力信号を入力することにより、１回のシミュレ
ーションで入力処理が行え、論理シミュレーションの実
施期間及び工数を減少できる論理シミュレーションシス
テムを提供することを目的にする。The present invention has been made in view of such circumstances, and obtains processing data for processing related to a machine language instruction such as an expected value of an output signal and an input signal at the time of instruction execution, and processing timing of the processing data. When the expected value of the output signal is input as the processing data by using the timing data indicated by the relative time after the request is generated, the output signal of the simulation result and the expected value at the timing indicated by the timing data are used. By comparing and displaying the comparison result,
Prevents visual verification omissions, reduces man-hours for logic simulation, enables efficient and short-time verification of simulation results, and when inputting input signals as processing data, input at the timing indicated by the timing data. An object of the present invention is to provide a logic simulation system in which input processing can be performed by a single simulation by inputting a signal, and a logic simulation implementation period and man-hours can be reduced.
本発明に係る論理シミュレーションシステムは、テス
トパターンデータと、該テストパターンデータに関連す
る処理のための処理データと、該処理データの処理タイ
ミングを示すタイミング情報とを記憶装置のアドレスに
関連づけて格納すると共に、格納されたテストパターン
データに基づく論理シミュレーションの実行時に実行さ
れるテストパターンデータと同一アドレスに関連づけら
れた処理データによる処理をタイミング情報が示す処理
タイミングで行うようにしたものである。A logic simulation system according to the present invention stores test pattern data, processing data for processing related to the test pattern data, and timing information indicating processing timing of the processing data in association with an address of a storage device. At the same time, the processing by the processing data associated with the same address as the test pattern data executed at the time of executing the logic simulation based on the stored test pattern data is performed at the processing timing indicated by the timing information.
本発明においてはテストパターンデータが記憶装置に
格納され、論理回路から記憶装置にテストパターンデー
タの取込要求が生じると、記憶装置からのテストパター
ンデータが取込要求に応じて論理回路に取込まれると共
に、取込まれたときからタイミングデータで示された相
対時間後にテストパターンデータのアドレスに関連する
処理データに基づいて処理が実行される。論理シミュレ
ーション結果の出力信号の期待値が処理データの場合、
テストパターンデータが論理回路に取込まれてから出力
信号が出力されるまでの相対時間でタイミングデータが
示され、そのタイミングで出力信号とその期待値とを比
較し、比較結果を出力することにより、短時間で期待通
りの出力動作を行うか否かのシミュレーション結果の検
証が行え、テストパターンデータの実行時に入力すべき
入力信号が処理データの場合、テストパターンデータが
論理回路に取込まれてから入力信号を入力すべきタイミ
ングまでの相対時間でタイミングデータが示され、その
タイミングで入力信号を入力することにより、入力信号
をシミュレーションの絶対時刻を考慮することなく作成
できる。In the present invention, the test pattern data is stored in the memory device, and when the logic circuit requests the memory device to fetch the test pattern data, the test pattern data from the memory device is fetched in the logic circuit in response to the fetch request. At the same time, the processing is executed based on the processing data related to the address of the test pattern data after the relative time indicated by the timing data from the time of the acquisition. When the expected value of the output signal of the logic simulation result is the processed data,
Timing data is indicated by the relative time from when the test pattern data is taken into the logic circuit until the output signal is output.At that timing, the output signal and its expected value are compared, and the comparison result is output. , It is possible to verify the simulation result whether or not the expected output operation is performed in a short time, and when the input signal to be input at the time of executing the test pattern data is the processing data, the test pattern data is taken into the logic circuit. The timing data is indicated by the relative time from when to input the input signal, and by inputting the input signal at that timing, the input signal can be created without considering the absolute time of the simulation.
以下、本発明をその実施例を示す図面に基づいて詳述
する。Hereinafter, the present invention will be described in detail with reference to the drawings showing an embodiment thereof.
第１図は本発明に係る論理シミュレーションシステム
の構成を示すブロック図である。このシステムは、ROM
にテストパターンデータとしての機械語命令を格納し、
例えばCPUを検証対象の論理回路とし、CPUからの取込要
求に応じてROMに格納された機械語命令を取込み実行す
る動作をシミュレーションするものである。FIG. 1 is a block diagram showing the configuration of a logic simulation system according to the present invention. This system is ROM
Store the machine language instruction as test pattern data in
For example, the CPU is a logic circuit to be verified, and the operation of fetching and executing a machine language instruction stored in the ROM in response to a fetch request from the CPU is simulated.
図において18は入出力テストパターンデータ格納部で
あり、該格納部18には第２図に示す如く、後述するROM
モデル10（第３図参照）のロードアドレス、テストパタ
ーンデータである機械語命令、ロードアドレスに対応し
た処理データとしての出力テストパターンデータである
期待値及び該期待値に応じた出力信号が出力する処理タ
イミングを示すクロックサイクル等のデータがｉ組格納
されている。ここでロードアドレスは16ビット（２バイ
ト）のアドレス、機械語命令は８ビット（１バイト）命
令、期待値は８ビット（１バイト）のデータとなってい
る。In the figure, reference numeral 18 denotes an input / output test pattern data storage unit, and the storage unit 18 has a ROM (to be described later) as shown in FIG.
A load address of the model 10 (see FIG. 3), a machine language instruction which is test pattern data, an expected value which is output test pattern data as processing data corresponding to the load address, and an output signal corresponding to the expected value are output. I sets of data such as clock cycles indicating processing timings are stored. Here, the load address is a 16-bit (2 byte) address, the machine language instruction is an 8-bit (1 byte) instruction, and the expected value is 8-bit (1 byte) data.
入出力テストパターンデータ格納部18に格納されたデ
ータのうち機械語命令はロードアドレスと共に入力テス
トパターンデータ編集部２により抽出され、そこでROM
モデル10に格納するオブジェクトデータが生成される。
また前記データのうちクロックサイクルと、期待値とは
ロードアドレスと共に出力テストパターンデータ編集部
19により抽出され、そこで期待値と後述する検証対象の
論理回路モデル11の論理シミュレーション結果の出力信
号の値とが一致するか否かを検証する期待値自動比較用
機能記述データが生成される。Of the data stored in the input / output test pattern data storage unit 18, the machine language instructions are extracted by the input test pattern data editing unit 2 together with the load address, and stored in the ROM
Object data to be stored in the model 10 is generated.
The clock cycle and the expected value of the data are output together with the load address, and the test pattern data editing unit
19, the expected value automatic comparison function description data for verifying whether or not the expected value and the value of the output signal of the logic simulation result of the verification target logic circuit model 11 described later match are generated.
生成されたオブジェクトデータ及び機械値自動比較用
機能記述データは論理シミュレーションモデル編集部３
に与えられる。論理シミュレーションモデル編集部３は
与えられた２つのデータと後述する回路接続データ格納
部４からの素子データ及び回路接続データとにより論理
シミュレーションモデルを構築する。回路接続データ格
納部４は、論理シミュレーションモデル構築のための素
子データ及びその回路接続データが格納されている。素
子データには検証対象の論理回路モデル11等の素子の情
報が含まれている（第３図参照）。The generated object data and function description data for automatic comparison of machine values are used in the logic simulation model editor 3
Given to. The logic simulation model editing unit 3 constructs a logic simulation model from the given two data and the element data and the circuit connection data from the circuit connection data storage unit 4 described later. The circuit connection data storage unit 4 stores element data for building a logical simulation model and its circuit connection data. The element data includes information on elements such as the logic circuit model 11 to be verified (see FIG. 3).
第３図は論理シミュレーションモデルの構成例を示す
ブロック図である。論理シミュレーションモデルは、機
械語命令を含むオブジェクトデータを夫々のロードアド
レスに格納するROMモデル10、該ROMモデル10に与えるア
ドレス信号ADを生成するプログラムカウンタ９、検証対
象の論理回路と等価な論理回路モデル11、各素子の同期
をはかる基本クロックを生成するクロックジェネレータ
８及び期待値自動比較用機能記述データにより期待値と
出力信号とを比較する期待値自動比較用機能記述部21よ
り構成される。論理回路モデル11は基本クロックCLの入
力タイミングでROMモデル10に機械語命令の取込要求を
示すフェッチ信号FSを与え、プログラムカウンタ９から
のアドレス信号ADが指し示すROMモデル10のロードアド
レスの格納された機械語命令をフェッチする。FIG. 3 is a block diagram showing a configuration example of a logic simulation model. The logic simulation model includes a ROM model 10 for storing object data including machine language instructions at respective load addresses, a program counter 9 for generating an address signal AD given to the ROM model 10, and a logic circuit equivalent to a logic circuit to be verified. The model 11, a clock generator 8 for generating a basic clock for synchronizing each element, and an expected value automatic comparison function description section 21 for comparing an expected value with an output signal by the expected value automatic comparison function description data. The logic circuit model 11 gives the fetch signal FS indicating the fetch request of the machine language instruction to the ROM model 10 at the input timing of the basic clock CL, and the load address of the ROM model 10 indicated by the address signal AD from the program counter 9 is stored. Fetched machine language instructions.
ここで期待値自動比較用機能記述データは、論理回路
モデル11がROMモデル10から機械語命令を取込む際にプ
ログラムカウンタ９が指定しているアドレス信号ADに対
応した期待値と、前記機械語命令を取込んだ論理回路モ
デル10が命令の実行結果として出力する出力信号値とを
クロックサイクルで指定されたタイミングで論理シミュ
レーション実行中に逐次比較すべく記述されたデータで
ある。The expected value automatic comparison function description data is the expected value corresponding to the address signal AD designated by the program counter 9 when the logic circuit model 11 fetches the machine language instruction from the ROM model 10 and the machine language. The data is written so as to be sequentially compared with the output signal value output as the execution result of the instruction by the logic circuit model 10 incorporating the instruction at the timing specified in the clock cycle during the execution of the logic simulation.
期待値自動比較用機能記述部21にはフェッチ信号FS、
アドレス信号AD及び基本クロックCLが与えられると共
に、前記出力信号及び期待値自動比較用機能記述データ
が与えられ、論理シミュレーション中の期待値と出力信
号との比較検証において比較エラーとなった場合、即ち
期待値と出力信号が不一致の場合、エラー情報として発
生時刻、信号名及び論理シミュレーション結果の出力信
号を出力する。The expected value automatic comparison function description section 21 has a fetch signal FS,
When the address signal AD and the basic clock CL are given, the output signal and the expected value automatic comparison function description data are given, and a comparison error occurs in the comparison verification of the expected value and the output signal during the logic simulation, that is, When the expected value and the output signal do not match, the output signal of the occurrence time, the signal name, and the logic simulation result is output as the error information.
論理シミュレーションモデル編集部３で構築された論
理シミュレーションモデルのデータは論理シミュレーシ
ョン実行部５に与えられる。論理シミュレーション実行
部５は与えられた論理シミュレーションモデルのデータ
により機械語命令に基づき論理回路の動作をシミュレー
トし、前記出力信号と期待値データとの比較結果によ
り、エラーが生じた場合は前記エラー情報をCRT、プリ
ンタ等の出力手段を用いた比較結果情報リスト出力部20
に与え、そこでエラー情報が表示又は出力される。The data of the logic simulation model constructed by the logic simulation model editing unit 3 is given to the logic simulation executing unit 5. The logic simulation executing unit 5 simulates the operation of the logic circuit based on the machine language instruction based on the data of the given logic simulation model, and if the result of the comparison between the output signal and the expected value data causes an error, Comparison result information list output unit 20 using information output means such as CRT or printer
Error information is displayed or output.
次に以上のように構成された本発明の論理シミュレー
ションシステムの動作について説明する。Next, the operation of the logic simulation system of the present invention configured as above will be described.
まず、入出力テストパターンデータ格納部18に第２図
に示すような入出力テストパターンデータを格納する。
但し、機械語命令が論理回路の内部のレジスタに出力す
る命令である場合等はその機械語命令に期待値及びクロ
ックサイクルを付与する必要はない。また、ロードアド
レスも連続している必要はなく、Jump命令等によってア
ドレスをジャンプしてもよい。この例ではｉ個のロード
アドレスに対して、夫々機械語命令、基本クロックCLの
サイクル数（＝クロックサイクル）、期待値を付与して
いる。First, the input / output test pattern data storage unit 18 stores the input / output test pattern data as shown in FIG.
However, when the machine language instruction is an instruction to output to a register inside the logic circuit, it is not necessary to give the expected value and the clock cycle to the machine language instruction. Further, the load addresses do not have to be consecutive, and the addresses may be jumped by a Jump instruction or the like. In this example, a machine language instruction, the number of cycles of the basic clock CL (= clock cycle), and an expected value are given to each of i load addresses.
次に、入力テストパターンデータ編集部２は前記入出
力テストパターンデータから、各機械語命令をロードア
ドレスと共に抽出し、ROMモデル10に格納するオブジェ
クトデータを生成する。また出力テストパターンデータ
編集部19は前記入出力テストパターンデータから期待値
とその発生タイミング情報であるクロックサイクルとを
ロードアドレスと共に抽出し、期待値自動比較用機能記
述データを生成する。Next, the input test pattern data editing unit 2 extracts each machine language instruction together with the load address from the input / output test pattern data and generates object data to be stored in the ROM model 10. Further, the output test pattern data editing unit 19 extracts the expected value and the clock cycle which is the generation timing information thereof from the input / output test pattern data together with the load address, and generates the expected value automatic comparison function description data.
また、回路接続データ格納部４に、クロックジェネレ
ータ８、プログラムカウンタ９及びROMモデル10の素子
データ及びその回路接続情報を規定した回路接続データ
を付与する。Further, the circuit connection data storage unit 4 is provided with circuit connection data that defines element data of the clock generator 8, the program counter 9, and the ROM model 10 and circuit connection information thereof.
次に論理シミュレーション実行部５は前記ROMモデル1
0にオブジェクトデータを格納し、さらに期待値自動比
較用機能記述データを接続した論理シミュレーションモ
デルのデータを入力として論理シミュレーションを実行
する。Next, the logic simulation execution unit 5 uses the ROM model 1
The object data is stored in 0, and the logic simulation is executed by using the data of the logic simulation model in which the function description data for expected value automatic comparison is connected as an input.
前記論理シミュレーションモデル内の期待値自動比較
用機能記述部21は論理シミュレーション実行中、第４図
に示した処理フローに従って動作する。以下、論理シミ
ュレーション実行中の期待値自動比較用機能記述部21の
動作について説明する。The expected value automatic comparison function description unit 21 in the logic simulation model operates according to the processing flow shown in FIG. 4 during the execution of the logic simulation. The operation of the expected value automatic comparison function description unit 21 during execution of the logic simulation will be described below.
まず、基本クロックCLの立ち上がりエッジを計数する
ための変数ｊを０（ゼロ）に初期化する（ステップ＃
１）。次に論理回路モデル11が出力するフェッチ信号FS
を抽出し（ステップ＃２）、フェッチ信号FSが発生した
か否かをフェッチ信号FSの論理値０から論理値１へ信号
値が変化したか否かにより判定し（ステップ＃３）、フ
ェッチ信号FSが発生している場合（ステップ＃3:YE
S）、そのシミュレーション時刻のアドレス信号ADの値
を抽出し（ステップ＃４）、抽出したアドレス信号ADの
値が第２図に示した期待値を持つロードアドレス１〜ロ
ードアドレスｉのいずれかの値と一致するか否かを判断
し（ステップ＃５、＃13、＃14、＃15）、仮にロードア
ドレス１と一致したとすると、基本クロックCLの値を抽
出し（ステップ＃６）、基本クロックCLの立ち上がりエ
ッジにより、クロック信号があるか否かを判定し（ステ
ップ＃７）、クロック信号が発生した場合、変数ｊに１
を加算する（ステップ＃８）。次に変数ｊの値が第２図
に示した入出力テストパターンデータ内のロードアドレ
ス１に付与されているクロックサイクル１の値に達した
か否かを判定し（ステップ＃９）、達した場合は論理シ
ミュレーション結果の出力信号の値を抽出し（ステップ
＃10）、抽出した論理シミュレーション結果の出力信号
の値と第２図に示した入出力テストパターンデータのロ
ードアドレス１に付与されている期待値１の値とが一致
するか否かを判断する（ステップ＃11）。一致する場合
はステップ＃１に戻り、一致しない場合、エラー情報と
して発生時刻、回路接続データにおける信号名、論理シ
ミュレーション結果信号値を比較結果情報リスト出力部
20に出力し（ステップ＃12）、論理シミュレーションを
中断する。またステップ＃５でアドレス信号ADの値がロ
ードアドレス１に一致しなかったときは続いてロードア
ドレス２〜ｉと一致するか否かを判定し（ステップ＃1
3、＃14、＃15）、一致した場合は、夫々でステップ＃
６〜ステップ＃12までの動作を繰返す。また、アドレス
信号ADの値がロードアドレス１〜ロードアドレスｉのい
ずれにも一致しなかった場合（ステップ＃15:NO）、プ
ログラムカウンタ９が正常に動作しなかったか、又は機
械語命令が付与されていないロードアドレスにジャンプ
した入力テストパターンエラーであるとして、エラー発
生時刻、論理シミュレーション結果信号値を比較結果情
報リスト出力部20に出力し、論理シミュレーションを終
了する。First, a variable j for counting the rising edges of the basic clock CL is initialized to 0 (zero) (step #
1). Next, the fetch signal FS output by the logic circuit model 11
Is extracted (step # 2), it is determined whether or not the fetch signal FS is generated by whether or not the signal value of the fetch signal FS is changed from the logical value 0 to the logical value 1 (step # 3). When FS occurs (Step # 3: YE
S), the value of the address signal AD at the simulation time is extracted (step # 4), and the value of the extracted address signal AD is one of the load address 1 to the load address i having the expected value shown in FIG. It is determined whether or not the value matches the value (steps # 5, # 13, # 14, # 15), and if it matches the load address 1, the value of the basic clock CL is extracted (step # 6), and the basic clock CL is extracted. Whether or not there is a clock signal is determined by the rising edge of the clock CL (step # 7). When the clock signal is generated, 1 is set in the variable j.
Is added (step # 8). Next, it is judged whether or not the value of the variable j has reached the value of the clock cycle 1 given to the load address 1 in the input / output test pattern data shown in FIG. 2 (step # 9), and the value has been reached. In this case, the value of the output signal of the logic simulation result is extracted (step # 10), and the value of the output signal of the extracted logic simulation result and the load address 1 of the input / output test pattern data shown in FIG. 2 are assigned. It is determined whether or not the value of the expected value 1 matches (step # 11). If they match, the process returns to step # 1, and if they do not match, the comparison result information list output unit displays the occurrence time, the signal name in the circuit connection data, and the logic simulation result signal value as error information.
Output to 20 (step # 12) and interrupt the logic simulation. When the value of the address signal AD does not match the load address 1 in step # 5, it is subsequently determined whether or not it matches the load addresses 2 to i (step # 1
(3, # 14, # 15), if there is a match, step #
The operation from 6 to step # 12 is repeated. If the value of the address signal AD does not match any of the load address 1 to the load address i (step # 15: NO), the program counter 9 did not operate normally or a machine language instruction was given. Assuming that the input test pattern error has jumped to an unloaded load address, the error occurrence time and the logic simulation result signal value are output to the comparison result information list output unit 20, and the logic simulation ends.
次に本発明の他の実施例について説明する。 Next, another embodiment of the present invention will be described.
前述の実施例では処理データとして期待値を用い、処
理として出力信号と期待値との一致を判定し、シミュレ
ーション結果の良否を判定したが、この実施例では処理
データとして機械語命令の実行の際に外部から入力すべ
き入力信号を用い、処理としてその入力処理を行う。In the above-described embodiment, the expected value is used as the processing data, the process determines whether the output signal and the expected value match, and the quality of the simulation result is determined. An input signal to be input from the outside is used and the input processing is performed.
第５図は他の実施例の論理シミュレーションモデルの
構成例を示すブロック図である。FIG. 5 is a block diagram showing a configuration example of a logic simulation model of another embodiment.
この実施例では第２図の期待値の代わりに外部からの
入力信号を入出力テストパターンデータとして入出力テ
ストパターンデータ格納部１に格納し、出力テストパタ
ーンデータ編集部19で格納された入力信号及びクロック
サイクルをロードアドレスと共に抽出し、外部からの入
力信号処理を行う外部入力信号入力機能記述データを生
成する。In this embodiment, instead of the expected value shown in FIG. 2, an input signal from the outside is stored in the input / output test pattern data storage unit 1 as input / output test pattern data, and the input signal stored in the output test pattern data editing unit 19 is stored. Also, the clock cycle is extracted together with the load address, and external input signal input function description data for processing an input signal from the outside is generated.
そして前記記述データを外部入力信号入力機能記述部
23に与え、機械語命令の論理回路モデル11でのフェッチ
に同期した外部入力信号の入力処理が可能となる。Then, the description data is converted into an external input signal input function description section.
23, the input processing of the external input signal synchronized with the fetch in the logic circuit model 11 of the machine language instruction becomes possible.
第６図は他の実施例の外部入力信号入力機能記述部23
の処理内容を示すフローチャートであり、第４図のステ
ップ＃10の出力信号値の抽出、ステップ＃11の出力信号
値と期待値との比較及びステップ＃12のエラーメッセー
ジの出力の３つのステップの代わりにステップ＃17とし
て外部ピンに対する入力信号値入力処理を行うものであ
る。他は第４図と同様であり、説明を省略する。FIG. 6 shows an external input signal input function description section 23 of another embodiment.
4 is a flowchart showing the processing contents of step # 10 of FIG. 4, extracting the output signal value in step # 10, comparing the output signal value in step # 11 with the expected value, and outputting the error message in step # 12. Instead, in step # 17, the input signal value input process for the external pin is performed. Others are the same as those in FIG. 4, and the description thereof will be omitted.
なお、以上２つの実施例では論理回路モデル11がROM
モデル10に対して直接フェッチ信号FSを出力している
が、その間にキューバッファ等の待ち行列回路及びキャ
ッシュメモリ等のメモリ回路が存在していて、これらの
メモリ回路に対して論理回路モデル11がフェッチ信号FS
を出力している論理回路モデル11であってもよい。In the above two embodiments, the logic circuit model 11 is the ROM
Although the fetch signal FS is directly output to the model 10, a queue circuit such as a queue buffer and a memory circuit such as a cache memory exist between them, and the logic circuit model 11 corresponds to these memory circuits. Fetch signal FS
It may be the logic circuit model 11 that outputs
以上説明したとおり本発明においてはテストパターン
データが論理回路に取込まれてから処理されるまでの相
対時間で示されたタイミングデータと、テストパターン
データが論理回路に取込まれたときに行われる処理に関
連する処理データとをテストパターンデータを論理回路
に与える記憶装置のアドレスに関連づけて格納し、これ
らのデータに基づき論理シミュレーションを実行し、タ
イミングデータで示されるタイミングで処理データを用
いて所定の処理を実行するので、処理データとして論理
シミュレーション結果の出力信号の期待値を、タイミン
グデータとして前記出力信号の出力タイミングを夫々用
いた場合、タイミングデータで示されるタイミングで出
力信号と期待値とを比較し、その一致を検出する処理を
行うことによりシミュレーション結果を自動的に検証で
き、検証抜けを防止し、短時間で前記結果を検証でき、
シミュレーションの工数の削減及び時間の短縮を図れ
る。また処理データとして外部からの入力信号を、また
タイミングデータとして入力信号のタイミングを夫々用
いた場合、シミュレーションを繰返すことなく、１回の
シミュレーションで外部から入力信号を与えるシミュレ
ーションを実行でき、シミュレーションの工数の削減及
び時間の短縮を図れる等優れた効果を奏する。As described above, in the present invention, it is performed when the test pattern data is taken in by the logic circuit and the timing data indicated by the relative time from the time when the test pattern data is taken in by the logic circuit until it is processed. The processing data related to the processing and the test pattern data are stored in association with the address of the storage device which gives the logic circuit, the logic simulation is executed based on these data, and the predetermined processing data is used at the timing indicated by the timing data. When the expected value of the output signal of the logic simulation result is used as the process data and the output timing of the output signal is used as the timing data, the output signal and the expected value are calculated at the timing indicated by the timing data. By comparing and performing processing to detect the match, stains Configuration results can be verified automatically, to prevent loss verification, can validate the results in a short time,
It is possible to reduce the number of simulation steps and the time. When an input signal from the outside is used as the processing data and the timing of the input signal is used as the timing data, the simulation can be performed by giving the input signal from the outside in one simulation without repeating the simulation. It has excellent effects such as reduction of time and time.
第１図は本発明に係る論理シミュレーションシステムの
構成を示すブロック図、第２図は入出力テストパターン
データの一例を示す図、第３図は論理シミュレーション
モデルの構成例を示す図、第４図は期待値自動比較用機
能記述部の処理内容を示すフローチャート、第５図は他
の実施例の論理シミュレーションモデルの構成例を示す
ブロック図、第６図は他の実施例の外部入力信号入力処
理機能記述部の処理内容を示すフローチャート、第７図
は従来の論理シミュレーションシステムの構成を示すブ
ロック図、第８図は従来の論理シミュレーションモデル
の構成例を示すブロック図である。 ３…論理シミュレーションモデル編集部 ５…論理シミュレーションモデル実行部 10…ROMモデル、11…論理回路モデル 18…入出力テストパターンデータ格納部 19…出力テストパターンデータ編集部 21…期待値自動比較用機能記述部 23…外部入力信号入力機能記述部 なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a block diagram showing a configuration of a logic simulation system according to the present invention, FIG. 2 is a diagram showing an example of input / output test pattern data, FIG. 3 is a diagram showing a configuration example of a logic simulation model, and FIG. Is a flow chart showing the processing contents of the expected value automatic comparison function description part, FIG. 5 is a block diagram showing a configuration example of a logic simulation model of another embodiment, and FIG. 6 is an external input signal input processing of another embodiment. FIG. 7 is a flowchart showing the processing contents of the function description unit, FIG. 7 is a block diagram showing the configuration of a conventional logic simulation system, and FIG. 8 is a block diagram showing a configuration example of a conventional logic simulation model. 3 ... Logic simulation model editing unit 5 ... Logic simulation model executing unit 10 ... ROM model, 11 ... Logic circuit model 18 ... Input / output test pattern data storage unit 19 ... Output test pattern data editing unit 21 ... Expected value automatic comparison function description Part 23 ... External input signal input function description part In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
理回路に与えるべき検証用のテストパターンデータを格
納し、前記論理回路から前記記憶装置への取込要求に応
じて格納されたテストパターンデータを前記論理回路に
入力し、それをもとに論理シミュレーションを実行し、
前記論理回路の動作特性を検証する論理シミュレーショ
ンシステムにおいて、 前記テストパターンデータと、該テストパターンデータ
に関連する前記論理回路に対する入出力処理のための処
理データと、該処理データの処理タイミングを前記取込
要求が生じた後の相対時間で示すタイミングデータとを
含む入力データを前記アドレスに関連づけて格納する入
力データ格納手段と、 該入力データ格納手段から格納された処理データ及びタ
イミングデータを前記アドレスと共に抽出し、前記論理
シミュレーション実行時に前記テストパターンデータが
前記論理回路に取込まれたときから前記タイミングデー
タに示された前記相対時間後に前記処理データを用いて
前記入出力処理を実行する手段と を備えることを特徴とする論理シミュレーションシステ
ム。1. A test pattern stored at a predetermined address of a memory device, for storing verification test pattern data to be given to a logic circuit to be verified, and stored in response to an acquisition request from the logic circuit to the memory device. Input data to the logic circuit, perform a logic simulation based on it,
In a logic simulation system for verifying operation characteristics of the logic circuit, the test pattern data, processing data for input / output processing with respect to the logic circuit related to the test pattern data, and processing timing of the processing data are obtained. Input data storing means for storing the input data including the timing data indicated by the relative time after the generation of the input request in association with the address, and the processing data and the timing data stored from the input data storing means together with the address. Means for executing the input / output processing by using the processing data after the relative time indicated by the timing data from the time when the test pattern data is taken into the logic circuit at the time of executing the logic simulation. Logical simulation characterized by having Stem.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153067A JPH0831110B2 (en) | 1990-06-11 | 1990-06-11 | Logic simulation system |
Applications Claiming Priority (1)
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|---|---|---|---|
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|---|---|
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