JP2778547B2 - デジタル信号処理回路シミュレーション装置 - Google Patents
デジタル信号処理回路シミュレーション装置Info
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- digital signal
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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Description
【0001】
【産業上の利用分野】本発明は、画像等のデジタル信号
処理システムの解析、検証に用いるシミュレーション装
置に関するものである。特にデジタル信号処理LSI開発
における信号処理回路の機能設計結果をシミュレートす
る装置に関するものである。
処理システムの解析、検証に用いるシミュレーション装
置に関するものである。特にデジタル信号処理LSI開発
における信号処理回路の機能設計結果をシミュレートす
る装置に関するものである。
【0002】
【従来の技術】デジタル信号処理LSIの開発では、目的
の信号処理方式に対して、機能設計、論理設計、LSIの
マスクパターンレイアウト設計と順次、設計を詳細化す
る。各設計段階の回路設計結果は、シミュレーションに
よって検証される。
の信号処理方式に対して、機能設計、論理設計、LSIの
マスクパターンレイアウト設計と順次、設計を詳細化す
る。各設計段階の回路設計結果は、シミュレーションに
よって検証される。
【0003】機能設計では、レジスタ転送レベルの機能
記述言語またはブロック図入力システムを用いて、語
長、データ演算方法、データパス回路構成等を設計し、
レジスタ転送レベルの回路シミュレータによって目的の
信号処理方式の仕様を満足する信号処理結果が得られる
ことを検証する。機能設計の検証は、設計の結果決定さ
れた有限な語長、データ演算方式、特に演算結果の丸
め、オーバーフロー時の処理方法などの効果を評価する
とともに目的の処理が実行されていることを検証するも
のである。
記述言語またはブロック図入力システムを用いて、語
長、データ演算方法、データパス回路構成等を設計し、
レジスタ転送レベルの回路シミュレータによって目的の
信号処理方式の仕様を満足する信号処理結果が得られる
ことを検証する。機能設計の検証は、設計の結果決定さ
れた有限な語長、データ演算方式、特に演算結果の丸
め、オーバーフロー時の処理方法などの効果を評価する
とともに目的の処理が実行されていることを検証するも
のである。
【0004】以上のような機能設計で用いられるレジス
タ転送レベルの回路シミュレータは、従来、ワークステ
ーションやパーソナルコンピュータのような汎用コンピ
ュータ上で実行されるソフトウェアシミュレータが用い
られていた。
タ転送レベルの回路シミュレータは、従来、ワークステ
ーションやパーソナルコンピュータのような汎用コンピ
ュータ上で実行されるソフトウェアシミュレータが用い
られていた。
【0005】
【発明が解決しようとする課題】しかしながら、デジタ
ル信号処理LSIの機能設計検証、特に画像処理等を行な
うLSIのデータパスブロックの機能設計検証では、語長
の影響や演算方式の影響を見るために、数秒分の動画に
相当するような極めて大規模なテストベクタを使用す
る。
ル信号処理LSIの機能設計検証、特に画像処理等を行な
うLSIのデータパスブロックの機能設計検証では、語長
の影響や演算方式の影響を見るために、数秒分の動画に
相当するような極めて大規模なテストベクタを使用す
る。
【0006】これに対し、汎用コンピュータ上で実行さ
れるソフトウェアシミュレータでは、大規模なテストベ
クタを格納する記憶装置とCPUのデータ転送にオーバヘ
ッドが大きく、コンピュータ上の実行が高速であっても
テストベクタの規模に応じてシミュレーション全体の処
理時間が増大してしまうという問題点があった。
れるソフトウェアシミュレータでは、大規模なテストベ
クタを格納する記憶装置とCPUのデータ転送にオーバヘ
ッドが大きく、コンピュータ上の実行が高速であっても
テストベクタの規模に応じてシミュレーション全体の処
理時間が増大してしまうという問題点があった。
【0007】また、組合せ回路部の遅延を無視し、クロ
ックに同期したレジスタ転送動作のみを評価することで
シミュレーション処理の高速化を図るサイクルベースの
シミュレーション方法があるが、同様の理由からシミュ
レーション全体の処理時間の削減に大きな効果は得られ
ない。
ックに同期したレジスタ転送動作のみを評価することで
シミュレーション処理の高速化を図るサイクルベースの
シミュレーション方法があるが、同様の理由からシミュ
レーション全体の処理時間の削減に大きな効果は得られ
ない。
【0008】本発明は、上記問題点に鑑み、大規模なテ
ストベクタを使用するデジタル信号処理LSIのデータパ
スを高速にシミュレートするデジタル信号処理回路シミ
ュレーション装置を提供することを目的とする。
ストベクタを使用するデジタル信号処理LSIのデータパ
スを高速にシミュレートするデジタル信号処理回路シミ
ュレーション装置を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明のデジタル信号処
理回路シミュレーション装置は、信号処理プロセッサを
用いてデジタル信号処理回路の設計検証を行なうデジタ
ル信号処理回路シミュレーション装置であって、シミュ
レーション入力データを記憶し、一定の転送速度でデー
タを出力するテストベクタ記憶手段と、テストベクタ記
憶手段が出力するデータを入力し、デジタル信号処理回
路のシミュレーションを実行し、シミュレーション結果
を出力する信号処理プロセッサと、信号処理プロセッサ
が出力するデータを一定の転送速度で入力し、記憶する
シミュレーション結果記憶手段と、前記信号処理プロセ
ッサ上で実行可能な回路シミュレーションプログラムで
あり、かつ、テストベクタ記憶手段のデータ出力速度と
一致したスループットをもつシミュレーションプログラ
ムを生成するシミュレーションプログラム生成手段と、
シミュレーションプログラム生成手段によるプログラム
生成と信号処理プロセッサへのプログラムロードによる
シミュレーションセットアップの制御、及びテストベク
タ記憶手段のデータ出力、信号処理プロセッサの実行、
シミュレーション結果記憶手段のデータ入力の制御から
なるシミュレーション実行制御を行なう制御手段を備え
る。
理回路シミュレーション装置は、信号処理プロセッサを
用いてデジタル信号処理回路の設計検証を行なうデジタ
ル信号処理回路シミュレーション装置であって、シミュ
レーション入力データを記憶し、一定の転送速度でデー
タを出力するテストベクタ記憶手段と、テストベクタ記
憶手段が出力するデータを入力し、デジタル信号処理回
路のシミュレーションを実行し、シミュレーション結果
を出力する信号処理プロセッサと、信号処理プロセッサ
が出力するデータを一定の転送速度で入力し、記憶する
シミュレーション結果記憶手段と、前記信号処理プロセ
ッサ上で実行可能な回路シミュレーションプログラムで
あり、かつ、テストベクタ記憶手段のデータ出力速度と
一致したスループットをもつシミュレーションプログラ
ムを生成するシミュレーションプログラム生成手段と、
シミュレーションプログラム生成手段によるプログラム
生成と信号処理プロセッサへのプログラムロードによる
シミュレーションセットアップの制御、及びテストベク
タ記憶手段のデータ出力、信号処理プロセッサの実行、
シミュレーション結果記憶手段のデータ入力の制御から
なるシミュレーション実行制御を行なう制御手段を備え
る。
【0010】また、シミュレーションプログラム生成手
段が生成可能なシミュレーションプログラムのスループ
ットに応じて、テストベクタ記憶手段のデータ転送速度
とシミュレーション結果記憶手段のデータ転送速度を調
整する転送速度調整手段を備える。
段が生成可能なシミュレーションプログラムのスループ
ットに応じて、テストベクタ記憶手段のデータ転送速度
とシミュレーション結果記憶手段のデータ転送速度を調
整する転送速度調整手段を備える。
【0011】
【作用】本発明によれば、一定データ速度のデータ入力
周期で被シミュレーション回路のデータパスのレジスタ
間の動作を処理するシミュレーションプログラムを生成
し、これを信号処理プロセッサにダウンロードし、テス
トベクタ記憶手段とシミュレーション結果記憶手段と同
期させて実行するので、常に一定のデータ転送速度で、
シミュレーションのテストベクタデータが処理される。
周期で被シミュレーション回路のデータパスのレジスタ
間の動作を処理するシミュレーションプログラムを生成
し、これを信号処理プロセッサにダウンロードし、テス
トベクタ記憶手段とシミュレーション結果記憶手段と同
期させて実行するので、常に一定のデータ転送速度で、
シミュレーションのテストベクタデータが処理される。
【0012】さらに、被シミュレーションデジタル信号
処理回路の動作が複雑で、1サンプルデータに対する演
算量が大きいため、一定で高いデータ転送速度でシミュ
レーションを実行する信号処理プログラムの生成が困難
であると、データ転送速度を下げてシミュレーションプ
ログラムを生成するように制御する転送速度調整手段を
備えることによって、演算資源に限度がある信号処理プ
ロセッサを使って幅ひろい規模の回路のシミュレーショ
ンが可能となるとともに、テストベクタ及びシミュレー
ション結果データをアクセスするためのオーバヘッドを
生じることがなく、高速にシミュレーションを実行でき
る。
処理回路の動作が複雑で、1サンプルデータに対する演
算量が大きいため、一定で高いデータ転送速度でシミュ
レーションを実行する信号処理プログラムの生成が困難
であると、データ転送速度を下げてシミュレーションプ
ログラムを生成するように制御する転送速度調整手段を
備えることによって、演算資源に限度がある信号処理プ
ロセッサを使って幅ひろい規模の回路のシミュレーショ
ンが可能となるとともに、テストベクタ及びシミュレー
ション結果データをアクセスするためのオーバヘッドを
生じることがなく、高速にシミュレーションを実行でき
る。
【0013】
(実施例1)以下、本発明の第1の実施例として、信号
処理プロセッサを用いてデジタル信号処理回路の設計検
証を行なうデジタル信号処理回路シミュレーション装置
について、図面を参照しながら説明する。
処理プロセッサを用いてデジタル信号処理回路の設計検
証を行なうデジタル信号処理回路シミュレーション装置
について、図面を参照しながら説明する。
【0014】図1は本発明の実施例のデジタル信号処理
回路シミュレーション装置の構成を示すものである。本
実施例のデジタル信号処理回路シミュレーション装置
は、デジタル信号処理用プロセッサを用いて信号処理回
路の機能シミュレーションを行うものである。
回路シミュレーション装置の構成を示すものである。本
実施例のデジタル信号処理回路シミュレーション装置
は、デジタル信号処理用プロセッサを用いて信号処理回
路の機能シミュレーションを行うものである。
【0015】図1において、1はシミュレーション入力
データを記憶し、一定の転送速度でデータを出力するテ
ストベクタ記憶手段であり、出力制御信号502が1に
なると記憶するテストベクタデータを1サンプルづつク
ロック信号501に同期して出力ポートに出力する。ま
た、テストベクタ記憶手段1は、テストベクタを外部か
らロードするための入力ポートを持つ。このようなテス
トベクタ記憶手段1は、映像信号処理等で用いられるフ
ィールドメモリを利用して実現する。
データを記憶し、一定の転送速度でデータを出力するテ
ストベクタ記憶手段であり、出力制御信号502が1に
なると記憶するテストベクタデータを1サンプルづつク
ロック信号501に同期して出力ポートに出力する。ま
た、テストベクタ記憶手段1は、テストベクタを外部か
らロードするための入力ポートを持つ。このようなテス
トベクタ記憶手段1は、映像信号処理等で用いられるフ
ィールドメモリを利用して実現する。
【0016】図1の2はシミュレーション結果データを
一定の転送速度で入力し、記憶するシミュレーション結
果記憶手段であり、入力制御信号503が1になると1
サンプルづつ同期クロック信号501に同期して入力ポ
ートのデータを記憶する。また、シミュレーション結果
記憶手段2は、シミュレーション結果を参照するための
出力ポートを持つ。シミュレーション結果記憶手段2も
またフィールドメモリを利用して実現する。
一定の転送速度で入力し、記憶するシミュレーション結
果記憶手段であり、入力制御信号503が1になると1
サンプルづつ同期クロック信号501に同期して入力ポ
ートのデータを記憶する。また、シミュレーション結果
記憶手段2は、シミュレーション結果を参照するための
出力ポートを持つ。シミュレーション結果記憶手段2も
またフィールドメモリを利用して実現する。
【0017】図1の3は、デジタル信号処理プロセッサ
システムである。デジタル信号処理プロセッサシステム
3は、実行開始信号504が1になると同期クロック信
号501に同期してプログラムされた信号処理を実行す
る。実行開始信号504が0になるとデジタル信号処理
プロセッサ3はリセットされる。
システムである。デジタル信号処理プロセッサシステム
3は、実行開始信号504が1になると同期クロック信
号501に同期してプログラムされた信号処理を実行す
る。実行開始信号504が0になるとデジタル信号処理
プロセッサ3はリセットされる。
【0018】デジタル信号処理プロセッサシステム3の
構成を図3を用いて説明する。図3の31は、信号処理
プロセッサユニットであり、デジタル信号処理プロセッ
サシステムはn個の信号処理プロセッサユニットから構
成する。
構成を図3を用いて説明する。図3の31は、信号処理
プロセッサユニットであり、デジタル信号処理プロセッ
サシステムはn個の信号処理プロセッサユニットから構
成する。
【0019】図3の信号処理プロセッサユニット31
は、データ処理系と命令処理系が独立したハーバードア
ーキテクチャをとり、各種データ演算を一定のサイクル
で実行するプロセッサとする。
は、データ処理系と命令処理系が独立したハーバードア
ーキテクチャをとり、各種データ演算を一定のサイクル
で実行するプロセッサとする。
【0020】各信号処理プロセッサユニット31は、実
行開始信号504が1になるとクロック信号501に同
期して信号処理を開始し、入力チャンネルから信号サン
プルデータを入力し、入力データに対してマイクロプロ
グラムされた演算を行い、出力チャンネルから演算種類
に応じた処理遅延で演算結果を出力する。信号処理プロ
セッサユニットの入出力チャンネルは、ネットワークス
イッチャ32を通して相互に接続され、相互にデータ転
送を行う。信号処理プロセッサユニット31は、命令R
AMを備え、予めマイクロプログラムがダウンロードさ
れる。ネットワークスイッチャ32は、接続制御コード
メモリを備え、予めダウンロードされた制御コードに従
って、各信号処理プロセッサユニットの入出力チャンネ
ルの接続を決定する。
行開始信号504が1になるとクロック信号501に同
期して信号処理を開始し、入力チャンネルから信号サン
プルデータを入力し、入力データに対してマイクロプロ
グラムされた演算を行い、出力チャンネルから演算種類
に応じた処理遅延で演算結果を出力する。信号処理プロ
セッサユニットの入出力チャンネルは、ネットワークス
イッチャ32を通して相互に接続され、相互にデータ転
送を行う。信号処理プロセッサユニット31は、命令R
AMを備え、予めマイクロプログラムがダウンロードさ
れる。ネットワークスイッチャ32は、接続制御コード
メモリを備え、予めダウンロードされた制御コードに従
って、各信号処理プロセッサユニットの入出力チャンネ
ルの接続を決定する。
【0021】次に図1の4は、デジタル信号処理回路の
データパスのレジスタ転送レベルの機能設計結果である
レジスタ、演算器等を要素とするネットリストを入力
し、デジタル信号処理プロセッサシステム3で実行する
シミュレーションプログラムを生成するシミュレーショ
ンプログラム生成手段である。
データパスのレジスタ転送レベルの機能設計結果である
レジスタ、演算器等を要素とするネットリストを入力
し、デジタル信号処理プロセッサシステム3で実行する
シミュレーションプログラムを生成するシミュレーショ
ンプログラム生成手段である。
【0022】図4の流れ図、図5の処理データ構成図を
用いてシミュレーションプログラム生成手段4によるプ
ログラム生成手順を説明する。
用いてシミュレーションプログラム生成手段4によるプ
ログラム生成手順を説明する。
【0023】まず、ネットリスト上でレジスタ転送レベ
ルの信号処理データパスを入力またはレジスタからレジ
スタまたは出力までの部分データパスに分割する(ステ
ップS41)。
ルの信号処理データパスを入力またはレジスタからレジ
スタまたは出力までの部分データパスに分割する(ステ
ップS41)。
【0024】次に部分データパスを要素とし、元のネッ
トリストと対応する接続を表す部分パスネットリストを
作成する(ステップ42)。
トリストと対応する接続を表す部分パスネットリストを
作成する(ステップ42)。
【0025】以上の処理のステップS41とステップS
42の結果は、各々図5の401、402に対応する。
42の結果は、各々図5の401、402に対応する。
【0026】続いて、ステップS42で作成した部分パ
スネットリストをデジタル信号処理プロセッサシステム
3に写像する。即ち、部分パスネットリストの接続を満
足するよう各部分データパスをデジタル信号処理プロセ
ッサシステム3の適当な信号処理プロセッサユニットに
割当て、信号処理プロセッサユニット間の接続を決定す
る(ステップS43)。ステップS43の結果は、図5
の403に対応する。
スネットリストをデジタル信号処理プロセッサシステム
3に写像する。即ち、部分パスネットリストの接続を満
足するよう各部分データパスをデジタル信号処理プロセ
ッサシステム3の適当な信号処理プロセッサユニットに
割当て、信号処理プロセッサユニット間の接続を決定す
る(ステップS43)。ステップS43の結果は、図5
の403に対応する。
【0027】部分データパスを割当てられた各信号処理
プロセッサユニットに対して、対応する部分データパス
の演算を実行し、かつ必要な遅延サイクルを挿入するこ
とでデータ入力周期と一致する処理遅延で演算結果を出
力するプログラムを生成する(ステップS44)。
プロセッサユニットに対して、対応する部分データパス
の演算を実行し、かつ必要な遅延サイクルを挿入するこ
とでデータ入力周期と一致する処理遅延で演算結果を出
力するプログラムを生成する(ステップS44)。
【0028】信号処理プロセッサユニットに対して生成
されるプログラムは図5の404の構成となる。また、
信号処理プロセッサユニットのプログラムは、データ入
力周期と一致する周期で、同一の命令ステップを繰り返
し実行するよう生成する。
されるプログラムは図5の404の構成となる。また、
信号処理プロセッサユニットのプログラムは、データ入
力周期と一致する周期で、同一の命令ステップを繰り返
し実行するよう生成する。
【0029】本実施例のシミュレーションでは、被シミ
ュレーション信号処理回路のクロック周期に基づくデー
タ入力周期及びクロックに同期したレジスタ間のデータ
転送時間と対応して、シミュレーションプログラムが各
々一定の処理遅延を持つことで、正しくレジスタ転送レ
ベルの回路シミュレーションを行うことができる。ま
た、入力データの転送速度と一致したスループットが得
られる。
ュレーション信号処理回路のクロック周期に基づくデー
タ入力周期及びクロックに同期したレジスタ間のデータ
転送時間と対応して、シミュレーションプログラムが各
々一定の処理遅延を持つことで、正しくレジスタ転送レ
ベルの回路シミュレーションを行うことができる。ま
た、入力データの転送速度と一致したスループットが得
られる。
【0030】以上のシミュレーションプログラム生成手
段4は、コンピュータ上のソフトウェアによって実現
し、生成されるシミュレーションプログラムはコンピュ
ータの外部出力チャンネルからデジタル信号処理プロセ
ッサシステム3にダウンロードする。
段4は、コンピュータ上のソフトウェアによって実現
し、生成されるシミュレーションプログラムはコンピュ
ータの外部出力チャンネルからデジタル信号処理プロセ
ッサシステム3にダウンロードする。
【0031】図1の5は、本実施例のシミュレーション
の実行を制御する制御手段である。制御手段5は、テス
トベクタのデータ数をカウントする内部カウンタを持
ち、このカウント値に応じて出力制御信号502、入力
開始信号503、実行開始信号504を設定してシミュ
レーション実行を制御する。
の実行を制御する制御手段である。制御手段5は、テス
トベクタのデータ数をカウントする内部カウンタを持
ち、このカウント値に応じて出力制御信号502、入力
開始信号503、実行開始信号504を設定してシミュ
レーション実行を制御する。
【0032】制御手段5の制御手順を図2を用いて説明
する。まず、シミュレーションプログラム生成手段4に
よってシミュレーションプログラムを生成し、デジタル
信号処理プロセッサシステム3にダウンロードする(ス
テップS1)。
する。まず、シミュレーションプログラム生成手段4に
よってシミュレーションプログラムを生成し、デジタル
信号処理プロセッサシステム3にダウンロードする(ス
テップS1)。
【0033】次に出力制御信号502、実行開始信号5
04に1を設定し、テストベクタ記憶手段1からテスト
ベクタデータを出力させ、デジタル信号処理プロセッサ
システムのプログラムを起動する。このとき同時に内部
カウンタをリセットの上、出力されるテストベクタデー
タ数のカウントを開始する(ステップS2)。
04に1を設定し、テストベクタ記憶手段1からテスト
ベクタデータを出力させ、デジタル信号処理プロセッサ
システムのプログラムを起動する。このとき同時に内部
カウンタをリセットの上、出力されるテストベクタデー
タ数のカウントを開始する(ステップS2)。
【0034】続いて、デジタル信号処理プロセッサシス
テム3に1サンプルデータが入力されてシミュレーショ
ンプログラムによって処理されたのち出力されるまでの
処理遅延に相当するデータ数をカウントすると、入力制
御信号503を1に設定し、シミュレーション結果のシ
ミュレーション結果記憶手段2への入力を開始する(ス
テップS3)。
テム3に1サンプルデータが入力されてシミュレーショ
ンプログラムによって処理されたのち出力されるまでの
処理遅延に相当するデータ数をカウントすると、入力制
御信号503を1に設定し、シミュレーション結果のシ
ミュレーション結果記憶手段2への入力を開始する(ス
テップS3)。
【0035】さらに内部カウンタのカウント数が、テス
トベクタ数とステップS3でカウントした処理遅延相当
のデータ数を加えたカウント値に達したら、出力制御信
号502、入力開始信号503、実行開始信号504を
すべて0に設定し、シミュレーションを終了する(ステ
ップ4)。
トベクタ数とステップS3でカウントした処理遅延相当
のデータ数を加えたカウント値に達したら、出力制御信
号502、入力開始信号503、実行開始信号504を
すべて0に設定し、シミュレーションを終了する(ステ
ップ4)。
【0036】なお、本実施例のシミュレーション装置
は、クロック信号501によって同期して動作し、構成
要素間のデータ授受もクロック信号501によって同期
をとる。
は、クロック信号501によって同期して動作し、構成
要素間のデータ授受もクロック信号501によって同期
をとる。
【0037】以上の本実施例のデジタル信号処理回路シ
ミュレーション装置のシミュレーション例を図面を参照
しながら説明する。
ミュレーション装置のシミュレーション例を図面を参照
しながら説明する。
【0038】図6は、被シミュレーション信号処理回路
例を示す図である。まず、シミュレーションプログラム
生成において、図6の信号処理回路のレジスタ転送レベ
ルのネットリストは、シミュレーションプログラム生成
手段4によって、図7に示す部分パス4001、400
2、4003から構成される部分パスネットリストに変
換される。
例を示す図である。まず、シミュレーションプログラム
生成において、図6の信号処理回路のレジスタ転送レベ
ルのネットリストは、シミュレーションプログラム生成
手段4によって、図7に示す部分パス4001、400
2、4003から構成される部分パスネットリストに変
換される。
【0039】さらに図7の部分パスを各々デジタル信号
処理プロセッサシステム3の3つの信号処理プロセッサ
ユニットに割当て、シミュレーションプログラムと信号
処理プロセッサユニット間のデータ入出力チャンネルの
接続を決定する接続制御コードを生成する。
処理プロセッサシステム3の3つの信号処理プロセッサ
ユニットに割当て、シミュレーションプログラムと信号
処理プロセッサユニット間のデータ入出力チャンネルの
接続を決定する接続制御コードを生成する。
【0040】テストベクタ記憶手段1のデータ出力周
期、即ち、デジタル信号処理プロセッサシステム3のデ
ータ入力周期をPとすると、部分パス4001、400
2、4003から生成されるプログラムは処理遅延Pを
持ち、部分パス4002から生成されるプログラムのみ
2入力に対し加算を行う。
期、即ち、デジタル信号処理プロセッサシステム3のデ
ータ入力周期をPとすると、部分パス4001、400
2、4003から生成されるプログラムは処理遅延Pを
持ち、部分パス4002から生成されるプログラムのみ
2入力に対し加算を行う。
【0041】図8は、図7の部分パス4001、400
2、4003から生成されたシミュレーションプログラ
ムをダウンロードした信号処理プロセッサユニットを各
々3001、3002、3003としたものである。信
号処理プロセッサユニット3001は、テストベクタ記
憶手段からテストベクタデータを入力し、3002にデ
ータを出力する。信号処理プロセッサユニット3002
は、3001及び3003からデータを入力し、300
3に加算結果を出力する。信号処理プロセッサユニット
3003は、3002からデータを入力し、シミュレー
ション結果記憶手段2に出力する。各信号処理プロセッ
サユニットの処理遅延はPであり、デジタル信号処理プ
ロセッサシステム3の1サンプルデータに対する処理遅
延は3Pとなる。
2、4003から生成されたシミュレーションプログラ
ムをダウンロードした信号処理プロセッサユニットを各
々3001、3002、3003としたものである。信
号処理プロセッサユニット3001は、テストベクタ記
憶手段からテストベクタデータを入力し、3002にデ
ータを出力する。信号処理プロセッサユニット3002
は、3001及び3003からデータを入力し、300
3に加算結果を出力する。信号処理プロセッサユニット
3003は、3002からデータを入力し、シミュレー
ション結果記憶手段2に出力する。各信号処理プロセッ
サユニットの処理遅延はPであり、デジタル信号処理プ
ロセッサシステム3の1サンプルデータに対する処理遅
延は3Pとなる。
【0042】テストベクタのデータ数K個に対するシミ
ュレーション実行制御のタイミングを図9を用いて説明
する。図9は、制御手段5による出力制御信号502、
入力制御信号503、実行制御信号504、内部カウン
タのカウント値の変化タイミングを示すタイミングチャ
ートである。図9の5001は、シミュレーションプロ
グラムのダウンロードを完了したタイミングを示す。
ュレーション実行制御のタイミングを図9を用いて説明
する。図9は、制御手段5による出力制御信号502、
入力制御信号503、実行制御信号504、内部カウン
タのカウント値の変化タイミングを示すタイミングチャ
ートである。図9の5001は、シミュレーションプロ
グラムのダウンロードを完了したタイミングを示す。
【0043】5001から制御手段5はテストベクタデ
ータ数のカウントを開始し、デジタル信号処理プロセッ
サシステム3はシミュレーション処理を開始する。50
01から3*P時間後の時刻5002で最初のシミュレ
ーション結果が出力され、のシミュレーション結果記憶
手段2でデータの入力を開始する。5001から(K+
3)*P時間後、5003で全てのシミュレーション結
果をシミュレーション結果記憶手段2に格納し、シミュ
レーションを完了する。
ータ数のカウントを開始し、デジタル信号処理プロセッ
サシステム3はシミュレーション処理を開始する。50
01から3*P時間後の時刻5002で最初のシミュレ
ーション結果が出力され、のシミュレーション結果記憶
手段2でデータの入力を開始する。5001から(K+
3)*P時間後、5003で全てのシミュレーション結
果をシミュレーション結果記憶手段2に格納し、シミュ
レーションを完了する。
【0044】以上の本実施例によれば、一定データ速度
のデータ入力周期で被シミュレーション回路のデータパ
スのレジスタ間の動作をシミュレートするプログラムを
信号処理プロセッサにダウンロードし、テストベクタ記
憶手段とシミュレーション結果記憶手段と同期させて実
行するので、常に一定のデータ速度でテストベクタデー
タ、その演算結果が転送される。これによってテストベ
クタのデータ数に比例した時間でシミュレーションを完
了できる。特に被シミュレーション信号処理回路のクロ
ック周期に基づくデータ入力周期及びクロックに同期し
たレジスタ間のデータ転送に対して、一定の遅延を割り
当ててシミュレートすることで、レジスタ転送での同期
を正しくシミュレートするための制御機構を不要とする
ことができ、同時に入力データの転送速度と一致したス
ループットが得られる。
のデータ入力周期で被シミュレーション回路のデータパ
スのレジスタ間の動作をシミュレートするプログラムを
信号処理プロセッサにダウンロードし、テストベクタ記
憶手段とシミュレーション結果記憶手段と同期させて実
行するので、常に一定のデータ速度でテストベクタデー
タ、その演算結果が転送される。これによってテストベ
クタのデータ数に比例した時間でシミュレーションを完
了できる。特に被シミュレーション信号処理回路のクロ
ック周期に基づくデータ入力周期及びクロックに同期し
たレジスタ間のデータ転送に対して、一定の遅延を割り
当ててシミュレートすることで、レジスタ転送での同期
を正しくシミュレートするための制御機構を不要とする
ことができ、同時に入力データの転送速度と一致したス
ループットが得られる。
【0045】(実施例2)以下本発明の第2の実施例と
して、レジスタ位置移動手段を備えたデジタル信号処理
回路シミュレーション装置の構成例を図面を参照しなが
ら説明する。
して、レジスタ位置移動手段を備えたデジタル信号処理
回路シミュレーション装置の構成例を図面を参照しなが
ら説明する。
【0046】図10は、本発明の実施例のデジタル信号
処理回路シミュレーション装置の構成を示すものであ
る。
処理回路シミュレーション装置の構成を示すものであ
る。
【0047】図10において6は、デジタル信号処理回
路のデータパス上のレジスタを移動するレジスタ位置移
動手段である。レジスタ位置移動手段10は、デジタル
信号処理回路のレジスタ転送レベルのネットリストを入
力し、すべての構成要素の遅延を0とした場合の回路動
作に差異が生じない範囲でレジスタ位置を移動し、レジ
スタ同士が接続されるように移動させたネットリストを
出力する。
路のデータパス上のレジスタを移動するレジスタ位置移
動手段である。レジスタ位置移動手段10は、デジタル
信号処理回路のレジスタ転送レベルのネットリストを入
力し、すべての構成要素の遅延を0とした場合の回路動
作に差異が生じない範囲でレジスタ位置を移動し、レジ
スタ同士が接続されるように移動させたネットリストを
出力する。
【0048】レジスタ位置移動手段6が生成したデジタ
ル信号処理回路のネットリストに対して、シミュレーシ
ョンプログラム生成手段4では、連続して接続されたレ
ジスタへデータ転送する部分パスとレジスタが直接接続
する部分パスを一つの部分パスと見なして、シミュレー
ションプログラムを生成する。このとき、レジスタ段数
分の処理遅延を設定する。
ル信号処理回路のネットリストに対して、シミュレーシ
ョンプログラム生成手段4では、連続して接続されたレ
ジスタへデータ転送する部分パスとレジスタが直接接続
する部分パスを一つの部分パスと見なして、シミュレー
ションプログラムを生成する。このとき、レジスタ段数
分の処理遅延を設定する。
【0049】例えば、図11のデジタル信号処理回路の
データパス601は、レジスタ位置移動手段6によって
602のように変換する。シミュレーションプログラム
生成手段4は、さらにデータパス602を3つの部分パ
ス6021、6022、6023に分割し、特に602
2から、入力データ周期Pに対して処理遅延2*Pのプ
ログラムを生成する。
データパス601は、レジスタ位置移動手段6によって
602のように変換する。シミュレーションプログラム
生成手段4は、さらにデータパス602を3つの部分パ
ス6021、6022、6023に分割し、特に602
2から、入力データ周期Pに対して処理遅延2*Pのプ
ログラムを生成する。
【0050】以上の本実施例によれば、デジタル信号処
理回路のデータパス上に演算量が多く、シミュレーショ
ンプログラムを生成する際、入力データ周期以内の遅延
で演算できない部分パスがあっても、前後の部分パスと
統合することによって処理遅延を追加することが可能と
なる。これによって本発明のシミュレーション装置の適
用できる回路範囲をより幅広くすることができる。
理回路のデータパス上に演算量が多く、シミュレーショ
ンプログラムを生成する際、入力データ周期以内の遅延
で演算できない部分パスがあっても、前後の部分パスと
統合することによって処理遅延を追加することが可能と
なる。これによって本発明のシミュレーション装置の適
用できる回路範囲をより幅広くすることができる。
【0051】(実施例3)以下、本発明の第3の実施例
として、転送速度調整手段を備えたデジタル信号処理回
路シミュレーション装置の構成例を図面を参照しながら
説明する。
として、転送速度調整手段を備えたデジタル信号処理回
路シミュレーション装置の構成例を図面を参照しながら
説明する。
【0052】図12は、本発明の実施例のデジタル信号
処理回路シミュレーション装置の構成を示すものであ
る。
処理回路シミュレーション装置の構成を示すものであ
る。
【0053】図12において7は、シミュレーションプ
ログラム生成手段4が生成可能なシミュレーションプロ
グラムのスループットに応じて、テストベクタ記憶手段
のデータ転送速度とシミュレーション結果記憶手段のデ
ータ転送速度を調整する転送速度調整手段である。転送
速度調整手段7による転送速度調整手順を図13を用い
て説明する。
ログラム生成手段4が生成可能なシミュレーションプロ
グラムのスループットに応じて、テストベクタ記憶手段
のデータ転送速度とシミュレーション結果記憶手段のデ
ータ転送速度を調整する転送速度調整手段である。転送
速度調整手段7による転送速度調整手順を図13を用い
て説明する。
【0054】まず、初期値として、テストベクタ記憶手
段1、シミュレーション結果記憶手段2、デジタル信号
処理プロセッサシステム3が設定可能なデータ転送速度
を設定する(ステップS71)。
段1、シミュレーション結果記憶手段2、デジタル信号
処理プロセッサシステム3が設定可能なデータ転送速度
を設定する(ステップS71)。
【0055】次にシミュレーションプログラム生成手段
4によって設定したデータ転送速度に対応するシミュレ
ーションプログラムを生成する(ステップS72)。
4によって設定したデータ転送速度に対応するシミュレ
ーションプログラムを生成する(ステップS72)。
【0056】シミュレーションプログラムが生成の可否
を判定し(ステップS73)、シミュレーションプログ
ラムが生成できれば、生成したプログラムに対応したデ
ータ転送速度でデータ入出力するようテストベクタ記憶
手段1、シミュレーション結果記憶手段2を設定して終
了する(ステップS74)。
を判定し(ステップS73)、シミュレーションプログ
ラムが生成できれば、生成したプログラムに対応したデ
ータ転送速度でデータ入出力するようテストベクタ記憶
手段1、シミュレーション結果記憶手段2を設定して終
了する(ステップS74)。
【0057】シミュレーションプログラムが生成できな
ければ、データ転送周期の分周の可否を判定し(ステッ
プS75)、可能であれば、分周されたデータ転送速度
を設定し(ステップS76)、ステップ72へ戻る。デ
ータ転送周期の分周ができなければ、シミュレーション
プログラムの生成を中止する。
ければ、データ転送周期の分周の可否を判定し(ステッ
プS75)、可能であれば、分周されたデータ転送速度
を設定し(ステップS76)、ステップ72へ戻る。デ
ータ転送周期の分周ができなければ、シミュレーション
プログラムの生成を中止する。
【0058】以上の本実施例によれば、被シミュレーシ
ョンデジタル信号処理回路の動作が複雑で、1サンプル
データに対する演算量が大きいため、一定で高いデータ
転送速度でシミュレーションを実行する信号処理プログ
ラムの生成が困難であるとデータ転送速度を下げてシミ
ュレーションプログラムを生成するように制御すること
によって、演算資源に限度がある信号処理プロセッサを
使って幅ひろい規模の回路のシミュレーションが可能と
なるとともに、テストベクタ及びシミュレーション結果
データをアクセスするためのオーバヘッドを生じること
がなく、高速にシミュレーションを実行できる。
ョンデジタル信号処理回路の動作が複雑で、1サンプル
データに対する演算量が大きいため、一定で高いデータ
転送速度でシミュレーションを実行する信号処理プログ
ラムの生成が困難であるとデータ転送速度を下げてシミ
ュレーションプログラムを生成するように制御すること
によって、演算資源に限度がある信号処理プロセッサを
使って幅ひろい規模の回路のシミュレーションが可能と
なるとともに、テストベクタ及びシミュレーション結果
データをアクセスするためのオーバヘッドを生じること
がなく、高速にシミュレーションを実行できる。
【0059】
【発明の効果】本発明によれば、一定データ速度のデー
タ入力周期で被シミュレーション回路のデータパスのレ
ジスタ間の動作をシミュレートするプログラムを信号処
理プロセッサにダウンロードし、テストベクタ記憶手段
とシミュレーション結果記憶手段と同期させて実行する
ので、常に一定のデータ速度でテストベクタデータ、そ
の演算結果が転送される。
タ入力周期で被シミュレーション回路のデータパスのレ
ジスタ間の動作をシミュレートするプログラムを信号処
理プロセッサにダウンロードし、テストベクタ記憶手段
とシミュレーション結果記憶手段と同期させて実行する
ので、常に一定のデータ速度でテストベクタデータ、そ
の演算結果が転送される。
【0060】これによってテストベクタのデータ数に比
例した時間でシミュレーションを完了できる。特に被シ
ミュレーション信号処理回路のクロック周期に基づくデ
ータ入力周期及びクロックに同期したレジスタ間のデー
タ転送に対して、一定の遅延を割り当ててシミュレート
することで、レジスタ転送での同期を正しくシミュレー
トするための制御機構を不要とすることができ、同時に
入力データの転送速度と一致したスループットが得られ
る。
例した時間でシミュレーションを完了できる。特に被シ
ミュレーション信号処理回路のクロック周期に基づくデ
ータ入力周期及びクロックに同期したレジスタ間のデー
タ転送に対して、一定の遅延を割り当ててシミュレート
することで、レジスタ転送での同期を正しくシミュレー
トするための制御機構を不要とすることができ、同時に
入力データの転送速度と一致したスループットが得られ
る。
【0061】これによって、大規模なテストベクタを入
力するデジタル信号処理回路のシミュレーションであっ
ても、メモリアクセスのためのオーバヘッドを生じず、
テストベクタのデータ数に比例した処理時間で完了でき
る。
力するデジタル信号処理回路のシミュレーションであっ
ても、メモリアクセスのためのオーバヘッドを生じず、
テストベクタのデータ数に比例した処理時間で完了でき
る。
【0062】また、被シミュレーションデジタル信号処
理回路の動作が複雑で、1サンプルデータに対する演算
量が大きいため、一定で高いデータ転送速度でシミュレ
ーションを実行する信号処理プログラムの生成が困難で
あるとデータ転送速度を下げてシミュレーションプログ
ラムを生成するように制御するデータ転送速度調整手段
によって、演算資源に限度がある信号処理プロセッサを
使って幅ひろい規模の回路のシミュレーションが可能と
なるとともに、テストベクタ及びシミュレーション結果
データをアクセスするためのオーバヘッドを生じること
がなく、高速にシミュレーションを実行できる。
理回路の動作が複雑で、1サンプルデータに対する演算
量が大きいため、一定で高いデータ転送速度でシミュレ
ーションを実行する信号処理プログラムの生成が困難で
あるとデータ転送速度を下げてシミュレーションプログ
ラムを生成するように制御するデータ転送速度調整手段
によって、演算資源に限度がある信号処理プロセッサを
使って幅ひろい規模の回路のシミュレーションが可能と
なるとともに、テストベクタ及びシミュレーション結果
データをアクセスするためのオーバヘッドを生じること
がなく、高速にシミュレーションを実行できる。
【図1】本発明の第1の実施例のデジタル信号処理回路
シミュレーション装置の構成図
シミュレーション装置の構成図
【図2】図1の制御手順5によるシミュレーション制御
手順を示す流れ図
手順を示す流れ図
【図3】図1のデジタル信号処理プロセッサシステムの
構成図
構成図
【図4】図1のシミュレーションプログラム生成手段4
によるシミュレーションプログラム生成手順の流れ図
によるシミュレーションプログラム生成手順の流れ図
【図5】図1のシミュレーションプログラム生成手段4
による処理データ構成図
による処理データ構成図
【図6】図1の実施例の動作説明で用いる被シミュレー
ション回路の構成図
ション回路の構成図
【図7】図6の被シミュレーション回路の部分パス分割
図
図
【図8】図6の被シミュレーション回路に対する信号処
理プロセッサユニットの構成と接続図
理プロセッサユニットの構成と接続図
【図9】図1の制御手段5によるシミュレーション実行
制御例のタイミングチャート
制御例のタイミングチャート
【図10】本発明の第2の実施例の構成図
【図11】図10のレジスタ位置移動手段6による処理
データ例を示す図
データ例を示す図
【図12】本発明の第3の実施例の構成図
【図13】図12の転送速度調整手段7によるデータ転
送速度調整手順を示す流れ図
送速度調整手順を示す流れ図
1 テストベクタ記憶手段 2 シミュレーション結果記憶手段 3 デジタル信号処理プロセッサシステム 4 シミュレーションプログラム生成手段 5 制御手段 6 レジスタ位置移動手段 7 転送速度調整手段
Claims (4)
- 【請求項1】信号処理プロセッサを用いてデジタル信号
処理回路の設計検証を行なうデジタル信号処理回路シミ
ュレーション装置であって、 シミュレーション入力データを記憶し、一定の転送速度
でデータを出力するテストベクタ記憶手段と、 テストベクタ記憶手段が出力するデータを入力し、デジ
タル信号処理回路のシミュレーションを実行し、シミュ
レーション結果を出力する信号処理プロセッサと、 信号処理プロセッサが出力するデータを一定の転送速度
で入力し、記憶するシミュレーション結果記憶手段と、 前記信号処理プロセッサ上で実行可能な回路シミュレー
ションプログラムであり、かつ、テストベクタ記憶手段
のデータ出力速度と一致したスループットをもつシミュ
レーションプログラムを生成するシミュレーションプロ
グラム生成手段と、 シミュレーションプログラム生成手段によるプログラム
生成と信号処理プロセッサへのプログラムロードによる
シミュレーションセットアップの制御、及びテストベク
タ記憶手段のデータ出力、信号処理プロセッサの実行、
シミュレーション結果記憶手段のデータ入力の制御から
なるシミュレーション実行制御を行なう制御手段とを備
えることを特徴とするデジタル信号処理回路シミュレー
ション装置。 - 【請求項2】シミュレーションプログラム生成手段は、 入力データ周期と一致するスループットで、デジタル信
号処理回路のデータパスのレジスタ間の動作を処理する
シミュレーションプログラムを生成すること特徴とする
請求項1記載のデジタル信号処理回路シミュレーション
装置。 - 【請求項3】デジタル信号処理回路のデータパス上のレ
ジスタ位置を移動するレジスタ位置移動手段を備え、 レジスタ位置を移動したデジタル信号処理回路のシミュ
レーションプログラムを生成すること特徴とする請求項
1記載のデジタル信号処理回路シミュレーション装置。 - 【請求項4】シミュレーションプログラム生成手段が生
成可能なシミュレーションプログラムのスループットに
応じて、テストベクタ記憶手段のデータ転送速度とシミ
ュレーション結果記憶手段のデータ転送速度を調整する
転送速度調整手段を備えること特徴とする請求項1記載
のデジタル信号処理回路シミュレーション装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7217234A JP2778547B2 (ja) | 1995-08-25 | 1995-08-25 | デジタル信号処理回路シミュレーション装置 |
US08/702,277 US5790836A (en) | 1995-08-25 | 1996-08-23 | Apparatus for simulating digital signal processing circuits |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7217234A JP2778547B2 (ja) | 1995-08-25 | 1995-08-25 | デジタル信号処理回路シミュレーション装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0962720A JPH0962720A (ja) | 1997-03-07 |
JP2778547B2 true JP2778547B2 (ja) | 1998-07-23 |
Family
ID=16700959
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7217234A Expired - Lifetime JP2778547B2 (ja) | 1995-08-25 | 1995-08-25 | デジタル信号処理回路シミュレーション装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5790836A (ja) |
JP (1) | JP2778547B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1131162A (ja) * | 1997-07-11 | 1999-02-02 | Mitsubishi Electric Corp | 論理回路のシミュレーション装置及び論理検証方法 |
US6052809A (en) * | 1997-10-16 | 2000-04-18 | Teradyne, Inc. | Method for generating test patterns |
US6353906B1 (en) * | 1998-04-01 | 2002-03-05 | Lsi Logic Corporation | Testing synchronization circuitry using digital simulation |
US6263303B1 (en) * | 1998-10-26 | 2001-07-17 | Sony Corporation | Simulator architecture |
US6336088B1 (en) * | 1998-12-22 | 2002-01-01 | Unisys Corporation | Method and apparatus for synchronizing independently executing test lists for design verification |
US6598191B1 (en) | 1999-11-23 | 2003-07-22 | Hewlett-Packard Development Companay, L.P. | Verification of asynchronous boundary behavior |
US11550980B1 (en) * | 2021-06-14 | 2023-01-10 | Cadence Design Systems, Inc. | System and method for generating power-aware electronics |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05273310A (ja) * | 1991-08-30 | 1993-10-22 | Matsushita Electric Ind Co Ltd | 検査系列生成装置 |
JPH05265793A (ja) * | 1992-03-19 | 1993-10-15 | Hitachi Ltd | 論理シミュレ−ション方法 |
US5594741A (en) * | 1993-03-31 | 1997-01-14 | Digital Equipment Corporation | Method for control of random test vector generation |
US5535223A (en) * | 1993-05-28 | 1996-07-09 | Sun Microsystems, Inc. | Method and apparatus for the verification and testing of electrical circuits |
US5574853A (en) * | 1994-01-03 | 1996-11-12 | Texas Instruments Incorporated | Testing integrated circuit designs on a computer simulation using modified serialized scan patterns |
US5604895A (en) * | 1994-02-22 | 1997-02-18 | Motorola Inc. | Method and apparatus for inserting computer code into a high level language (HLL) software model of an electrical circuit to monitor test coverage of the software model when exposed to test inputs |
US5703788A (en) * | 1995-06-07 | 1997-12-30 | Lsi Logic Corporation | Configuration management and automated test system ASIC design software |
-
1995
- 1995-08-25 JP JP7217234A patent/JP2778547B2/ja not_active Expired - Lifetime
-
1996
- 1996-08-23 US US08/702,277 patent/US5790836A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5790836A (en) | 1998-08-04 |
JPH0962720A (ja) | 1997-03-07 |
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