JPH08307404A - フレーム同期方法及びフレーム同期装置 - Google Patents

Abstract

(57)【要約】 【目的】 シリアルデータをパラレルデータに変換して
フレーム同期をとる方式において、単一のフレームパタ
ーン検出回路によりフレーム同期をとる。 【構成】 シリアルに入力されるデータを、フレーム位
相調整回路２でビット単位に位相シフトしてシリアルパ
ラレル変換回路３に入力する。シリアルデータからパラ
レルデータに変換した後はフレームパターン検出回路４
でフレームパターンを検出し、このフレームパターン
が、期待する所要のフレーム同期と一致しているか否か
を検出する。一致するときはカウンタ制御回路６を介し
てカウンタ１に停止信号を出力する。カウンタ１は、パ
ラレルデータに変換されたフレームパターンのうち、パ
ターン先頭ビットからのビット数（制御値）を累計して
フレーム位相調整回路２に導出しており、上記停止信号
を受信したときはその累計をロックする。フレーム位相
調整回路２は、これにより位相シフトを停止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多重化されてシリアル
に入力されるデータをパラレルデータに変換した後にフ
レーム同期をとる方式に関する。

【０００２】

【従来の技術】多重化されてシリアルに入力されるデー
タのフレーム同期技術として、シリアルデータに含まれ
るフレーム同期信号をシリアルの状態で検出する方式
と、シリアルデータをパラレルデータに変換した後に該
フレーム同期を検出する方式の２通りが知られている。

【０００３】シリアルデータのままフレーム同期を検出
する方式は、フレーム同期装置の構成を簡易にすること
ができるが、データ伝送速度が速く、フレーム周期の監
視バイト数が多い場合には伝送速度に追従できなくな
る。これに対し、シリアルデータを一旦パラレルデータ
に変換し、パラレル展開されたデータによってフレーム
同期を検出する後者の方式は、相対的には装置構成が複
雑になるが、フレーム周期の監視バイト数が多い場合の
追従性に優れるため、主として高速伝送の際の同期検出
に用いられている。

【０００４】後者の方式を用いてｎ（自然数）多重され
たシリアルデータからフレーム同期を検出する場合の従
来のフレーム同期装置の構成図の概要を図６に示す。図
６を参照すると、伝送路から入力されるシリアルデータ
は、シリアルパラレル変換回路１０によりｎビットのパ
ラレルデータ（フレーム）に変換される。この場合、パ
ラレル変換されるフレームパターン数はｎ個となる。こ
れはｎビットのパラレルデータを１ビットずつ位相をず
らしてフレームパターンを作成する結果、ｎ種類のフレ
ームができるからである。ｎ個のフレームパターンは、
レジスタ等に一旦格納される。そして、格納されたｎ個
のフレームパターンのうち、いずれのフレームパターン
が予め定めた同期パターンと一致するかがフレームパタ
ーン検出回路２０により検出され、同期パターンと一致
することが検出された場合は、該フレームパターンに基
づいてデータ並び替え回路３０により入力データの並び
替えが行われる。なお、図示の保護回路４０は、同期ず
れが生じていないかどうかを一定期間監視するための回
路である。

【０００５】図７は、上記フレーム同期装置のより詳細
な構成図である。ここでは入力データの多重化数ｎを”
３”として８ビットのパラレルデータに変換する場合の
例を示している。データが入力されるラッチ部１００
は、シリアルデータをパラレルデータに変換するシリア
ルパラレル変換部１００ａ、変換されたパラレルデータ
を保持する保持部１００ｂ、およびクロックを１／８分
周する分周器１００ｃを備えている。並列同期検出・制
御部４００は、パラレルデータの保持部４００ａに保持
されている８種類のフレームパターン信号のパターンを
検出する８個のフレームパターン検出部４０１〜４０
８、シリアルデータに含まれるフレーム同期を識別する
ための識別情報を検出する識別情報検出部４００ｂ、お
よび保護回路付制御部４００ｃを備えている。分周器２
００は、分周器１００ｃで１／８分周されたクロックを
更に１／３分周して、フレームパターン検出部４０１〜
４０８及び識別情報検出部４００ｂの検出タイミングを
制御する。シリアルパラレル変換部１００ａは入力デー
タをパラレルデータに変換する。保持部１００ｂは、分
周器１００ｃからの１／８分周クロックごとにパラレル
データを８ビットずつ分周する。

【０００６】ここで、フレームパターン検出部４０１〜
４０８は、１ビットずつシフトした状態で相互に並列的
に接続されており、例えば、第１フレームパターン検出
部４０１は１ビット目〜８ビット目を検出し、第２フレ
ームパターン検出部４０２は２ビット目〜９ビット目を
検出し、同様にして第８フレームパターン検出部４０８
は８ビット目〜１５ビット目を検出する。この結果、フ
レームパターンの長さは８ビットであるからいずれかの
フレームパターン検出部４０１〜４０８でフレーム同期
が検出され、検出したフレームパターンの検出部からの
一致パルスが保護回路付制御部４００ｃおよび識別情報
検出部４００ｂへ出力される。識別情報部４００ｂは、
１／３分周したタイミングで識別情報を検出する。

【０００７】保護回路付き制御部４００ｃでは、一致出
力がどのフレームパターン検出部から出ているかを検出
し、分周器１００ｃへシフト信号を出す。このようにし
て分周器１００ｃでの分周タイミングを調整する。ま
た、フレームパターン検出部４０１〜４０８から一致パ
ルスが出力され、識別情報部４００ｂから識別ＩＤが検
出されるとフレームが同期がとれた状態になる。この状
態が保護回路４０に設定された保護段数に達すると、分
周器２００へ制御信号、即ち所望のチャネルにおけるフ
レーム同期の先頭情報を出力する。これにより図８に示
すデマルチプレクサのセレクト先頭位置が決められるの
で、受信データが所望のチャネルに振り分けられ分離さ
れる。分周器２００からは、保護回路付制御部４００ｃ
からの制御信号を受け取るとその旨の信号をデマルチプ
レクサ３００へ出力する。

【０００８】以上の構成により、入力データに基づき８
種類のフレームパターンが発生するので、該８種類のフ
レームパターンと同期パターンとの一致性を判定するこ
とにより、どのような位置関係にあってもいずれかのフ
レームパターン検出部でフレーム同期を検出することが
できる。

【０００９】図９は、例えばＰＣＭ通信における多重化
前の各チャネルのデータ構造図であり、図１０はマルチ
プレクサで多重化した後のデータ構造図である。これら
の図に示すように、各チャネルのデータにはバイト単位
のフレーム同期信号Ｆ１，Ｆ２及びその識別信号ＩＤが
付加されている。また、図１１は上述の処理のタイムチ
ャートを示したものである。

【００１０】

【発明が解決しようとする課題】上述のように、従来
は、フレーム同期を検出する際に、シリアルで入力した
データ（８ビット構成）を８種類のフレームパターンに
展開した後、さらに１５本のパラレルデータに展開し、
該展開したフレームパターンを８つのフレームパターン
検出部４０１〜４０８により検出していた。このため、
フレームパターン検出部４０１〜４０８の回路規模が大
きくなり、フレーム同期装置の小型化、製造コストの低
減を図る上で問題があった。本発明の課題は上記問題点
を解決し、シリアルデータをパラレルデータに変換した
後に簡単な構成でフレーム同期をとる方法及びこの方法
の実施に適するフレーム同期装置を提供することにあ
る。

【００１１】

【課題を解決するための手段】本発明のフレーム同期方
法は、所定のフレーム周期でシリアルに伝送され、単位
データ長毎に位相シフトされる入力データをパラレルの
フレームパターンに展開するとともに、展開されたフレ
ームパターンと所要の同期パターンとを比較し、両パタ
ーンが不一致のときは一致するまで前記入力データの位
相をシフトし、一致した時点で当該入力データの位相を
固定することを特徴とする。

【００１２】また、本発明のフレーム同期装置は、所定
のフレーム周期でシリアルに伝送される入力データの位
相を単位データ長毎にシフトする位相調整回路と、この
位相調整回路で位相シフトされる入力データを順次パラ
レルデータに変換するシリアルパラレル変換回路と、変
換された各パラレルデータのフレームパターンを検出し
て所要の同期パターンとの一致性を判定するフレームパ
ターン検出回路と、前記フレームパターン検出回路がフ
レームパターンと同期パターンの一致を判定したときは
前記位相調整回路による位相シフト量を固定し、一方、
不一致を判定したときは一致するまで前記位相シフト量
を制御する位相制御手段と、を有することを特徴とす
る。

【００１３】この構成において、前記位相制御手段は、
例えば、前記入力データのフレーム周期よりも長いクロ
ックタイミングで自走し、前記フレームパターンおよび
同期パターンが一致した時点を表す制御値を前記フレー
ム周期毎に累計するカウンタと、前記フレームパターン
検出回路がパターン不一致を判定したときは前記カウン
タによる前記制御値の継続累計を許容するとともにパタ
ーン一致を判定したときは前記カウンタの累計を停止さ
せてその時点の制御値を固定するカウンタ制御回路と、
を備え、該制御値に基づいて前記位相調整回路の位相シ
フト量を制御するようにする。さらに、前記カウンタに
よる制御値の累計停止後、前記検出したフレームパター
ンの同期状態を所定期間監視し、監視中に同期ずれが生
じた場合は前記カウンタによる前記制御値の固定を解除
するための初期化信号を生成する保護回路を、設けるこ
とも有効である。

【００１４】

【作用】シリアル伝送されてくる入力データは、位相調
整回路で単位データ長毎に位相が調整された後、シリア
ルパラレル変換回路に入り、ここでシリアルデータから
パラレルデータに変換され、その後フレームパターン検
出回路に入る。フレームパターン検出回路は、パラレル
に展開された複数のフレームパターンが、期待する所要
のフレーム同期と一致しているか否かを検出する。一
方、カウンタは、シリアルパラレル変換回路によりパラ
レルデータに変換されたフレームパターンのうち、パタ
ーン先頭ビットから単位データ長のタイミングでビット
数（制御値）の累計を開始し、その累計値を位相調整回
路に導出する。各ビットはフレーム周期毎にリセットさ
れるようにすることが好ましい。位相調整回路は、この
累計値に基づき位相シフト量を変え、フレーム同期をと
る。

【００１５】フレーム同期がとられた場合、すなわちフ
レームパターンが同期パターンと一致した場合は、フレ
ームパターン検出回路からカウンタ制御回路にその旨を
表す信号を送出する。これによりカウンタはビット数の
累計を停止し、位相調整回路に導出する累計値をロック
する。位相調整回路はカウンタからの累計値がロックさ
れると現在の位相シフト量を固定することによりその位
相状態を維持する。その結果、パラレル展開されたデー
タは常に先頭のものが当該フレームの先頭ビットにな
る。保護回路は、フレーム同期がとれた後、所定の保護
段数分同期がとれているかを監視し、監視中に同期がず
れた場合には、カウンタ制御回路に初期化信号を送出す
る。カウンタ制御回路は、この初期化信号に基づいてカ
ウンタを初期化（フリーラン状態）する。

【００１６】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るフレーム
同期装置の構成図である。このフレーム同期装置は、フ
レームの位相を調整するフレーム位相調整回路２、シリ
アルデータをパラレルデータに変換するシリアルパラレ
ル変換回路３、フレームパターンを検出するフレームパ
ターン検出回路４、例えばフレーム周期の２分周で自走
するカウンタ１、該カウンタ１の動作を制御するカウン
タ制御部６、および、同期保護の段数を監視し必要に応
じて初期化信号を生成する保護回路５から成る。カウン
タ制御部６は、例えばフレーム同期がとれた場合はカウ
ンタ１を停止させ、同期がずれた場合は該カウンタ１を
再度自走させるものである。

【００１７】なお、カウンタ１の周期をフレーム周期の
２分周としたのは、後述の同期パターンの判定や制御信
号の送出時間、あるいは位相の固定等の時間を考慮する
と、少なくともカウンタ１の周期をフレーム周期よりも
長くする必要があるためである。

【００１８】図２は、カウンタ１からフレーム位相調整
回路２に導出される３本の制御信号A,B,Cのタイムチャ
ートであり、図示の例では、カウンタ１の周期をフレー
ム周期の２分周としている。３本の制御信号A,B,Cを必
要とするのは、８種類（２³ ）のフレームパターンの位
相を制御するためである。カウンタ１は、これら８種類
のフレームパターンに対応するＣＴＲ値を累計する。こ
のＣＴＲ値はフレーム同期がとれた時点を表す制御値で
あり、例えば、ＣＴＲ値”２”は、８種類のフレームパ
ターンの３番目が同期がとれたことを意味する。同期の
とれた時点のＣＴＲ値は、３本の制御信号A,B,Cによっ
てカウンタ１からフレーム位相調整回路２に導出され
る。フレーム位相調整回路２は、”０”〜”７”ビット
（単位データ長）まで位相をシフトすることができ、カ
ウンタ１から送出されてくる制御信号A,B,Cに基づいて
位相シフト量を調整する。このフレーム位相調整回路２
の具体的な構成例を図３に示す。

【００１９】図３を参照すると、入力されたシリアルデ
ータが、８段縦続のフリップフロップ回路（ＦＦ）の出
力端子からそれぞれ位相調整回路３０に入力される。ま
た、カウンタ１からの３本の制御信号A,B,Cが位相調整
回路３０に入力される。位相調整回路３０では、制御信
号A,B,Cに基づいて各ＦＦの出力を組み合わせて位相調
整を行う。このフレーム位相調整回路２の出力は、シリ
アルパラレル変換回路３へ送られ、ここでパラレルデー
タに変換される。

【００２０】シリアルパラレル変換回路３の出力フォー
マット例を図４および図５に示す。図４（ａ）に示す第
１の変換例は、同期がとれている状態を示したものであ
り、シリアルに入力される個々のデータａ〜ｈ（１フレ
ーム）は、それぞれビット”１”〜ビット”８”にパラ
レル展開している。この場合、データａはビット”１”
として展開されており、以下、データｂはビット”
２”、データｃはビット”３”、データｈはビット”
８”として展開される。このフレームパターンは、期待
する同期パターンと一致しており、同期がとれている状
態である。図４（ｂ）に示す第２の変換例は、ビット”
８”にデータａ、ビット”１”にデータｂ、以下、ビッ
ト”７”にデータｈがそれぞれ展開されており、同期が
とれていない。例えばこの第２の変換例からカウンタ１
がフレームパターンを計数を開始したとすれば、同期が
とれるパターンまで累計値（ＣＴＲ値）は”７”とな
る。カウンタ１は該ＣＴＲ値をフレーム位相調整回路２
に出力する。フレーム位相調整回路２はこの値に基づい
て入力データの位相シフト量を調整する。

【００２１】図５（ａ）に示す第３の変換例は、フレー
ムパターンの先頭データａがビット”７”として展開さ
れ、同様にデータｂがビット”８”として、以下、デー
タｈがビット”６”として展開された場合を示してい
る。また、図５（ｂ）に示す第４の変換例は、フレーム
パターンの先頭データａがビット”２”として展開さ
れ、同様にデータｂがビット”３”、以下、データｈが
ビット”１”として展開された場合を示している。図５
のいずれの場合もフレーム同期がとれていないので、図
４（ｂ）の場合と同様の手順で位相シフト量を調整す
る。

【００２２】このようにして位相シフト量を調整するこ
とで、パラレルデータに変換された後のフレームパター
ンの先頭ビットは、所定フレーム周期でシリアルで入力
されるデータのフレーム先頭ビットと同じになり、容易
に同期がとられる。なお、本実施例では、３多重化信号
を８ビットのパラレルデータに変換した場合の例につい
て説明したが、多重化数やパラレルデータのビット数は
任意であって良い。

【００２３】

【効果】以上の説明から明らかなように、本発明によれ
ば、フレーム同期をとる際に、従来のように全フレーム
パターンについて全ビットを監視しなくとも、シリアル
に入力されるフレームパターンの先頭データがパラレル
変換後のフレームパターンの先頭データになる効果があ
る。また、一つのフレームパターン検出回路のみにより
フレーム同期をとることができるので、フレーム同期装
置の構成（回路規模）を簡略にすることができ、さら
に、回路規模が小さくなることから製造コストの低減化
を図ることもできる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るフレーム同期装置のブ
ロック構成図。

【図２】本実施例による位相シフト量調整のための制御
信号のタイミング説明。

【図３】本実施例によるフレーム位相調整回路の構成
図。

【図４】シリアルデータをパラレルデータに変換した変
換出力フォーマット図。

【図５】シリアルデータをパラレルデータに変換した変
換出力フォーマット図。

【図６】従来のフレーム同期方式の概念図。

【図７】従来のフレーム同期装置の構成例を示すブロッ
ク図。

【図８】送信側における多重化信号と受信側における多
重化信号の多重／分離構成図。

【図９】送信側における多重化前の各チャネルのデータ
構造図。

【図１０】送信側における多重化後のデータ構造図。

【図１１】従来例の一実施例のタイムチャート。

【符号の説明】

１ カウンタ ２ フレーム位相調整回路 ３ シリアルパラレル変換回路 ４ フレームパターン検出回路 ５ 保護回路 ６ カウンタ制御部 １０ シリアルパラレル変換回路 ２０ フレームパターン検出回路 ３０ データ並び替え回路 ４０ 保護回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定のフレーム周期でシリアルに伝送さ
   れ、単位データ長毎に位相シフトされる入力データをパ
   ラレルのフレームパターンに展開するとともに、展開さ
   れたフレームパターンと所要の同期パターンとを比較
   し、両パターンが不一致のときは一致するまで前記入力
   データの位相をシフトし、一致した時点で当該入力デー
   タの位相を固定することを特徴とするフレーム同期方
   法。
2. 【請求項２】 所定のフレーム周期でシリアルに伝送さ
   れる入力データの位相を単位データ長毎にシフトする位
   相調整回路と、 この位相調整回路で位相シフトされる入力データを順次
   パラレルデータに変換するシリアルパラレル変換回路
   と、 変換された各パラレルデータのフレームパターンを検出
   して所要の同期パターンとの一致性を判定するフレーム
   パターン検出回路と、 前記フレームパターン検出回路がフレームパターンと同
   期パターンの一致を判定したときは前記位相調整回路に
   よる位相シフト量を固定し、一方、不一致を判定したと
   きは一致するまで前記位相シフト量を制御する位相制御
   手段と、 を有することを特徴とするフレーム同期装置。
3. 【請求項３】 前記位相制御手段は、 前記入力データのフレーム周期よりも長いクロックタイ
   ミングで自走し、前記フレームパターンおよび同期パタ
   ーンが一致した時点を表す制御値を前記フレーム周期毎
   に累計するカウンタと、 前記フレームパターン検出回路がパターン不一致を判定
   したときは前記カウンタによる前記制御値の継続累計を
   許容するとともにパターン一致を判定したときは前記カ
   ウンタの累計を停止させてその時点の制御値を固定する
   カウンタ制御回路と、を備え、該制御値に基づいて前記
   位相調整回路の位相シフト量を制御することを特徴とす
   る請求項２記載のフレーム同期装置。
4. 【請求項４】前記位相制御手段は、さらに、 前記カウンタによる制御値の累計停止後、前記検出した
   フレームパターンの同期状態を所定期間監視し、監視中
   に同期ずれが生じた場合は前記カウンタによる前記制御
   値の固定を解除するための初期化信号を生成する保護回
   路を有することを特徴とする請求項３記載のフレーム同
   期装置。