JPH08307254A - Synchronizing clock generating circuit - Google Patents
Synchronizing clock generating circuitInfo
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- JPH08307254A JPH08307254A JP7111865A JP11186595A JPH08307254A JP H08307254 A JPH08307254 A JP H08307254A JP 7111865 A JP7111865 A JP 7111865A JP 11186595 A JP11186595 A JP 11186595A JP H08307254 A JPH08307254 A JP H08307254A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は同期クロック生成回路
に関し、特に、外部クロック信号に同期して内部クロッ
ク信号を生成するPhase Locked Loop
(以下、PLLと略記する)回路およびDelay L
ocked Loop(以下、DLLと略記する)回路
のような同期クロック生成回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous clock generation circuit, and more particularly to a Phase Locked Loop for generating an internal clock signal in synchronization with an external clock signal.
Circuit (hereinafter abbreviated as PLL) and Delay L
The present invention relates to a synchronous clock generation circuit such as an locked loop (hereinafter abbreviated as DLL) circuit.
【0002】[0002]
【従来の技術】図13は従来のPLL回路800の構成
を示す回路ブロック図である。図において、このPLL
回路800は、位相比較器51、チャージポンプ52、
ループフィルタ57および電圧制御型発振器61を含
む。2. Description of the Related Art FIG. 13 is a circuit block diagram showing a configuration of a conventional PLL circuit 800. In the figure, this PLL
The circuit 800 includes a phase comparator 51, a charge pump 52,
It includes a loop filter 57 and a voltage controlled oscillator 61.
【0003】位相比較器51は、外部から入力される外
部クロック信号REFと、内部で発生される内部クロッ
ク信号OSCとを比較し、2つのクロック信号REFと
OSCの周波数がずれていたり位相がずれていると、そ
の差を信号/UP,DOWNとして次段に出力する。た
とえば、外部クロック信号REFに対して内部クロック
信号OSCの位相が進んでいると信号DOWNが出力さ
れ、遅いと信号/UPが出力される。信号/UP,DO
WNは次段のチャージポンプ52に伝達される。The phase comparator 51 compares an external clock signal REF input from the outside with an internal clock signal OSC generated inside, and compares the two clock signals REF and OSC with different frequencies or phases. Then, the difference is output to the next stage as signals / UP and DOWN. For example, signal DOWN is output when the phase of internal clock signal OSC is advanced with respect to external clock signal REF, and signal / UP is output when it is late. Signal / UP, DO
WN is transmitted to the charge pump 52 at the next stage.
【0004】チャージポンプ52は、電源電位Vccの
ライン(以下、電源ラインと称す)41とその出力ノー
ドN52の間に直列接続された定電流源53およびPチ
ャネルMOSトランジスタ54と、出力ノードN52と
接地電位GNDのライン(以下、接地ラインと称す)4
2の間に直列接続されたNチャネルMOSトランジスタ
55および定電流源56とを含む。Charge pump 52 includes a constant current source 53 and a P-channel MOS transistor 54 connected in series between a line of power supply potential Vcc (hereinafter referred to as a power supply line) 41 and its output node N52, and an output node N52. Ground potential GND line (hereinafter referred to as ground line) 4
2 includes an N channel MOS transistor 55 and a constant current source 56 connected in series.
【0005】信号/UPが活性化レベルである「L」レ
ベルになるとPチャネルMOSトランジスタ54が導通
して定電流源53の定電流がループフィルタ57に流入
する。信号DOWNが活性化レベルである「H」レベル
になるとNチャネルMOSトランジスタ55が導通し定
電流源56の定電流がループフィルタ57から引抜かれ
る。定電流源53,56により供給電流と引抜き電流が
一定の値に保持される。When signal / UP attains the "L" level which is the activation level, P channel MOS transistor 54 becomes conductive and the constant current of constant current source 53 flows into loop filter 57. When the signal DOWN reaches the activation level of "H", the N-channel MOS transistor 55 becomes conductive and the constant current of the constant current source 56 is extracted from the loop filter 57. The constant current sources 53 and 56 maintain the supply current and the extraction current at constant values.
【0006】ループフィルタ57は、その出力ノード5
7とチャージポンプ52の出力ノードN52の間に接続
された抵抗58と、出力ノード57と接地ライン42の
間に直列接続された抵抗59およびキャパシタ60を含
む。キャパシタ60は、チャージポンプ52による供給
電流と引抜き電流を積分しその積分値を電位に変換す
る。ループフィルタ57の出力電位Vcoは次段の電圧
制御型発振器61に出力される。The loop filter 57 has its output node 5
7 and a resistor 58 connected between the output node N52 of the charge pump 52, a resistor 59 and a capacitor 60 connected in series between the output node 57 and the ground line 42. The capacitor 60 integrates the current supplied by the charge pump 52 and the extraction current and converts the integrated value into a potential. The output potential Vco of the loop filter 57 is output to the voltage controlled oscillator 61 at the next stage.
【0007】電圧制御型発振器61は、バイアス発生回
路62と、リング状に接続されたK個(Kは正の整数で
ある)の遅延時間可変素子65.1〜65.Kを含む。The voltage controlled oscillator 61 includes a bias generation circuit 62 and K (K is a positive integer) delay time variable elements 65.1 to 65. Including K.
【0008】バイアス発生回路62は、電源ライン41
と接地ライン42の間に直列接続されたPチャネルMO
Sトランジスタ63およびNチャネルMOSトランジス
タ64を含む。PチャネルMOSトランジスタ63のゲ
ートはそのドレインに接続される。NチャネルMOSト
ランジスタ64のゲートはループフィルタ57の出力電
位Vcoを受ける。The bias generation circuit 62 includes a power supply line 41.
P-channel MO connected in series between the ground line 42 and the ground line 42
It includes an S transistor 63 and an N channel MOS transistor 64. The gate of P channel MOS transistor 63 is connected to its drain. The gate of N channel MOS transistor 64 receives output potential Vco of loop filter 57.
【0009】遅延時間可変素子65.1は、インバータ
67.1と、インバータ67.1に電源電位Vccを与
えるためのPチャネルMOSトランジスタ66.1と、
インバータ67.1に接地電位GNDを与えるためのN
チャネルMOSトランジスタ68.1を含む。Pチャネ
ルMOSトランジスタ66.1のゲートは、バイアス発
生回路63のPチャネルMOSトランジスタ63のゲー
トに接続される。NチャネルMOSトランジスタ68.
1のゲートは、バイアス発生回路63のNチャネルMO
Sトランジスタ64のゲートに接続される。他の遅延時
間可変素子65.2〜65.Kも同様である。なお、イ
ンバータ67.1〜67.Kは、図14に示すように、
直列接続されたPチャネルMOSトランジスタ69およ
びNチャネルMOSトランジスタ70を含む。MOSト
ランジスタ69と70のゲートは共通接続され、インバ
ータ67.1〜67.Kの入力ノードとなる。MOSト
ランジスタ69と70のドレインはインバータ67.1
〜67.Kの出力ノードとなる。Delay time variable element 65.1 includes an inverter 67.1, a P channel MOS transistor 66.1 for applying power supply potential Vcc to inverter 67.1,
N for supplying the ground potential GND to the inverter 67.1
It includes a channel MOS transistor 68.1. The gate of P channel MOS transistor 66.1 is connected to the gate of P channel MOS transistor 63 of bias generating circuit 63. N-channel MOS transistor 68.
The gate of 1 is the N-channel MO of the bias generation circuit 63.
It is connected to the gate of the S transistor 64. Other delay time variable elements 65.2 to 65. The same applies to K. Inverters 67.1 to 67. K is, as shown in FIG.
It includes a P-channel MOS transistor 69 and an N-channel MOS transistor 70 connected in series. The gates of MOS transistors 69 and 70 are commonly connected, and inverters 67.1 to 67. It becomes an input node of K. The drains of the MOS transistors 69 and 70 are inverters 67.1.
~ 67. It becomes the output node of K.
【0010】ループフィルタ57の出力電位Vcoによ
り、遅延時間可変素子65.1〜65.Kの引抜き側の
電流を決定するNチャネルMOSトランジスタ64の電
流値が決まり、その電流がダイオード接続されたPチャ
ネルMOSトランジスタ63に伝達され同量の電流が遅
延時間可変素子65.1〜65.Kの供給側にも発生す
る。この電流量が大きいほど電圧制御型発振器61の発
振周波数は上昇する。電圧制御型発振器61の出力が内
部クロック信号OSCとなり、この内部クロック信号O
SCは再び外部クロック信号REFと位相比較器51に
おいて比較される。Depending on the output potential Vco of loop filter 57, delay time variable elements 65.1 to 65. The current value of N channel MOS transistor 64 that determines the current on the K extraction side is determined, and that current is transmitted to diode-connected P channel MOS transistor 63, and the same amount of current is supplied to delay time variable elements 65.1-65. It also occurs on the supply side of K. The larger the current amount, the higher the oscillation frequency of the voltage controlled oscillator 61. The output of the voltage controlled oscillator 61 becomes the internal clock signal OSC, and this internal clock signal O
SC is again compared with the external clock signal REF in the phase comparator 51.
【0011】以上の動作を繰返すことにより、ループフ
ィルタ57の出力電位Vcoが調整され、動作開始初期
においては大きくずれていた外部クロック信号REFと
内部クロック信号OSCが徐々に同期するようになる。
同期後は、信号/UPとDOWNが等しく出力されるの
でループフィルタ57の出力電位Vcoが一定に保持さ
れ、内部クロック信号OSCの周波数も一定となる。By repeating the above operation, the output potential Vco of the loop filter 57 is adjusted, and the external clock signal REF and the internal clock signal OSC, which are largely deviated at the beginning of the operation, are gradually synchronized.
After the synchronization, the signals / UP and DOWN are output equally, so that the output potential Vco of the loop filter 57 is held constant and the frequency of the internal clock signal OSC also becomes constant.
【0012】図15は従来のDLL回路900の構成を
示す回路ブロック図である。このDLL回路900が図
13のPLL回路800と異なる点は電圧制御型発振器
61の代わりに電圧制御型遅延回路71が設けられてい
る点である。電圧制御型遅延回路71は、バイアス発生
回路62と、直列接続されたK個の遅延時間可変素子6
5.1〜65.Kを含む。外部クロック信号REFが初
段の遅延時間可変素子65.1に入力され、最終段の遅
延時間可変素子65.Kの出力が内部クロック信号OS
Cとなる。動作はPLL回路800と同様であるので説
明は省略される。FIG. 15 is a circuit block diagram showing the structure of a conventional DLL circuit 900. The DLL circuit 900 is different from the PLL circuit 800 of FIG. 13 in that a voltage control type delay circuit 71 is provided instead of the voltage control type oscillator 61. The voltage control type delay circuit 71 includes a bias generation circuit 62 and K delay time variable elements 6 connected in series.
5.1-65. Including K. External clock signal REF is input to delay time variable element 65.1 in the first stage, and delay time variable element 65. The output of K is the internal clock signal OS
It becomes C. Since the operation is similar to that of the PLL circuit 800, the description will be omitted.
【0013】[0013]
【発明が解決しようとする課題】しかし、従来のPLL
回路800およびDLL回路900では、ループフィル
タ57の出力電位Vcoに対して遅延時間可変素子6
5.1〜65.Kの駆動電流が比例しないのでジッタが
大きくなるという問題がある。すなわち、チャージポン
プ52の出力がNチャネルMOSトランジスタ64のゲ
ートに印加されて遅延時間可変素子65.1〜65.K
の駆動電流が決定されるために、電流値はNチャネルM
OSトランジスタ64のゲート電圧特性に従うこととな
るが、その特性が正確に線形でないがためにループフィ
ルタ57の出力電位Vcoと遅延時間可変素子65.1
〜65.Kを流れる電流の関係が線形でなくなる。した
がって、ロックさせる対象の周波数が大き過ぎる状態、
つまりループフィルタ57の出力電位Vcoが電源電位
Vccに近く遅延時間可変素子65.1〜65.Kの駆
動電流が大きい状態、またはロックさせる対象の周波数
が低すぎる状態、つまりループフィルタ57の出力電位
Vcoが接地電位GNDに近く遅延時間可変素子65.
1〜65.Kの駆動電流が小さい状態では、ジッタが大
きくなる。However, the conventional PLL
In the circuit 800 and the DLL circuit 900, the delay time variable element 6 is set with respect to the output potential Vco of the loop filter 57.
5.1-65. Since the drive current of K is not proportional, there is a problem that jitter increases. More specifically, the output of charge pump 52 is applied to the gate of N-channel MOS transistor 64, and delay time variable elements 65.1 to 65. K
Since the drive current of the N channel M is determined
Although it follows the gate voltage characteristic of the OS transistor 64, since the characteristic is not exactly linear, the output potential Vco of the loop filter 57 and the delay time variable element 65.1.
~ 65. The relationship of the current flowing through K becomes non-linear. Therefore, if the frequency to be locked is too high,
In other words, output potential Vco of loop filter 57 is close to power supply potential Vcc and delay time variable elements 65.1 to 65. K is large, or the frequency to be locked is too low, that is, the output potential Vco of the loop filter 57 is close to the ground potential GND and the delay time variable element 65.
1-65. When the K drive current is small, the jitter becomes large.
【0014】また、チャージポンプ52の定電流の大き
さもジッタの大きさに関係する。図16はチャージポン
プ52の定電流の大きさによってPLL回路800およ
びDLL回路900のロック状態がどのように変化する
かを示す図である。チャージポンプ52の定電流が大き
い場合には、高速にロックすることが可能であるが、ロ
ック後においてチャージポンプ52の微小動作によるル
ープフィルタ57の出力電位Vcoのぶれが大きくなり
ジッタが大きくなる。逆にチャージポンプ52の定電流
が小さい場合には、ロック後のジッタが小さくなるが、
ロックするまでの時間が長くなるという相反する問題が
ある。The magnitude of the constant current of the charge pump 52 is also related to the magnitude of jitter. FIG. 16 is a diagram showing how the locked states of the PLL circuit 800 and the DLL circuit 900 change depending on the magnitude of the constant current of the charge pump 52. When the constant current of the charge pump 52 is large, the charge pump 52 can be locked at high speed, but after the lock, the output potential Vco of the loop filter 57 is greatly shaken due to the minute operation of the charge pump 52, and the jitter is increased. On the contrary, when the constant current of the charge pump 52 is small, the jitter after locking becomes small,
There is a conflicting problem that it takes longer to lock.
【0015】それゆえに、この発明の主たる目的は、ロ
ックイン時間が短く、かつロック後のジッタが小さな同
期クロック生成回路を提供することである。Therefore, a main object of the present invention is to provide a synchronous clock generation circuit having a short lock-in time and a small jitter after locking.
【0016】[0016]
【課題を解決するための手段】この発明の第1の同期ク
ロック生成回路は、外部クロック信号に同期して内部ク
ロック信号を生成する同期クロック生成回路であって、
前記内部クロック信号の位相が前記外部クロック信号よ
りも遅れているか進んでいるかに応じて第1または第2
の制御信号を出力する位相比較器、前記内部クロック信
号と前記外部クロック信号の位相差の絶対値を検出する
ための位相差検出回路、前記内部クロック信号と前記外
部クロック信号の位相差に応じた電圧を生成するための
キャパシタを含むループフィルタ、前記位相比較器から
前記第1または第2の制御信号が出力されたことに応じ
て、前記位相差検出回路で検出された前記位相差の絶対
値に応じた値の電流で前記ループフィルタのキャパシタ
の充電または放電を行なう充放電回路、および前記ルー
プフィルタの出力電圧に応じた周波数で発振し、前記内
部クロック信号を出力する電圧制御型発振器を備えたこ
とを特徴としている。A first synchronous clock generation circuit of the present invention is a synchronous clock generation circuit for generating an internal clock signal in synchronization with an external clock signal,
A first or a second depending on whether the phase of the internal clock signal is behind or ahead of the phase of the external clock signal.
A phase comparator that outputs a control signal, a phase difference detection circuit for detecting the absolute value of the phase difference between the internal clock signal and the external clock signal, and a phase difference detection circuit that responds to the phase difference between the internal clock signal and the external clock signal. A loop filter including a capacitor for generating a voltage, and an absolute value of the phase difference detected by the phase difference detection circuit in response to the output of the first or second control signal from the phase comparator. A charging / discharging circuit that charges or discharges a capacitor of the loop filter with a current having a value according to, and a voltage-controlled oscillator that oscillates at a frequency according to the output voltage of the loop filter and outputs the internal clock signal. It is characterized by that.
【0017】また、この発明の第2の同期クロック生成
回路は、外部クロック信号に同期して内部クロック信号
を生成する同期クロック生成回路であって、前記内部ク
ロック信号の位相が前記外部クロック信号よりも遅れて
いるか進んでいるかに応じて第1または第2の制御信号
を出力する位相比較器、前記内部クロック信号と前記外
部クロック信号の位相差の絶対値を検出するための位相
差検出回路、前記内部クロック信号と前記外部クロック
信号の位相差に応じた電圧を生成するためのキャパシタ
を含むループフィルタ、前記位相比較器から前記第1ま
たは第2の制御信号が出力されたことに応じて、前記位
相差検出回路で検出された前記位相差の絶対値に応じた
値の電流で前記ループフィルタのキャパシタの充電また
は放電を行なう充放電回路、および前記ループフィルタ
の出力電圧に応じた時間だけ前記外部クロック信号を遅
延させ前記内部クロック信号として出力する電圧制御型
遅延回路を備えたことを特徴としている。The second synchronous clock generating circuit of the present invention is a synchronous clock generating circuit for generating an internal clock signal in synchronization with an external clock signal, wherein the phase of the internal clock signal is greater than that of the external clock signal. A phase comparator that outputs a first or second control signal depending on whether it is delayed or advanced, a phase difference detection circuit for detecting the absolute value of the phase difference between the internal clock signal and the external clock signal, A loop filter including a capacitor for generating a voltage according to the phase difference between the internal clock signal and the external clock signal, and in response to the first or second control signal being output from the phase comparator, Charging or discharging the capacitor of the loop filter with a current having a value corresponding to the absolute value of the phase difference detected by the phase difference detection circuit. It is characterized in that conductive circuit, and having a voltage controlled delay circuit by a time corresponding to the output voltage by delaying the external clock signal to output as the internal clock signal of the loop filter.
【0018】また、前記位相差検出回路は、前記位相比
較器から出力される前記第1または第2の制御信号に基
づいて前記位相差の絶対値を検出することとしてもよ
い。Further, the phase difference detection circuit may detect the absolute value of the phase difference based on the first or second control signal output from the phase comparator.
【0019】また、前記位相差検出回路は、前記内部ク
ロック信号と前記外部クロック信号の位相差の絶対値に
応じた電圧を生成するためのキャパシタ、前記位相比較
器から前記第1または第2の制御信号が出力されたこと
に応じて、所定の値の電流で前記キャパシタの充電を行
なう充電回路、および前記充電回路から前記キャパシタ
に与えられる電流よりも小さな値の電流で前記キャパシ
タの放電を行なう放電回路を含むこととしてもよい。Further, the phase difference detection circuit includes a capacitor for generating a voltage according to an absolute value of a phase difference between the internal clock signal and the external clock signal, and the first or second phase comparator from the phase comparator. A charging circuit that charges the capacitor with a current having a predetermined value in response to the output of the control signal, and discharges the capacitor with a current value that is smaller than the current given to the capacitor from the charging circuit. A discharge circuit may be included.
【0020】また、前記放電回路は、前記キャパシタの
出力電圧が所定の値以下であることに応じて前記キャパ
シタの放電を停止することとしてもよい。The discharging circuit may stop discharging the capacitor when the output voltage of the capacitor is equal to or lower than a predetermined value.
【0021】また、前記放電回路は、前記キャパシタの
出力電圧が、そのしきい値電圧よりも低下することを防
止するためのダイオードを含むこととしてもよい。Further, the discharging circuit may include a diode for preventing the output voltage of the capacitor from lowering below its threshold voltage.
【0022】また、前記充放電回路は、前記位相差検出
回路のキャパシタの出力電圧が入力され、該入力電圧に
応じた値の電流を流す第1のトランジスタ、各々が前記
第1のトランジスタに流れる電流に応じた値の電流を出
力する第1および第2のカレントミラー回路、その第1
の電極が前記第1のカレントミラー回路の出力電流を受
け、その第2の電極が前記ループフィルタの入力ノード
に接続され、前記位相比較器から前記第1の制御信号が
出力されたことに応じて導通し前記ループフィルタのキ
ャパシタの充電を行なう第2のトランジスタ、およびそ
の第1の電極が前記第2のカレントミラー回路の出力電
流を受け、その第2の電極が前記ループフィルタの入力
ノードに接続され、前記位相比較器から前記第2の制御
信号が出力されたことに応じて導通し前記ループフィル
タのキャパシタの放電を行なう第3のトランジスタを含
むこととしてもよい。The charging / discharging circuit receives the output voltage of the capacitor of the phase difference detecting circuit and supplies a current having a value corresponding to the input voltage to the first transistor, and each of the first transistors flows to the first transistor. First and second current mirror circuits for outputting a current having a value according to the current, the first of which
In response to the output current of the first current mirror circuit being received, the second electrode being connected to the input node of the loop filter, and the first control signal being output from the phase comparator. And a second transistor that is turned on to charge the capacitor of the loop filter, and a first electrode of the second transistor receives an output current of the second current mirror circuit, and a second electrode of the second transistor is connected to an input node of the loop filter. A third transistor which is connected and conducts in response to the output of the second control signal from the phase comparator to discharge the capacitor of the loop filter may be included.
【0023】また、前記充放電回路は、さらに、前記第
1および第2のカレントミラー回路の出力電流が所定の
値以下になることを防止する電流制御回路を含むことと
してもよい。The charge / discharge circuit may further include a current control circuit for preventing the output currents of the first and second current mirror circuits from falling below a predetermined value.
【0024】また、この発明の第3の同期クロック生成
回路は、外部クロック信号に同期して内部クロック信号
を生成する同期クロック生成回路であって、前記内部ク
ロック信号の位相が前記外部クロック信号よりも遅れて
いるか進んでいるかに応じて第1または第2の制御信号
を出力する位相比較器、前記内部クロック信号と前記外
部クロック信号の位相差の絶対値を検出するための位相
差検出回路、前記内部クロック信号と前記外部クロック
信号の位相差に応じた電圧を生成するためのキャパシタ
を含むループフィルタ、前記位相比較器から前記第1ま
たは第2の制御信号が出力されたことに応じて、所定の
値の電流で前記ループフィルタのキャパシタの充電また
は放電を行なう充放電回路、リング状に接続され、かつ
それぞれが電源電圧と前記ループフィルタの出力電圧と
を受ける複数の遅延時間可変素子を含み、前記内部クロ
ック信号を出力する電圧制御型発振器、および前記位相
差検出回路で検出された前記位相差の絶対値に応じて前
記電圧制御型発振器の複数の遅延時間可変素子に与えら
れる電源電圧または電源電流を制御し、前記電圧制御型
発振器の発振周波数を制御する制御回路を備えたことを
特徴としている。The third synchronous clock generating circuit of the present invention is a synchronous clock generating circuit for generating an internal clock signal in synchronization with an external clock signal, wherein the phase of the internal clock signal is greater than that of the external clock signal. A phase comparator that outputs a first or second control signal depending on whether it is delayed or advanced, a phase difference detection circuit for detecting the absolute value of the phase difference between the internal clock signal and the external clock signal, A loop filter including a capacitor for generating a voltage according to the phase difference between the internal clock signal and the external clock signal, and in response to the first or second control signal being output from the phase comparator, A charging / discharging circuit for charging or discharging the loop filter capacitor with a current of a predetermined value, connected in a ring shape, and each of which is connected to a power source. A plurality of delay time variable elements for receiving the output voltage of the loop filter and a voltage controlled oscillator for outputting the internal clock signal, and an absolute value of the phase difference detected by the phase difference detection circuit. A control circuit for controlling a power supply voltage or a power supply current applied to a plurality of delay time variable elements of the voltage controlled oscillator to control an oscillation frequency of the voltage controlled oscillator is provided.
【0025】また、この発明の第4の同期クロック生成
回路は、外部クロック信号に同期して内部クロック信号
を生成する同期クロック生成回路であって、前記内部ク
ロック信号の位相が前記外部クロック信号よりも遅れて
いるか進んでいるかに応じて第1または第2の制御信号
を出力する位相比較器、前記内部クロック信号と前記外
部クロック信号の位相差の絶対値を検出するための位相
差検出回路、前記内部クロック信号と前記外部クロック
信号の位相差に応じた電圧を生成するためのキャパシタ
を含むループフィルタ、前記位相比較器から前記第1ま
たは第2の制御信号が出力されたことに応じて、所定の
値の電流で前記ループフィルタのキャパシタの充電また
は放電を行なう充放電回路、直列接続され、かつそれぞ
れが電源電圧と前記ループフィルタの出力電圧とを受け
る複数の遅延時間可変素子を含み、前記外部クロック信
号を遅延させ前記内部クロック信号として出力する電圧
制御型遅延回路、および前記位相差検出回路で検出され
た前記位相差の絶対値に応じて、前記電圧制御型遅延回
路の複数の遅延時間可変素子に与えられる電源電圧また
は電源電流を制御し、前記電圧制御型遅延回路の遅延時
間を制御する制御回路を備えたことを特徴としている。A fourth synchronous clock generation circuit of the present invention is a synchronous clock generation circuit which generates an internal clock signal in synchronization with an external clock signal, wherein the phase of the internal clock signal is greater than that of the external clock signal. A phase comparator that outputs a first or second control signal depending on whether it is delayed or advanced, a phase difference detection circuit for detecting the absolute value of the phase difference between the internal clock signal and the external clock signal, A loop filter including a capacitor for generating a voltage according to the phase difference between the internal clock signal and the external clock signal, and in response to the first or second control signal being output from the phase comparator, A charging / discharging circuit that charges or discharges the loop filter capacitor with a current of a predetermined value, connected in series, and each of which has a power supply voltage and a front voltage. A voltage-controlled delay circuit including a plurality of delay time variable elements that receive an output voltage of a loop filter, delaying the external clock signal and outputting the delayed external clock signal as the internal clock signal, and the phase difference detected by the phase difference detection circuit. A control circuit for controlling the power supply voltage or the power supply current applied to the plurality of delay time variable elements of the voltage control type delay circuit according to the absolute value of Is characterized by.
【0026】また、前記位相差検出回路は、前記内部ク
ロック信号と前記外部クロック信号の位相差の絶対値に
応じた電圧を生成するためのキャパシタ、前記位相比較
器から前記第1または第2の制御信号が出力されたこと
に応じて、所定の値の電流で前記キャパシタの充電を行
なう充電回路、および前記充電回路から前記キャパシタ
に与えられる電流よりも小さな値の電流で前記キャパシ
タの放電を行なう放電回路を含むこととしてもよい。Further, the phase difference detection circuit includes a capacitor for generating a voltage according to an absolute value of a phase difference between the internal clock signal and the external clock signal, the phase comparator, and the first or second phase comparator. A charging circuit that charges the capacitor with a current having a predetermined value in response to the output of the control signal, and discharges the capacitor with a current value that is smaller than the current given to the capacitor from the charging circuit. A discharge circuit may be included.
【0027】また、前記制御回路は、電源電位のライン
と前記複数の遅延時間可変素子の電源ノードとの間、お
よび接地電位のラインと前記複数の遅延時間可変素子の
接地ノードとの間のうちの少なくとも一方に接続され、
前記位相差検出回路のキャパシタの出力電圧が入力さ
れ、該入力電圧に応じてその抵抗値が変化する少なくと
も1つのトランジスタを含むこととしてもよい。In the control circuit, the line between the power supply potential and the power supply node of the plurality of delay time variable elements, and the line between the ground potential and the ground node of the plurality of delay time variable elements are provided. Connected to at least one of the
The output voltage of the capacitor of the phase difference detection circuit may be input, and at least one transistor whose resistance value changes according to the input voltage may be included.
【0028】また、前記制御回路は、前記複数の遅延時
間可変素子の電源ノードの電位を前記位相差検出回路の
キャパシタの出力電位に保持する電位保持回路を含むこ
ととしてもよい。The control circuit may include a potential holding circuit that holds the potential of the power supply node of the plurality of delay time variable elements at the output potential of the capacitor of the phase difference detection circuit.
【0029】[0029]
【作用】この発明の第1および第2の同期クロック生成
回路にあっては、位相差検出回路によって内部クロック
信号と外部クロック信号の位相差の絶対値が検出され、
その位相差の絶対値に応じた値の電流でループフィルタ
のキャパシタの充放電が行なわれる。したがって、ロッ
ク前の位相差が大きいときは大きな値の電流でループフ
ィルタのキャパシタの充放電が行なわれ、ロックイン時
間の短縮化が図られる。また、ロック後の位相差が小さ
いときは小さな値の電流でループフィルタのキャパシタ
の充放電が行なわれ、ロック後のジッタが抑制される。In the first and second synchronous clock generation circuits of the present invention, the phase difference detection circuit detects the absolute value of the phase difference between the internal clock signal and the external clock signal,
The loop filter capacitor is charged and discharged with a current having a value corresponding to the absolute value of the phase difference. Therefore, when the phase difference before locking is large, the capacitor of the loop filter is charged and discharged with a large value of current, and the lock-in time is shortened. Further, when the phase difference after locking is small, the capacitor of the loop filter is charged / discharged with a small current, and the jitter after locking is suppressed.
【0030】ループフィルタの出力電圧を受ける電圧制
御型発振器を備えればPLL回路が構成され、電圧制御
型遅延回路を備えればDLL回路が構成される。A PLL circuit is formed by including a voltage controlled oscillator that receives the output voltage of the loop filter, and a DLL circuit is formed by including a voltage controlled delay circuit.
【0031】また、位相差検出回路は、位相比較器から
出力される第1および第2の制御信号に基づいて位相差
の絶対値を検出することとすれば、回路構成の簡単化が
図られる。If the phase difference detection circuit detects the absolute value of the phase difference based on the first and second control signals output from the phase comparator, the circuit structure can be simplified. .
【0032】また、位相差検出回路は、キャパシタと、
第1または第2の制御信号に応答してキャパシタの充電
を行なう充電回路と、微小電流でキャパシタの放電を行
なう放電回路とを含むこととすれば、位相差検出回路を
容易に構成できる。The phase difference detection circuit includes a capacitor,
If the charging circuit that charges the capacitor in response to the first or second control signal and the discharging circuit that discharges the capacitor with a minute current are included, the phase difference detection circuit can be easily configured.
【0033】また、放電回路は、キャパシタの出力電圧
が所定値以下であることに応じてキャパシタの放電を停
止することとすれば、キャパシタの出力電圧が所定値以
下になって充放電回路の充放電動作が停止することを防
止できる。If the discharge circuit stops discharging the capacitor in response to the output voltage of the capacitor being less than or equal to the predetermined value, the output voltage of the capacitor becomes less than or equal to the predetermined value and the charging / discharging circuit is charged. It is possible to prevent the discharge operation from stopping.
【0034】また、放電回路は、キャパシタの出力電圧
がそのしきい値電圧よりも低下することを防止するため
のダイオードを含むこととすれば、放電回路を容易に構
成できる。If the discharge circuit includes a diode for preventing the output voltage of the capacitor from falling below the threshold voltage, the discharge circuit can be easily constructed.
【0035】また、充放電回路は、位相差検出回路のキ
ャパシタの出力電圧を受ける第1のトランジスタと、各
々が第1のトランジスタに流れる電流に応じた電流を出
力する第1および第2のカレントミラー回路と、それぞ
れ第1および第2のカレントミラー回路の出力電流でル
ープフィルタのキャパシタの充電および放電を行なう第
2および第3のトランジスタとを含むこととすれば、充
放電回路を容易に構成できる。Further, the charge / discharge circuit includes a first transistor that receives the output voltage of the capacitor of the phase difference detection circuit, and first and second currents that output a current according to the current flowing through the first transistor. If the mirror circuit and the second and third transistors for charging and discharging the capacitors of the loop filter with the output currents of the first and second current mirror circuits, respectively, are included, the charge / discharge circuit can be easily configured. it can.
【0036】また、充放電回路は、さらに、第1および
第2のカレントミラー回路の出力電流が所定の値以下に
なることを防止する電流制御回路を含むこととすれば、
充放電回路の充放電動作が停止することを防止できる。If the charge / discharge circuit further includes a current control circuit for preventing the output currents of the first and second current mirror circuits from falling below a predetermined value,
It is possible to prevent the charging / discharging operation of the charging / discharging circuit from being stopped.
【0037】また、この発明の第3および第4の同期ク
ロック生成回路にあっては、位相差検出回路によって内
部クロック信号と外部クロック信号の位相差の絶対値が
検出され、その位相差の絶対値に応じて、複数の遅延時
間可変素子に与えられる電源電圧または電源電流が制御
される。したがって、ロック前の位相差が大きいときは
小さな電源電圧または大きな電源電流が複数の遅延時間
可変素子に与えられ、遅延時間の短縮化が図られてロッ
クイン時間の短縮化が図られる。また、ループフィルタ
のキャパシタの充放電電流を小さな値に設定しておけ
ば、ロック後のジッタが大きくなることがない。In the third and fourth synchronous clock generation circuits of the present invention, the phase difference detection circuit detects the absolute value of the phase difference between the internal clock signal and the external clock signal, and the absolute value of the phase difference is detected. The power supply voltage or power supply current applied to the plurality of delay time variable elements is controlled according to the value. Therefore, when the phase difference before locking is large, a small power supply voltage or a large power supply current is applied to the plurality of delay time variable elements, the delay time is shortened, and the lock-in time is shortened. If the charge / discharge current of the capacitor of the loop filter is set to a small value, the jitter after locking will not increase.
【0038】ループフィルタの出力電圧を受ける電圧制
御型発振器を備えればPLL回路が構成され、電圧制御
型遅延回路を備えればDLL回路が構成される。A PLL circuit is formed by including a voltage control type oscillator that receives the output voltage of the loop filter, and a DLL circuit is formed by including a voltage control type delay circuit.
【0039】また、位相差検出回路は、キャパシタと、
第1または第2の制御信号に応答してキャパシタの充電
を行なう充電回路と、微小電流でキャパシタの放電を行
なう放電回路とを含むこととすれば、位相差検出回路を
容易に構成できる。The phase difference detection circuit includes a capacitor,
If the charging circuit that charges the capacitor in response to the first or second control signal and the discharging circuit that discharges the capacitor with a minute current are included, the phase difference detection circuit can be easily configured.
【0040】また、制御回路は、電源電位のラインと複
数の遅延時間可変素子の電源ノードとの間、および接地
電位のラインと複数の遅延時間可変素子の接地ノードと
の間のうちの少なくとも一方に接続され、位相差検出回
路のキャパシタの出力電圧が入力される少なくとも1つ
のトランジスタを含むこととすれば、複数の遅延時間可
変素子の電源電圧または電源電流を容易に制御できる。Further, the control circuit includes at least one of a line of the power supply potential and a power supply node of the plurality of delay time variable elements, and a ground potential line and a ground node of the plurality of delay time variable elements. If at least one transistor to which the output voltage of the capacitor of the phase difference detection circuit is connected is included, it is possible to easily control the power supply voltage or power supply current of the plurality of delay time variable elements.
【0041】また、制御回路は、複数の遅延時間可変素
子の電源ノードの電位を位相差検出回路のキャパシタの
出力電位に保持する電位保持回路を含むこととすれば、
制御回路を容易に構成できる。If the control circuit includes a potential holding circuit that holds the potential of the power supply node of the plurality of delay time variable elements at the output potential of the capacitor of the phase difference detection circuit,
The control circuit can be easily configured.
【0042】[0042]
[実施例1]図1は、この発明の実施例1によるPLL
回路100の構成を示す回路ブロック図である。[First Embodiment] FIG. 1 shows a PLL according to a first embodiment of the present invention.
3 is a circuit block diagram showing a configuration of a circuit 100. FIG.
【0043】図1を参照して、このPLL回路100が
図13で示した従来のPLL回路800と異なる点は、
チャージポンプ52の代わりにチャージポンプ1が設け
られている点と、ロック検出回路6および電流変換回路
7が新たに設けられている点である。Referring to FIG. 1, the PLL circuit 100 differs from the conventional PLL circuit 800 shown in FIG. 13 in that
The charge pump 1 is provided instead of the charge pump 52, and the lock detection circuit 6 and the current conversion circuit 7 are newly provided.
【0044】チャージポンプ1は、電源ライン41と電
位ノードN1の間に直列接続された電流可変型電流源2
およびPチャネルMOSトランジスタ3と、出力ノード
N1と接地ライン42の間に直列接続されたNチャネル
MOSトランジスタ4および電流可変型電流源5とを含
む。電流源2,5の電流値は電流変換回路7の出力によ
って制御される。The charge pump 1 includes a variable current source 2 connected in series between a power supply line 41 and a potential node N1.
And P channel MOS transistor 3, N channel MOS transistor 4 and current variable type current source 5 connected in series between output node N1 and ground line 42. The current values of the current sources 2 and 5 are controlled by the output of the current conversion circuit 7.
【0045】ロック検出回路6は、位相比較器51の出
力信号/UP,DOWNを受け、この信号/UP,DO
WNに基づいて外部クロック信号REFと内部クロック
信号OSCの位相差の絶対値を検出し、位相差の絶対値
に応じた信号を電流変換回路7に出力する。電流変換回
路7は、ロック検出回路6からの信号に基づいて、チャ
ージポンプ1の電流源2,5の電流値を制御する。The lock detection circuit 6 receives the output signals / UP and DOWN of the phase comparator 51 and receives these signals / UP and DO.
The absolute value of the phase difference between the external clock signal REF and the internal clock signal OSC is detected based on WN, and a signal corresponding to the absolute value of the phase difference is output to the current conversion circuit 7. The current conversion circuit 7 controls the current values of the current sources 2 and 5 of the charge pump 1 based on the signal from the lock detection circuit 6.
【0046】図2は、このPLL回路100における外
部クロック信号REFと内部クロック信号OSCの位相
差とチャージポンプ1の出力電流値との関係を示す図で
ある。2つの信号REFとOSCの位相差が大きい状態
ではチャージポンプ1の出力電流が大きな値に設定さ
れ、2つの信号REFとOSCの位相差が小さな状態で
はチャージポンプ1の出力電流が小さな値に設定され
る。2つの信号REFとOSCの位相差とチャージポン
プ1の出力電流値は、線形の関係にあってもよいし、図
2に示されるように2次的な関係にあってもよい。FIG. 2 is a diagram showing the relationship between the phase difference between the external clock signal REF and the internal clock signal OSC in the PLL circuit 100 and the output current value of the charge pump 1. The output current of the charge pump 1 is set to a large value when the phase difference between the two signals REF and OSC is large, and the output current of the charge pump 1 is set to a small value when the phase difference between the two signals REF and OSC is small. To be done. The phase difference between the two signals REF and OSC and the output current value of the charge pump 1 may have a linear relationship or a secondary relationship as shown in FIG.
【0047】図3は、PLL回路100のループフィル
タN57の出力電位Vcoの時間変化を示す図である。
動作の初期において電圧制御型発振器61の発振周波数
がロック対象の周波数と大きくずれているときは、ロッ
ク検出回路6および電流変換回路7によってチャージポ
ンプ20の出力電流が大きな値に設定され、ループフィ
ルタ57のキャパシタ60の充電が急速に行なわれる。
したがって、ループフィルタ57の出力電位Vcoが高
速で所望のレベルに到達する。また、ロック後において
は、ロック検出回路6および電流変換回路7によってチ
ャージポンプ1の出力電流が小さな値に設定され、ルー
プフィルタ57の出力電位Vcoのぶれが小さな範囲に
抑えられる。FIG. 3 is a diagram showing the change over time of the output potential Vco of the loop filter N57 of the PLL circuit 100.
When the oscillation frequency of the voltage-controlled oscillator 61 deviates greatly from the frequency to be locked at the beginning of the operation, the lock detection circuit 6 and the current conversion circuit 7 set the output current of the charge pump 20 to a large value, and the loop filter The capacitor 60 of 57 is charged rapidly.
Therefore, the output potential Vco of the loop filter 57 reaches the desired level at high speed. Further, after locking, the output current of the charge pump 1 is set to a small value by the lock detection circuit 6 and the current conversion circuit 7, and the fluctuation of the output potential Vco of the loop filter 57 is suppressed to a small range.
【0048】この実施例においては、ロック動作の初期
ではチャージポンプ1の出力電流が大きな値に設定され
るので、ループフィルタ57の充電が高速に行なわれロ
ック時間の短縮化が図られる。また、ロック後はチャー
ジポンプ1の出力電流が小さな値に設定されるので、ル
ープフィルタ57の出力電位Vcoのぶれが抑制され電
圧制御型発振器61の発振周波数の安定化が図られる。
したがって、ロック時間の短縮化とロック後のジッタの
縮小化が両立される。In this embodiment, since the output current of the charge pump 1 is set to a large value at the beginning of the lock operation, the loop filter 57 is charged at high speed and the lock time is shortened. Further, since the output current of the charge pump 1 is set to a small value after the lock, the fluctuation of the output potential Vco of the loop filter 57 is suppressed and the oscillation frequency of the voltage controlled oscillator 61 is stabilized.
Therefore, the reduction of the lock time and the reduction of the jitter after the lock are compatible with each other.
【0049】なお、この実施例では、この発明がPLL
回路に適用された場合について説明したが、この発明が
DLL回路にも適用可能であることは言うまでもない。In this embodiment, the present invention is a PLL.
Although the case where it is applied to a circuit has been described, it goes without saying that the present invention is also applicable to a DLL circuit.
【0050】[実施例2]図4は、この発明の実施例2
によるPLL回路200の構成を示す回路ブロック図で
ある。[Second Embodiment] FIG. 4 shows a second embodiment of the present invention.
3 is a circuit block diagram showing a configuration of a PLL circuit 200 according to FIG.
【0051】図4を参照して、このPLL回路200が
図1のPLL回路100と異なる点は、ロック検出回路
6の代わりに位相比較器8が設けられている点である。
位相比較器8は、外部クロック信号REFと内部クロッ
ク信号OSCを受け、2つの信号REFとOSCの位相
差の絶対値に応じた信号を電流変換回路7に与える。他
の構成および動作は図1のPLL回路100と同様であ
るので説明は省略される。Referring to FIG. 4, PLL circuit 200 differs from PLL circuit 100 of FIG. 1 in that phase detector 8 is provided in place of lock detection circuit 6.
The phase comparator 8 receives the external clock signal REF and the internal clock signal OSC and gives a signal according to the absolute value of the phase difference between the two signals REF and OSC to the current conversion circuit 7. Other configurations and operations are the same as those of the PLL circuit 100 shown in FIG.
【0052】この実施例においても、実施例1と同様の
効果が得られる。 [実施例3]図5は、この発明の実施例3によるPLL
回路300の構成を示す回路ブロック図である。Also in this embodiment, the same effect as that of the first embodiment can be obtained. [Third Embodiment] FIG. 5 shows a PLL according to a third embodiment of the present invention.
3 is a circuit block diagram showing a configuration of a circuit 300. FIG.
【0053】図5を参照して、このPLL回路300
は、位相比較器51′、インバータ9、チャージポンプ
10、充電回路15、NチャネルMOSトランジスタ2
0(放電回路)、キャパシタ21、電流変換回路22、
ループフィルタ57および電圧制御型発振器61を備え
る。Referring to FIG. 5, this PLL circuit 300
Is a phase comparator 51 ', an inverter 9, a charge pump 10, a charging circuit 15, an N-channel MOS transistor 2
0 (discharge circuit), capacitor 21, current conversion circuit 22,
A loop filter 57 and a voltage controlled oscillator 61 are provided.
【0054】位相比較器51′は、内部クロック信号O
SCの位相が外部クロック信号REFよりも遅れている
ことに応じて活性化レベルが「H」レベルである信号U
Pを出力し、内部クロック信号OSCの位相が外部クロ
ック信号REFよりも進んでいることに応じて活性化レ
ベルが「H」レベルである信号DOWNを出力する。The phase comparator 51 'has an internal clock signal O
A signal U whose activation level is "H" level in response to the fact that the phase of SC is behind the external clock signal REF.
P is output, and in response to the phase of the internal clock signal OSC being ahead of the external clock signal REF, a signal DOWN whose activation level is "H" level is output.
【0055】チャージポンプ10は、電源ライン41と
出力ノードN10の間に直列接続されたPチャネルMO
Sトランジスタ11,12と、出力ノードN10と接地
ライン42の間に直列接続されたNチャネルMOSトラ
ンジスタ13,14とを含む。PチャネルMOSトラン
ジスタ12のゲートは、インバータ9を介して信号UP
を受ける。NチャネルMOSトランジスタ13のゲート
は、信号DOWNを受ける。MOSトランジスタ11,
14のゲートは、それぞれ電流変換回路22の出力ノー
ドN23,N27に接続される。The charge pump 10 is a P-channel MO connected in series between the power supply line 41 and the output node N10.
It includes S transistors 11 and 12 and N channel MOS transistors 13 and 14 connected in series between output node N10 and ground line 42. The gate of the P-channel MOS transistor 12 receives the signal UP via the inverter 9.
Receive. The gate of N-channel MOS transistor 13 receives signal DOWN. MOS transistor 11,
The gates of 14 are connected to the output nodes N23 and N27 of the current conversion circuit 22, respectively.
【0056】充電回路15は、インバータ16,17お
よびPチャネルMOSトランジスタ18,19を含む。
PチャネルMOSトランジスタ18は、電源ライン41
とノードN15の間に接続され、そのゲートはインバー
タ16を介して信号UPを受ける。PチャネルMOSト
ランジスタ19は、電源ライン41とノードN15の間
に接続され、そのゲートはインバータ17を介して信号
DOWNを受ける。信号UP,DOWNが活性化レベル
である「H」レベルになるとPチャネルMOSトランジ
スタ18,19は導通し充電電流がノードN15に供給
される。Charging circuit 15 includes inverters 16 and 17 and P channel MOS transistors 18 and 19.
The P-channel MOS transistor 18 has a power supply line 41.
And node N15, the gate of which receives signal UP through inverter 16. P-channel MOS transistor 19 is connected between power supply line 41 and node N15, and its gate receives signal DOWN via inverter 17. When signals UP and DOWN attain the activation level of "H", P channel MOS transistors 18 and 19 are rendered conductive, and a charging current is supplied to node N15.
【0057】NチャネルMOSトランジスタ20は、そ
のドレインがノードN15に接続され、そのソースに固
定電位Vsが与えられ、そのゲートに固定電位Vgが与
えられる。NチャネルMOSトランジスタ20は、ノー
ドN15から固定電位Vsに微小電流IL をリークさせ
る。N channel MOS transistor 20 has its drain connected to node N15, its source applied with fixed potential Vs, and its gate applied with fixed potential Vg. N-channel MOS transistor 20 leaks minute current I L from node N15 to fixed potential Vs.
【0058】キャパシタ21はノードN15と接地ライ
ン42の間に接続される。キャパシタ21は、充電回路
15によって充電される一方、NチャネルMOSトラン
ジスタ20によって放電される。ロック前は、充電回路
15からの充電電流の方がNチャネルMOSトランジス
タ20によるリーク電流よりも大きくなり、ノードN1
5の電位が徐々に上昇する。ロック後は、充電回路15
からの充電電流の方がNチャネルMOSトランジスタ2
0によるリーク電流よりも小さくなり、ノードN15の
電位が徐々に下降し、固定電位Vsとなる。Capacitor 21 is connected between node N15 and ground line 42. The capacitor 21 is charged by the charging circuit 15 and discharged by the N-channel MOS transistor 20. Before the lock, the charging current from the charging circuit 15 becomes larger than the leakage current due to the N-channel MOS transistor 20, and the node N1
The potential of 5 gradually rises. After locking, charging circuit 15
Charge current from the N-channel MOS transistor 2
It becomes smaller than the leak current due to 0, and the potential of the node N15 gradually drops to the fixed potential Vs.
【0059】電流変換回路22は、電源ライン41と接
地ライン42の間に直列接続されたPチャネルMOSト
ランジスタ23およびNチャネルMOSトランジスタ2
4,25と、電源ライン41と接地ライン42の間に直
列接続されたPチャネルMOSトランジスタ26および
NチャネルMOSトランジスタ27とを含む。Nチャネ
ルMOSトランジスタ25のゲートはノードN15に接
続される。PチャネルMOSトランジスタ23,26の
ゲートは、ともにPチャネルMOSトランジスタ23の
ドレイン(出力ノードN23)に接続される。Nチャネ
ルMOSトランジスタ24,27のゲートは、ともにN
チャネルMOSトランジスタ27のドレイン(出力ノー
ドN27)に接続される。出力ノードN23,N27
は、上述のとおり、それぞれチャージポンプ10のMO
Sトランジスタ11,14のゲートに接続される。すな
わち、PチャネルMOSトランジスタ23と26,23
と11は、それぞれカレントミラー回路を構成する。ま
た、NチャネルMOSトランジスタ27と14はカレン
トミラー回路を構成する。したがって、MOSトランジ
スタ23〜27,11,14には同じ値の電流が流れ
る。ただし、MOSトランジスタ23〜27,11,1
4のトランジスタサイズは同じものとする。Current conversion circuit 22 includes P-channel MOS transistor 23 and N-channel MOS transistor 2 connected in series between power supply line 41 and ground line 42.
4, 25, and P-channel MOS transistor 26 and N-channel MOS transistor 27 connected in series between power supply line 41 and ground line 42. The gate of N-channel MOS transistor 25 is connected to node N15. The gates of P channel MOS transistors 23 and 26 are both connected to the drain of P channel MOS transistor 23 (output node N23). The gates of N channel MOS transistors 24 and 27 are both N
It is connected to the drain (output node N27) of channel MOS transistor 27. Output nodes N23 and N27
Is the MO of the charge pump 10 as described above.
It is connected to the gates of the S transistors 11 and 14. That is, the P-channel MOS transistors 23, 26 and 23
And 11 respectively constitute a current mirror circuit. Further, N channel MOS transistors 27 and 14 form a current mirror circuit. Therefore, currents of the same value flow through the MOS transistors 23 to 27, 11 and 14. However, the MOS transistors 23 to 27, 11, 1
The transistor size of 4 is the same.
【0060】ロック前においてノードN15の電位が高
いときは、MOSトランジスタ23〜27,11,14
に大きな値の電流が流れ、チャージポンプ10の出力電
流が大きくなる。逆に、ロック後においてノードN15
の電位が低いときは、MOSトランジスタ23〜27,
11,14に小さな値の電流が流れ、チャージポンプ1
0の出力電流が小さくなる。Before the lock, when the potential of the node N15 is high, the MOS transistors 23 to 27, 11, 14 are connected.
A large value of current flows through the charge pump 10 and the output current of the charge pump 10 increases. Conversely, after locking, the node N15
Is low, the MOS transistors 23 to 27,
A small current flows through 11, 14 and charge pump 1
The output current of 0 becomes small.
【0061】ループフィルタ57および電圧制御型発振
器61の構成および動作は図13で示したものと同じで
あるので説明は省略される。Since the configurations and operations of the loop filter 57 and the voltage controlled oscillator 61 are the same as those shown in FIG. 13, description thereof will be omitted.
【0062】図6はロック動作の開始直後、つまり外部
クロック信号REFと内部クロック信号OSCの位相差
が大きいときのPLL回路300の動作を示すタイムチ
ャートである。2つの信号REFとOSCの位相差が大
きいと、信号UPとDOWNの「H」レベルの期間が長
くなり、PチャネルMOSトランジスタ18,19の導
通期間が長くなるので、ノードN15の電位が徐々に上
昇する。これにより、NチャネルMOSトランジスタ2
5の抵抗値が小さくなりチャージポンプ10の出力電流
が大きくなって、ロックイン時間の短縮化が図られる。FIG. 6 is a time chart showing the operation of the PLL circuit 300 immediately after the start of the lock operation, that is, when the phase difference between the external clock signal REF and the internal clock signal OSC is large. If the phase difference between the two signals REF and OSC is large, the “H” level period of the signals UP and DOWN becomes long, and the conduction period of the P-channel MOS transistors 18 and 19 becomes long, so that the potential of the node N15 gradually increases. To rise. As a result, the N-channel MOS transistor 2
The resistance value of No. 5 becomes small, the output current of the charge pump 10 becomes large, and the lock-in time can be shortened.
【0063】図9はロック後におけるPLL回路300
の動作を示すタイムチャートである。ロック後は信号U
PとDOWNの「H」レベルの期間が短くなり、Pチャ
ネルMOSトランジスタ18,19の導通期間が短くな
るのでノードN15の出力は固定電位Vsとなってい
る。固定電位Vsは、このときのチャージポンプ10の
出力電流が十分に小さな値になるように設定されてい
る。したがって、ロック状態からのずれが小さくなり、
ジッタが小さくなる。FIG. 9 shows the PLL circuit 300 after being locked.
3 is a time chart showing the operation of FIG. Signal U after locking
The "H" level period of P and DOWN is shortened, and the conduction period of the P channel MOS transistors 18 and 19 is shortened, so that the output of the node N15 is at the fixed potential Vs. The fixed potential Vs is set so that the output current of the charge pump 10 at this time has a sufficiently small value. Therefore, the deviation from the locked state becomes small,
Jitter is reduced.
【0064】この実施例においても、実施例1と同様の
効果が得られる。 [実施例4]図8は、この発明の実施例4によるPLL
回路300′の構成を示す回路ブロック図である。この
PLL回路300′は、図5で示したPLL回路300
と基本的には同じである。NチャネルMOSトランジス
タ21のソースと接地ライン42の間にダイオード接続
されたNチャネルMOSトランジスタ28が接続され、
ノードN15の電位がNチャネルMOSトランジスタ2
8のしきい値電位以下になることが防止される。これに
より、電流変換回路22のMOSトランジスタ23〜2
7に電流が流れなくなることが防止され、チャージポン
プ10の安定な制御が可能となる。Also in this embodiment, the same effect as that of the first embodiment can be obtained. [Fourth Embodiment] FIG. 8 shows a PLL according to a fourth embodiment of the present invention.
It is a circuit block diagram showing a configuration of a circuit 300 '. This PLL circuit 300 'is the PLL circuit 300 shown in FIG.
Is basically the same as. A diode-connected N-channel MOS transistor 28 is connected between the source of the N-channel MOS transistor 21 and the ground line 42,
The potential of the node N15 is the N-channel MOS transistor 2
It is prevented that the threshold potential becomes 8 or less. As a result, the MOS transistors 23 to 2 of the current conversion circuit 22 are
It is possible to prevent the current from flowing to 7 and to stably control the charge pump 10.
【0065】すなわち、ノードN15の電位が低下し過
ぎると電流変換回路22のNチャネルMOSトランジス
タ25の抵抗値が上昇し過ぎ、また、ノードN15の電
位がNチャネルMOSトランジスタ25のしきい値電位
よりも低下するとNチャネルMOSトランジスタ25が
完全にオフするため、電流変換回路22に電流が流れな
くなりチャージポンプ10が動作しなくなる。しかし、
NチャネルMOSトランジスタ20のソースと接地ライ
ン42の間にNチャネルMOSトランジスタ28を接続
したことによりノードN15の電位はNチャネルMOS
トランジスタ28のしきい値電位以上に保持されるの
で、ノードN15の電位がゲートに印加されるNチャネ
ルMOSトランジスタ25が完全にオフすることはな
く、チャージポンプ10が安定に動作する。That is, if the potential of the node N15 drops too much, the resistance value of the N channel MOS transistor 25 of the current conversion circuit 22 rises too much, and the potential of the node N15 becomes higher than the threshold potential of the N channel MOS transistor 25. If it also drops, the N-channel MOS transistor 25 is completely turned off, so that no current flows in the current conversion circuit 22 and the charge pump 10 does not operate. But,
By connecting the N-channel MOS transistor 28 between the source of the N-channel MOS transistor 20 and the ground line 42, the potential of the node N15 is N-channel MOS.
Since the potential of node N15 is maintained at the threshold potential or more, the potential of node N15 is not completely turned off on N-channel MOS transistor 25 applied to the gate, and charge pump 10 operates stably.
【0066】この実施例においても、実施例1と同様の
効果が得られる。 [実施例5]この実施例では、電流変換回路22のMO
Sトランジスタ23〜27に電流が流れなくなることを
防止しチャージポンプ10を安定に動作させる他の回路
構成が示される。Also in this embodiment, the same effect as that of the first embodiment can be obtained. [Embodiment 5] In this embodiment, the MO of the current conversion circuit 22 is
Another circuit configuration for preventing the current from flowing through the S transistors 23 to 27 and stably operating the charge pump 10 is shown.
【0067】図9は、この発明の実施例5によるPLL
回路400の構成を示す回路ブロック図である。図9を
参照して、このPLL回路400が図5で示したPLL
回路300と異なる点は、NチャネルMOSトランジス
タ20のソースが接地ライン42に接続され、そのゲー
トに固定電位Vgsが与えられている点と、スタートア
ップ回路30が新たに設けられている点である。固定電
位Vgsの値は、NチャネルMOSトランジスタ20が
ノードN15から接地ライン42に微小電流I L を流す
ように設定される。スタートアップ回路30は、電源ラ
イン41とノードN27の間に接続されたPチャネルM
OSトランジスタ31と、電源ライン41と接地ライン
42の間に直列接続されたPチャネルMOSトランジス
タ32およびNチャネルMOSトランジスタ33とを含
む。PチャネルMOSトランジスタ31のゲートは、P
チャネルMOSトランジスタ32とNチャネルMOSト
ランジスタ33の接続ノードN32に接続される。Pチ
ャネルMOSトランジスタ32のゲートは、ノードN2
3に接続される。NチャネルMOSトランジスタ33の
ゲートには固定電位Vgsが与えられる。固定電位Vg
sの値は、NチャネルMOSトランジスタ33がノード
N32から接地ライン42に微小電流IL を流すように
設定される。FIG. 9 shows a PLL according to the fifth embodiment of the present invention.
6 is a circuit block diagram showing a configuration of a circuit 400. FIG. Figure 9
With reference to this PLL circuit 400, the PLL circuit shown in FIG.
The difference from the circuit 300 is that it is an N-channel MOS transistor.
The source of the switch 20 is connected to the ground line 42,
The fixed potential Vgs is applied to the
This is the point that the setup circuit 30 is newly provided. Fixed line
The value of the order Vgs depends on the N-channel MOS transistor 20.
Minute current I from node N15 to ground line 42 LShed
Is set as follows. The startup circuit 30 is a power supply
P channel M connected between IN 41 and node N27
OS transistor 31, power supply line 41 and ground line
P-channel MOS transistor connected in series between 42
And a N-channel MOS transistor 33.
Mu. The gate of the P-channel MOS transistor 31 is P
Channel MOS transistor 32 and N channel MOS transistor
It is connected to the connection node N32 of the transistor 33. P Chi
The gate of the channel MOS transistor 32 has a node N2.
3 is connected. Of the N-channel MOS transistor 33
A fixed potential Vgs is applied to the gate. Fixed potential Vg
As for the value of s, the N-channel MOS transistor 33 is a node
Minute current I from N32 to ground line 42LTo shed
Is set.
【0068】次に、スタートアップ回路30の動作につ
いて説明する。電流変換回路22のMOSトランジスタ
23〜27の電流が小さくなると、ノードN23の電位
が電源電位Vcc寄りに片寄るのでPチャネルMOSト
ランジスタ32が高抵抗となりノードN32が「L」レ
ベルとなる。応じて、PチャネルMOSトランジスタ3
1が導通しNチャネルMOSトランジスタ27に電流が
流れ、電流変換回路22のMOSトランジスタ23〜2
7に電流が流れる。この電流が最小の電流値となる。し
たがって、電流変換回路22のMOSトランジスタ23
〜27に電流が流れなくなることが防止され、チャージ
ポンプ10が安定に動作する。Next, the operation of the startup circuit 30 will be described. When the currents of MOS transistors 23 to 27 of current conversion circuit 22 decrease, the potential of node N23 deviates toward the power supply potential Vcc, so that P channel MOS transistor 32 has a high resistance and node N32 attains the "L" level. Accordingly, the P-channel MOS transistor 3
1 is turned on, a current flows through the N-channel MOS transistor 27, and the MOS transistors 23 to 2 of the current conversion circuit 22.
Current flows to 7. This current becomes the minimum current value. Therefore, the MOS transistor 23 of the current conversion circuit 22
The current is prevented from flowing to 27, and the charge pump 10 operates stably.
【0069】この実施例においても、実施例1と同様の
効果が得られる。 [実施例6]この実施例は、上述の実施例1〜5のよう
に位相差の絶対値に応じてチャージポンプ10の出力電
流を変化させるものではなく、電圧制御型発振器61の
ソース抵抗を変化させることでその発振周波数を変化さ
せようとするものである。このソース抵抗が大きいほど
電圧制御型発振器61の振幅が小さくなり、電圧制御型
発振器61は高速で発振する。したがって、本実施例の
場合、チャージポンプ10の出力電流の値は、最初から
ロック後のジッタを考慮し微小値に設定しておけばよ
い。Also in this embodiment, the same effect as that of the first embodiment can be obtained. [Embodiment 6] This embodiment does not change the output current of the charge pump 10 according to the absolute value of the phase difference as in the above-described Embodiments 1 to 5, but the source resistance of the voltage controlled oscillator 61 is changed. By changing it, the oscillation frequency is changed. The larger the source resistance, the smaller the amplitude of the voltage controlled oscillator 61, and the voltage controlled oscillator 61 oscillates at high speed. Therefore, in the case of the present embodiment, the value of the output current of the charge pump 10 may be set to a very small value from the beginning in consideration of the jitter after locking.
【0070】以下、図に基づいて説明する。図10は、
この発明の実施例6によるPLL回路500の構成を示
す回路ブロック図である。図10を参照して、このPL
L回路500では、チャージポンプ10の出力電流を一
定の微小値に設定するための定電流発生回路35が設け
られる。定電流発生回路35は、図5の電流変換回路2
2のNチャネルMOSトランジスタ25を抵抗36で置
換したものである。抵抗36の抵抗値に応じた値の電流
がMOSトランジスタ23,24,26,27に流れ、
その電流に等しい値の電流がチャージポンプ10から出
力される。The following is a description with reference to the drawings. Figure 10
FIG. 9 is a circuit block diagram showing a configuration of a PLL circuit 500 according to Embodiment 6 of the present invention. Referring to FIG. 10, this PL
The L circuit 500 is provided with a constant current generation circuit 35 for setting the output current of the charge pump 10 to a constant minute value. The constant current generation circuit 35 is the current conversion circuit 2 of FIG.
The second N-channel MOS transistor 25 is replaced with a resistor 36. A current having a value corresponding to the resistance value of the resistor 36 flows through the MOS transistors 23, 24, 26 and 27,
A current having a value equal to the current is output from the charge pump 10.
【0071】また、このPLL回路500では、電圧制
御型発振器61のNチャネルMOSトランジスタ64,
68.1〜68.Kのソースと接地ライン42の間に、
電圧制御型発振器61の振幅を変化させるためのPチャ
ネルMOSトランジスタ34が接続される。Pチャネル
MOSトランジスタ34のゲートはノードN15に接続
される。NチャネルMOSトランジスタ20のソースは
接地ライン42に接続され、そのゲートには固定電位V
gsが与えられる。外部クロック信号REFと内部クロ
ック信号OSCの位相差が大きいとノードN15の電位
すなわちPチャネルMOSトランジスタ34のゲート電
位が上昇し電圧制御型発振器61の振幅が小さくなる。In the PLL circuit 500, the N-channel MOS transistor 64 of the voltage controlled oscillator 61,
68.1 to 68. Between the source of K and the ground line 42,
A P-channel MOS transistor 34 for changing the amplitude of the voltage controlled oscillator 61 is connected. The gate of P-channel MOS transistor 34 is connected to node N15. The source of the N-channel MOS transistor 20 is connected to the ground line 42, and its gate has a fixed potential V
gs is given. When the phase difference between the external clock signal REF and the internal clock signal OSC is large, the potential of the node N15, that is, the gate potential of the P channel MOS transistor 34 rises and the amplitude of the voltage controlled oscillator 61 becomes small.
【0072】次に、このPLL回路500の動作につい
て説明する。動作開始初期は、ノードN15の電位は接
地電位GNDに固定されているので電圧制御型発振器6
1の振幅はVcc−Vtpとなる。ここでVtpはPチ
ャネルMOSトランジスタ34のしきい値電位である。
このとき、外部クロック信号REFと電圧制御型発振器
61の出力である内部クロック信号OSCの間の位相差
が大きいとループフィルタ57の出力電位Vcoが上昇
し電圧制御型発振器61に流れる電流が大きくなり電圧
制御型発振器61の発振周波数が上昇する。同時に、ノ
ードN51の電位が上昇し電圧制御型発振器61の振幅
がVcc−Va−Vtpと小さくなり、電圧制御型発振
器61の発振周波数が上昇する。ここでVaはノードN
15の電位である。ロック後は、ノードN51の電位が
接地電位GNDになるために電圧制御型発振器61の発
振周波数は本来のループフィルタ57の出力電位Vco
で決まり、このときのチャージポンプ10の電流値はジ
ッタが小さくなるように設定されている。Next, the operation of the PLL circuit 500 will be described. At the beginning of the operation, the potential of the node N15 is fixed to the ground potential GND, so the voltage controlled oscillator 6
The amplitude of 1 is Vcc-Vtp. Here, Vtp is the threshold potential of the P-channel MOS transistor 34.
At this time, if the phase difference between the external clock signal REF and the internal clock signal OSC which is the output of the voltage controlled oscillator 61 is large, the output potential Vco of the loop filter 57 rises and the current flowing through the voltage controlled oscillator 61 becomes large. The oscillation frequency of the voltage controlled oscillator 61 rises. At the same time, the potential of the node N51 rises, the amplitude of the voltage controlled oscillator 61 decreases to Vcc-Va-Vtp, and the oscillation frequency of the voltage controlled oscillator 61 rises. Where Va is the node N
15 potentials. After locking, the potential of the node N51 becomes the ground potential GND, so that the oscillation frequency of the voltage controlled oscillator 61 is the original output potential Vco of the loop filter 57.
And the current value of the charge pump 10 at this time is set so that the jitter becomes small.
【0073】この実施例においても、実施例1と同様の
効果が得られる。 [実施例7]この実施例は、上述の実施例1〜5のよう
に位相差の絶対値に応じてチャージポンプ10の出力電
流を変化させるものではなく、電圧制御型発振器61に
供給する電流の大きさを変化させることで電圧制御型発
振器61の発振周波数を変化させようとするものであ
る。電圧制御型発振器61への電流供給量が大きいほど
電圧制御型発振器61は高速で発振する。したがって、
本実施例の場合、チャージポンプ10の出力電流の値
は、最初からロック後のジッタを考慮し微小値に設定し
ておけばよい。Also in this embodiment, the same effect as that of the first embodiment can be obtained. [Embodiment 7] This embodiment does not change the output current of the charge pump 10 according to the absolute value of the phase difference as in the above-described Embodiments 1 to 5, but the current supplied to the voltage controlled oscillator 61. It is intended to change the oscillation frequency of the voltage controlled oscillator 61 by changing the magnitude of the. The larger the amount of current supplied to the voltage controlled oscillator 61, the faster the voltage controlled oscillator 61 oscillates. Therefore,
In the case of the present embodiment, the value of the output current of the charge pump 10 may be set to a very small value from the beginning in consideration of the jitter after locking.
【0074】以下、図に基づいて説明する。図11は、
この発明の実施例7によるPLL回路600の構成を示
す回路ブロック図である。図11を参照して、このPL
L回路600では、ノードN38と電圧制御型発振器6
1のPチャネルMOSトランジスタ63,66.1〜6
6.Kのソースの間に、電圧制御型発振器61への電流
供給量を変化させるためのNチャネルMOSトランジス
タ39が接続される。ノードN38は、オペアンプ37
およびPチャネルMOSトランジスタ38により基準電
位Vrefに保持される。NチャネルMOSトランジス
タ39のゲートはノードN15に接続される。Nチャネ
ルMOSトランジスタ20のソースには固定電位Vsが
与えられ、そのゲートには固定電位Vgが与えられる。
固定電位Vsの値は、NチャネルMOSトランジスタ3
9が電圧制御型発振器61に最小限必要な電流を供給す
るように設定される。The following is a description with reference to the drawings. FIG.
FIG. 13 is a circuit block diagram showing a configuration of a PLL circuit 600 according to Embodiment 7 of the present invention. Referring to FIG. 11, this PL
In the L circuit 600, the node N38 and the voltage controlled oscillator 6
1 P-channel MOS transistor 63, 66.1 to 6
6. An N-channel MOS transistor 39 for changing the amount of current supplied to the voltage controlled oscillator 61 is connected between the sources of K. The node N38 is an operational amplifier 37
The P-channel MOS transistor 38 holds the reference potential Vref. The gate of N-channel MOS transistor 39 is connected to node N15. The fixed potential Vs is applied to the source of the N-channel MOS transistor 20, and the fixed potential Vg is applied to its gate.
The value of the fixed potential Vs is the N-channel MOS transistor 3
9 is set to supply the minimum required current to the voltage controlled oscillator 61.
【0075】次に、このPLL回路600の動作につい
て説明する。外部クロック信号REFと電圧制御型発振
器61の出力である内部クロック信号OSCの間の位相
差が大きいとループフィルタ57の出力電位Vcoが上
昇し電圧制御型発振器61に流れる電流が大きくなり電
圧制御型発振器61の発振周波数が上昇する。同時に、
ノードN15の電位が上昇するので電圧制御型発振器6
1への電流供給量が大きくなり電圧制御型発振器61の
発振周波数が上昇する。ロック後は、電圧制御型発振器
61への電流供給量が小さい状態となるとともに電圧制
御型発振器61の発振周波数は本来のループフィルタ5
7の出力電位Vcoで決まり、このときのチャージポン
プ10の電流値はジッタが小さくなるように設定されて
いる。Next, the operation of this PLL circuit 600 will be described. If the phase difference between the external clock signal REF and the internal clock signal OSC that is the output of the voltage controlled oscillator 61 is large, the output potential Vco of the loop filter 57 rises and the current flowing through the voltage controlled oscillator 61 becomes large, so that the voltage controlled oscillator 61 is controlled. The oscillation frequency of the oscillator 61 increases. at the same time,
Since the potential of the node N15 rises, the voltage controlled oscillator 6
The amount of current supplied to 1 increases and the oscillation frequency of the voltage controlled oscillator 61 rises. After the lock, the amount of current supplied to the voltage controlled oscillator 61 becomes small and the oscillation frequency of the voltage controlled oscillator 61 is the original loop filter 5
It is determined by the output potential Vco of 7 and the current value of the charge pump 10 at this time is set so that the jitter becomes small.
【0076】この実施例においても、実施例1と同様の
効果が得られる。 [実施例8]この実施例は、電圧制御型発振器61に電
流を供給するための電源ノードN38の電位を変化させ
ることにより電圧制御型発振器61に供給する電流量を
変化させ、これにより電圧制御型発振器61の発振周波
数を変化させようとするものである。Also in this embodiment, the same effect as that of the first embodiment can be obtained. [Embodiment 8] In this embodiment, the amount of current supplied to the voltage-controlled oscillator 61 is changed by changing the potential of the power supply node N38 for supplying a current to the voltage-controlled oscillator 61. It is intended to change the oscillation frequency of the die oscillator 61.
【0077】図12は、この発明の実施例8によるPL
L回路700の構成を示す回路ブロック図である。図1
2を参照して、このPLL回路700では、電圧制御型
発振器61のPチャネルMOSトランジスタ63,6
6.1〜66.Kのソースすなわち電源ノードN38の
電位をノードN15の電位に保持するためのオペアンプ
37およびPチャネルMOSトランジスタ38からなる
電位保持回路が設けられる。PチャネルMOSトランジ
スタ38は電源ライン41と電源ノードN38の間に接
続され、そのゲートはオペアンプ37の出力を受ける。
オペアンプ37の非反転入力ノードは電源ノードN38
に接続され、その反転入力ノードは基準電位Vrefに
接続されるとともにノードN15に接続される。実施例
1〜7でノードN15に接続されていた放電用のNチャ
ネルMOSトランジスタ20は除去されている。これ
は、基準電位Vrefを供給する電源は非常に高い出力
インピーダンスを有するので、NチャネルMOSトラン
ジスタ20を電源とノードN15の間に接続したのと同
じ効果が得られるからである。FIG. 12 shows a PL according to the eighth embodiment of the present invention.
6 is a circuit block diagram showing a configuration of an L circuit 700. FIG. FIG.
2, in the PLL circuit 700, the P-channel MOS transistors 63, 6 of the voltage controlled oscillator 61 are
6.1-66. A potential holding circuit including an operational amplifier 37 and a P-channel MOS transistor 38 for holding the source of K, that is, the potential of power supply node N38 at the potential of node N15 is provided. P-channel MOS transistor 38 is connected between power supply line 41 and power supply node N38, and its gate receives the output of operational amplifier 37.
The non-inverting input node of the operational amplifier 37 is the power supply node N38.
, And its inverting input node is connected to the reference potential Vref and also to the node N15. The discharging N-channel MOS transistor 20 connected to the node N15 in the first to seventh embodiments is removed. This is because the power supply supplying the reference potential Vref has a very high output impedance, and therefore, the same effect as connecting the N-channel MOS transistor 20 between the power supply and the node N15 can be obtained.
【0078】次に、このPLL回路700の動作につい
て説明する。動作開始時は、ノードN15,N38の電
位が基準電位Vrefに固定されており、これで決まる
電流で電圧制御型発振器61が発振する。このとき、外
部クロック信号REFと電圧制御型発振器61の出力で
ある内部クロック信号OSCの間の位相差が大きいとル
ープフィルタ57の出力電位Vcoが上昇し電圧制御型
発振器61に流れる電流が大きくなり電圧制御型発振器
61の発振周波数が上昇する。同時に、ノードN15,
N38の電位が基準電位Vrefから電源電位Vccに
向かって上昇し、電圧制御型発振器61への電流供給量
が大きくなり電圧制御型発振器61の発振周波数が上昇
する。ロック後は、ノードN15,N38の電位は基準
電位Vrefに固定され、これで決まる電流で電圧制御
型発振器61が発振する。電圧制御型発振器61の発振
周波数は本来のループフィルタ57の出力電位Vcoで
決まり、このときのチャージポンプ10の電流値はジッ
タが小さくなるように設定されている。Next, the operation of the PLL circuit 700 will be described. At the start of operation, the potentials of the nodes N15 and N38 are fixed to the reference potential Vref, and the voltage-controlled oscillator 61 oscillates with a current determined by this. At this time, if the phase difference between the external clock signal REF and the internal clock signal OSC which is the output of the voltage controlled oscillator 61 is large, the output potential Vco of the loop filter 57 rises and the current flowing through the voltage controlled oscillator 61 becomes large. The oscillation frequency of the voltage controlled oscillator 61 rises. At the same time, the node N15,
The potential of N38 rises from the reference potential Vref toward the power supply potential Vcc, the amount of current supplied to the voltage controlled oscillator 61 increases, and the oscillation frequency of the voltage controlled oscillator 61 rises. After locking, the potentials of the nodes N15 and N38 are fixed to the reference potential Vref, and the voltage-controlled oscillator 61 oscillates with the current determined by this. The oscillation frequency of the voltage controlled oscillator 61 is determined by the original output potential Vco of the loop filter 57, and the current value of the charge pump 10 at this time is set so that the jitter becomes small.
【0079】この実施例においても、実施例1と同様の
効果が得られる。Also in this embodiment, the same effect as that of the first embodiment can be obtained.
【0080】[0080]
【発明の効果】以上のように、この発明の第1および第
2の同期クロック生成回路にあっては、内部クロック信
号と外部クロック信号の位相差の絶対値に応じた値の電
流でループフィルタのキャパシタの充放電が行なわれ
る。したがって、ロック前の位相差が大きいときは大き
な値の電流でループフィルタのキャパシタの充放電が行
なわれ、ロック後の位相差が小さいときは小さな値の電
流でループフィルタのキャパシタの充放電が行なわれ
る。よって、ロックイン時間の短縮化とロック後のジッ
タの縮小化が両立される。As described above, in the first and second synchronous clock generation circuits of the present invention, the loop filter is a current having a value corresponding to the absolute value of the phase difference between the internal clock signal and the external clock signal. The capacitor is charged and discharged. Therefore, when the phase difference before locking is large, the capacitor of the loop filter is charged and discharged with a large value of current, and when the phase difference after locking is small, the capacitor of the loop filter is charged and discharged with a small value of current. Be done. Therefore, both the lock-in time and the jitter after locking are reduced.
【0081】ループフィルタの出力電圧を受ける電圧制
御型発振器を備えればPLL回路が構成され、電圧制御
型遅延回路を備えればDLL回路が構成される。A PLL circuit is formed by including a voltage control type oscillator that receives the output voltage of the loop filter, and a DLL circuit is formed by including a voltage control type delay circuit.
【0082】また、位相差検出回路は、位相比較器から
出力される第1および第2の制御信号に基づいて位相差
の絶対値を検出することとすれば、回路構成の簡単化が
図られる。If the phase difference detection circuit detects the absolute value of the phase difference based on the first and second control signals output from the phase comparator, the circuit structure can be simplified. .
【0083】また、位相差検出回路は、キャパシタと、
第1または第2の制御信号に応答してキャパシタの充電
を行なう充電回路と、微小電流でキャパシタの放電を行
なう放電回路とを含むこととすれば、位相差検出回路を
容易に構成できる。The phase difference detection circuit includes a capacitor,
If the charging circuit that charges the capacitor in response to the first or second control signal and the discharging circuit that discharges the capacitor with a minute current are included, the phase difference detection circuit can be easily configured.
【0084】また、放電回路は、キャパシタの出力電圧
が所定値以下であることに応じてキャパシタの放電を停
止することとすれば、キャパシタの出力電圧が所定値以
下になって充放電回路の充放電動作が停止することを防
止できる。If the discharge circuit stops discharging the capacitor when the output voltage of the capacitor is below the predetermined value, the output voltage of the capacitor becomes below the predetermined value and the charging / discharging circuit is charged. It is possible to prevent the discharge operation from stopping.
【0085】また、放電回路は、キャパシタの出力電圧
がそのしきい値電圧よりも低下することを防止するため
のダイオードを含むこととすれば、放電回路を容易に構
成できる。If the discharge circuit includes a diode for preventing the output voltage of the capacitor from falling below the threshold voltage, the discharge circuit can be easily constructed.
【0086】また、充放電回路は、位相差検出回路のキ
ャパシタの出力電圧を受ける第1のトランジスタと、各
々が第1のトランジスタに流れる電流に応じた電流を出
力する第1および第2のカレントミラー回路と、それぞ
れ第1および第2のカレントミラー回路の出力電流でル
ープフィルタのキャパシタの充電および放電を行なう第
2および第3のトランジスタとを含むこととすれば、充
放電回路を容易に構成できる。Further, the charge / discharge circuit includes a first transistor that receives the output voltage of the capacitor of the phase difference detection circuit, and first and second currents that each output a current according to the current flowing through the first transistor. If the mirror circuit and the second and third transistors for charging and discharging the capacitors of the loop filter with the output currents of the first and second current mirror circuits, respectively, are included, the charge / discharge circuit can be easily configured. it can.
【0087】また、充放電回路は、さらに、第1および
第2のカレントミラー回路の出力電流が所定の値以下に
なることを防止する電流制御回路を含むこととすれば、
充放電回路の充放電動作が停止することを防止できる。If the charge / discharge circuit further includes a current control circuit for preventing the output currents of the first and second current mirror circuits from falling below a predetermined value,
It is possible to prevent the charging / discharging operation of the charging / discharging circuit from being stopped.
【0088】また、この発明の第3および第4の同期ク
ロック生成回路にあっては、内部クロック信号と外部ク
ロック信号の位相差の絶対値に応じて、複数の遅延時間
可変素子に与えられる電源電圧または電源電流が制御さ
れる。したがって、ロック前の位相差が大きいときは小
さな電源電圧または大きな電源電流が複数の遅延時間可
変素子に与えられ、遅延時間の短縮化が図られてロック
イン時間の短縮化が図られる。また、ループフィルタの
キャパシタの充放電電流を小さな値に設定しておけば、
ロック後のジッタが大きくなることがない。Further, in the third and fourth synchronous clock generation circuits of the present invention, the power supply applied to the plurality of delay time variable elements according to the absolute value of the phase difference between the internal clock signal and the external clock signal. The voltage or power supply current is controlled. Therefore, when the phase difference before locking is large, a small power supply voltage or a large power supply current is applied to the plurality of delay time variable elements, the delay time is shortened, and the lock-in time is shortened. Also, if the charge / discharge current of the loop filter capacitor is set to a small value,
The jitter after locking does not increase.
【0089】ループフィルタの出力電圧を受ける電圧制
御型発振器を備えればPLL回路が構成され、電圧制御
型遅延回路を備えればDLL回路が構成される。A PLL circuit is formed by including a voltage control type oscillator that receives the output voltage of the loop filter, and a DLL circuit is formed by including a voltage control type delay circuit.
【0090】また、位相差検出回路は、キャパシタと、
第1または第2の制御信号に応答してキャパシタの充電
を行なう充電回路と、微小電流でキャパシタの放電を行
なう放電回路とを含むこととすれば、位相差検出回路を
容易に構成できる。The phase difference detection circuit includes a capacitor,
If the charging circuit that charges the capacitor in response to the first or second control signal and the discharging circuit that discharges the capacitor with a minute current are included, the phase difference detection circuit can be easily configured.
【0091】また、制御回路は、電源電位のラインと複
数の遅延時間可変素子の電源ノードとの間、および接地
電位のラインと複数の遅延時間可変素子の接地ノードと
の間のうちの少なくとも一方に接続され、位相差検出回
路のキャパシタの出力電圧が入力される少なくとも1つ
のトランジスタを含むこととすれば、複数の遅延時間可
変素子の電源電圧または電源電流を容易に制御できる。Further, the control circuit includes at least one of a line of the power supply potential and a power supply node of the plurality of delay time variable elements, and a line of the ground potential and a ground node of the plurality of delay time variable elements. If at least one transistor to which the output voltage of the capacitor of the phase difference detection circuit is connected is included, it is possible to easily control the power supply voltage or power supply current of the plurality of delay time variable elements.
【0092】また、制御回路は、複数の遅延時間可変素
子の電源ノードの電位を位相差検出回路のキャパシタの
出力電位に保持する電位保持回路を含むこととすれば、
制御回路を容易に構成できる。If the control circuit includes a potential holding circuit that holds the potential of the power supply node of the plurality of delay time variable elements at the output potential of the capacitor of the phase difference detection circuit,
The control circuit can be easily configured.
【図面の簡単な説明】[Brief description of drawings]
【図1】 この発明の実施例1によるPLL回路の構成
を示す回路ブロック図である。FIG. 1 is a circuit block diagram showing a configuration of a PLL circuit according to a first embodiment of the present invention.
【図2】 図1に示したPLL回路における位相差とチ
ャージポンプの出力電流値の関係を示す図である。FIG. 2 is a diagram showing a relationship between a phase difference and an output current value of a charge pump in the PLL circuit shown in FIG.
【図3】 図1に示したPLL回路のループフィルタの
出力電位Vcoの変化を示すタイムチャートである。3 is a time chart showing changes in the output potential Vco of the loop filter of the PLL circuit shown in FIG.
【図4】 この発明の実施例2によるPLL回路の構成
を示す回路ブロック図である。FIG. 4 is a circuit block diagram showing a configuration of a PLL circuit according to a second embodiment of the present invention.
【図5】 この発明の実施例3によるPLL回路の構成
を示す回路ブロック図である。FIG. 5 is a circuit block diagram showing a configuration of a PLL circuit according to a third embodiment of the present invention.
【図6】 図5に示したPLL回路のロック前の動作を
示すタイムチャートである。FIG. 6 is a time chart showing the operation of the PLL circuit shown in FIG. 5 before locking.
【図7】 図5に示したPLL回路のロック後の動作を
示すタイムチャートである。FIG. 7 is a time chart showing an operation after locking of the PLL circuit shown in FIG.
【図8】 この発明の実施例4によるPLL回路の構成
を示す回路ブロック図である。FIG. 8 is a circuit block diagram showing a configuration of a PLL circuit according to a fourth embodiment of the present invention.
【図9】 この発明の実施例5によるPLL回路の構成
を示す回路ブロック図である。FIG. 9 is a circuit block diagram showing a configuration of a PLL circuit according to a fifth embodiment of the present invention.
【図10】 この発明の実施例6によるPLL回路の構
成を示す回路ブロック図である。FIG. 10 is a circuit block diagram showing a configuration of a PLL circuit according to a sixth embodiment of the present invention.
【図11】 この発明の実施例7によるPLL回路の構
成を示す回路ブロック図である。FIG. 11 is a circuit block diagram showing a configuration of a PLL circuit according to a seventh embodiment of the present invention.
【図12】 この発明の実施例8によるPLL回路の構
成を示す回路ブロック図である。FIG. 12 is a circuit block diagram showing a configuration of a PLL circuit according to an eighth embodiment of the present invention.
【図13】 従来のPLL回路の構成を示す回路ブロッ
ク図である。FIG. 13 is a circuit block diagram showing a configuration of a conventional PLL circuit.
【図14】 図13に示したPLL回路のインバータの
構成を示す回路ブロック図である。14 is a circuit block diagram showing a configuration of an inverter of the PLL circuit shown in FIG.
【図15】 従来のDLL回路の構成を示す回路ブロッ
ク図である。FIG. 15 is a circuit block diagram showing a configuration of a conventional DLL circuit.
【図16】 従来のPLL回路およびDLL回路の問題
点を説明するためのタイムチャートである。FIG. 16 is a time chart for explaining problems of the conventional PLL circuit and DLL circuit.
1,10,52 チャージポンプ、2,5 電流可変型
電流源、3,18,19,23,26,31,32,3
4,38,54,63,66.1〜66.K,69 P
チャネルMOSトランジスタ、4,20,24,25,
27,28,38,39,55,64,68.1〜6
8.K,70 NチャネルMOSトランジスタ、6 ロ
ック検出回路、7,22 電流変換回路、8,51,5
1′ 位相比較器、9,16,17,67.1〜67.
K インバータ、15 充電回路、21,60 キャパ
シタ、30 スタートアップ回路、35 定電流発生回
路、36,57,58 抵抗、37 オペアンプ、41
電源ライン、42 接地ライン、53,56 定電流
源、57 ループフィルタ、61 電圧制御型発振器、
62 バイアス発生回路、65.1〜65.K 遅延時
間可変素子、71 電圧制御型遅延回路、100,20
0,300,400,500,600,700,800
PLL回路、900 DLL回路。1,10,52 Charge pump, 2,5 Current variable type current source, 3,18,19,23,26,31,32,3
4, 38, 54, 63, 66.1 to 66. K, 69 P
Channel MOS transistors, 4, 20, 24, 25,
27, 28, 38, 39, 55, 64, 68.1-6
8. K, 70 N-channel MOS transistor, 6 lock detection circuit, 7, 22 current conversion circuit, 8, 51, 5
1'phase comparator, 9, 16, 17, 67.1 to 67.
K inverter, 15 charging circuit, 21,60 capacitor, 30 startup circuit, 35 constant current generating circuit, 36, 57, 58 resistance, 37 operational amplifier, 41
Power supply line, 42 ground line, 53, 56 constant current source, 57 loop filter, 61 voltage controlled oscillator,
62 bias generation circuit, 65.1 to 65. K delay time variable element, 71 voltage control type delay circuit, 100, 20
0,300,400,500,600,700,800
PLL circuit, 900 DLL circuit.
Claims (13)
ク信号を生成する同期クロック生成回路であって、 前記内部クロック信号の位相が前記外部クロック信号よ
りも遅れているか進んでいるかに応じて第1または第2
の制御信号を出力する位相比較器、 前記内部クロック信号と前記外部クロック信号の位相差
の絶対値を検出するための位相差検出回路、 前記内部クロック信号と前記外部クロック信号の位相差
に応じた電圧を生成するためのキャパシタを含むループ
フィルタ、 前記位相比較器から前記第1または第2の制御信号が出
力されたことに応じて、前記位相差検出回路で検出され
た前記位相差の絶対値に応じた値の電流で、前記位相比
較器の出力信号をもって前記ループフィルタのキャパシ
タの充電または放電を行なう充放電回路、および前記ル
ープフィルタの出力電圧に応じた周波数で発振し、前記
内部クロック信号を出力する電圧制御型発振器を備え
る、同期クロック生成回路。1. A synchronous clock generation circuit for generating an internal clock signal in synchronization with an external clock signal, the first circuit depending on whether the phase of the internal clock signal is behind or ahead of the external clock signal. Or second
A phase comparator that outputs a control signal, a phase difference detection circuit for detecting an absolute value of a phase difference between the internal clock signal and the external clock signal, and a phase difference detection circuit according to the phase difference between the internal clock signal and the external clock signal. A loop filter including a capacitor for generating a voltage, an absolute value of the phase difference detected by the phase difference detection circuit in response to the output of the first or second control signal from the phase comparator. With a current having a value corresponding to the charge / discharge circuit that charges or discharges the capacitor of the loop filter with the output signal of the phase comparator, and oscillates at a frequency according to the output voltage of the loop filter, and the internal clock signal A synchronous clock generation circuit comprising a voltage-controlled oscillator for outputting.
ク信号を生成する同期クロック生成回路であって、 前記内部クロック信号の位相が前記外部クロック信号よ
りも遅れているか進んでいるかに応じて第1または第2
の制御信号を出力する位相比較器、 前記内部クロック信号と前記外部クロック信号の位相差
の絶対値を検出するための位相差検出回路、 前記内部クロック信号と前記外部クロック信号の位相差
に応じた電圧を生成するためのキャパシタを含むループ
フィルタ、 前記位相比較器から前記第1または第2の制御信号が出
力されたことに応じて、前記位相差検出回路で検出され
た前記位相差の絶対値に応じた値の電流で前記ループフ
ィルタのキャパシタの充電または放電を行なう充放電回
路、および前記ループフィルタの出力電圧に応じた時間
だけ前記外部クロック信号を遅延させ前記内部クロック
信号として出力する電圧制御型遅延回路を備える、同期
クロック生成回路。2. A synchronous clock generation circuit for generating an internal clock signal in synchronization with an external clock signal, the first circuit depending on whether the phase of the internal clock signal is behind or ahead of the external clock signal. Or second
A phase comparator that outputs a control signal, a phase difference detection circuit for detecting an absolute value of a phase difference between the internal clock signal and the external clock signal, and a phase difference detection circuit according to the phase difference between the internal clock signal and the external clock signal. A loop filter including a capacitor for generating a voltage, an absolute value of the phase difference detected by the phase difference detection circuit in response to the output of the first or second control signal from the phase comparator. A charging / discharging circuit that charges or discharges the capacitor of the loop filter with a current having a value according to, and voltage control that delays the external clock signal for a time corresponding to the output voltage of the loop filter and outputs the delayed internal clock signal as the internal clock signal. Synchronous clock generation circuit including a type delay circuit.
から出力される前記第1または第2の制御信号に基づい
て前記位相差の絶対値を検出する、請求項1または2に
記載の同期クロック生成回路。3. The phase difference detection circuit according to claim 1, wherein the phase difference detection circuit detects the absolute value of the phase difference based on the first or second control signal output from the phase comparator. Synchronous clock generation circuit.
の絶対値に応じた電圧を生成するためのキャパシタ、 前記位相比較器から前記第1または第2の制御信号が出
力されたことに応じて、所定の値の電流で前記キャパシ
タの充電を行なう充電回路、および前記充電回路から前
記キャパシタに与えられる電流よりも小さな値の電流で
前記キャパシタの放電を行なう放電回路を含む、請求項
3に記載の同期クロック生成回路。4. The phase difference detection circuit, a capacitor for generating a voltage according to an absolute value of a phase difference between the internal clock signal and the external clock signal, the phase comparator from the first or second A charging circuit that charges the capacitor with a current having a predetermined value in response to the output of the control signal, and discharges the capacitor with a current value that is smaller than the current given to the capacitor from the charging circuit. The synchronous clock generation circuit according to claim 3, further comprising a discharge circuit.
電圧が所定の値以下であることに応じて前記キャパシタ
の放電を停止する、請求項4に記載の同期クロック生成
回路。5. The synchronous clock generating circuit according to claim 4, wherein the discharging circuit stops discharging the capacitor when the output voltage of the capacitor is equal to or lower than a predetermined value.
電圧が、そのしきい値電圧よりも低下することを防止す
るためのダイオードを含む、請求項5に記載の同期クロ
ック生成回路。6. The synchronous clock generation circuit according to claim 5, wherein the discharge circuit includes a diode for preventing the output voltage of the capacitor from falling below its threshold voltage.
れ、該入力電圧に応じた値の電流を流す第1のトランジ
スタ、 各々が前記第1のトランジスタに流れる電流に応じた値
の電流を出力する第1および第2のカレントミラー回
路、 その第1の電極が前記第1のカレントミラー回路の出力
電流を受け、その第2の電極が前記ループフィルタの入
力ノードに接続され、前記位相比較器から前記第1の制
御信号が出力されたことに応じて導通し前記ループフィ
ルタのキャパシタの充電を行なう第2のトランジスタ、
およびその第1の電極が前記第2のカレントミラー回路
の出力電流を受け、その第2の電極が前記ループフィル
タの入力ノードに接続され、前記位相比較器から前記第
2の制御信号が出力されたことに応じて導通し前記ルー
プフィルタのキャパシタの放電を行なう第3のトランジ
スタを含む、請求項4ないし6のいずれかに記載の同期
クロック生成回路。7. The charging / discharging circuit receives a voltage output from a capacitor of the phase difference detection circuit and supplies a current having a value corresponding to the input voltage to a first transistor, each of which flows to the first transistor. First and second current mirror circuits that output a current having a value according to the current, the first electrode of which receives the output current of the first current mirror circuit and the second electrode of which is the input of the loop filter A second transistor connected to the node, which is turned on in response to the output of the first control signal from the phase comparator to charge the capacitor of the loop filter;
And its first electrode receives the output current of the second current mirror circuit, its second electrode is connected to the input node of the loop filter, and the phase comparator outputs the second control signal. 7. The synchronous clock generation circuit according to claim 4, further comprising a third transistor which is turned on in response to discharging the capacitor of the loop filter.
よび第2のカレントミラー回路の出力電流が所定の値以
下になることを防止する電流制御回路を含む、請求項7
に記載の同期クロック生成回路。8. The charge / discharge circuit further includes a current control circuit for preventing the output currents of the first and second current mirror circuits from falling below a predetermined value.
The synchronous clock generation circuit described in 1.
ク信号を生成する同期クロック生成回路であって、 前記内部クロック信号の位相が前記外部クロック信号よ
りも遅れているか進んでいるかに応じて第1または第2
の制御信号を出力する位相比較器、 前記内部クロック信号と前記外部クロック信号の位相差
の絶対値を検出するための位相差検出回路、 前記内部クロック信号と前記外部クロック信号の位相差
に応じた電圧を生成するためのキャパシタを含むループ
フィルタ、 前記位相比較器から前記第1または第2の制御信号が出
力されたことに応じて、所定の値の電流で前記ループフ
ィルタのキャパシタの充電または放電を行なう充放電回
路、 リング状に接続され、かつそれぞれが電源電圧と前記ル
ープフィルタの出力電圧とを受ける複数の遅延時間可変
素子を含み、前記内部クロック信号を出力する電圧制御
型発振器、および前記位相差検出回路で検出された前記
位相差の絶対値に応じて前記電圧制御型発振器の複数の
遅延時間可変素子に与えられる電源電圧または電源電流
を制御し、前記電圧制御型発振器の発振周波数を制御す
る制御回路を備える、同期クロック生成回路。9. A synchronous clock generation circuit for generating an internal clock signal in synchronization with an external clock signal, the first circuit depending on whether the phase of the internal clock signal is behind or ahead of the external clock signal. Or second
A phase comparator that outputs a control signal, a phase difference detection circuit for detecting an absolute value of a phase difference between the internal clock signal and the external clock signal, and a phase difference detection circuit according to the phase difference between the internal clock signal and the external clock signal. A loop filter including a capacitor for generating a voltage, charging or discharging the capacitor of the loop filter with a current having a predetermined value in response to the output of the first or second control signal from the phase comparator. And a voltage control type oscillator that outputs a plurality of delay time variable elements that are connected in a ring shape and that receive a power supply voltage and an output voltage of the loop filter, and that outputs the internal clock signal, and It is given to a plurality of delay time variable elements of the voltage controlled oscillator according to the absolute value of the phase difference detected by the phase difference detection circuit. A synchronous clock generation circuit comprising a control circuit for controlling a power supply voltage or a power supply current and controlling an oscillation frequency of the voltage controlled oscillator.
ック信号を生成する同期クロック生成回路であって、 前記内部クロック信号の位相が前記外部クロック信号よ
りも遅れているか進んでいるかに応じて第1または第2
の制御信号を出力する位相比較器、 前記内部クロック信号と前記外部クロック信号の位相差
の絶対値を検出するための位相差検出回路、 前記内部クロック信号と前記外部クロック信号の位相差
に応じた電圧を生成するためのキャパシタを含むループ
フィルタ、 前記位相比較器から前記第1または第2の制御信号が出
力されたことに応じて、所定の値の電流で前記ループフ
ィルタのキャパシタの充電または放電を行なう充放電回
路、 直列接続され、かつそれぞれが電源電圧と前記ループフ
ィルタの出力電圧とを受ける複数の遅延時間可変素子を
含み、前記外部クロック信号を遅延させ前記内部クロッ
ク信号として出力する電圧制御型遅延回路、および前記
位相差検出回路で検出された前記位相差の絶対値に応じ
て、前記電圧制御型遅延回路の複数の遅延時間可変素子
に与えられる電源電圧または電源電流を制御し、前記電
圧制御型遅延回路の遅延時間を制御する制御回路を備え
る、同期クロック生成回路。10. A synchronous clock generation circuit for generating an internal clock signal in synchronization with an external clock signal, the first circuit depending on whether the phase of the internal clock signal is behind or ahead of the external clock signal. Or second
A phase comparator that outputs a control signal, a phase difference detection circuit for detecting an absolute value of a phase difference between the internal clock signal and the external clock signal, and a phase difference detection circuit according to the phase difference between the internal clock signal and the external clock signal. A loop filter including a capacitor for generating a voltage, charging or discharging the capacitor of the loop filter with a current having a predetermined value in response to the output of the first or second control signal from the phase comparator. A voltage control circuit for delaying the external clock signal and outputting it as the internal clock signal, including a plurality of delay time variable elements that are connected in series and each receive a power supply voltage and an output voltage of the loop filter. Type delay circuit, and the voltage-controlled delay circuit according to the absolute value of the phase difference detected by the phase difference detection circuit. A synchronous clock generation circuit comprising a control circuit that controls a power supply voltage or a power supply current applied to a plurality of delay time variable elements and controls a delay time of the voltage control type delay circuit.
の絶対値に応じた電圧を生成するためのキャパシタ、 前記位相比較器から前記第1または第2の制御信号が出
力されたことに応じて、所定の値の電流で前記キャパシ
タの充電を行なう充電回路、および前記充電回路から前
記キャパシタに与えられる電流よりも小さな値の電流で
前記キャパシタの放電を行なう放電回路を含む、請求項
9または10に記載の同期クロック生成回路。11. The phase difference detection circuit, a capacitor for generating a voltage according to an absolute value of a phase difference between the internal clock signal and the external clock signal, the phase comparator from the first or second A charging circuit that charges the capacitor with a current having a predetermined value in response to the output of the control signal, and discharges the capacitor with a current value that is smaller than the current given to the capacitor from the charging circuit. The synchronous clock generation circuit according to claim 9, further comprising a discharging circuit.
前記複数の遅延時間可変素子の電源ノードとの間、およ
び接地電位のラインと前記複数の遅延時間可変素子の接
地ノードとの間のうちの少なくとも一方に接続され、前
記位相差検出回路のキャパシタの出力電圧が入力され、
該入力電圧に応じてその抵抗値が変化する少なくとも1
つのトランジスタを含む、請求項11に記載の同期クロ
ック生成回路。12. The control circuit includes a line between a power supply potential and a power supply node of the plurality of delay time variable elements, and a line between a ground potential line and a ground node of the plurality of delay time variable elements. Connected to at least one of, the output voltage of the capacitor of the phase difference detection circuit is input,
At least 1 whose resistance value changes according to the input voltage
The synchronous clock generation circuit according to claim 11, comprising two transistors.
可変素子の電源ノードの電位を前記位相差検出回路のキ
ャパシタの出力電位に保持する電位保持回路を含む、請
求項11に記載の同期クロック生成回路。13. The synchronous clock according to claim 11, wherein the control circuit includes a potential holding circuit that holds a potential of a power supply node of the plurality of delay time variable elements at an output potential of a capacitor of the phase difference detection circuit. Generation circuit.
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JP3561035B2 JP3561035B2 (en) | 2004-09-02 |
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ID=14572111
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---|---|
JP3561035B2 (en) | 2004-09-02 |
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