KR20120012386A - Lock detection circuit and phase-locked loop circuit including the same - Google Patents

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KR20120012386A KR1020110066445A KR20110066445A KR20120012386A KR 20120012386 A KR20120012386 A KR 20120012386A KR 1020110066445 A KR1020110066445 A KR 1020110066445A KR 20110066445 A KR20110066445 A KR 20110066445A KR 20120012386 A KR20120012386 A KR 20120012386A
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Abstract

PURPOSE: A lock detection circuit and a phase locked loop including the same are provided to improve the accuracy of delay time of a delay circuit and thereby improve the detection accuracy of a lock detection circuit. CONSTITUTION: A bias circuit(10) comprises a reference current source(11) which provides first current through a first current path between a power source(VADD) and the ground and a cascade current source(12) which provides second current through a second current path between the power source and the ground. A delay unit(21) comprises an inversion part(22) which inverts input data and outputs the inverted data, a cascade current supply part(23) which provides driving voltage to the inversion part, and a cascade current sink part(24) which provides ground voltage to the inversion part.

Description

락 검출 회로 및 이를 포함하는 위상 동기 루프{Lock detection circuit and phase-locked loop circuit including the same} Lock detection circuit and phase-locked loop circuit including the same

본 발명은 위상 동기 루프(PLL) 회로의 락 상태를 검출하는 것에 관한 것이며, 더욱 구체적으로는 위상 동기 루프 회로의 락 검출 회로 및 이를 포함하는 위상 동기 루프 회로에 관한 것이다.The present invention relates to detecting a lock state of a phase locked loop (PLL) circuit, and more particularly, to a lock detecting circuit of a phase locked loop circuit and a phase locked loop circuit including the same.

위상 동기 루프 회로는 최신 전자 시스템의 기초 단위 블록들 중의 하나이다. 위상 동기 루프 회로는 통신, 멀티미디어 및 다른 응용 분야에서 널리 사용된다. 주파수 합성기, FM 복조기, 클럭 복원 회로, 모뎀, 및 톤 디코더는 위상 동기 루프 회로가 사용될 수 있는 일부 응용 제품들이다. Phase locked loop circuits are one of the basic unit blocks of modern electronic systems. Phase locked loop circuits are widely used in communications, multimedia and other applications. Frequency synthesizers, FM demodulators, clock recovery circuits, modems, and tone decoders are some applications in which phase locked loop circuits can be used.

PPL 회로는 락 상태를 검출할 수 있는 락 검출 회로를 포함한다. 그러나, 락 검출 회로에 사용되는 바이어스 전압이 PVT(공정, 전압, 온도) 파라미터들 및 큰 변동성을 갖는 다른 파라미터들의 변동에 따라 종속적으로 변하기 때문에, 일정하게 유지되어야 하는 지연 시간도 함께 변하게 된다. 그 결과, 위상 동기 루프 회로의 락 상태가 정확하게 검출될 수 없다는 문제가 있다. The PPL circuit includes a lock detection circuit capable of detecting a lock state. However, since the bias voltage used in the lock detection circuit varies depending on the variation of the PVT (process, voltage, temperature) parameters and other parameters with large variability, the delay time that must be kept constant also changes. As a result, there is a problem that the locked state of the phase locked loop circuit cannot be detected accurately.

본 발명이 이루고자 하는 일 기술적 과제는 락 상태를 정확하게 검출할 수 있는 위상 동기 루프 회로를 제공하는 것이다.One object of the present invention is to provide a phase locked loop circuit capable of accurately detecting a locked state.

본 발명이 이루고자 하는 다른 기술적 과제는 위상 동기 루프 회로의 락 상태를 정확하게 검출할 수 있는 락 검출 회로를 제공하는 것이다.Another object of the present invention is to provide a lock detection circuit capable of accurately detecting a locked state of a phase locked loop circuit.

상기 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 위상 동기 루프 회로는 입력 클럭 신호(SIN)와 출력 클럭 신호(SO)의 위상들을 비교하여 위상 비교 신호(SUP, SDN)를 발생하고, 상기 위상 비교 신호(SUP, SDN)로부터 제1 펄스 신호 및 제2 펄스 신호를 발생하고, 상기 제2 펄스 신호에 응답하여 상기 제1 펄스 신호의 상태를 검출한다. 상기 위상 동기 루프 회로는 전원과 접지 사이에 흐르는, 제1 전류(I1) 및 상기 제1 전류(I1)에 비례하는 제2 전류(I2)를 발생하는 바이어스 회로, 및 상기 제1 전류(I1)에 비례하는 제3 전류(I3) 및 상기 제2 전류(I2)에 비례하는 제4 전류(I4)를 발생하고, 상기 제1 펄스 신호를 입력 받고, 상기 제3 전류(I3) 및 상기 제4 전류(I4)에 따라 상기 제1 펄스 신호를 지연 시간(TD)만큼 지연시킨 상기 제2 펄스 신호를 발생하는 지연 회로를 포함한다. 상기 전원의 전원 전압의 변동(fluctuation)이 생기더라도, 상기 제1 전류(I1)는 미리 결정된 기준 전류 레벨로 안정화된다.According to an aspect of the present invention, a phase locked loop circuit generates phase comparison signals SUP and SDN by comparing phases of an input clock signal SIN and an output clock signal SO. A first pulse signal and a second pulse signal are generated from the phase comparison signals SUP and SDN, and the state of the first pulse signal is detected in response to the second pulse signal. The phase locked loop circuit is a bias circuit for generating a first current (I 1 ) and a second current (I 2 ) proportional to the first current (I 1 ) flowing between a power supply and ground, and the first current Generates a third current I 3 proportional to (I 1 ) and a fourth current I 4 proportional to the second current I 2, receives the first pulse signal, and receives the third current And a delay circuit for generating the second pulse signal by delaying the first pulse signal by a delay time TD according to (I 3 ) and the fourth current (I 4 ). Even when fluctuation of the power supply voltage of the power supply occurs, the first current I 1 is stabilized to a predetermined reference current level.

상기 위상 동기 루프 회로의 일 예에 따르면, 상기 바이어스 회로는 상기 제1 전류가 흐르는 제1 NMOSFET(MN62) 및 바이어스 저항(RBIAS), 상기 제2 전류가 흐르는 제2 NMOSFET(MN61), 및 상기 제1 전류로부터 상기 제2 전류를 미러링하는 전류 미러부를 포함할 수 있다. 상기 제1 NMOSFET의 드레인은 상기 전류 미러부를 통해 상기 전원에 연결되고, 상기 제1 NMOSFET의 소스는 상기 바이어스 저항을 통해 상기 접지에 연결되고, 상기 제2 NMOSFET의 드레인은 상기 제1 NMOSFET의 게이트 및 상기 제2 NMOSFET의 게이트와 함께 상기 전류 미러부를 통해 상기 전원에 연결되고, 상기 제2 NMOSFET의 소스는 상기 접지에 연결될 수 있다.According to an example of the phase locked loop circuit, the bias circuit includes a first NMOSFET MN62 and a bias resistor R BIAS through which the first current flows, a second NMOSFET MN61 through which the second current flows, and the It may include a current mirror unit for mirroring the second current from the first current. A drain of the first NMOSFET is connected to the power supply through the current mirror, a source of the first NMOSFET is connected to the ground through the bias resistor, and a drain of the second NMOSFET is connected to a gate of the first NMOSFET and The gate of the second NMOSFET may be connected to the power supply through the current mirror, and the source of the second NMOSFET may be connected to the ground.

상기 위상 동기 루프 회로의 다른 예에 따르면, 상기 제1 전류(I1)의 상기 기준 전류 레벨은 상기 제1 NMOSFET의 크기, 상기 바이어스 저항의 값, 및 상기 제1 NMOSFET과 상기 제2 NMOSFET의 크기의 비에 의존하며, 상기 전원의 전원 전압에 독립적일 수 있다.According to another example of the phase locked loop circuit, the reference current level of the first current I 1 is the magnitude of the first NMOSFET, the value of the bias resistor, and the magnitude of the first NMOSFET and the second NMOSFET. Depending on the ratio of and may be independent of the power supply voltage of the power supply.

상기 위상 동기 루프 회로의 또 다른 예에 따르면, 상기 제1 전류의 전류 레벨과 상기 제2 전류의 전류 레벨의 비는 1:1일 수 있다.According to another example of the phase locked loop circuit, the ratio of the current level of the first current and the current level of the second current may be 1: 1.

상기 위상 동기 루프 회로의 또 다른 예에 따르면, 상기 지연 회로는 입력단 및 출력단을 가지는 반전부를 포함하는 적어도 하나의 지연 유닛을 포함할 수 있다. 상기 반전부는 상기 출력단과 상기 접지 사이에 등가적으로 존재하는 부하 커패시터를 포함할 수 있다. 상기 부하 캐패시터는 상기 제3 전류로 일정한 속도로 충전되고, 상기 제4 전류로 일정한 속도로 방전될 수 있다.According to another example of the phase locked loop circuit, the delay circuit may include at least one delay unit including an inverting unit having an input terminal and an output terminal. The inverting unit may include a load capacitor that is equivalently present between the output terminal and the ground. The load capacitor may be charged at a constant rate with the third current and discharged at a constant rate with the fourth current.

상기 위상 동기 루프 회로의 또 다른 예에 따르면, 상기 제3 전류는 상기 제1 전류에 미러링되고, 상기 제4 전류는 상기 제2 전류에 미러링될 수 있다.According to another example of the phase locked loop circuit, the third current may be mirrored to the first current, and the fourth current may be mirrored to the second current.

상기 위상 동기 루프 회로의 또 다른 예에 따르면, 상기 바이어스 회로는 상기 제1 전류 및 상기 제2 전류를 셀프 바이어싱하는 셀프 바이어스 회로부, 제1 신호에 따라 상기 셀프 바이어스 회로부를 활성화 또는 비활성화시키는 스위칭 회로부, 및 상기 셀프 바이어스 회로부의 제로 상태를 해제하기 위한 시작 회로부를 포함할 수 있다.According to another example of the phase-locked loop circuit, the bias circuit includes a self bias circuit portion for self biasing the first current and the second current, and a switching circuit portion for activating or deactivating the self bias circuit portion according to a first signal. And a start circuit portion for releasing the zero state of the self bias circuit portion.

상기 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 위상 동기 루프 회로의 락 검출 회로는 NOR 회로, 적어도 하나의 지연 유닛을 포함하는 지연 회로, 상기 적어도 하나의 지연 유닛에 바이어스 신호를 제공하기 위한 바이어스 회로, 및 상기 NOR 회로와 상기 지연 회로의 출력 신호를 기초로 상기 PLL 회로의 락 상태를 검출하는 트리거를 포함한다. 상기 바이어스 회로는 제1 PMOSFET(MP60), 제2 PMOSFET(MP61), 제1 NMOSFET(MN61), 제2 NMOSFET(MN62) 및 바이어스 저항(RBIAS)를 포함한다. 상기 제1 PMOSFET의 소스는 전원에 연결되고, 상기 제1 PMOSFET의 드레인은 상기 제1 NMOSFET의 드레인과 상기 제1 NMOSFET의 게이트에 연결되고, 상기 제1 NMOSFET의 소스는 접지에 연결된다. 상기 제2 PMOSFET의 소스는 상기 전원에 연결되고, 상기 제2 PMOSFET의 드레인은 상기 제2 PMOSFET의 게이트와 상기 제2 NMOSFET의 드레인에 연결되고, 상기 제2 NMOSFET의 소스는 상기 바이어스 저항을 통해 접지에 연결된다. 상기 제1 PMOSFET의 게이트는 상기 제2 PMOSFET의 상기 게이트에 연결되고, 상기 제1 NMOSFET의 상기 게이트는 상기 제2 NMOSFET의 게이트에 연결된다. 상기 제1 PMOSFET의 게이트에서의 전압 및 상기 제1 NMOSFET의 게이트에서의 전압 중 적어도 하나는 상기 바이어스 신호로 사용된다.According to an aspect of the present invention, a lock detection circuit of a phase locked loop circuit includes a NOR circuit, a delay circuit including at least one delay unit, and a bias signal for providing the at least one delay unit. A bias circuit, and a trigger for detecting a locked state of the PLL circuit based on output signals of the NOR circuit and the delay circuit. The bias circuit includes a first PMOSFET MP60, a second PMOSFET MP61, a first NMOSFET MN61, a second NMOSFET MN62, and a bias resistor R BIAS . The source of the first PMOSFET is connected to a power source, the drain of the first PMOSFET is connected to the drain of the first NMOSFET and the gate of the first NMOSFET, and the source of the first NMOSFET is connected to ground. The source of the second PMOSFET is connected to the power supply, the drain of the second PMOSFET is connected to the gate of the second PMOSFET and the drain of the second NMOSFET, and the source of the second NMOSFET is grounded through the bias resistor. Is connected to. The gate of the first PMOSFET is connected to the gate of the second PMOSFET, and the gate of the first NMOSFET is connected to the gate of the second NMOSFET. At least one of the voltage at the gate of the first PMOSFET and the voltage at the gate of the first NMOSFET is used as the bias signal.

상기 락 검출 회로의 일 예에 따르면, 상기 바이어스 회로는 제3 PMOSFET(MP73) 및 제3 NMOSFET(MN75)를 포함하는 스위치 회로를 더 포함할 수 있다. 상기 제3 PMOSFET의 소스는 상기 전원에 연결되고, 상기 제3 PMOSFET의 드레인은 상기 제1 PMOSFET의 상기 게이트에 연결되고, 상기 제3 PMOSFET의 게이트는 제1 신호(RSTB)를 수신할 수 있다. 상기 제3 NMOSFET의 소스는 접지에 연결되고, 상기 제3 NMOSFET의 드레인은 상기 제1 NMOSFET의 상기 게이트에 연결되고, 상기 제3 NMOSFET의 게이트는 제2 신호(RST)를 수신할 수 있다.According to an example of the lock detection circuit, the bias circuit may further include a switch circuit including a third PMOSFET MP73 and a third NMOSFET MN75. The source of the third PMOSFET may be connected to the power source, the drain of the third PMOSFET may be connected to the gate of the first PMOSFET, and the gate of the third PMOSFET may receive a first signal RSTB. The source of the third NMOSFET may be connected to ground, the drain of the third NMOSFET may be connected to the gate of the first NMOSFET, and the gate of the third NMOSFET may receive a second signal RST.

상기 락 검출 회로의 다른 예에 따르면, 상기 바이어스 회로가 비활성화될 때, 상기 제1 신호는 로우 레벨이고, 상기 제2 신호는 하이 레벨일 수 있다. 상기 바이어스 회로가 활성화될 때, 상기 제1 신호는 하이 레벨이고, 상기 제2 신호는 로우 레벨일 수 있다.According to another example of the lock detection circuit, when the bias circuit is deactivated, the first signal may be low level and the second signal may be high level. When the bias circuit is activated, the first signal may be high level and the second signal may be low level.

상기 락 검출 회로의 또 다른 예에 따르면, 상기 바이어스 회로는 제4 PMOSFET(MP72), 제4 NMOSFET(MN72), 제5 NMOSFET(MN73) 및 제6 NMOSFET(MN74)을 포함하는 제로 상태 시작 회로를 더 포함할 수 있다. 상기 제4 PMOSFET의 게이트는 상기 제6 NMOSFET의 게이트에 연결되고, 상기 제4 PMOSFET의 소스는 상기 전원에 연결되고, 상기 제4 PMOSFET의 드레인은 상기 제6 NMOSFET의 드레인, 상기 제4 NMOSFET의 게이트 및 상기 제5 NMOSFET의 드레인에 연결되고, 상기 제6 NMOSFET의 소스는 접지에 연결되고, 상기 제4 PMOSFET의 상기 게이트는 상기 제2 신호를 수신할 수 있다. 상기 제4 NMOSFET의 드레인은 상기 제2 PMOSFET의 상기 드레인에 연결되고, 상기 제4 NMOSFET의 소스는 상기 제5 NMOSFET의 게이트 및 상기 제2 NMOSFET의 상기 게이트에 연결되고, 상기 제5 NMOSFET의 소스는 접지에 연결될 수 있다.According to another example of the lock detection circuit, the bias circuit includes a zero state start circuit including a fourth PMOSFET MP72, a fourth NMOSFET MN72, a fifth NMOSFET MN73, and a sixth NMOSFET MN74. It may further include. The gate of the fourth PMOSFET is connected to the gate of the sixth NMOSFET, the source of the fourth PMOSFET is connected to the power supply, the drain of the fourth PMOSFET is the drain of the sixth NMOSFET, the gate of the fourth NMOSFET And a drain of the fifth NMOSFET, a source of the sixth NMOSFET is connected to ground, and the gate of the fourth PMOSFET may receive the second signal. The drain of the fourth NMOSFET is connected to the drain of the second PMOSFET, the source of the fourth NMOSFET is connected to the gate of the fifth NMOSFET and the gate of the second NMOSFET, and the source of the fifth NMOSFET is May be connected to ground.

상기 락 검출 회로의 또 다른 예에 따르면, 상기 바이어스 회로는 제5 PMOSFET(MP71) 및 제 7 NMOSFET(MN71)을 더 포함할 수 있다. 상기 제5 PMOSFET의 소스는 상기 전원에 연결되고, 상기 제5 PMOSFET의 드레인은 상기 제7 NMOSFET의 드레인에 연결되고, 상기 제7 NMOSFET의 소스는 접지에 연결되고, 상기 제5 PMOSFET의 게이트는 상기 제7 NMOSFET의 게이트에 연결될 수 있다. 상기 제5 PMOSFET의 상기 게이트는 상기 제1 신호를 수신하고, 상기 제5 PMOSFET의 상기 드레인은 상기 제2 신호를 출력할 수 있다.According to another example of the lock detection circuit, the bias circuit may further include a fifth PMOSFET MP71 and a seventh NMOSFET MN71. A source of the fifth PMOSFET is connected to the power source, a drain of the fifth PMOSFET is connected to a drain of the seventh NMOSFET, a source of the seventh NMOSFET is connected to ground, and a gate of the fifth PMOSFET is May be connected to a gate of the seventh NMOSFET. The gate of the fifth PMOSFET may receive the first signal, and the drain of the fifth PMOSFET may output the second signal.

상기 락 검출 회로의 또 다른 예에 따르면, 상기 적어도 하나의 지연 유닛은 제6 PMOSFET(MP62), 제7 PMOSFET(MP63), 제8 NMOSFET(MN63), 및 제9 NMOSFET(MN64)를 포함할 수 있다. 상기 제6 PMOSFET의 소스는 상기 전원에 연결되고, 상기 제6 PMOSFET의 드레인은 상기 제7 PMOSFET의 소스에 연결되고, 상기 제7 PMOSFET의 드레인은 상기 제9 NMOSFET의 드레인에 연결되고, 상기 제9 NMOSFET의 소스는 상기 제8 NMOSFET의 드레인에 연결되고, 상기 제8 NMOSFET의 소스는 접지에 연결될 수 있다. 상기 제6 PMOSFET의 게이트는 상기 제2 PMOSFET의 게이트에 연결되고, 상기 제8 NMOSFET의 게이트는 상기 제2 NMOSFET의 게이트에 연결되고, 상기 제7 PMOSFET의 게이트는 상기 제9 NMOSFET의 게이트에 연결될 수 있다. 상기 제7 PMOSFET의 게이트는 데이터 신호를 수신하고, 상기 제7 PMOSFET의 드레인은 상기 데이터 신호가 반전된 반전 데이터 신호를 출력할 수 있다.According to another example of the lock detection circuit, the at least one delay unit may include a sixth PMOSFET MP62, a seventh PMOSFET MP63, an eighth NMOSFET MN63, and a ninth NMOSFET MN64. have. The source of the sixth PMOSFET is connected to the power source, the drain of the sixth PMOSFET is connected to the source of the seventh PMOSFET, the drain of the seventh PMOSFET is connected to the drain of the ninth NMOSFET, and the ninth The source of the NMOSFET may be connected to the drain of the eighth NMOSFET, and the source of the eighth NMOSFET may be connected to ground. The gate of the sixth PMOSFET may be connected to the gate of the second PMOSFET, the gate of the eighth NMOSFET may be connected to the gate of the second NMOSFET, and the gate of the seventh PMOSFET may be connected to the gate of the ninth NMOSFET. have. The gate of the seventh PMOSFET may receive a data signal, and the drain of the seventh PMOSFET may output an inverted data signal in which the data signal is inverted.

상기 락 검출 회로의 또 다른 예에 따르면, 상기 적어도 하나의 지연 유닛은 제6 PMOSFET(MP62), 제7 PMOSFET(MP63), 및 제9 NMOSFET(MN64)를 포함할 수 있다. 상기 제6 PMOSFET의 소스는 상기 전원에 연결되고, 상기 제6 PMOSFET의 드레인은 상기 제7 PMOSFET의 소스에 연결되고, 상기 제7 PMOSFET의 드레인은 상기 제9 NMOSFET의 드레인에 연결되고, 상기 제9 NMOSFET의 소스는 접지에 연결될 수 있다. 상기 제6 PMOSFET의 게이트는 상기 제2 PMOSFET의 게이트에 연결되고, 상기 제7 PMOSFET의 게이트는 상기 제9 NMOSFET의 게이트에 연결될 수 있다. 상기 제7 PMOSFET의 게이트는 데이터 신호를 수신하고, 상기 제7 PMOSFET의 드레인은 상기 데이터 신호가 반전된 반전 데이터 신호를 출력할 수 있다.According to another example of the lock detection circuit, the at least one delay unit may include a sixth PMOSFET MP62, a seventh PMOSFET MP63, and a ninth NMOSFET MN64. The source of the sixth PMOSFET is connected to the power source, the drain of the sixth PMOSFET is connected to the source of the seventh PMOSFET, the drain of the seventh PMOSFET is connected to the drain of the ninth NMOSFET, and the ninth The source of the NMOSFET can be connected to ground. The gate of the sixth PMOSFET may be connected to the gate of the second PMOSFET, and the gate of the seventh PMOSFET may be connected to the gate of the ninth NMOSFET. The gate of the seventh PMOSFET may receive a data signal, and the drain of the seventh PMOSFET may output an inverted data signal in which the data signal is inverted.

상기 락 검출 회로의 또 다른 예에 따르면, 상기 적어도 하나의 지연 유닛은 제7 PMOSFET(MP63), 제8 NMOSFET(MN63), 및 제9 NMOSFET(MN64)를 포함할 수 있다. 상기 제7 PMOSFET의 소스는 상기 전원에 연결되고, 상기 제7 PMOSFET의 드레인은 상기 제9 NMOSFET의 드레인에 연결되고, 상기 제9 NMOSFET의 소스는 상기 제8 NMOSFET의 드레인에 연결되고, 상기 제8 NMOSFET의 소스는 접지에 연결될 수 있다. 상기 제8 NMOSFET의 게이트는 상기 제2 NMOSFET의 게이트에 연결되고, 상기 제7 PMOSFET의 게이트는 상기 제9 NMOSFET의 게이트에 연결될 수 있다. 상기 제7 PMOSFET의 게이트는 데이터 신호를 수신하고, 상기 제7 PMOSFET의 드레인은 상기 데이터 신호가 반전된 반전 데이터 신호를 출력할 수 있다.According to another example of the lock detection circuit, the at least one delay unit may include a seventh PMOSFET MP63, an eighth NMOSFET MN63, and a ninth NMOSFET MN64. The source of the seventh PMOSFET is connected to the power source, the drain of the seventh PMOSFET is connected to the drain of the ninth NMOSFET, the source of the ninth NMOSFET is connected to the drain of the eighth NMOSFET, and the eighth The source of the NMOSFET can be connected to ground. The gate of the eighth NMOSFET may be connected to the gate of the second NMOSFET, and the gate of the seventh PMOSFET may be connected to the gate of the ninth NMOSFET. The gate of the seventh PMOSFET may receive a data signal, and the drain of the seventh PMOSFET may output an inverted data signal in which the data signal is inverted.

본 발명의 락 검출 회로에 따르면, 셀프-바이어스 루프를 통해 전원 전압의 변동에 영향을 받지 않는 일정한 전류가 생성되고, 지연 회로는 상기 일정한 전류에 비례하는 전류들을 기초로 동작하므로, 지연 시간을 일정하게 유지할 수 있다.According to the lock detection circuit of the present invention, a constant current is generated through a self-bias loop, which is not affected by fluctuations in the power supply voltage, and the delay circuit operates on the basis of currents proportional to the constant current. I can keep it.

이러한 일정한 전류의 전류 레벨은 PVT 파라미터들 및 큰 변동성을 갖는 다른 파라미터들에 관계 없이 오직 상기 셀프-바이어스 루프를 형성하는 MOSFET들의 크기 및 바이어스 저항의 값에만 의존하기 때문에, 상기 지연 회로의 지연 시간 정확성이 개선되며, 락 검출 회로의 검출 정확도 역시 개선된다.Since the current level of this constant current depends only on the value of the bias resistance and the size of the MOSFETs forming the self-bias loop, regardless of the PVT parameters and other parameters with large variability, the delay time accuracy of the delay circuit This is improved and the detection accuracy of the lock detection circuit is also improved.

본 발명의 상술한 그리고 다른 목적들, 특징들 및 장점들은 첨부한 도면들과 함께 아래의 상세한 설명을 통해 더욱 명백해질 것이다.
도 1은 위상 동기 루프 회로를 도시하는 도면이다.
도 2는 본 발명의 실시예에 따른 락 검출 회로를 도시한다.
도 3은 도 2의 제1 펄스 신호와 제2 펄스 신호의 타이밍을 예시적으로 도시한다.
도 4는 본 발명의 실시예에 따른 지연 회로를 개략적으로 도시한다.
도 5는 본 발명의 실시예에 따른 지연 스테이지를 개략적으로 도시한다.
도 6은 본 발명의 실시예에 따른 바이어스 회로와 지연 유닛을 개략적으로 도시한다.
도 7은 본 발명의 실시예에 따른 바이어스 회로와 지연 유닛을 더욱 구체적으로 도시한다.
도 8은 도 7의 반전부의 스위칭 시간을 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 바이어스 회로의 블록도를 개략적으로 도시한다.
도 10은 도 9의 바이어스 회로의 더욱 구체적인 회로도를 도시한다.The above and other objects, features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
1 is a diagram illustrating a phase locked loop circuit.
2 illustrates a lock detection circuit according to an embodiment of the present invention.
3 exemplarily illustrates timings of a first pulse signal and a second pulse signal of FIG. 2.
4 schematically illustrates a delay circuit according to an embodiment of the present invention.
5 schematically illustrates a delay stage according to an embodiment of the invention.
6 schematically illustrates a bias circuit and a delay unit according to an embodiment of the present invention.
7 illustrates in more detail a bias circuit and a delay unit in accordance with an embodiment of the present invention.
FIG. 8 is a diagram for describing a switching time of an inverting unit of FIG. 7.
9 schematically illustrates a block diagram of a bias circuit according to another embodiment of the present invention.
10 shows a more specific circuit diagram of the bias circuit of FIG. 9.

이제, 본 발명의 다양한 예시적인 실시예들이 첨부한 도면들을 참조하여 완전히 설명될 것이다. 명세서 전체에 걸쳐 동일한 참조 번호는 동일한 구성요소를 가리킨다. Various exemplary embodiments of the present invention will now be described fully with reference to the accompanying drawings. Like numbers refer to like elements throughout the specification.

도 1은 위상 동기 루프(PLL) 회로를 도시하는 도면이다.1 is a diagram illustrating a phase locked loop (PLL) circuit.

도 1을 참조하면, 위상 동기 루프 회로(100)는 위상-주파수 검출기(PFD)(110), 전하 펌프(120), 루프 필터(130), 전압-제어 발진기(VCO)(140) 및 주파수 분할기(150)를 포함한다.Referring to FIG. 1, the phase locked loop circuit 100 includes a phase-frequency detector (PFD) 110, a charge pump 120, a loop filter 130, a voltage-controlled oscillator (VCO) 140 and a frequency divider. And 150.

위상-주파수 검출기(110)는 입력 클럭 신호(SIN)과 피드백 신호(SFEED) 간의 위상 차이를 기초로 위상 비교 신호(SUP 및 SDN)를 생성한다. 전하 펌프(120)는 위상 비교 신호(SUP 및 SDN)의 상태에 따라서 서로 다른 레벨을 갖는 출력 신호들을 생성한다. 전하 펌프(120)의 출력 신호는 이의 고주파수 성분이 루프 필터(130)에서 필터링된 후에, VCO(140)의 일 입력 단자에 제공된다. VCO(140)는 전압(VCOI)의 DC 레벨에 따라 다른 주파수들을 갖는 출력 클럭 신호(SO)를 생성한다. 주파수 분할기(150)는 출력 클럭 신호(SO)를 기초로 피드백 신호(SFEED)를 생성한다. 피드백 신호(SFEED)는 PFD(110)의 입력으로 제공된다. 락 검출 회로(160)는 PFD(110)로부터 출력되는 위상 비교 신호(SUP 및 SDN)를 기초로 위상 동기 루프 회로(100)의 락 상태를 결정한다. 구체적으로, 기준 신호(SIN)와 피드백 신호(SFEED) 사이의 위상 차이 및 주파수 차이가 0에 근사할 때, 위상 동기 루프 회로(100)는 락 상태이다.The phase-frequency detector 110 generates phase comparison signals SUP and SDN based on the phase difference between the input clock signal SIN and the feedback signal SFEED. The charge pump 120 generates output signals having different levels according to the states of the phase comparison signals SUP and SDN. The output signal of the charge pump 120 is provided to one input terminal of the VCO 140 after its high frequency component has been filtered out of the loop filter 130. VCO 140 generates an output clock signal SO having different frequencies depending on the DC level of voltage VCOI. The frequency divider 150 generates a feedback signal SFEED based on the output clock signal SO. The feedback signal SFEED is provided to the input of the PFD 110. The lock detection circuit 160 determines the lock state of the phase locked loop circuit 100 based on the phase comparison signals SUP and SDN output from the PFD 110. Specifically, when the phase difference and the frequency difference between the reference signal SIN and the feedback signal SFEED approximate zero, the phase locked loop circuit 100 is locked.

도 2는 본 발명의 실시예에 따른 락 검출 회로(160)를 도시한다.2 illustrates a lock detection circuit 160 in accordance with an embodiment of the present invention.

도 2를 참조하면, 락 검출 회로(160)는 NOR 회로(161), 지연 회로(162) 및 플립-플롭(DFF)(163)을 포함한다.Referring to FIG. 2, the lock detection circuit 160 includes a NOR circuit 161, a delay circuit 162, and a flip-flop (DFF) 163.

NOR 회로(161)는 위상-주파수 검출기(PFD)로부터의 위상 비교 신호들(SUP 및 SDN)에 대해 "NOR" 연산을 수행하고, 그 결과로서 제1 펄스 신호(CLK)를 출력한다. 지연 회로(162)는 제1 펄스 신호(CLK)를 수신하고, 제1 펄스 신호(CLK)를 소정의 지연 시간(TD)만큼 지연시켜, 제2 펄스 신호(CLK_DLY)를 생성한다. 플립-플롭(DFF)(163)은 제1 펄스 신호(CLK) 및 제2 펄스 신호(CLK_DLY)를 수신하고, 제2 펄스 신호(CLK_DLY)에 응답하여 제1 펄스 신호(CLK)의 상태를 검출한다. 플립-플롭(DFF)(163)의 출력으로부터 제1 펄스 신호(CLK)의 펄스 폭(TW)과 지연 시간(TD)의 비교가 이루어질 수 있다. 제1 펄스 신호(CLK)의 펄스 폭(DW)이 지연 시간(TD)보다 작은 경우, 플립-플롭(DFF)(163)의 출력은 하이 레벨이고, 제1 펄스 신호(CLK) 의 펄스 폭(DW)이 지연 시간(TD)보다 큰 경우, 플립-플롭(DFF)(163)의 출력은 로우 레벨이다. 따라서, 플립-플롭(DFF)(163)의 출력이 하이 레벨이면, PLL회로가 락 상태라고 나타낸다. 플립-플롭(DFF)(163)은 트리거로 지칭될 수 있다.The NOR circuit 161 performs a "NOR" operation on the phase comparison signals SUP and SDN from the phase-frequency detector PFD, and as a result, outputs the first pulse signal CLK. The delay circuit 162 receives the first pulse signal CLK, delays the first pulse signal CLK by a predetermined delay time TD, and generates the second pulse signal CLK_DLY. The flip-flop (DFF) 163 receives the first pulse signal CLK and the second pulse signal CLK_DLY, and detects a state of the first pulse signal CLK in response to the second pulse signal CLK_DLY. do. From the output of the flip-flop (DFF) 163, a comparison of the pulse width TW and the delay time TD of the first pulse signal CLK may be made. When the pulse width DW of the first pulse signal CLK is smaller than the delay time TD, the output of the flip-flop DFF 163 is at a high level, and the pulse width of the first pulse signal CLK ( If DW) is greater than the delay time TD, the output of flip-flop (DFF) 163 is low level. Thus, if the output of the flip-flop (DFF) 163 is at a high level, it indicates that the PLL circuit is locked. Flip-flop (DFF) 163 may be referred to as a trigger.

도 2에서는 지연 회로(162)의 입력으로서 NOR 회로(161)에서 생성된 제1 펄스 신호(CLK)이 사용되었지만, 예컨대, 기준 신호 발생기에 의해 발생된 기준 신호들과 같은, 임의의 기준 신호들이 지연 회로(162)에 입력될 수도 있다.In FIG. 2, the first pulse signal CLK generated by the NOR circuit 161 is used as the input of the delay circuit 162, but any reference signals, such as, for example, the reference signals generated by the reference signal generator, may be used. May be input to the delay circuit 162.

도 3은 도 2의 제1 펄스 신호(CLK)와 제2 펄스 신호(CLK_DLY)의 타이밍을 예시적으로 도시한다.FIG. 3 exemplarily illustrates timings of the first pulse signal CLK and the second pulse signal CLK_DLY of FIG. 2.

도 3에 도시된 바와 같이, 제1 펄스 신호(CLK)는 하이 레벨이다가, 펄스 폭(TW)동안만 로우 레벨인 신호일 수 있다. 이는 위상 비교 신호(SUP 및 SDN)가 로우 레벨이다가 펄스 폭(TW)동안 하이 레벨인 경우에 해당한다. 제2 펄스 신호(CLK_DLY)는 제1 펄스 신호(CLK)를 지연 시간(TD)만큼 지연시킨 신호일 수 있다. 플립-플롭(DFF)은 제2 펄스 신호(CLK_DLY)의 하강 에지에 응답하여, 제1 펄스 신호(CLK)의 상태를 출력할 수 있다. As illustrated in FIG. 3, the first pulse signal CLK may be a high level signal and may be a low level signal only during the pulse width TW. This corresponds to the case where the phase comparison signals SUP and SDN are low level and then high level during the pulse width TW. The second pulse signal CLK_DLY may be a signal obtained by delaying the first pulse signal CLK by a delay time TD. The flip-flop DFF may output the state of the first pulse signal CLK in response to the falling edge of the second pulse signal CLK_DLY.

도 3에 도시된 바와 같이, 지연 시간(TD)이 펄스 폭(TW)보다 크면, 플립-플롭(DFF)의 출력 신호(Q)는 하이 레벨이지만, 지연 시간(TD)이 펄스 폭(TW)보다 작으면, 플립-플롭(DFF)의 출력 신호(Q)는 로우 레벨일 것이다. 하이 레벨의 출력 신호(Q)는 락 상태를 의미할 수 있다.As shown in FIG. 3, if the delay time TD is greater than the pulse width TW, the output signal Q of the flip-flop DFF is at a high level, but the delay time TD is the pulse width TW. If smaller, the output signal Q of the flip-flop DFF will be at the low level. The high level output signal Q may mean a locked state.

즉, 위상 비교 신호(SUP 및 SDN)가 하이 레벨인 시간, 즉, 펄스 폭(TW)에 상응하는 시간이 소정의 시간, 즉, 지연 시간(TD)보다 작은 경우에, 락 상태에 있다고 판정된다.That is, it is determined that the phase comparison signals SUP and SDN are in the locked state when the time at which the phase comparison signals SUP and SDN are high, that is, the time corresponding to the pulse width TW is smaller than the predetermined time, that is, the delay time TD. .

도 4는 본 발명의 실시예에 따른 지연 회로를 개략적으로 도시한다.4 schematically illustrates a delay circuit according to an embodiment of the present invention.

도 4를 참조하면, 지연 회로(162)는 적어도 하나의 지연 스테이지(20)를 포함한다. 각각의 지연 스테이지(20)는 지연 시간(td)를 생성할 수 있다. 4, the delay circuit 162 includes at least one delay stage 20. Each delay stage 20 may generate a delay time td.

도 4에 도시된 바와 같이, 지연 회로(162)는 N개(N은 1보다 큰 자연수)의 지연 스테이지(20)들을 포함할 수 있다. 이 경우, 지연 회로(162)의 지연 시간(TD)는 TD = N x td로 표현될 수 있다. 그러나, 지연 회로(162)는 하나의 지연 스테이지(20)만을 포함할 수도 있다.As shown in FIG. 4, the delay circuit 162 may include N delay stages 20 (where N is a natural number greater than 1). In this case, the delay time TD of the delay circuit 162 may be expressed as TD = N x td. However, delay circuit 162 may include only one delay stage 20.

지연 회로(162)는 바이어스 회로(10)에 의해 바이어스된다.Delay circuit 162 is biased by bias circuit 10.

도 5는 본 발명의 실시예에 따른 지연 스테이지(20)를 개략적으로 도시한다.5 schematically illustrates a delay stage 20 according to an embodiment of the invention.

도 5를 참조하면, 지연 회로(162)의 지연 스테이지(20)는 적어도 하나의 지연 유닛(21)을 포함할 수 있다. 지연 스테이지(20)는 서로 직렬로 연결된 복수의 지연 유닛(21)들을 포함할 수 있으며, 또는, 하나의 지연 스테이지(20)가 하나의 지연 유닛(21)을 포함할 수도 있다고 이해하여야 한다. 또한, 지연 회로(162)는 하나의 지연 유닛(21)만으로 이루어질 수도 있다. Referring to FIG. 5, the delay stage 20 of the delay circuit 162 may include at least one delay unit 21. It should be understood that the delay stage 20 may include a plurality of delay units 21 connected in series with each other, or one delay stage 20 may include one delay unit 21. In addition, the delay circuit 162 may be composed of only one delay unit 21.

아래의 예에서는 지연 회로(162)가 하나의 지연 유닛(21)만으로 이루어진 경우로 가정하여 설명한다. 그러나, 본 발명은 복수의 지연 유닛(21)들이 직렬로 연결되어 하나의 지연 회로(162)를 구성하는 경우에도 동일하게 적용될 수 있다고 이해되어야 한다.In the example below, it is assumed that the delay circuit 162 is composed of only one delay unit 21. However, it should be understood that the present invention is equally applicable to the case where the plurality of delay units 21 are connected in series to constitute one delay circuit 162.

도 6은 본 발명의 실시예에 따른 바이어스 회로(10)와 지연 유닛(21)을 개략적으로 도시한다.6 schematically shows a bias circuit 10 and a delay unit 21 according to an embodiment of the invention.

도 6을 참조하면, 바이어스 회로(10)는 기준 전류원(11)과 종속 전류원(12)를 포함할 수 있다. 기준 전류원(11)은 전원(VADD)과 접지 사이의 제1 전류 패스를 제1 전류(I1)로 흐를 수 있다. 제1 전류(I1)는 전원(VADD)의 전압 레벨의 변동에 영향을 받지 않는 일정한 기준 전류 레벨을 가질 수 있다. 전원(VADD)의 전압 레벨의 변동이 발생할 경우, 제1 전류(I1)의 전류 레벨도 일시적으로 변동할 수 있지만, 제1 전류(I1)는 상기 기준 전류 레벨로 안정화되게 된다. 즉, 전원(VADD)의 전압 레벨이 10% 증가하더라도, 기준 전류원(11)은 전압 레벨의 증가 전과 동일한 기준 전류 레벨의 제1 전류(I1)가 전원(VADD)과 접지 사이를 흐를 수 있게 한다.Referring to FIG. 6, the bias circuit 10 may include a reference current source 11 and a dependent current source 12. The reference current source 11 may flow a first current path between the power supply VADD and ground to the first current I 1 . The first current I 1 may have a constant reference current level that is not affected by a change in the voltage level of the power supply VADD. When a change in the voltage level of the power supply VADD occurs, the current level of the first current I 1 may also temporarily change, but the first current I 1 is stabilized to the reference current level. That is, even if the voltage level of the power supply VADD increases by 10%, the reference current source 11 allows the first current I1 of the same reference current level to flow between the power supply VADD and the ground as before the voltage level increases. .

종속 전류원(12)은 전원(VADD)과 접지 사이의 제2 전류 패스를 제2 전류(I2)로 흐를 수 있다. 제2 전류(I2)는 제1 전류(I1)에 비례하는 전류로서, 제1 전류(I1)와 마찬가지로 일정한 전류 레벨을 가질 수 있다. 제2 전류(I2)는 제1 전류(I1)의 전류 레벨과 동일한 전류 레벨을 가질 수 있다.Dependent current source 12 may flow a second current path between power supply VADD and ground to second current I 2 . A second current (I 2) may have a constant current level as with a current proportional to the first current (I 1), the first current (I 1). The second current I 2 may have the same current level as the current level of the first current I 1 .

종속 전류원(12)은 기준 전류원(11)에 미러링될 수 있으며, 이 경우, 기준 전류원(11)의 전류 레벨이 변할 경우, 이에 상응하여 종속 전류원(12)의 전류 레벨도 변할 수 있다. 그러나, 기준 전류원(11)의 전류 레벨은 변하지 않으므로, 종속 전류원(12)의 전류 레벨도 변하지 않는다. 이러한 측면에서, 종속 전류원(12)도 전원(VADD)의 전압 레벨의 변동에 영향을 받지 않는 일정한 전류 레벨을 갖는다. 다른 예에서, 전류원(12)은 기준 전류원(11)과 마찬가지로, 독립적으로 일정한 기준 전류 레벨을 가질 수도 있다.The slave current source 12 may be mirrored to the reference current source 11, in which case, if the current level of the reference current source 11 changes, the current level of the slave current source 12 may also change accordingly. However, since the current level of the reference current source 11 does not change, the current level of the dependent current source 12 also does not change. In this respect, the slave current source 12 also has a constant current level that is not affected by variations in the voltage level of the power supply VADD. In another example, current source 12 may have a constant reference current level independently, similar to reference current source 11.

지연 유닛(21)은 반전부(22), 종속 전류 공급부(23) 및 종속 전류 싱크부(24)를 포함할 수 있다.The delay unit 21 may include an inverter 22, a slave current supply 23, and a slave current sink 24.

반전부(22)는 입력된 데이터를 반전시켜 출력시킬 수 있다. 반전부(22)는 복수의 트랜지스터들을 이용하여 인버터 또는 논리 게이트로 구현될 수 있다. 반전부(22)는 출력단과 접지 사이에 불가피하게 존재하는 커패시턴스로 인하여 유한한(즉, 0이 아닌) 스위칭 시간을 갖는다. 상기 커패시턴스는 출력단과 접지 사이에 존재하는 부하 커패시터를 이용하여 등가적으로 표현될 수 있다. 반전부(22)가 하이 레벨을 출력하기 위해서는 상기 부하 커패시터가 충전될 시간이 필요하고, 반전부(22)가 로우 레벨을 출력하기 위해서는 상기 부하 커패시터가 방전될 시간이 필요하다. 이러한 부하 커패시터의 충전 시간 및 방전 시간은 상기 스위칭 시간에 대응할 수 있다.The inversion unit 22 may invert the input data and output the inverted data. Inverter 22 may be implemented as an inverter or a logic gate using a plurality of transistors. Inverter 22 has a finite (ie nonzero) switching time due to the capacitance inevitably present between the output and ground. The capacitance may be equivalently expressed using a load capacitor existing between the output terminal and ground. In order for the inverter 22 to output the high level, the load capacitor needs time to be charged, and for the inverter 22 to output the low level, the load capacitor needs time to be discharged. The charge time and the discharge time of the load capacitor may correspond to the switching time.

종속 전류 공급부(23)는 반전부(22)에 구동 전압을 제공하면서, 상기 부하 커패시터에 제3 전류(I3)를 공급할 수 있다. 제3 전류(I3)는 제1 전류(I1)에 비례하며, 제1 전류(I1)와 마찬가지로 일정한 전류 레벨을 가질 수 있다. 따라서, 상기 부하 커패시터는 일정한 제3 전류(I3)로 충전될 수 있다. The slave current supply unit 23 may supply a third current I 3 to the load capacitor while providing a driving voltage to the inversion unit 22. Third current (I 3) may have a constant current level as in the first proportional to the current (I 1), the first current (I 1). Thus, the load capacitor may be charged with a constant third current I 3 .

종속 전류 싱크부(24)는 반전부(22)에 접지 전압을 제공하면서, 상기 부하 커패시터로부터 제4 전류(I4)를 끌어올 수 있다. 제4 전류(I4)는 제2 전류(I2)에 비례하며, 제2 전류(I2)와 마찬가지로 일정한 전류 레벨을 가질 수 있다. 따라서, 상기 부하 커패시터는 일정한 제4 전류(I4)로 방전될 수 있다. 그 결과, 반전부(22)의 상기 스위칭 시간은 일정하게 유지될 수 있다.The slave current sink 24 may draw a fourth current I 4 from the load capacitor while providing a ground voltage to the inverter 22. A fourth current (I 4) may have a constant current level in the same manner as proportional to the second current (I 2), a second current (I 2). Thus, the load capacitor can be discharged with a constant fourth current I 4 . As a result, the switching time of the inverting portion 22 can be kept constant.

도 7은 본 발명의 실시예에 따른 바이어스 회로(10)와 지연 유닛(21)을 더욱 구체적으로 도시한다.7 illustrates the bias circuit 10 and the delay unit 21 in more detail in accordance with an embodiment of the present invention.

본 발명의 본 실시예에 따라서, 바이어스 회로(10)는 PMOSFET들(MP60 및 MP61), NMOSFET들(MN61 및 MN62), 및 바이어스 저항(RBIAS)을 포함한다.According to this embodiment of the present invention, the bias circuit 10 includes PMOSFETs MP60 and MP61, NMOSFETs MN61 and MN62, and a bias resistor R BIAS .

PMOSFET(MP60)의 소스는 전원(VADD)에 연결되고, PMOSFET(MP60)의 드레인은 NMOSFET(MN61)의 드레인에 연결되고, NMOSFET(MN61)의 드레인은 NMOSFET(MN61)의 게이트에 연결되고, NMOSFET(MN61)의 소스는 접지된다. PMOSFET(MP61)의 소스는 전원에 연결되고, PMOSFET(MP61)의 드레인은 PMOSFET(MP61)의 게이트 및 NMOSFET(MN62)의 드레인에 연결되고, NMOSFET(MN62)의 소스는 바이어스 저항(RBIAS)을 통해 접지된다. PMOSFET들(MP60 및 MP61)의 게이트들은 서로 연결되고, NMOSFET들(MN61 및 MN62)의 게이트들은 서로 연결된다.The source of the PMOSFET MP60 is connected to the power supply VADD, the drain of the PMOSFET MP60 is connected to the drain of the NMOSFET MN61, the drain of the NMOSFET MN61 is connected to the gate of the NMOSFET MN61, and the NMOSFET The source of MN61 is grounded. The source of the PMOSFET MP61 is connected to a power supply, the drain of the PMOSFET MP61 is connected to the gate of the PMOSFET MP61 and the drain of the NMOSFET MN62, and the source of the NMOSFET MN62 connects the bias resistor R BIAS . Grounded through. Gates of the PMOSFETs MP60 and MP61 are connected to each other, and gates of the NMOSFETs MN61 and MN62 are connected to each other.

바이어스 회로(10)가 정상적으로 동작할 때, PMOSFET들(MP60 및 MP61) 및 NMOSFET들(MN61 및 MN62)은 턴 온 된다. PMOSFET(MP61)과 PMOSFET(MP60)은 전류 미러를 구성하므로, PMOSFET(MP61)를 흐르는 전류는 PMOSFET(MP60)를 흐르는 전류와 정비례 관계를 갖는다. PMOSFET(MP61), NMOSFET(MN62) 및 바이어스 저항(RBIAS)을 통해 제1 전류(I1)가 흐르고, PMOSFET(MP60)과 NMOSFET(MN61)을 통해 제2 전류(I2)가 흐른다.When the bias circuit 10 operates normally, the PMOSFETs MP60 and MP61 and the NMOSFETs MN61 and MN62 are turned on. Since the PMOSFET MP61 and the PMOSFET MP60 form a current mirror, the current flowing through the PMOSFET MP61 has a direct relation with the current flowing through the PMOSFET MP60. The first current I 1 flows through the PMOSFET MP61, the NMOSFET MN62, and the bias resistor R BIAS , and the second current I 2 flows through the PMOSFET MP60 and the NMOSFET MN61.

본 발명의 본 실시예에 따라서, 지연 유닛(21)은 PMOSFET들(MP62 및 MP63) 및 NMOSFET들(MN63 및 MN64)를 포함한다. PMOSFET(MP63) 및 NMOSFET(MN64)는 반전부(22)를 구성하고, PMOSFET(MP62)은 종속 전류 공급부(23)를 구성하고, NMOSFET(MN63)은 종속 전류 싱크부(24)를 구성한다.According to this embodiment of the present invention, the delay unit 21 includes PMOSFETs MP62 and MP63 and NMOSFETs MN63 and MN64. The PMOSFET MP63 and the NMOSFET MN64 constitute the inverting portion 22, the PMOSFET MP62 constitutes the slave current supply 23, and the NMOSFET MN63 constitutes the slave current sink 24.

PMOSFET(MP63) 및 NMOSFET(MN64)의 게이트들은 서로 연결되어 반전부(22)의 입력단을 구성하고, PMOSFET(MP63) 및 NMOSFET(MN64)의 드레인들은 서로 연결되어 반전부(22)의 출력단을 구성한다. PMOSFET(MP63)의 소스는 PMOSFET(MP62)의 드레인에 연결되고, NMOSFET(MN64)의 소스는 NMOSFET(MN63)의 드레인에 연결된다. Gates of the PMOSFET MP63 and the NMOSFET MN64 are connected to each other to form an input terminal of the inverting unit 22, and drains of the PMOSFET MP63 and NMOSFET MN64 are connected to each other to form an output terminal of the inverting unit 22. do. The source of the PMOSFET MP63 is connected to the drain of the PMOSFET MP62, and the source of the NMOSFET MN64 is connected to the drain of the NMOSFET MN63.

또한, PMOSFET(MP62)의 소스는 전원(VADD)에 연결되고, NMOSFET(MN64)의 소스는 접지에 연결된다. 또한, PMOSFET(MP62)의 게이트는 PMOSFET(MP61)의 게이트에 연결되어, PMOSFET(MP62)와 PMOSFET(MP61)는 전류 미러를 구성한다. 따라서, PMOSFET(MP62)에 흐르는 전류(I3)는 PMOSFET(MP61)에 흐르는 전류(I1)에 비례한다. 다른 측면에서, PMOSFET(MP61)의 게이트 전압은 바이어스 신호(DLY_TUP)로서, PMOSFET(MP62)의 게이트에 입력될 수 있다.In addition, the source of the PMOSFET MP62 is connected to the power supply VADD, and the source of the NMOSFET MN64 is connected to ground. In addition, the gate of the PMOSFET MP62 is connected to the gate of the PMOSFET MP61, so that the PMOSFET MP62 and the PMOSFET MP61 constitute a current mirror. Therefore, the current I 3 flowing in the PMOSFET MP62 is proportional to the current I 1 flowing in the PMOSFET MP61. In another aspect, the gate voltage of the PMOSFET MP61 may be input to the gate of the PMOSFET MP62 as the bias signal DLY_TUP.

또한, NMOSFET(MN63)의 게이트는 NMOSFET(MN61)의 게이트에 연결되어, NMOSFET(MN63)와 NMOSFET(MN61)는 전류 미러를 구성한다. 따라서, NMOSFET(MN63)에 흐르는 전류(I4)는 NMOSFET(MN61)에 흐르는 전류(I2)에 비례한다. 다른 측면에서, NMOFSET(MN61)의 게이트 전압은 바이어스 신호(DLY_TDN)로서, NMOSFET(MN63)의 게이트에 입력될 수 있다.In addition, the gate of the NMOSFET MN63 is connected to the gate of the NMOSFET MN61, so that the NMOSFET MN63 and the NMOSFET MN61 constitute a current mirror. Therefore, the current I 4 flowing in the NMOSFET MN63 is proportional to the current I 2 flowing in the NMOSFET MN61. In another aspect, the gate voltage of the NMOFSET MN61 may be input to the gate of the NMOSFET MN63 as the bias signal DLY_TDN.

도 8은 도 7의 반전부(22)의 스위칭 시간을 설명하기 위한 도면이다.FIG. 8 is a diagram for describing a switching time of the inverting unit 22 of FIG. 7.

도 8에 도시된 바와 같이, 반전부(22)는 PMOSFET(MP63) 및 NMOSFET(MN64)를 포함할 수 있다. PMOSFET(MP63) 및 NMOSFET(MN64)는 인버터를 구성할 수 있다. 예컨대, PMOSFET(MP63)의 게이트와 드레인 사이의 내부 커패시턴스, NMOSFET(MN64)의 게이트와 드레인 사이의 내부 커패시턴스, PMOSFET(MP63)의 소스와 드레인 사이의 내부 커패시턴스, NMOSFET(MN64)의 소스와 드레인 사이의 내부 커패시턴스, 반전부(22)의 출력단과 다른 트랜지스터 및 배선들 사이의 커패시턴스와 같은, PMOSFET(MP63) 및 NMOSFET(MN64)의 내부 커패시턴스는 출력단과 접지 사이의 부하 커패시터(CLOAD)로 등가적으로 표현될 수 있다.As shown in FIG. 8, the inversion unit 22 may include a PMOSFET MP63 and an NMOSFET MN64. The PMOSFET MP63 and the NMOSFET MN64 may constitute an inverter. For example, the internal capacitance between the gate and the drain of the PMOSFET MP63, the internal capacitance between the gate and the drain of the NMOSFET MN64, the internal capacitance between the source and the drain of the PMOSFET MP63, between the source and the drain of the NMOSFET MN64. The internal capacitance of PMOSFET (MP63) and NMOSFET (MN64), such as the internal capacitance of the output terminal of the inverting section 22 and other transistors and wirings, is equivalent to the load capacitor (C LOAD ) between the output terminal and ground. It can be expressed as.

입력단에 로우 레벨의 전압이 인가되는 경우, PMOSFET(MP63)은 턴 온되고 NMOSFET(MN64)는 턴 오프되며, 부하 커패시터(CLOAD)는 전류(I3)으로 충전된다. 부하 커패시터(CLOAD)가 충전되어, 부하 커패시터(CLOAD)의 양단의 전압이 소정의 임계치를 넘으면, 출력단은 하이 레벨의 전압을 출력한다.When a low level voltage is applied to the input terminal, the PMOSFET MP63 is turned on, the NMOSFET MN64 is turned off, and the load capacitor C LOAD is charged with the current I 3 . When the load capacitor C LOAD is charged and the voltage across the load capacitor C LOAD exceeds a predetermined threshold, the output terminal outputs a high level voltage.

반대로, 입력단에 하이 레벨의 전압이 인가되는 경우, PMOSFET(MP63)은 턴 오프되고 NMOSFET(MN64)는 턴 온되며, 부하 커패시터(CLOAD)는 전류(I4)으로 방전된다. 부하 커패시터(CLOAD)가 방전되어, 부하 커패시터(CLOAD)의 양단의 전압이 소정의 임계치보다 낮아지면, 출력단은 로우 레벨의 전압을 출력한다.In contrast, when a high level voltage is applied to the input terminal, the PMOSFET MP63 is turned off and the NMOSFET MN64 is turned on, and the load capacitor C LOAD is discharged to the current I 4 . When the load capacitor C LOAD is discharged so that the voltage across the load capacitor C LOAD is lower than a predetermined threshold, the output terminal outputs a low level voltage.

상술한 바와 같이, 반전부(22)의 스위칭 시간은 부하 커패시터(CLOAD)의 충전 시간 및 방전 시간에 대응한다. 부하 커패시터(CLOAD)는 일정한 레벨의 전류로 충전 및 방전되므로, 충전 및 방전 시간도 일정하다. 따라서, 반전부(22)를 포함하는 지연 회로(162)는 일정한 지연 시간을 가질 수 있다.As described above, the switching time of the inverting unit 22 corresponds to the charging time and the discharging time of the load capacitor C LOAD . Since the load capacitor C LOAD is charged and discharged with a constant level of current, the charge and discharge times are also constant. Therefore, the delay circuit 162 including the inverting unit 22 may have a constant delay time.

다시 도 7을 참조하여, 본 발명의 실시예에 따른 바이어스 회로(10)가 일정한 기준 전류를 생성하는 원리를 설명한다.Referring back to FIG. 7, the principle that the bias circuit 10 generates a constant reference current according to an embodiment of the present invention will be described.

NMOSFET(MN62)에 흐르는 전류(I1)와 NMOSFET(MN61)에 흐르는 전류(I2)는 다음과 같다.The current I 1 flowing through the NMOSFET MN62 and the current I 2 flowing through the NMOSFET MN61 are as follows.

Figure pat00001
Figure pat00001

Figure pat00002
Figure pat00002

여기서, kn '은 MOS 트랜지스터들을 제조하기 위해 사용한 공정 기술에 의해 정해지는 상수로서, 공정 트랜스컨턱턴스 파라미터로 지칭된다. (W/L)62와 (W/L)61는 각각 NMOSFET(MN62)와 NMOSFET(MN61)의 외형비(aspect ratio)로서, 채널 길이(L)에 대한 채널 폭(W)의 비를 나타낸다. VGS62 및 VGS61은 각각 NMOSFET(MN62)와 NMOSFET(MN61)의 게이트-소스 간 전압을 나타내며, Vt는 문턱 전압을 나타낸다.Here, k n ' is a constant determined by the process technology used to manufacture the MOS transistors, and is referred to as a process transconductance parameter. (W / L) 62 and (W / L) 61 are aspect ratios of the NMOSFET MN62 and the NMOSFET MN61, respectively, and represent a ratio of the channel width W to the channel length L. V GS62 and V GS61 represent gate-source voltages of the NMOSFET MN62 and the NMOSFET MN61, respectively, and V t represents a threshold voltage.

도 7로부터, NMOSFET(MN62)과 NMOSFET(MN61)의 게이트-소스 전압은 다음과 같음을 알 수 있다.It can be seen from FIG. 7 that the gate-source voltages of the NMOSFET MN62 and the NMOSFET MN61 are as follows.

Figure pat00003
Figure pat00003

제1 전류(I1)과 제2 전류(I2)는 PMOSFET(MP61) 및 PMOSFET(MP60)으로 이루어지는 전류 미러에 의해 동일하다고 가정하고, 위의 식에 대입하여 제1 전류(I1)에 대해 정리하면 다음과 같다.It is assumed that the first current I 1 and the second current I 2 are the same by a current mirror composed of the PMOSFET MP61 and the PMOSFET MP60, and is substituted into the above equation to the first current I 1 . The summary is as follows.

Figure pat00004
Figure pat00004

위의 식으로부터 알 수 있다시피, 제1 전류(I1)는 오직 NMOSFET(MN62)의 크기, 바이어스 저항(RBIAS)의 값, 그리고 NMOSFET(MN62) 및 NMOSFET(MN61)의 크기의 비에 의해 결정된다. 즉, 제1 전류(I1)는 전원(VADD)의 전압 레벨과 독립적이다. 따라서, 제1 전류(I1)는 전원(VADD)의 전압 레벨이 외부 환경에 의해 변하더라도 일정하게 유지될 수 있다. 이러한 제1 전류(I1)의 전류 레벨은 기준 전류 레벨로 지칭될 수 있다.As can be seen from the above equation, the first current I 1 is only dependent on the size of the NMOSFET MN62, the value of the bias resistor R BIAS , and the ratio of the sizes of the NMOSFETs MN62 and NMOSFETs MN61. Is determined. That is, the first current I 1 is independent of the voltage level of the power supply VADD. Therefore, the first current I 1 may be kept constant even if the voltage level of the power source VADD changes due to an external environment. This current level of the first current I 1 may be referred to as a reference current level.

본 발명에 따르면, 바이어스 저항(RBIAS)을 조절함으로써 지연 시간(TD)을 조절할 수 있다. 위의 식에서 알 수 있다시피, 제1 전류(I1)는 바이어스 저항(RBIAS)의 제곱에 반비례한다. 따라서, 바이어스 저항(RBIAS)을 증가시키면, 제1 전류(I1)는 감소될 것이며, 그에 따라 지연 유닛(21)의 부하 커패시터에 제공되는 제3 전류(I3) 및 부하 커패시터로부터 방출되는 제4 전류(I4)도 함께 감소될 것이다. 그 결과, 지연 유닛(21)의 스위칭 시간은 증가할 것이다. 반대로, 바이어스 저항(RBIAS)을 감소시키면 지연 시간(TD)도 함께 감소하게 될 것이다.According to the present invention, the delay time TD may be adjusted by adjusting the bias resistor R BIAS . As can be seen from the above equation, the first current I 1 is inversely proportional to the square of the bias resistance R BIAS . Therefore, if the bias resistor R BIAS is increased, the first current I 1 will be reduced, and thus discharged from the load capacitor and the third current I 3 provided to the load capacitor of the delay unit 21. The fourth current I 4 will also be reduced together. As a result, the switching time of the delay unit 21 will increase. Conversely, reducing the bias resistor R BIAS will also reduce the delay time TD.

또한, NMOSFET(MN62)의 트랜스컨덕턴스(gm62)는 다음과 같이 정의되므로, Further, since the transconductance g m62 of the NMOSFET MN62 is defined as follows,

Figure pat00005
Figure pat00005

NMOSFET(MN62)의 트랜스컨덕턴스(gm62)는 다음과 같이 결정된다.The transconductance g m62 of the NMOSFET MN62 is determined as follows.

Figure pat00006
Figure pat00006

즉, NMOSFET(MN62)의 트랜스컨덕턴스(gm62)는 전원(VADD)에 독립적으로, 바이어스 저항(RBIAS)의 값, 및 NMOSFET(MN62) 및 NMOSFET(MN61)의 크기의 비에 의해 결정된다. 즉, NMOSFET(MN62)의 트랜스컨덕턴스(gm62)는 PVT(공정, 전압, 온도) 파라미터들 및 큰 변동성을 갖는 다른 파라미터들에 관계 없이 기하학적 비율에 의존한다. That is, the transconductance g m62 of the NMOSFET MN62 is determined by the value of the bias resistor R BIAS and the ratio of the size of the NMOSFET MN62 and the NMOSFET MN61, independently of the power supply VADD. That is, the transconductance g m62 of the NMOSFET MN62 depends on the geometric ratio regardless of the PVT (process, voltage, temperature) parameters and other parameters with large variability.

상술한 바와 같이, PMOSFET들(MP60 및 MP61)과 NMOSFET들(MN61 및 MN62)은 셀프-바이어스 회로(self-bias network)를 구성하기 때문에, PMOSFET들(MP60 및 MP61)과 NMOSFET들(MN61 및 MN62)에 흐르는 전류들(I1 및 I2)은 안정하다. 또한, 지연 유닛(21)의 종속 전류 공급부(23) 및 종속 전류 싱크부(24)를 각각 구성하는 PMOSFET(MP62) 및 NMOSFET(MN63)에 흐르는 전류들(I3 및 I4)은 전류 미러링에 의하여 전류들(I1 및 I2)에 정비례하므로, 전류들(I3 및 I4)도 안정하다. 따라서, 지연 회로(162)는 안정한 지연 시간(TD)을 가질 수 있다.As described above, since the PMOSFETs MP60 and MP61 and the NMOSFETs MN61 and MN62 constitute a self-bias network, the PMOSFETs MP60 and MP61 and the NMOSFETs MN61 and MN62 The currents I 1 and I 2 flowing in) are stable. In addition, the currents I 3 and I 4 flowing in the PMOSFET MP62 and the NMOSFET MN63 constituting the slave current supply unit 23 and the slave current sink 24, respectively, of the delay unit 21 are connected to the current mirroring. Since it is directly proportional to the currents I 1 and I 2 , the currents I 3 and I 4 are also stable. Thus, the delay circuit 162 may have a stable delay time TD.

다른 실시예에서, 지연 유닛(21)의 PMOSFET(MP62) 또는 NMOSFET(MN63)은 생략될 수 있다. 이 경우, 충전 시간과 방전 시간에 대응되는 지연 시간들이 비대칭일지라도, 지연 시간(TD)의 정확도는 바이어스 회로(10)에 의해 생성되는 제1 전류(I1)의 안정성에 의해 결정되므로, 총 지연 시간(TD)은 외부 환경에 영향을 받지 않고 일정한 값으로 유지될 수 있다.In another embodiment, the PMOSFET MP62 or NMOSFET MN63 of the delay unit 21 may be omitted. In this case, even if the delay times corresponding to the charging time and the discharging time are asymmetrical, the accuracy of the delay time TD is determined by the stability of the first current I 1 generated by the bias circuit 10, so that the total delay The time TD may be maintained at a constant value without being affected by the external environment.

도 7에서 본 발명에 따른 바이어스 회로(10) 및 지연 유닛(21)은 MOSFET을 이용하여 구현되었다. 그러나, 본 발명이 속하는 기술분야의 당업자들은 바이어스 회로(10) 및 지연 유닛(21)가 다른 종류의 트랜지스터, 예컨대, 바이폴라 접합 트랜지스터(BJT)를 이용하여 구현될 수 있다는 것을 이해할 것이다. 또한, 반전부(22)의 일 예로서 트랜지스터 2개로 구현될 수 있는 인버터로 구현되었지만, 반전부(22)는 논리 게이트들을 이용하여 구현될 수도 있다.
In FIG. 7, the bias circuit 10 and the delay unit 21 according to the present invention are implemented using a MOSFET. However, those skilled in the art will understand that the bias circuit 10 and the delay unit 21 can be implemented using other kinds of transistors, such as bipolar junction transistors (BJTs). In addition, although one example of the inversion unit 22 is implemented as an inverter that may be implemented by two transistors, the inversion unit 22 may be implemented using logic gates.

도 9는 본 발명의 다른 실시예에 따른 바이어스 회로의 블록도를 개략적으로 도시한다.9 schematically illustrates a block diagram of a bias circuit according to another embodiment of the present invention.

도 9를 참조하면, 바이어스 회로(10)는 셀프 바이어스 회로부(13), 스위칭 회로부(14) 및 시작 회로부(15)를 포함한다.Referring to FIG. 9, the bias circuit 10 includes a self bias circuit portion 13, a switching circuit portion 14, and a start circuit portion 15.

셀프 바이어스 회로부(13)는 도 6에 도시되는 제1 전류(I1), 및 제2 전류(I2)를 설프 바이어싱한다. 셀프 바이어스 회로부(13)는 PMOSFET들(MP60 및 MP61), NMOSFET들(MN61 및 MN62), 및 바이어스 저항(RBIAS)으로 구현될 수 있다.The self-bias circuit unit 13 sulf biases the first current I 1 and the second current I 2 shown in FIG. 6. The self bias circuit unit 13 may be implemented with PMOSFETs MP60 and MP61, NMOSFETs MN61 and MN62, and a bias resistor R BIAS .

스위칭 회로부(14)는 제어 신호에 응답하여, 비활성되어 있는 셀프 바이어스 회로부(13)를 활성화시킬 수 있다. 또한, 시작 회로부(15)는 제로 상태에 있는 셀프 바이어스 회로부(13)의 동작을 시작시킬 수 있다.The switching circuit portion 14 may activate the self-biasing circuit portion 13 which is inactive in response to the control signal. In addition, the start circuit section 15 can start the operation of the self bias circuit section 13 in the zero state.

도 10은 도 9의 바이어스 회로의 더욱 구체적인 회로도를 도시한다.10 shows a more specific circuit diagram of the bias circuit of FIG. 9.

도 9와 함께 도 10을 참조하면, 도 7에 도시된 바이어스 회로(10)는 도 10의 셀프 바이어스 회로부(13)에 대응될 수 있다. 또한, 도 10의 바이어스 회로(10)는 상기 셀프 바이어스 회로부를 활성화 또는 비활성화하기 위한 스위칭 회로부(14) 및 상기 셀프 바이어스 회로부의 제로 상태를 해제하기 위한 시작 회로(15)를 더 포함한다.9 and 10, the bias circuit 10 illustrated in FIG. 7 may correspond to the self bias circuit unit 13 of FIG. 10. Further, the bias circuit 10 of FIG. 10 further includes a switching circuit portion 14 for activating or deactivating the self bias circuit portion and a start circuit 15 for releasing the zero state of the self bias circuit portion.

스위칭 회로부(14)는 PMOSFET(MP73) 및 NMOSFET(MN75)를 포함한다. PMOSFET(MP73)는 전원에 연결된 소스, PMOSFET(MP60)의 게이트에 연결된 드레인, 및 제어 신호(RSTB)를 수신하는 게이트를 갖는다. NMOSFET(MN75)는 접지에 연결된 소스, NMOSFET(MN61)의 게이트에 연결된 드레인, 및 제어 신호(RST)를 수신하는 게이트를 갖는다.The switching circuit section 14 includes a PMOSFET MP73 and an NMOSFET MN75. The PMOSFET MP73 has a source connected to a power supply, a drain connected to the gate of the PMOSFET MP60, and a gate receiving a control signal RSTB. NMOSFET MN75 has a source connected to ground, a drain connected to the gate of NMOSFET MN61, and a gate that receives a control signal RST.

제어 신호(RSTB)가 하이 레벨이고, 제어 신호(RST)가 로우 레벨인 경우, PMOSFET(MP73) 및 NMOSFET(MN75)는 턴 오프 되고, 셀프 바이어스 회로부(13)는 정상적으로 동작한다. 제어 신호(RSTB)가 로우 레벨이고, 제어 신호(RST)가 하이 레벨인 경우, PMOSFET(MP73) 및 NMOSFET(MN75)는 턴 온 되고, PMOSFET들(MP60 및 MP61)의 게이트들의 전압은 풀 업 되고, NMOSFET들(MN61 및 MN62)의 게이트들의 전압은 풀 다운 된다. 그 결과, PMOSFET들(MP60 및 MP61) 및 NMOSFET들(MN61 및 MN62)은 모두 턴 오프되므로, 셀프 바이어스 회로부(13)는 비활성화된다.When the control signal RSTB is at a high level and the control signal RST is at a low level, the PMOSFET MP73 and the NMOSFET MN75 are turned off, and the self-bias circuit unit 13 operates normally. When the control signal RSTB is low level and the control signal RST is high level, the PMOSFET MP73 and the NMOSFET MN75 are turned on, and the voltages of the gates of the PMOSFETs MP60 and MP61 are pulled up. , The voltages of the gates of the NMOSFETs MN61 and MN62 are pulled down. As a result, since the PMOSFETs MP60 and MP61 and the NMOSFETs MN61 and MN62 are both turned off, the self bias circuit portion 13 is deactivated.

시작 회로부(15)는 PMOSFET(MP72) 및 NMOSFET들(MN72, MN73 및 MN74)을 포함한다. PMOSFET(MP72)은 NMOSFET(MN74)의 게이트에 연결된 게이트, 전원에 연결된 소스, 및 NMOSFET(MN74)의 드레인, NMOSFET(MN72)의 게이트 및 NMOSFET(MN73)의 드레인에 연결된 드레인을 갖는다. NMOSFET(MN74)의 소스는 접지되고, PMOSFET(MP72)의 게이트는 제어 신호(RST)를 수신한다. NMOSFET(MN72)의 드레인은 PMOSFET(MP61)의 드레인에 연결되고, NMOFSET(MN72)의 소스는 NMOSFET(MN73)의 게이트 및 NMOSFET(MN61)의 게이트에 연결되고, NMOSFET(MN73)의 소스는 접지된다.The starting circuit section 15 includes a PMOSFET MP72 and NMOSFETs MN72, MN73 and MN74. The PMOSFET MP72 has a gate connected to the gate of the NMOSFET MN74, a source connected to a power supply, and a drain connected to the drain of the NMOSFET MN74, the gate of the NMOSFET MN72, and the drain of the NMOSFET MN73. The source of the NMOSFET MN74 is grounded, and the gate of the PMOSFET MP72 receives the control signal RST. The drain of the NMOSFET MN72 is connected to the drain of the PMOSFET MP61, the source of the NMOFSET MN72 is connected to the gate of the NMOSFET MN73 and the gate of the NMOSFET MN61, and the source of the NMOSFET MN73 is grounded. .

제어 신호(RSTB)가 로우 레벨에서 하이 레벨로 천이되고, 제어 신호(RST)가 하이 레벨에서 로우 레벨로 천이하는 순간에, PMOSFET들(MP60 및 MP61)의 게이트 노드(DLY_TUP)와 NMOSFET(MN61 및 MN62)의 게이트 노드(DLY_TDN)는 플로팅되어 PMOSFET들(MP60 및 MP61) 및 NMOSFET들(MN61 및 MN62)을 턴 온 시키지 못할 수 있다. 이 경우, PMOSFET들(MP60 및 MP61) 및 NMOSFET들(MN61 및 MN62)은 여전히 턴 오프 상태를 유지할 수 있다. 이러한 상태는 제로 전류 상태 또는 제로 상태로 지칭될 수 있다. 즉, 제어 신호(RSTB)가 하이 레벨이고, 제어 신호(RST)가 로우 레벨이더라도, 셀프 바이어스 회로(13)는 비활성화 상태일 수 있다.At the moment when the control signal RSTB transitions from the low level to the high level, and the control signal RST transitions from the high level to the low level, the gate node DLY_TUP of the PMOSFETs MP60 and MP61 and the NMOSFET MN61 and The gate node DLY_TDN of the MN62 may be floated to turn on the PMOSFETs MP60 and MP61 and the NMOSFETs MN61 and MN62. In this case, the PMOSFETs MP60 and MP61 and the NMOSFETs MN61 and MN62 may still remain turned off. This state may be referred to as a zero current state or a zero state. That is, even when the control signal RSTB is at a high level and the control signal RST is at a low level, the self-bias circuit 13 may be in an inactive state.

제어 신호(RST)가 로우 레벨이면, PMOSFET(MP72)이 턴 온되면서, 노드(A)는 풀 업된다. 노드(A)에 연결된 게이트를 갖는 NMOSFET(MN72)는 턴 온 된다. 그 결과, NMOSFET(MN72)은 드레인에 연결된 노드(DLY_TUP)와 소스에 연결된 노드(DLY_TDN)를 서로 전기적으로 연결시킨다. 노드(DLY_TUP)와 노드(DLY_TDN)의 전압 레벨은 중간 전위, 즉, 약 VADD/2이 되며, PMOSFET들(MP60 및 MP61) 및 NMOSFET들(MN61 및 MN62)을 턴 온 시킨다. 그 결과, 셀프 바이어스 회로(13)의 제로 전류 상태는 제거된다.When the control signal RST is at the low level, the node A is pulled up while the PMOSFET MP72 is turned on. NMOSFET MN72 having a gate connected to node A is turned on. As a result, the NMOSFET MN72 electrically connects the node DLY_TUP connected to the drain and the node DLY_TDN connected to the source. The voltage levels of the nodes DLY_TUP and DLY_TDN become intermediate potentials, that is, about VADD / 2, and turn on the PMOSFETs MP60 and MP61 and the NMOSFETs MN61 and MN62. As a result, the zero current state of the self bias circuit 13 is eliminated.

또한, 노드(DLY_TDN)에 연결된 게이트를 갖는 NMOSFET(MN73)도 함께 턴 온된다. 그 결과, NMOSFET(MN73)의 전자 이동도는 PMOSFET(MP72)의 전자 이동도보다 높기 때문에, 노드(A)의 전압 레벨은 NMOSFET(MN72)를 턴 오프시킬 수 있을 정도로 낮아진다. NMOSFET(MN72)가 턴 오프되어, 노드(DLY_TUP)와 노드(DLY_TDN) 간의 전기적 연결은 개방된다. 따라서, 셀프 바이어스 회로부(13)의 정상적인 동작은 시작 회로부(15)에 의해 영향을 받지 않게 된다.In addition, the NMOSFET MN73 having a gate connected to the node DLY_TDN is also turned on. As a result, since the electron mobility of the NMOSFET MN73 is higher than the electron mobility of the PMOSFET MP72, the voltage level of the node A is low enough to turn off the NMOSFET MN72. The NMOSFET MN72 is turned off to open the electrical connection between the node DLY_TUP and the node DLY_TDN. Thus, the normal operation of the self bias circuit portion 13 is not affected by the start circuit portion 15.

또한, 바이어스 회로(10)는 PMOSFET(MP71) 및 NMOSFET(MN71)을 포함할 수 있다. PMOSFET(MP71)은 전원에 연결된 소스 및 NMOSFET(MN71)의 드레인에 연결된 드레인을 가지고, NMOSFET(MN71)은 접지된 소스를 가지며, PMOSFET(MP71)과 NMOSFET(N71)의 게이트들은 서로 연결된다.In addition, the bias circuit 10 may include a PMOSFET MP71 and an NMOSFET MN71. The PMOSFET MP71 has a source connected to a power supply and a drain connected to the drain of the NMOSFET MN71, the NMOSFET MN71 has a grounded source, and the gates of the PMOSFET MP71 and the NMOSFET N71 are connected to each other.

제어 신호(RST)는 PMOSFET(MP71)과 NMOSFET(MN71)을 이용하여 제어 신호(RSTB)에 반전된다. 제어 신호(RSTB)가 하이 레벨일 때, NMOSFET(MN71)이 턴 온 되고, PMOSFET(MP71)이 턴 오프 되어, 로우 레벨인 제어 신호(RST)를 생성한다. 제어 신호(RSTB)가 로우 레벨일 때, NMOSFET(MN71)이 턴 오프 되고, PMOSFET(MP71)이 턴 온 되어, 하이 레벨인 제어 신호(RST)를 생성한다. 본 기술분야의 당업자들은 제어 신호들(RSTB 및 RST)이 각각 다른 회로들에 의해 생성될 수 있다는 것을 이해할 수 있다.The control signal RST is inverted to the control signal RSTB using the PMOSFET MP71 and the NMOSFET MN71. When the control signal RSTB is at the high level, the NMOSFET MN71 is turned on, and the PMOSFET MP71 is turned off to generate the control signal RST at the low level. When the control signal RSTB is at the low level, the NMOSFET MN71 is turned off and the PMOSFET MP71 is turned on to generate the high level control signal RST. Those skilled in the art can understand that the control signals RSTB and RST may each be generated by different circuits.

또한, PMOSFET(MP63) 및 NMOSFET(MN64)에 의해 구성되는 인버터가 본 발명에서 지연 소자로 기능하지만, 예컨대, 다른 종류의 인버터들, 게이트 회로들 등과 같은 다른 지연 소자들이 PMOSFET(MP63) 및 NMOSFET(MN64)에 의해 구성되는 상기 인버터를 대체하도록 사용될 수 있다. 바이어스 회로(10)가 제공하는 기준 정전류에 정비례하는 전류들을 이용하여, 상기 다른 지연 소자들의 부하 커패시터들을 충전 및 방전시킴으로써 동일하거나 유사한 효과가 나타날 수 있다.In addition, while the inverter constituted by the PMOSFET MP63 and the NMOSFET MN64 functions as a delay element in the present invention, other delay elements such as, for example, other kinds of inverters, gate circuits, etc. may be used as the PMOSFET MP63 and the NMOSFET ( It can be used to replace the inverter configured by MN64). Using currents directly proportional to the reference constant current provided by the bias circuit 10, the same or similar effect can be achieved by charging and discharging the load capacitors of the other delay elements.

본 발명의 락 검출 회로에 있어서, 상기 지연 회로의 지연 시간을 일정하게 유지하기 위한 기준 정전류를 제공하기 위해 셀프-바이어스 회로가 제공된다. 상기 기준 정전류의 안정도는 PVT 파라미터들 및 큰 변동성을 갖는 다른 파라미터들에 관계 없이 상기 셀프-바이어스 회로를 형성하는 MOSFET들의 크기에만 좌우되기 때문에, 상기 지연 회로의 지연 시간의 정확도가 개선된다. 그 결과, 상기 락 검출 회로의 검출 정확도가 개선될 수 있다.In the lock detection circuit of the present invention, a self-bias circuit is provided to provide a reference constant current for keeping the delay time of the delay circuit constant. Since the stability of the reference constant current depends only on the size of the MOSFETs forming the self-bias circuit regardless of the PVT parameters and other parameters with large variability, the accuracy of the delay time of the delay circuit is improved. As a result, the detection accuracy of the lock detection circuit can be improved.

본 발명의 예시적인 실시예들이 상세히 제시되고 설명되었지만, 본 기술분야의 당업자들은 첨부한 청구범위에 의해 정해지는 본 발명의 사상과 범위로부터 벗어나지 않는 다양한 형태의 변화와 세부적인 변화가 만들어질 수 있다는 것을 이해하여야 한다.While exemplary embodiments of the invention have been shown and described in detail, those skilled in the art will recognize that various changes and modifications can be made therein without departing from the spirit and scope of the invention as defined by the appended claims. Should be understood.

10: 바이어스 회로 11: 기준 전류원
12: 종속 전류원 13: 셀프 바이어스 회로부
14: 스위칭 회로부 15: 시작 회로부
20: 지연 스테이지 21: 지연 유닛
22: 반전부 23: 종속 전류 공급부
24: 종속 전류 싱크부 100: 위상 동기 루프 회로
110: 위상-주파수 검출기 120: 전하 펌프
130: 루프 필터 140: 전압-제어 발진기
150: 주파수 분할기 160: 락 검출 회로
161: NOR 회로 162: 지연 회로
163: 플립 플롭10: bias circuit 11: reference current source
12: slave current source 13: self bias circuit section
14: switching circuit section 15: starting circuit section
20: delay stage 21: delay unit
22: inverting section 23: dependent current supply
24: dependent current sink 100: phase locked loop circuit
110: phase-frequency detector 120: charge pump
130: loop filter 140: voltage-controlled oscillator
150: frequency divider 160: lock detection circuit
161: NOR circuit 162: delay circuit
163: flip flop

Claims (10)

입력 클럭 신호와 출력 클럭 신호의 위상들을 비교하여 위상 비교 신호를 발생하고, 상기 위상 비교 신호로부터 제1 펄스 신호 및 제2 펄스 신호를 발생하고, 상기 제2 펄스 신호에 응답하여 상기 제1 펄스 신호의 상태를 검출하는 위상 동기 루프 회로에 있어서,
전원과 접지 사이에 흐르는, 제1 전류 및 상기 제1 전류에 비례하는 제2 전류를 발생하는 바이어스 회로; 및
상기 제1 전류에 비례하는 제3 전류 및 상기 제2 전류에 비례하는 제4 전류를 발생하고, 상기 제1 펄스 신호를 입력 받고, 상기 제3 전류 및 상기 제4 전류에 따라 상기 제1 펄스 신호를 지연 시간만큼 지연시킨 상기 제2 펄스 신호를 발생하는 지연 회로를 포함하며,
상기 전원의 전원 전압의 변동(fluctuation)이 생기더라도, 상기 제1 전류는 미리 결정된 기준 전류 레벨로 안정화되는 것을 특징으로 하는 위상 동기 루프 회로.Comparing phases of an input clock signal and an output clock signal to generate a phase comparison signal, generating a first pulse signal and a second pulse signal from the phase comparison signal, and in response to the second pulse signal, the first pulse signal. In a phase locked loop circuit for detecting a state of
A bias circuit for generating a first current flowing between a power supply and ground and a second current proportional to the first current; And
Generate a third current proportional to the first current and a fourth current proportional to the second current, receive the first pulse signal, and generate the first pulse signal according to the third current and the fourth current. A delay circuit for generating the second pulse signal delayed by a delay time;
And the first current is stabilized at a predetermined reference current level even when fluctuation of the power supply voltage of the power supply occurs. 제1 항에 있어서,
상기 바이어스 회로는,
상기 제1 전류가 흐르는 제1 NMOSFET 및 바이어스 저항;
상기 제2 전류가 흐르는 제2 NMOSFET; 및
상기 제1 전류로부터 상기 제2 전류를 미러링하는 전류 미러부를 포함하고,
상기 제1 NMOSFET의 드레인은 상기 전류 미러부를 통해 상기 전원에 연결되고, 상기 제1 NMOSFET의 소스는 상기 바이어스 저항을 통해 상기 접지에 연결되고, 상기 제2 NMOSFET의 드레인은 상기 제1 NMOSFET의 게이트 및 상기 제2 NMOSFET의 게이트와 함께 상기 전류 미러부를 통해 상기 전원에 연결되고, 상기 제2 NMOSFET의 소스는 상기 접지에 연결되는 것을 특징으로 하는 락 검출 회로.The method according to claim 1,
The bias circuit,
A first NMOSFET and bias resistor through which the first current flows;
A second NMOSFET through which the second current flows; And
A current mirror unit mirroring the second current from the first current,
A drain of the first NMOSFET is connected to the power supply through the current mirror, a source of the first NMOSFET is connected to the ground through the bias resistor, and a drain of the second NMOSFET is connected to a gate of the first NMOSFET and And the source of the second NMOSFET is connected to the ground through the current mirror portion together with the gate of the second NMOSFET. 제2 항에 있어서,
상기 제1 전류의 상기 기준 전류 레벨은 상기 제1 NMOSFET의 크기, 상기 바이어스 저항의 값, 및 상기 제1 NMOSFET과 상기 제2 NMOSFET의 크기의 비에 의존하며, 상기 전원의 전원 전압에 독립적인 것을 특징으로 하는 락 검출 회로.The method of claim 2,
The reference current level of the first current is dependent on the size of the first NMOSFET, the value of the bias resistor, and the ratio of the size of the first NMOSFET and the second NMOSFET, independent of the power supply voltage of the power supply. A lock detection circuit characterized by the above-mentioned. 제1 항에 있어서,
상기 지연 회로는 입력단 및 출력단을 가지는 반전부를 포함하는 적어도 하나의 지연 유닛을 포함하고,
상기 반전부는 상기 출력단과 상기 접지 사이에 등가적으로 존재하는 부하 커패시터를 포함하며,
상기 부하 캐패시터는 상기 제3 전류에 의해 일정한 속도로 충전되고, 상기 제4 전류에 의해 일정한 속도로 방전되는 것을 특징으로 하는 락 검출 회로.The method according to claim 1,
The delay circuit comprises at least one delay unit comprising an inverting portion having an input stage and an output stage,
The inverting unit includes a load capacitor that is equivalently present between the output terminal and the ground,
And the load capacitor is charged at a constant rate by the third current and discharged at a constant rate by the fourth current. 제1 항에 있어서,
상기 제3 전류는 상기 제1 전류에 미러링되고, 상기 제4 전류는 상기 제2 전류에 미러링되는 것을 특징으로 하는 락 검출 회로.The method according to claim 1,
The third current is mirrored to the first current, and the fourth current is mirrored to the second current. 제1 항에 있어서,
상기 바이어스 회로는 상기 제1 전류 및 상기 제2 전류를 셀프 바이어싱하는 셀프 바이어스 회로부;
제1 신호에 따라 상기 셀프 바이어스 회로부를 활성화 또는 비활성화시키는 스위칭 회로부; 및
상기 셀프 바이어스 회로부의 제로 상태를 해제하기 위한 시작 회로부를 포함하는 것을 특징으로 하는 락 검출 회로. The method according to claim 1,
The bias circuit may include a self bias circuit unit which self biases the first current and the second current;
A switching circuit unit for activating or deactivating the self bias circuit unit according to a first signal; And
And a start circuit portion for releasing the zero state of the self bias circuit portion. 위상 동기 루프 회로의 락 검출 회로로서,
상기 락 검출 회로는 NOR 회로, 적어도 하나의 지연 유닛을 포함하는 지연 회로, 상기 적어도 하나의 지연 유닛에 바이어스 신호를 제공하기 위한 바이어스 회로, 및 상기 NOR 회로와 상기 지연 회로의 출력 신호를 기초로 상기 위상 동기 루프 회로의 락 상태를 검출하는 트리거를 포함하며,
상기 바이어스 회로는 제1 PMOSFET, 제2 PMOSFET, 제1 NMOSFET, 제2 NMOSFET 및 바이어스 저항를 포함하고,
상기 제1 PMOSFET의 소스는 전원에 연결되고, 상기 제1 PMOSFET의 드레인은 상기 제1 NMOSFET의 드레인과 상기 제1 NMOSFET의 게이트에 연결되고, 상기 제1 NMOSFET의 소스는 접지에 연결되고,
상기 제2 PMOSFET의 소스는 상기 전원에 연결되고, 상기 제2 PMOSFET의 드레인은 상기 제2 PMOSFET의 게이트와 상기 제2 NMOSFET의 드레인에 연결되고, 상기 제2 NMOSFET의 소스는 상기 바이어스 저항을 통해 접지에 연결되고,
상기 제1 PMOSFET의 게이트는 상기 제2 PMOSFET의 상기 게이트에 연결되고, 상기 제1 NMOSFET의 상기 게이트는 상기 제2 NMOSFET의 게이트에 연결되고,
상기 제1 PMOSFET의 게이트에서의 전압 및 상기 제1 NMOSFET의 게이트에서의 전압 중 적어도 하나는 상기 바이어스 신호로 사용되는 것을 특징으로 하는 락 검출 회로.As a lock detection circuit of a phase locked loop circuit,
The lock detection circuit includes a NOR circuit, a delay circuit including at least one delay unit, a bias circuit for providing a bias signal to the at least one delay unit, and the output signal of the NOR circuit and the delay circuit. A trigger for detecting a locked state of the phase locked loop circuit,
The bias circuit comprises a first PMOSFET, a second PMOSFET, a first NMOSFET, a second NMOSFET, and a bias resistor,
A source of the first PMOSFET is connected to a power source, a drain of the first PMOSFET is connected to a drain of the first NMOSFET and a gate of the first NMOSFET, a source of the first NMOSFET is connected to ground,
The source of the second PMOSFET is connected to the power supply, the drain of the second PMOSFET is connected to the gate of the second PMOSFET and the drain of the second NMOSFET, and the source of the second NMOSFET is grounded through the bias resistor. Connected to,
A gate of the first PMOSFET is connected to the gate of the second PMOSFET, the gate of the first NMOSFET is connected to a gate of the second NMOSFET,
And at least one of the voltage at the gate of the first PMOSFET and the voltage at the gate of the first NMOSFET is used as the bias signal. 제7 항에 있어서,
상기 바이어스 회로는 제3 PMOSFET 및 제3 NMOSFET를 포함하는 스위치 회로를 더 포함하며,
상기 제3 PMOSFET의 소스는 상기 전원에 연결되고, 상기 제3 PMOSFET의 드레인은 상기 제1 PMOSFET의 상기 게이트에 연결되고, 상기 제3 PMOSFET의 게이트는 제1 신호를 수신하고,
상기 제3 NMOSFET의 소스는 접지에 연결되고, 상기 제3 NMOSFET의 드레인은 상기 제1 NMOSFET의 상기 게이트에 연결되고, 상기 제3 NMOSFET의 게이트는 제2 신호를 수신하는 것을 특징으로 하는 락 검출 회로.The method of claim 7, wherein
The bias circuit further includes a switch circuit including a third PMOSFET and a third NMOSFET,
A source of the third PMOSFET is connected to the power source, a drain of the third PMOSFET is connected to the gate of the first PMOSFET, a gate of the third PMOSFET receives a first signal,
A source of the third NMOSFET is connected to ground, a drain of the third NMOSFET is connected to the gate of the first NMOSFET, and a gate of the third NMOSFET receives a second signal . 제7 항에 있어서,
상기 바이어스 회로는 제4 PMOSFET, 제4 NMOSFET, 제5 NMOSFET 및 제6 NMOSFET을 포함하는 제로 상태 시작 회로를 더 포함하며,
상기 제4 PMOSFET의 게이트는 상기 제6 NMOSFET의 게이트에 연결되고, 상기 제4 PMOSFET의 소스는 상기 전원에 연결되고, 상기 제4 PMOSFET의 드레인은 상기 제6 NMOSFET의 드레인, 상기 제4 NMOSFET의 게이트 및 상기 제5 NMOSFET의 드레인에 연결되고, 상기 제6 NMOSFET의 소스는 접지에 연결되고, 상기 제4 PMOSFET의 상기 게이트는 제2 신호를 수신하고,
상기 제4 NMOSFET의 드레인은 상기 제2 PMOSFET의 상기 드레인에 연결되고, 상기 제4 NMOSFET의 소스는 상기 제5 NMOSFET의 게이트 및 상기 제2 NMOSFET의 상기 게이트에 연결되고, 상기 제5 NMOSFET의 소스는 접지에 연결되는 것을 특징으로 하는 락 검출 회로.The method of claim 7, wherein
The bias circuit further comprises a zero state start circuit comprising a fourth PMOSFET, a fourth NMOSFET, a fifth NMOSFET, and a sixth NMOSFET;
The gate of the fourth PMOSFET is connected to the gate of the sixth NMOSFET, the source of the fourth PMOSFET is connected to the power supply, the drain of the fourth PMOSFET is the drain of the sixth NMOSFET, the gate of the fourth NMOSFET And a drain of the fifth NMOSFET, a source of the sixth NMOSFET is connected to ground, the gate of the fourth PMOSFET receives a second signal,
The drain of the fourth NMOSFET is connected to the drain of the second PMOSFET, the source of the fourth NMOSFET is connected to the gate of the fifth NMOSFET and the gate of the second NMOSFET, and the source of the fifth NMOSFET is A lock detection circuit, characterized in that connected to the ground. 제7 항에 있어서,
상기 적어도 하나의 지연 유닛은 제6 PMOSFET, 제7 PMOSFET, 제8 NMOSFET, 및 제9 NMOSFET를 포함하며,
상기 제6 PMOSFET의 소스는 상기 전원에 연결되고, 상기 제6 PMOSFET의 드레인은 상기 제7 PMOSFET의 소스에 연결되고, 상기 제7 PMOSFET의 드레인은 상기 제9 NMOSFET의 드레인에 연결되고, 상기 제9 NMOSFET의 소스는 상기 제8 NMOSFET의 드레인에 연결되고, 상기 제8 NMOSFET의 소스는 접지에 연결되며,
상기 제6 PMOSFET의 게이트는 상기 제2 PMOSFET의 게이트에 연결되고, 상기 제8 NMOSFET의 게이트는 상기 제2 NMOSFET의 게이트에 연결되고, 상기 제7 PMOSFET의 게이트는 상기 제9 NMOSFET의 게이트에 연결되며,
상기 제7 PMOSFET의 게이트는 데이터 신호를 수신하고, 상기 제7 PMOSFET의 드레인은 상기 데이터 신호가 반전된 반전 데이터 신호를 출력하는 것을 특징으로 하는 락 검출 회로. The method of claim 7, wherein
The at least one delay unit comprises a sixth PMOSFET, a seventh PMOSFET, an eighth NMOSFET, and a ninth NMOSFET,
The source of the sixth PMOSFET is connected to the power source, the drain of the sixth PMOSFET is connected to the source of the seventh PMOSFET, the drain of the seventh PMOSFET is connected to the drain of the ninth NMOSFET, and the ninth A source of an NMOSFET is connected to the drain of the eighth NMOSFET, a source of the eighth NMOSFET is connected to ground,
A gate of the sixth PMOSFET is connected to a gate of the second PMOSFET, a gate of the eighth NMOSFET is connected to a gate of the second NMOSFET, and a gate of the seventh PMOSFET is connected to a gate of the ninth NMOSFET ,
And the gate of the seventh PMOSFET receives a data signal, and the drain of the seventh PMOSFET outputs an inverted data signal in which the data signal is inverted.
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