JP2011145790A - Current lock circuit - Google Patents
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Abstract
Description
本発明は、基準電流に対して任意の比の電流を生成する技術に関する。 The present invention relates to a technique for generating a current having an arbitrary ratio with respect to a reference current.
基準電流に対して任意の比の電流を生成するものとして、図17に示すような回路構成のカレントミラー回路100が広く知られている。
カレントミラー回路100では、NMOS101,102で基準電流Irefをミラーし、PMOS103,104のW/Lのサイズ比をm:nとすることによって、ミラーした出力電流Ioutを次式の関係として得ることができる。
A
In the
Iref:Iout=m:n
他のカレントミラー回路の構成例として、例えば特許文献1に開示されたカレントミラー回路がある。
Iref: Iout = m: n
As another configuration example of the current mirror circuit, for example, there is a current mirror circuit disclosed in
ところで、図18に示すようなV/Iコンバーター60がある。このV/Iコンバーター60は、入力電圧Vinが印加されるアンプ61、抵抗値R0の内蔵抵抗62、及びサイズの等しいPMOS63,64を有しており、その出力電流Iout2は、次式のようになる。
Iout2=Vin/R0
Incidentally, there is a V / I
Iout2 = Vin / R 0
このようなV/Iコンバーター60の出力電流Iout2を基準電流Irefにm:nでロックさせる、すなわち出力電流Iout2と基準電流Irefとの関係を次式のような関係とすることは、図17に示したカレントミラー回路では実現出来ない。
Iref:Iout2=m:n
FIG. 17 shows that the output current Iout2 of the V /
Iref: Iout2 = m: n
何故ならば、基準電流IrefとV/Iコンバーターの出力電流Iout2とは異なる電流源であるため、同一電流源から任意の比の電流値を作り出すことを前提とした図17のような構成が使えないからである。
よって、特許文献1にあるようなカレントミラー回路でも、異なる電流源の電流を基準電流に対して任意の比にする、すなわち、異なる電流源の電流をロックすることは出来ない。
This is because the reference current Iref and the output current Iout2 of the V / I converter are different current sources, so that the configuration as shown in FIG. 17 can be used on the assumption that a current value of an arbitrary ratio is generated from the same current source. Because there is no.
Therefore, even with the current mirror circuit as in
本発明の課題は、異なる電流源の電流をロックすることである。 An object of the present invention is to lock the currents of different current sources.
前記課題を解決するために、請求項1に記載の発明は、基準電流の電流値と調整対象の電流である調整対象電流の電流値とを比較して、前記調整対象電流の電流値が前記基準電流の電流値の所定倍となるように制御信号を生成する電流比較手段と、前記電流比較手段が生成した前記制御信号に基づき前記調整対象電流の電流値を調整する電流調整手段と、を備えることを特徴とする。
In order to solve the above-mentioned problem, the invention according to
また、請求項2に記載の発明は、請求項1の記載において、前記電流比較手段は、電流値に対し加算値及び減算値の何れか一方として作用する前記基準電流と、前記電流調整手段が調整した電流値の前記調整対象電流であって、電流値に対し加算値及び減算値の何れか他方として作用する電流と、を供給する電流供給回路と、前記電流供給回路が供給する電流を積分することで、前記基準電流の電流値と前記調整対象電流の電流値との比較結果となる積分値を得る積分回路と、前記積分回路による積分値と基準値とを比較して前記制御信号を生成する比較回路と、前記比較回路が生成した前記制御信号に基づき前記電流供給回路による前記基準電流と前記調整対象電流との供給割合を制御する制御回路と、を備えることを特徴とする。 According to a second aspect of the present invention, in the first aspect, the current comparison unit includes the reference current that acts as one of an addition value and a subtraction value with respect to a current value, and the current adjustment unit. A current supply circuit that supplies the current to be adjusted of the adjusted current value and that acts as either the addition value or the subtraction value for the current value; and integrates the current supplied by the current supply circuit Thus, an integration circuit that obtains an integration value that is a comparison result between the current value of the reference current and the current value of the adjustment target current is compared with the integration value by the integration circuit and the reference value. And a control circuit that controls a supply ratio of the reference current and the adjustment target current by the current supply circuit based on the control signal generated by the comparison circuit.
また、請求項3に記載の発明は、請求項2の記載において、前記基準電流は、電流値に対し加算値として作用し、前記調整対象電流は、電流値に対し減算値として作用し、前記電流調整手段は、前記積分回路による積分値が上限の基準値を上回ることを表す前記制御信号が供給されている場合は前記調整対象電流の電流値を増加させる調整をし、前記積分回路による積分値が下限の基準値を下回ることを表す前記制御信号が供給されている場合は前記調整対象電流の電流値を減少させる調整をし、前記積分回路による積分値が前記下限の基準値と前記上限の基準値との間にあることを表す前記制御信号が供給されている場合は前記調整対象電流の電流値を維持することを特徴とする。 According to a third aspect of the present invention, in the second aspect, the reference current acts as an addition value for a current value, the adjustment target current acts as a subtraction value for the current value, and The current adjustment means adjusts to increase the current value of the current to be adjusted when the control signal indicating that the integration value by the integration circuit exceeds an upper reference value is supplied, and integration by the integration circuit When the control signal indicating that the value is lower than the lower limit reference value is supplied, adjustment is performed to decrease the current value of the current to be adjusted, and the integration value by the integration circuit is the lower limit reference value and the upper limit. The current value of the adjustment target current is maintained when the control signal indicating that the current value is between the current value and the reference value is supplied.
また、請求項4に記載の発明は、請求項2又は3の記載において、前記制御回路は、さらにクロック信号を入力し、前記制御信号と前記クロック信号のデューティー比とに基づき、前記基準電流と前記調整対象電流との供給割合を制御することを特徴とする。
また、請求項5に記載の発明は、請求項1〜4の何れかの記載において、前記電流調整手段は、前記制御信号に基づき、出力する電圧値を調整するチャージポンプ回路と、前記チャージポンプ回路が出力する電圧値に対応する前記調整対象電流の電流値を生成するV/Iコンバーターと、を備えることを特徴とする。
According to a fourth aspect of the present invention, in the second or third aspect, the control circuit further receives a clock signal, and based on the control signal and a duty ratio of the clock signal, the reference current and The supply ratio with the current to be adjusted is controlled.
According to a fifth aspect of the present invention, in any one of the first to fourth aspects, the current adjusting means adjusts a voltage value to be output based on the control signal, and the charge pump. And a V / I converter that generates a current value of the adjustment target current corresponding to a voltage value output from the circuit.
請求項1に係る発明によれば、基準電流の電流値と調整対象電流の電流値とを比較して調整対象電流の電流値が基準電流の電流値の所定倍となるように生成した制御信号に基づいて、調整対象電流の電流値を調整するため、異なる電流源の調整対象電流の電流値が基準電流の電流値の所定倍となるように、該調整対象電流をロックすることができる。
特に、請求項4に係る発明によれば、制御信号とクロック信号のデューティー比とに基づき基準電流と調整対象電流との供給割合を制御することで、基準電流の電流値と調整対象電流の電流値との比をクロック信号の任意のデューティー比に合致させることができるため、調整対象電流の電流値が基準電流の電流値の所定倍となるように、該調整対象電流をロックすることができる。
According to the first aspect of the present invention, the control signal generated by comparing the current value of the reference current and the current value of the adjustment target current so that the current value of the adjustment target current is a predetermined multiple of the current value of the reference current. Since the current value of the current to be adjusted is adjusted based on the current value, the current to be adjusted can be locked so that the current value of the current to be adjusted from different current sources is a predetermined multiple of the current value of the reference current.
In particular, according to the invention according to claim 4, by controlling the supply ratio of the reference current and the adjustment target current based on the control signal and the duty ratio of the clock signal, the current value of the reference current and the current of the adjustment target current Since the ratio to the value can be matched with an arbitrary duty ratio of the clock signal, the adjustment target current can be locked so that the current value of the adjustment target current is a predetermined multiple of the current value of the reference current. .
(構成)
本実施形態は、本発明を適用した電流ロック回路である。
図1は、電流ロック回路1の構成を示す。
図1に示すように、電流ロック回路1は、電流比較回路10、チャージポンプ回路50、V/Iコンバーター60及びクロック信号出力回路(オシレータ回路)70を有する。
(Constitution)
The present embodiment is a current lock circuit to which the present invention is applied.
FIG. 1 shows the configuration of the
As shown in FIG. 1, the
図2は、電流比較回路10の構成を示す。
図2に示すように、電流比較回路10は、第1及び第2電流源20,30、第1及び第2スイッチ11,12、積分器40、コンパレータ群13、並びに制御回路16を有する。
第1電流源20は、VDD側の電流源であり、電流値Iout2を供給する電流源である。また、第2電流源30は、VSS側の電流源であり、電流値(基準電流の電流値)Irefを供給する電流源である。
FIG. 2 shows the configuration of the
As shown in FIG. 2, the
The first
図3及び図4は、第1電流源20の構成の一例をそれぞれ示す。第1電流源20は、図3に示すように、NMOS21,22とPMOS23,24とを用いた回路構成によりカレントミラー回路として構成されている。ここで、NMOS21とNMOS22とはサイズが等しく、PMOS23とPMOS24とはサイズが等しい。
又は、第1電流源20は、図4に示すように、PMOS25,26を用いた回路構成によりカレントミラー回路として構成することもできる。ここで、PMOS25とPMOS26とはサイズが同じである。
3 and 4 show examples of the configuration of the first
Alternatively, the first
また、図5及び図6は、第2電流源30の構成の一例をそれぞれ示す。第2電流源30は、図5に示すように、NMOS31,32を用いた回路構成によりカレントミラー回路として構成されている。ここで、NMOS31とNMOS32とはサイズが等しい。
又は、第2電流源30は、図6に示すように、PMOS33,34とNMOS35,36とを用いた回路構成によりカレントミラー回路として構成することもできる。ここで、PMOS33とPMOS34とはサイズが等しく、NMOS35とNMOS36とはサイズが等しい。
5 and 6 show examples of the configuration of the second
Alternatively, the second
図2に戻って、第1スイッチ11は、第1電流源20と後段の積分器40との電気的接続を断続可能にする。第1スイッチ11は、制御回路16が出力する後述のスイッチON/OFF信号(スイッチ制御信号)PONがHiのとき(PON=Hi)、ONになる。また、第2スイッチ12は、第2電流源30と後段の積分器40との電気的接続を断続可能にする。第2スイッチ12は、制御回路16が出力する後述のスイッチON/OFF信号NONがHiのとき(NON=Hi)、ONになる。
積分器40は、一般的な構成からなり、アンプ41及び積分容量C0のコンデンサ42を有する。積分器40は、出力値WOUTを出力する。
Returning to FIG. 2, the
コンパレータ群13は、第1コンパレータ14及び第2コンパレータ15を含んで構成されている。第1コンパレータ14には、その非反転入力端子に出力値WOUTが入力されている。そして、第1コンパレータ14には、その反転入力端子に上限側の基準電圧(以下、上限側基準電圧という。)Vtopが印加されている。また、第2コンパレータ15には、その非反転入力端子に出力値WOUTが入力されている。そして、第2コンパレータ15には、第1コンパレータ14に印加されている基準電圧Vtopよりも小さい下限側の基準電圧(以下、下限側基準電圧という。)Vbottomがその反転入力端子に印加されている。
コンパレータ群13は、このような構成により、積分器40の出力値WOUTを基に上限信号LIMIT_TOP及び下限信号LIMIT_BTMを出力する。
The
With such a configuration, the
図7は、出力値WOUTと、上限信号LIMIT_TOP及び下限信号LIMIT_BTMとの関係を示す。コンパレータ群13は、この図7に示すような関係を基に、Hi又はLoの上限信号LIMIT_TOP及び下限信号LIMIT_BTMを出力する。
FIG. 7 shows the relationship between the output value WOUT and the upper limit signal LIMIT_TOP and the lower limit signal LIMIT_BTM. The
制御回路16は、コンパレータ群13が出力する上限信号LIMIT_TOP及び下限信号LIMIT_BTM、及びクロック信号OSCを基に、スイッチON/OFF信号PON,NONを出力する。
The
ここで、クロック信号出力回路70がクロック信号OSCを出力している。クロック信号出力回路70は、外部入力されるクロック制御信号によりクロック信号OSC(具体的にはそのデューティー比)が制御される。例えば、クロック制御信号は、外部の装置、例えばパーソナルコンピュータにより出力された信号である。
Here, the clock
図8は、上限信号LIMIT_TOP、下限信号LIMIT_BTM、及びクロック信号OSCと、スイッチON/OFF信号PON,NONとの関係を示す。制御回路16は、この図8に示すような関係を基に、Hi又はLoのスイッチON/OFF信号PON,NONを出力する。
チャージポンプ回路50は、上限信号LIMIT_TOP及び下限信号LIMIT_BTMに基づいて、出力電圧Voutを調整する回路である。
FIG. 8 shows the relationship between the upper limit signal LIMIT_TOP, the lower limit signal LIMIT_BTM, the clock signal OSC, and the switch ON / OFF signals PON and NON. The
The
図9は、チャージポンプ回路50の構成を示す。
図9に示すように、チャージポンプ回路50は、バイアス値Ibias,−Ibiasの第3及び第4電流源(一定電流源)51,52、第3及び第4スイッチ53,54、及びローパスフィルタ55を有する。
FIG. 9 shows the configuration of the
As shown in FIG. 9, the
第3電流源51は、第3スイッチ53により出力端子56に対して断続可能とされている。第3スイッチ53は、上限信号LIMIT_TOPがHiのとき(LIMIT_TOP=Hi)、ONになる。
The third
また、第4電流源52は、第4スイッチ54により出力端子56に対して断続可能とされている。第4スイッチ54は、下限信号LIMIT_BTMがLoのとき(LIMIT_BTM=Lo)、ONになる。
ローパスフィルタ55は、出力端子56の出力電圧Voutの高周波ノイズを除去する。なお、ローパスフィルタ55の構成は、必ずしも図9に示すような受動素子による構成である必要はない。
The fourth
The
チャージポンプ回路50は、このような構成により、下限信号LIMIT_BTMがLOのパルスを発生したとき、出力端子56から電流をディスチャージする。また、チャージポンプ回路50は、上限信号LIMIT_TOPがHiのパルスを生成したとき、出力端子56に電流をチャージする。
このような上限信号LIMIT_TOP、下限信号LIMIT_BTMに対するチャージポンプ回路50の動作をまとめると図10に示すようになる。
With such a configuration, the
The operation of the
すなわち、チャージポンプ回路50では、上限信号LIMIT_TOPがHiのとき(LIMIT_TOP=Hi)、第3スイッチ53がONになり(第3スイッチ53=ON)、出力端子56に対して電流をチャージする。また、チャージポンプ回路50では、下限信号LIMIT_BTMがLoのとき(LIMIT_BTM=Lo)、第4スイッチ54がONになり(第4スイッチ54=ON)、出力端子56から電流をディスチャージする。
That is, in the
チャージポンプ回路50の出力端子56は、V/Iコンバーター60の入力端子に電気的に接続されている。
V/Iコンバーター60の回路構成は、例えば、図18に示したように、アンプ61、抵抗値R0の内蔵抵抗62、及びサイズの等しいPMOS63,64を用いた回路構成と同様である。
The
The circuit configuration of the V /
V/Iコンバーター60は、このような構成により、入力端子65に入力電圧Vin(Vout)が印加されると、次式に示すような電流値Iout2を出力する。
Iout2=Vin/R0
With this configuration, when the input voltage Vin (Vout) is applied to the
Iout2 = Vin / R 0
(動作及び作用等)
(1)電流比較回路10の動作等
図11及び図12は、電流比較回路10の動作を示すタイミングチャートである。具体的には、図11及び図12は、クロック信号OSCと、出力値WOUTと、上限信号LIMIT_TOP及び下限信号LIMIT_BTMと、スイッチON/OFF信号PON,NONとの関係を示す。
(Operation and action)
(1) Operation of
図11は、第1電流源20の電流値Iout2と第2電流源30の電流値Irefとの関係が、Iout2<Irefのときの動作を示す。また、図12は、Iout2>Irefのときの動作を示す。
FIG. 11 shows an operation when the relationship between the current value Iout2 of the first
(1−1)Iout2<Irefのとき
図11を用いて先ず説明する。
ここで、クロック信号OSCについて、HiとLoのデューティー比(Hi区間:Lo区間)は1:1とする。また、上限側基準電圧Vtop及び下限側基準電圧Vbottomは、それら値のひらき(Vtop−Vbottom)が出力値WOUTの変化に対して十分大きく設定されている。
(1-1) When Iout2 <Iref First, description will be made with reference to FIG.
Here, for the clock signal OSC, the duty ratio between Hi and Lo (Hi interval: Lo interval) is 1: 1. Further, the upper limit side reference voltage V top and the lower limit side reference voltage V bottom are set such that their values (V top −V bottom ) are sufficiently large with respect to the change in the output value WOUT.
(1−1−1)t=0〜t1のとき(OSC=Lo)
{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Hi}であるため、{PON,NON}={Hi,Lo}になる(図8参照)。
これにより、第1スイッチ11がONになり、第2スイッチ12がOFFになるため、電流値Iout2によって積分器40のコンデンサ42がチャージされる。ここで、コンデンサ42の両端では、アンプ41の入力側が出力側に対し電位が上昇する。しかし、アンプ41の差動対の電位はどちらもAGNDなので、出力値(電位)WOUTが下降する。この状態が継続し、t=t1になったとき、クロック信号OSCがLoからHiに反転する。
(1-1-1) When t = 0 to t1 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8).
As a result, the
(1−1−2)t=t1〜t2のとき(OSC=Hi)
{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Lo,Hi}であるため、{PON,NON}={Lo,Hi}になる(図8参照)。
これにより、第1スイッチ11がOFFになり、第2スイッチ12がONになるため、電流値Irefによって積分器40のコンデンサ42がディスチャージされる。
(1-1-2) When t = t1 to t2 (OSC = Hi)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8).
As a result, the
今、Iout2<Irefなので、チャージ量よりもディスチャージ量の方が多く、そのため、t=t3(クロック信号OSCがLoに反転するタイミング)よりも早いt=t2において、出力値WOUTが上限側基準電圧Vtopに達する(WOUT=Vtopになる)。これにより、t=t2において、LIMIT_TOP=Hiになり(図7参照)、{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Hi,Hi}になるため、NON=Lo({PON,NON}={Lo,Lo})になる(図8参照)。 Since Iout2 <Iref, the discharge amount is larger than the charge amount. Therefore, at t = t2 earlier than t = t3 (timing at which the clock signal OSC is inverted to Lo), the output value WOUT is the upper reference voltage. V top is reached (WOUT = V top ). As a result, at t = t2, LIMIT_TOP = Hi (see FIG. 7) and {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Hi, Hi}, and therefore NON = Lo ({PON, NON} = {Lo , Lo}) (see FIG. 8).
(1−1−3)t=t2〜t3のとき(OSC=Hi)
{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Hi,Hi}であるため、{PON,NON}={Lo,Lo}になり(図8参照)、第1及び第2スイッチ11,12がともにOFFになる。そのため、積分器40のコンデンサ42に対するチャージもディスチャージも行なわれず、WOUT=Vtopの状態が維持される。そして、t=t3になったとき、クロック信号OSCがHiからLoに反転する。
(1-1-3) When t = t2 to t3 (OSC = Hi)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Hi, Hi}, {PON, NON} = {Lo, Lo} (see FIG. 8), and the first and
(1−1−4)t=t3〜t4のとき(OSC=Lo)
{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Hi}であるため、{PON,NON}={Hi,Lo}になる(図8参照)。
これにより、第1スイッチ11がONになり、第2スイッチ12がOFFになるため、電流値Iout2によって積分器40のコンデンサ42がチャージされる。
(1-1-4) When t = t3 to t4 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8).
As a result, the
今、Iout2<Irefなので、チャージ量よりもディスチャージ量の方が多く、そのため、t=t4(クロック信号OSCがHiに反転するタイミング)よりも早い時期に出力値WOUTが下限側基準電圧Vbottomに達することはない(WOUT=Vbottomになることはない)。この状態が継続し、t=t4になったとき、クロック信号OSCがLoからHiに反転する。 Now, Iout2 <since Iref, many people of the discharge amount than the amount of charge, in that order, t = t4 the output value WOUT is the lower limit reference voltage V bottom early than (clock signal OSC timing inverted Hi) Never reach (WOUT = V bottom is never reached). When this state continues and t = t4, the clock signal OSC is inverted from Lo to Hi.
(1−1−5)t=t4以降
t=t4以降では、t=t1〜t4での動作を繰り返す。すなわち、t=t4〜t5での動作は前述の(1−1−2)のt=t1〜t2での動作と同様になり、t=t5〜t6での動作は前述の(1−1−3)のt=t2〜t3での動作と同様になり、t=t6〜t7での動作は前述の(1−1−4)のt=t3〜t4での動作と同様になる。
(1-1-5) After t = t4 After t = t4, the operation at t = t1 to t4 is repeated. That is, the operation at t = t4 to t5 is similar to the operation at t = t1 to t2 in (1-1-2) described above, and the operation at t = t5 to t6 is described in (1-1-1). 3) is the same as the operation at t = t2 to t3, and the operation at t = t6 to t7 is the same as the operation at t = t3 to t4 in (1-1-4).
(1−2)Iout2>Irefのとき
図12を用いて説明する。なお、図12の動作は、リミットされるコンパレータが第1コンパレータ14から第2コンパレータ15に代わるだけであり、本質的には前述の(1−1)のIout2<Irefのときの動作と同じである。
(1-2) When Iout2> Iref This will be described with reference to FIG. Note that the operation of FIG. 12 is merely the replacement of the limited comparator from the
(1−2−1)t=0〜t1のとき(OSC=Lo)
{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Lo}であるため、{PON,NON}={Lo,Lo}になる(図8参照)。
これにより、第1及び第2スイッチ11,12がともにOFFになるため、積分器40のコンデンサ42に対するチャージもディスチャージも行なわれず、WOUT=Vbottomの状態が維持される。そして、t=t1になったとき、クロック信号OSCがLoからHiに反転する。
(1-2-1) When t = 0 to t1 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Lo}, {PON, NON} = {Lo, Lo} (see FIG. 8).
As a result, both the first and
(1−2−2)t=t1〜t2のとき(OSC=Hi)
{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Lo,Hi}であるため、{PON,NON}={Lo,Hi}になる(図8参照)。
これにより、第1スイッチ11がOFFになり、第2スイッチ12がONになるため、電流値Irefによって積分器40のコンデンサ42がディスチャージされる。
(1-2-2) When t = t1 to t2 (OSC = Hi)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8).
As a result, the
今、Iout2>Irefなので、ディスチャージ量よりもチャージ量の方が多く、そのため、t=t2(クロック信号OSCがLoに反転するタイミング)よりも早い時期に出力値WOUTが上限側基準電圧Vtopに達することはない(WOUT=Vtopになることはない)。そして、t=t2において、クロック信号OSCがHiからLoに反転する。 Since Iout2> Iref, the charge amount is larger than the discharge amount. Therefore, the output value WOUT becomes the upper reference voltage V top at a time earlier than t = t2 (timing when the clock signal OSC is inverted to Lo). Never reach (WOUT = V top ). At t = t2, the clock signal OSC is inverted from Hi to Lo.
(1−2−3)t=t2〜t3のとき(OSC=Lo)
{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Hi}であるため、{PON,NON}={Hi,Lo}になる(図8参照)。
これにより、第1スイッチ11がONになり、第2スイッチ12がOFFになるため、電流値Iout2によって積分器40のコンデンサ42がチャージされる。
(1-2-3) When t = t2 to t3 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8).
As a result, the
今、Iout2>Irefなので、ディスチャージ量よりもチャージ量の方が多く、そのため、t=t4(クロック信号OSCがHiに反転するタイミング)よりも早いt=t3において、出力値WOUTが下限側基準電圧Vbottomに達する(WOUT=Vbottomになる)。これにより、t=t3では、LIMIT_BTM=Loになり(図7参照)、{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Lo}になるため、PON=Lo({PON,NON}={Lo,Lo})になる(図8参照)。 Now, since Iout2> Iref, the charge amount is larger than the discharge amount. Therefore, at t = t3 earlier than t = t4 (timing when the clock signal OSC is inverted to Hi), the output value WOUT is the lower limit side reference voltage. it reaches the V bottom (become WOUT = V bottom). Thus, at t = t3, LIMIT_BTM = Lo (see FIG. 7) and {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Lo}, so PON = Lo ({PON, NON} = {Lo , Lo}) (see FIG. 8).
(1−2−4)t=t3〜t4のとき(OSC=Lo)
{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Lo}であるため、{PON,NON}={Lo,Lo}になり、前述の(1−2−1)のt=0〜t1の動作と同様に、積分器40のコンデンサ42に対するチャージもディスチャージも行なわれず、WOUT=Vbottomの状態が維持される。そして、t=t4になったとき、クロック信号OSCがLoからHiに反転する。
(1-2-4) When t = t3 to t4 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Lo}, {PON, NON} = {Lo, Lo}, and the operation from t = 0 to t1 in the above (1-2-1) Similarly to the above, charging and discharging of the
(1−2−5)t=t4以降
t=t4以降では、t=t1〜t4での動作を繰り返す。すなわち、t=t4〜t5での動作は前述の(1−2−2)のt=t1〜t2での動作と同様になり、t=t5〜t6での動作は前述の(1−2−3)のt=t2〜t3での動作と同様になり、t=t6〜t7での動作は前述の(1−2−4)のt=t3〜t4での動作と同様になる。
(1-2-5) After t = t4 After t = t4, the operation at t = t1 to t4 is repeated. That is, the operation at t = t4 to t5 is the same as the operation at t = t1 to t2 in (1-2-2) described above, and the operation at t = t5 to t6 is described in (1-2-2). 3) is the same as the operation at t = t2 to t3, and the operation at t = t6 to t7 is the same as the operation at t = t3 to t4 in (1-2-4) described above.
(2)チャージポンプ回路50の動作等
図13及び図14は、前述の電流比較回路10の動作(図11及び図12参照)に加えて、チャージポンプ回路50の動作も示すタイミングチャートである。図13は、第1電流源20の電流値Iout2と第2電流源30の電流値Irefとの関係が、Iout2<Irefのときの動作を示す。また、図14は、Iout2>Irefのときの動作を示す。
(2) Operation of
(2−1)Iout2<Irefのとき
図13を用いて説明する。ここで、クロック信号OSCについて、HiとLoとのデューティー比は、前述の(1)と同様に1:1である。
(2-1) When Iout2 <Iref This will be described with reference to FIG. Here, with respect to the clock signal OSC, the duty ratio between Hi and Lo is 1: 1 as in the above (1).
(2−1−1)t=0〜t1のとき(OSC=Lo)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Hi}であるため、{PON,NON}={Hi,Lo}になる(図8参照)。これにより、第1スイッチ11がONになるため、電流値Iout2によって積分器40のコンデンサ42がチャージされる。これにより、出力値WOUTが下降していく。
(2-1-1) When t = 0 to t1 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(2−1−2)t=t1〜t2のとき(OSC=Hi)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Lo,Hi}であるため、{PON,NON}={Lo,Hi}になる(図8参照)。これにより、第2スイッチ12がONになるため、電流値Irefによって積分器40のコンデンサ42がディスチャージされる。そして、Iout2<Irefなので、チャージ量よりもディスチャージ量の方が多いことで、t=t2において、出力値WOUTは上限側基準電圧Vtopに達する。これにより、LIMIT_TOP=Hiになり(図7参照)、NON=Lo({PON,NON}={Lo,Lo})になる(図8参照)。
(2-1-2) When t = t1 to t2 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(2−1−3)t=t2〜t3のとき(OSC=Hi)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Hi,Hi}であるため、{PON,NON}={Lo,Lo}になり(図8参照)、第1及び第2スイッチ11,12がともにOFFになる。そのため、積分器40のコンデンサ42に対するチャージもディスチャージも行なわれず、WOUT=Vtopの状態が維持される。
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Hi,Hi}であるため、第3スイッチ53がONになり(図10参照)、出力電圧Voutは上昇する。
(2-1-3) When t = t2 to t3 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Hi, Hi}, {PON, NON} = {Lo, Lo} (see FIG. 8), and the first and
In this section, {LIMIT_TOP, LIMIT_BTM} = {Hi, Hi}, so the
(2−1−4)t=t3〜t4のとき(OSC=Lo)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Hi}であるため、{PON,NON}={Hi,Lo}になる(図8参照)。これにより、第1スイッチ11がONになるため、電流値Iout2によって積分器40のコンデンサ42がチャージされる。そして、Iout2<Irefなので、チャージ量よりもディスチャージ量の方が多く、t=t4よりも早い時期に出力値WOUTがVbottomに達することはない。
(2-1-4) When t = t3 to t4 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the
そして、この区間では{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(2−1−5)t=t4〜t5のとき(OSC=Hi)
{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Lo,Hi}であるため、{PON,NON}={Lo,Hi}になる(図8参照)。これにより、第2スイッチ12がONになるため、電流値Irefによって積分器40のコンデンサ42がディスチャージされる。
(2-1-5) When t = t4 to t5 (OSC = Hi)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the
ここで、Iout2<Irefなのでチャージ量よりもディスチャージ量の方が多い。しかし、先のt=t2〜t3の区間において出力電圧Voutが上昇したため、電流値Iout2が上昇している。これにより、それらチャージ量とディスチャージ量との差は、先のt=t1〜t2の区間の差よりも小さくなっている。その結果、t=t6よりも早いt=t5において出力値WOUTが上限側基準電圧Vtopに達し、さらに、t4とt5との間に、(t5−t4)>(t2−t1)といった関係が成立する。 Here, since Iout2 <Iref, the discharge amount is larger than the charge amount. However, since the output voltage Vout has increased in the previous section of t = t2 to t3, the current value Iout2 has increased. As a result, the difference between the charge amount and the discharge amount is smaller than the difference between the previous t = t1 and t2. As a result, the output value WOUT reaches the upper limit side reference voltage V top at t = t5 earlier than t = t6, and the relationship (t5−t4)> (t2−t1) exists between t4 and t5. To establish.
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(2−1−6)t=t5〜t6のとき(OSC=Hi)
{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Hi,Hi}であるため、{PON,NON}={Lo,Lo}になり(図8参照)、第1及び第2スイッチ11,12がともにOFFになる。そのため、積分器40のコンデンサ42に対するチャージもディスチャージも行なわれず、WOUT=Vtopの状態が維持される。
(2-1-6) When t = t5 to t6 (OSC = Hi)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Hi, Hi}, {PON, NON} = {Lo, Lo} (see FIG. 8), and the first and
ここで、前述のように、t4とt5との間に(t5−t4)>(t2−t1)といった関係が成立するため、このt=t5〜t6の区間では、t6とt5との間に、(t6−t5)<(t3−t2)といった関係が成立する、すなわち、t=t2〜t3の区間のときよりも出力値WOUTがクリップされる時間が短くなる。 Here, as described above, since a relationship of (t5-t4)> (t2-t1) is established between t4 and t5, in the section of t = t5 to t6, the interval between t6 and t5 is established. , (T6−t5) <(t3−t2) is satisfied, that is, the time during which the output value WOUT is clipped is shorter than that in the section of t = t2 to t3.
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Hi,Hi}であるため、第3スイッチ53がONになり(図10参照)、出力電圧Voutは上昇する。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Hi, Hi}, so the
(2−1−7)t=t6〜t7のとき(OSC=Lo)
{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Hi}であるため、{PON,NON}={Hi,Lo}になる(図8参照)。これにより、第1スイッチ11がONになるため、電流値Iout2によって積分器40のコンデンサ42がチャージされる。そして、Iout2<Irefなので、チャージ量よりもディスチャージ量の方が多く、t=t7よりも早い時期に出力値WOUTが下限側基準電圧Vbottomに達することはない。
(2-1-7) When t = t6 to t7 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(2−1−8)t=t7以降
t=t7以降では、t=t1〜t7での動作と同様な動作を繰り返す。
(2−1−9)t=t1〜t7での動作のまとめ
t=t1〜t4での動作とt=t4〜t7での動作とを比較すると、t=t4〜t7での動作の方が、電流値Irefと電流値Iout2との差が小さくなるため、出力値WOUTがクリップされる時間が短くなる。
(2-1-8) After t = t7 After t = t7, the same operation as that at t = t1 to t7 is repeated.
(2-1-9) Summary of Operation at t = t1 to t7 When comparing the operation at t = t1 to t4 with the operation at t = t4 to t7, the operation at t = t4 to t7 is better. Since the difference between the current value Iref and the current value Iout2 is reduced, the time during which the output value WOUT is clipped is shortened.
この結果、t7以降では、その動作の繰り返しにより、電流に関してIref=Iout2となるように、出力値WOUTに関して、クリップされる時間がなくなり、その波形のモードが、下限側基準電圧Vbottomと上限側基準電圧Vtopとの間で変化する完全な三角波になるようなモードに収束する。 This result, t7 later, by the repetition of the operation, so that the Iref = Iout2 regard current, with respect to the output value WOUT, there is no time to be clipped, the mode of the waveform, the lower limit reference voltage V bottom and upper side It converges to a mode that becomes a complete triangular wave that changes between the reference voltage V top .
すなわち、出力値WOUTをリミットする動作に連動させて電流値Iout2を増加させる構成とすることで、そのリミットする動作を収束させていき、電流値Iout2を徐々に一定値(電流値Iref)に収束させている。 That is, the current value Iout2 is increased in conjunction with the operation of limiting the output value WOUT, so that the limiting operation is converged and the current value Iout2 is gradually converged to a constant value (current value Iref). I am letting.
(2−2)Iout2>Irefのとき
図14を用いて説明する。なお、図14の動作は、リミットされるコンパレータが第1コンパレータ14から第2コンパレータ15に代わるだけであり、本質的には前述の(2−1)のIout2<Irefのときの動作と同じである。
(2−2−1)t=0〜t1のとき(OSC=Hi)
(2-2) When Iout2> Iref This will be described with reference to FIG. Note that the operation of FIG. 14 is merely the replacement of the limited comparator from the
(2-2-1) When t = 0 to t1 (OSC = Hi)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Lo,Hi}であるため、{PON,NON}={Lo,Hi}になる(図8参照)。これにより、第2スイッチ12がONになるため、電流値Irefによって積分器40のコンデンサ42がディスチャージされる。
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(2−2−2)t=t1〜t2のとき(OSC=Lo)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Hi}であるため、{PON,NON}={Hi,Lo}になる(図8参照)。これにより、第1スイッチ11がONになるため、電流値Iout2によって積分器40のコンデンサ42がチャージされる。そして、Iout2>Irefなので、ディスチャージ量よりもチャージ量の方が多く、そのため、t=t3よりも早いt=t2において、出力値WOUTが下限側基準電圧Vbottomに達する。
(2-2-2) When t = t1 to t2 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(2−2−3)t=t2〜t3のとき(OSC=Lo)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Lo}であるため、{PON,NON}={Lo,Lo}になり(図8参照)、積分器40のコンデンサ42に対するチャージもディスチャージも行なわれず、WOUT=Vbottomの状態が維持される。
(2-2-3) When t = t2 to t3 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Lo}, {PON, NON} = {Lo, Lo} (see FIG. 8), and the
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Lo}であるため、第4スイッチ54がONになり(図10参照)、出力電圧Voutは下降する。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Lo}, so the
(2−2−4)t=t3〜t4のとき(OSC=Hi)
{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Lo,Hi}であるため、{PON,NON}={Lo,Hi}になる(図8参照)。これにより、第2スイッチ12がONになるため、電流値Irefによって積分器40のコンデンサ42がディスチャージされる。そして、Iout2>Irefなので、ディスチャージ量よりもチャージ量の方が多く、t=t4よりも早い時期に出力値WOUTが上限側基準電圧Vtopに達することはない。
(2-2-4) When t = t3 to t4 (OSC = Hi)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(2−2−5)t=t4〜t5のとき(OSC=Lo)
{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Hi}であるため、{PON,NON}={Hi,Lo}になる(図8参照)。これにより、第1スイッチ11がONになるため、電流値Iout2によって積分器40のコンデンサ42がチャージされる。
(2-2-5) When t = t4 to t5 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the
ここで、Iout2>Irefなのでディスチャージ量よりもチャージ量の方が多い。しかし、先のt=t2〜t3の区間において出力電圧Voutが下降したため、電流値Iout2が下降している。これにより、それらチャージ量とディスチャージ量との差は、先のt=t1〜t2の区間の差よりも小さくなっている。その結果、t=t6よりも早いt=t5において出力値WOUTが下限側基準電圧Vbottomに達し、さらに、t4とt5との間に、(t5−t4)>(t2−t1)といった関係が成立する。 Here, since Iout2> Iref, the charge amount is larger than the discharge amount. However, since the output voltage Vout has decreased in the previous section of t = t2 to t3, the current value Iout2 has decreased. As a result, the difference between the charge amount and the discharge amount is smaller than the difference between the previous t = t1 and t2. As a result, the output value WOUT reaches the lower limit side reference voltage V bottom at t = t5, which is earlier than t = t6, and the relationship of (t5-t4)> (t2-t1) exists between t4 and t5. To establish.
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(2−2−6)t=t5〜t6のとき(OSC=Lo)
{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Lo}であるため、{PON,NON}={Lo,Lo}になる(図8参照)。これにより、第1及び第2スイッチ11,12がともにOFFになり、WOUT=Vbottomの状態が維持される。
(2-2-6) When t = t5 to t6 (OSC = Lo)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Lo}, {PON, NON} = {Lo, Lo} (see FIG. 8). As a result, both the first and
ここで、前述のように、t4とt5との間に(t5−t4)>(t2−t1)といった関係が成立するため、このt=t5〜t6の区間では、t6とt5との間に、(t6−t5)<(t3−t2)といった関係が成立する、すなわち、t=t2〜t3の区間のときよりも出力値WOUTがクリップされる時間が短くなる。
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Lo}であるため、第4スイッチ54がONになり(図10参照)、出力電圧Voutは下降する。
Here, as described above, since a relationship of (t5-t4)> (t2-t1) is established between t4 and t5, in the section of t = t5 to t6, the interval between t6 and t5 is established. , (T6−t5) <(t3−t2) is satisfied, that is, the time during which the output value WOUT is clipped is shorter than that in the section of t = t2 to t3.
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Lo}, so the
(2−2−7)t=t6〜t7のとき(OSC=Hi)
{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Lo,Hi}であるため、{PON,NON}={Lo,Hi}になる(図8参照)。これにより、第2スイッチ12がONになるため、電流値Irefによって積分器40のコンデンサ42がディスチャージされる。そして、Iout2>Irefなので、ディスチャージ量よりもチャージ量の方が多く、t=t7よりも早い時期に出力値WOUTが上限側基準電圧Vtopに達することはない。
(2-2-7) When t = t6 to t7 (OSC = Hi)
Since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(2−2−8)t=t7以降
t=t7以降では、t=t1〜t7での動作と同様な動作を繰り返す。
(2−2−9)t=t1〜t7での動作のまとめ
t=t1〜t4での動作とt=t4〜t7での動作とを比較すると、t=t4〜t7での動作の方が、電流値Irefと電流値Iout2との差が小さくなるため、出力値WOUTがクリップされる時間が短くなる。
(2-2-8) After t = t7 After t = t7, the same operation as that at t = t1 to t7 is repeated.
(2-2-9) Summary of operations at t = t1 to t7 When the operations at t = t1 to t4 and the operations at t = t4 to t7 are compared, the operation at t = t4 to t7 is better. Since the difference between the current value Iref and the current value Iout2 is reduced, the time during which the output value WOUT is clipped is shortened.
その結果、t7以降では、その動作の繰り返しにより、電流に関してIref=Iout2となるように、出力値WOUTに関して、クリップされる時間がなくなり、その波形のモードが、下限側基準電圧Vbottomと上限側基準電圧Vtopとの間で変化する完全な三角波になるようなモードに収束する。 As a result, after t7, by repeating the operation, there is no clipped time for the output value WOUT so that Iref = Iout2 regarding the current, and the mode of the waveform is the lower limit side reference voltage V bottom and the upper limit side. It converges to a mode that becomes a complete triangular wave that changes between the reference voltage V top .
すなわち、出力値WOUTをリミットする動作に連動させて電流値Iout2を減少させる構成とすることで、そのリミットする動作を収束させていき、電流値Iout2を徐々に一定値(電流値Iref)に収束させている。 That is, the current value Iout2 is decreased in conjunction with the operation for limiting the output value WOUT, so that the limiting operation is converged, and the current value Iout2 is gradually converged to a constant value (current value Iref). I am letting.
(2−3)その他
前述の(2−1)Iout2<Irefのときの動作と前述の(2−2)Iout2>Irefのときの動作の説明から、Iout2<Irefのときには、出力電圧Voutが上昇する変化を示し、Iout2>Irefのときには、出力電圧Voutが下降する変化を示すことがわかる。
(2-3) Others From the description of the operation when (2-1) Iout2 <Iref and the operation when (2-2) Iout2> Iref, the output voltage Vout increases when Iout2 <Iref. It can be seen that when Iout2> Iref, the output voltage Vout decreases.
(3)クロック信号OSCのデューティー比を変化させた場合の動作等
前述の(2)(前述の(1)も同様)では、説明を簡単にするため、クロック信号OSCのデューティー比を1:1とした。
これに対して、この(3)では、クロック信号OSCのデューティー比を1:1.9としたときの動作と、クロック信号OSCのデューティー比を1.9:1としたときの動作を説明する。
(3) Operation when the Duty Ratio of the Clock Signal OSC is Changed In the above (2) (the same applies to (1) above), the duty ratio of the clock signal OSC is set to 1: 1 for the sake of simplicity. It was.
On the other hand, in (3), the operation when the duty ratio of the clock signal OSC is set to 1: 1.9 and the operation when the duty ratio of the clock signal OSC is set to 1.9: 1 will be described. .
(3−1)クロック信号OSCのデューティー比が1:1.9のとき
図15を用いて説明する。
(3−1−1)t=0〜t1のとき(OSC=Lo)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Hi}であるため、{PON,NON}={Hi,Lo}になる(図8参照)。これにより、第1スイッチ11がONになるため、電流値Iout2によって積分器40のコンデンサ42がチャージされる。これにより、出力値WOUTの電位が下降していく。
(3-1) When the Duty Ratio of the Clock Signal OSC is 1: 1.9 This will be described with reference to FIG.
(3-1-1) When t = 0 to t1 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、力電圧Voutは一定値に維持される。
In this interval, since {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, both the third and
(3−1−2)t=t1〜t2のとき(OSC=Hi)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Lo,Hi}であるため、{PON,NON}={Lo,Hi}になる(図8参照)。これにより、第2スイッチ12がONになるため、電流値Irefによって積分器40のコンデンサ42がディスチャージされる。
(3-1-2) When t = t1 to t2 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the
ここで、Iout2<1.9×Irefなので、チャージ量よりもディスチャージ量の方が多く(単位時間当りで、ディスチャージ量がチャージ量の1.9倍になり)、そのため、t=t2において、出力値WOUTが上限側基準電圧Vtopに達する。これにより、LIMIT_TOP=Hiになり(図7参照)、NON=Lo({PON,NON}={Lo,Lo})になる(図8参照)。 Here, since Iout2 <1.9 × Iref, the discharge amount is larger than the charge amount (the discharge amount is 1.9 times the charge amount per unit time). Therefore, the output at t = t2 The value WOUT reaches the upper limit side reference voltage V top . As a result, LIMIT_TOP = Hi (see FIG. 7) and NON = Lo ({PON, NON} = {Lo, Lo}) (see FIG. 8).
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(3−1−3)t=t2〜t3のとき(OSC=Hi)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Hi,Hi}であるため、{PON,NON}={Lo,Lo}になり(図8参照)、第1及び第2スイッチ11,12がともにOFFになる。そのため、積分器40のコンデンサ42に対するチャージもディスチャージも行なわれず、WOUT=Vtopの状態が維持される。
(3-1-3) When t = t2 to t3 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Hi, Hi}, {PON, NON} = {Lo, Lo} (see FIG. 8), and the first and
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Hi,Hi}であるため、第3スイッチ53がONになり(図10参照)、出力電圧Voutは上昇する。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Hi, Hi}, so the
(3−1−4)t=t3〜t4のとき(OSC=Lo)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Hi}であるため、{PON,NON}={Hi,Lo}になる(図8参照)。これにより、第1スイッチ11がONになるため、電流値Iout2によって積分器40のコンデンサ42がチャージされる。
(3-1-4) When t = t3 to t4 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the
ここで、Iout2<1.9×Irefなので、チャージ量よりもディスチャージ量の方が多く、t=t4よりも早い時期に出力値WOUTが下限側基準電圧Vbottomに達することはない。
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
Here, since Iout2 <1.9 × Iref, the discharge amount is larger than the charge amount, and the output value WOUT does not reach the lower-limit reference voltage V bottom at a time earlier than t = t4.
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(3−1−5)t=t4〜t5のとき(OSC=Hi)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Lo,Hi}であるため、{PON,NON}={Lo,Hi}になる(図8参照)。これにより、第2スイッチ12がONになるため、電流値Irefによって積分器40のコンデンサ42がディスチャージされる。
(3-1-5) When t = t4 to t5 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the
ここで、Iout2<1.9×Irefなので、チャージ量よりもディスチャージ量の方が多い。しかし、先のt=t2〜t3の区間において出力電圧Voutが上昇しているため、それらチャージ量とディスチャージ量との差は、t=t1〜t2の区間の差よりも小さくなっている。その結果、t=t6よりも早いt=t5において出力値WOUTが上限側基準電圧Vtopに達し、さらに、t5とt4との間に、(t5−t4)>(t2−t1)といった関係が成立する。 Here, since Iout2 <1.9 × Iref, the discharge amount is larger than the charge amount. However, since the output voltage Vout has increased in the previous interval of t = t2 to t3, the difference between the charge amount and the discharge amount is smaller than the difference in the interval of t = t1 to t2. As a result, the output value WOUT reaches the upper limit side reference voltage V top at t = t5 earlier than t = t6, and the relationship of (t5-t4)> (t2-t1) exists between t5 and t4. To establish.
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(3−1−6)t=t5〜t6のとき(OSC=Hi)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Hi,Hi}であるため、{PON,NON}={Lo,Lo}になり(図8参照)、第1及び第2スイッチ11,12がともにOFFになる。そのため、積分器40のコンデンサ42に対するチャージもディスチャージも行なわれず、WOUT=Vtopの状態が維持される。
(3-1-6) When t = t5 to t6 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Hi, Hi}, {PON, NON} = {Lo, Lo} (see FIG. 8), and the first and
また、このt=t5〜t6の区間では、t=t2〜t3の区間のときよりも出力値WOUTがクリップされる時間が短くなる。そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Hi,Hi}であるため、第3スイッチ53がONになり(図10参照)、出力電圧Voutは上昇する。
Also, in the section t = t5 to t6, the time during which the output value WOUT is clipped is shorter than in the section t = t2 to t3. In this section, {LIMIT_TOP, LIMIT_BTM} = {Hi, Hi}, so the
(3−1−7)t=t6〜t7のとき(OSC=Lo)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Hi}であるため、{PON,NON}={Hi,Lo}になる(図8参照)。これにより、第1スイッチ11がONになるため、電流値Iout2によって積分器40のコンデンサ42がチャージされる。
(3-1-7) When t = t6 to t7 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the
ここで、Iout2<1.9×Irefなので、チャージ量よりもディスチャージ量の方が多く、t=t7よりも早い時期に出力値WOUTが下限側基準電圧Vbottomに達することはない。
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
Here, since Iout2 <1.9 × Iref, the discharge amount is larger than the charge amount, and the output value WOUT does not reach the lower-limit reference voltage V bottom at a time earlier than t = t7.
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(3−1−8)t=t7以降
t=t7以降では、t=t1〜t7での動作と同様な動作を繰り返す。この結果、出力電圧Voutは、当初の値V0に対して1.9倍の値になる。すなわち、電流値Iout2は、当初の値に対して1.9倍(所定倍)になる。
(3-1-8) After t = t7 After t = t7, the same operation as that at t = t1 to t7 is repeated. As a result, the output voltage Vout is 1.9 times the initial value V0. That is, the current value Iout2 is 1.9 times (predetermined times) the initial value.
(3−1−9)t=t1〜t7での動作のまとめ
t=t1〜t4での動作とt=t4〜t7での動作とを比較すると、t=t4〜t7での動作の方が、電流値1.9×Irefと電流値Iout2との差が小さくなるため、出力値WOUTがクリップされる時間が短くなる。
(3-1-9) Summary of Operation at t = t1 to t7 When comparing the operation at t = t1 to t4 and the operation at t = t4 to t7, the operation at t = t4 to t7 is better. Since the difference between the current value 1.9 × Iref and the current value Iout2 is small, the time during which the output value WOUT is clipped is shortened.
その結果、t7以降では、その動作の繰り返しにより、電流に関して1.9×Iref=Iout2となるように、出力値WOUTに関して、クリップされる時間がなくなり、その波形のモードが、下限側基準電圧Vbottomと上限側基準電圧Vtopとの間で変化する、負の傾き:正の傾き=1.9:1の三角波になるようなモードに収束する。
すなわち、出力値WOUTをリミットする動作に連動させて電流値Iout2を増加させる構成とすることで、そのリミットする動作を収束させていき、電流値Iout2を徐々に一定値(1.9×Iref)に収束させている。
As a result, after t7, by repeating the operation, the output value WOUT is not clipped so that the current becomes 1.9 × Iref = Iout2, and the waveform mode is changed to the lower-limit reference voltage V It converges to a mode that changes between bottom and upper reference voltage V top , such that a triangular wave of negative slope: positive slope = 1.9: 1 is obtained.
That is, the current value Iout2 is increased in conjunction with the operation of limiting the output value WOUT, so that the limiting operation is converged and the current value Iout2 is gradually set to a constant value (1.9 × Iref). To converge.
(3−2)クロック信号OSCのデューティー比が1.9:1のとき
図16を用いて説明する。なお、図16に示す動作は、図15に示す動作におけるクロック信号OSCのデューティー比を逆にしただけであるため、リミットされるコンパレータが第1コンパレータ14から第2コンパレータ15に代わるだけであり、本質的には図15に示す動作と同じである。
(3-2) When the Duty Ratio of the Clock Signal OSC is 1.9: 1 This will be described with reference to FIG. Note that the operation shown in FIG. 16 is merely the inversion of the duty ratio of the clock signal OSC in the operation shown in FIG. 15, so that the limited comparator is simply replaced from the
(3−2−1)t=0〜t1のとき(OSC=Hi)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Lo,Hi}であるため、{PON,NON}={Lo,Hi}になる(図8参照)。これにより、第2スイッチ12がONになるため、電流値Irefによって積分器40のコンデンサ42がディスチャージされる。
(3-2-1) When t = 0 to t1 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(3−2−2)t=t1〜t2のとき(OSC=Lo)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Hi}であるため、{PON,NON}={Hi,Lo}になる(図8参照)。これにより、第1スイッチ11がONになるため、電流値Iout2によって積分器40のコンデンサ42がチャージされる。
(3-2-2) When t = t1 to t2 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the
ここで、1.9×Iout2>Irefなので、ディスチャージ量よりもチャージ量の方が多く(単位時間当りで、チャージ量がディスチャージ量の1.9倍になり)、そのため、t=t3よりも早いt=t2において、出力値WOUTが下限側基準電圧Vbottomに達する。
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
Here, since 1.9 × Iout2> Iref, the charge amount is larger than the discharge amount (the charge amount is 1.9 times the discharge amount per unit time), and therefore, is faster than t = t3. in t = t2, the output value WOUT reaches the lower-side reference voltage V bottom.
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(3−2−3)t=t2〜t3のとき(OSC=Lo)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Lo}であるため、{PON,NON}={Lo,Lo}になり(図8参照)、積分器40のコンデンサ42に対するチャージもディスチャージも行なわれず、WOUT=Vbottomの状態が維持される。
(3-2-3) When t = t2 to t3 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Lo}, {PON, NON} = {Lo, Lo} (see FIG. 8), and the
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Lo}であるため、第4スイッチ54がONになり(図10参照)、出力電圧Voutは下降する。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Lo}, so the
(3−2−4)t=t3〜t4のとき(OSC=Hi)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Lo,Hi}であるため、{PON,NON}={Lo,Hi}になる(図8参照)。これにより、第2スイッチ12がONになるため、電流値Irefによって積分器40のコンデンサ42がディスチャージされる。
(3-2-4) When t = t3 to t4 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the
ここで、1.9×Iout2>Irefなので、ディスチャージ量よりもチャージ量の方が多く、t=t4よりも早い時期に出力値WOUTが上限側基準電圧Vtopに達することはない。
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
Here, since 1.9 × Iout2> Iref, the charge amount is larger than the discharge amount, and the output value WOUT does not reach the upper-limit reference voltage V top at a time earlier than t = t4.
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(3−2−5)t=t4〜t5のとき(OSC=Lo)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Hi}であるため、{PON,NON}={Hi,Lo}になる(図8参照)。これにより、第1スイッチ11がONになるため、電流値Iout2によって積分器40のコンデンサ42がチャージされる。
(3-2-5) When t = t4 to t5 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Hi}, {PON, NON} = {Hi, Lo} (see FIG. 8). As a result, the
ここで、1.9×Iout2>Irefなので、ディスチャージ量よりもチャージ量の方が多い。しかし、先のt=t2〜t3の区間において出力電圧Voutが下降しているため、それらチャージ量とディスチャージ量との差は、t=t1〜t2の区間の差よりも小さくなっている。その結果、t=t6よりも早いt=t5において出力値WOUTがVbottomに達し、さらに、t6とt5との間には、(t5−t4)>(t2−t1)といった関係が成立する。 Here, since 1.9 × Iout2> Iref, the charge amount is larger than the discharge amount. However, since the output voltage Vout has decreased in the previous interval t = t2 to t3, the difference between the charge amount and the discharge amount is smaller than the difference in the interval t = t1 to t2. As a result, the output value WOUT reaches V bottom at t = t5, which is earlier than t = t6, and the relationship of (t5-t4)> (t2-t1) is established between t6 and t5.
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(3−2−6)t=t5〜t6のとき(OSC=Lo)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Lo,Lo,Lo}であるため、{PON,NON}={Lo,Lo}になる(図8参照)。これにより、第1及び第2スイッチ11,12がともにOFFになり、WOUT=Vbottomの状態が維持される。
(3-2-6) When t = t5 to t6 (OSC = Lo)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Lo, Lo, Lo}, {PON, NON} = {Lo, Lo} (see FIG. 8). As a result, both the first and
また、このt=t5〜t6の区間では、t=t2〜t3の区間のときよりも出力値WOUTがクリップされる時間が短くなる。そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Lo}であるため、第4スイッチ54がONになり(図10参照)、出力電圧Voutは下降する。
Also, in the section t = t5 to t6, the time during which the output value WOUT is clipped is shorter than in the section t = t2 to t3. In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Lo}, so the
(3−2−7)t=t6〜t7のとき(OSC=Hi)
前述のように、{OSC,LIMIT_TOP,LIMIT_BTM}={Hi,Lo,Hi}であるため、{PON,NON}={Lo,Hi}になる(図8参照)。これにより、第2スイッチ12がONになるため、電流値Irefによって積分器40のコンデンサ42がディスチャージされる。
(3-2-7) When t = t6 to t7 (OSC = Hi)
As described above, since {OSC, LIMIT_TOP, LIMIT_BTM} = {Hi, Lo, Hi}, {PON, NON} = {Lo, Hi} (see FIG. 8). As a result, the
ここで、1.9×Iout2>Irefなので、ディスチャージ量よりもチャージ量の方が多く、t=t7よりも早い時期に出力値WOUTが上限側基準電圧Vtopに達することはない。
そして、この区間では、{LIMIT_TOP,LIMIT_BTM}={Lo,Hi}であるため、第3及び第4スイッチ53,54がともにOFFになり(図10参照)、出力電圧Voutは一定値に維持される。
Here, since 1.9 × Iout2> Iref, the charge amount is larger than the discharge amount, and the output value WOUT does not reach the upper-limit reference voltage V top at a time earlier than t = t7.
In this section, {LIMIT_TOP, LIMIT_BTM} = {Lo, Hi}, so that the third and
(3−2−8)t=t7以降
t=t7以降では、t=t1〜t7での動作と同様な動作を繰り返す。この結果、出力電圧Voutは、当初の値V0に対して1/1.9倍の値になる。すなわち、電流値Iout2は、当初の値に対して1/1.9倍(所定倍)になる。
(3-2-8) After t = t7 After t = t7, the same operation as that at t = t1 to t7 is repeated. As a result, the output voltage Vout becomes 1 / 1.9 times the initial value V0. That is, the current value Iout2 is 1 / 1.9 times (predetermined times) the initial value.
(3−2−9)t=t1〜t7での動作のまとめ
t=t1〜t4での動作とt=t4〜t7での動作とを比較すると、t=t4〜t7での動作の方が、電流値Irefと電流値Iout2との差が小さくなるため、出力値WOUTがクリップされる時間が短くなる。
(3-2-9) Summary of Operation at t = t1 to t7 When comparing the operation at t = t1 to t4 with the operation at t = t4 to t7, the operation at t = t4 to t7 is better. Since the difference between the current value Iref and the current value Iout2 is reduced, the time during which the output value WOUT is clipped is shortened.
その結果、t7以降では、その動作の繰り返しにより、電流に関してIref=1.9×Iout2となるように、出力値WOUTに関して、クリップされる時間がなくなり、その波形のモードが、下限側基準電圧Vbottomと上限側基準電圧Vtopとの間で変化する、負の傾き:正の傾き=1:1.9の三角波になるようなモードに収束する。
すなわち、出力値WOUTをリミットする動作に連動させて電流値Iout2を減少させる構成とすることで、そのリミットする動作を収束させていき、電流値Iout2を徐々に一定値(Iref/1.9)に収束させている。
As a result, after t7, due to the repetition of the operation, there is no clipped time for the output value WOUT so that Iref = 1.9 × Iout2 for the current, and the mode of the waveform becomes the lower reference voltage V It converges to a mode that changes between bottom and upper reference voltage V top , such that a triangular wave of negative slope: positive slope = 1: 1.9 is obtained.
That is, the current value Iout2 is decreased in conjunction with the operation of limiting the output value WOUT, so that the limiting operation is converged and the current value Iout2 is gradually set to a constant value (Iref / 1.9). To converge.
(3−3)その他
図15に示すように、Iout2<1.9×Irefの場合、出力値WOUTの極小値(t1、t4、t7、・・・の値)が徐々に小さくなっている。これは、本実施形態では基準電流値Irefを固定値とする構成が前提となっているため、積分器40のコンデンサ42へのチャージ量を増やして出力値WOUTを上限側基準電圧Vtopでクリップする区間を小さくしており、そのため、出力値WOUTのピーク・ツー・ピークが増えていき、出力値WOUTの極小値が徐々に小さくなる。
(3-3) Others As shown in FIG. 15, in the case of Iout2 <1.9 × Iref, the minimum value (values of t1, t4, t7,...) Of the output value WOUT gradually decreases. This is based on the premise that the reference current value Iref is a fixed value in the present embodiment. Therefore, the charge amount to the
これに対して、図16に示すように、1.9×Iout2>Irefの場合、チャージ量を減らして出力値WOUTを下限側基準電圧Vbottomでクリップする区間を小さくしており、そのため、出力値WOUTのピーク・ツー・ピークは変化せず、出力値WOUTの極大値も変化しない。
なお、この実施形態では、電流比較回路10は電流比較手段に対応する。すなわち、電流比較回路10の処理は、基準電流の電流値と調整対象の電流である調整対象電流の電流値とを比較して、前記調整対象電流の電流値が前記基準電流の電流値の所定倍となるように制御信号を生成する処理に対応する。
On the other hand, as shown in FIG. 16, in the case of 1.9 × Iout2> Iref, the charging amount is reduced and the section in which the output value WOUT is clipped by the lower limit side reference voltage V bottom is reduced. The peak-to-peak value WOUT does not change, and the maximum value of the output value WOUT does not change.
In this embodiment, the
また、チャージポンプ回路50及びV/Iコンバーター60は電流調整手段に対応する。すなわち、チャージポンプ回路50及びV/Iコンバーター60による処理は、前記電流比較手段が生成した前記制御信号に基づき前記調整対象電流の電流値を調整する処理に対応する。
また、第1及び第2電流源20,30は電流供給回路に対応する。すなわち、第1及び第2電流源20,30による処理は、電流値に対し加算値及び減算値の何れか一方として作用する前記基準電流と、前記電流調整手段が調整した電流値の前記調整対象電流であって、電流値に対し加算値及び減算値の何れか他方として作用する電流と、を供給する処理に対応する。
The
The first and second
また、積分器40は積分回路に対応する。すなわち、積分器40の処理は、前記電流供給回路が供給する電流を積分することで、前記基準電流の電流値と前記調整対象電流の電流値との比較結果となる積分値を得る処理に対応する。
また、第1及び第2コンパレータ14,15(コンパレータ群13)は比較回路に対応する。すなわち、第1及び第2コンパレータ14,15(コンパレータ群13)による処理は、前記積分回路による積分値と基準値とを比較して前記制御信号を生成する処理に対応する。
The
The first and
また、制御回路16の処理(第1及び第2スイッチ11,12のON/OFF制御の処理)は、前記比較回路が生成した前記制御信号に基づき前記電流供給回路による前記基準電流と前記調整対象電流との供給割合を制御する処理に対応する。
また、電流値Iout2は調整対象電流の電流値に対応する。また、上限信号LIMIT_TOP及び下限信号LIMIT_BTMは制御信号に対応する。また、上限側基準電圧Vtopは上限の基準値に対応し、下限側基準電圧Vbottomは下限の基準値に対応する。
Further, the processing of the control circuit 16 (ON / OFF control processing of the first and
The current value Iout2 corresponds to the current value of the adjustment target current. The upper limit signal LIMIT_TOP and the lower limit signal LIMIT_BTM correspond to control signals. The upper limit side reference voltage V top corresponds to the upper limit reference value, and the lower limit side reference voltage V bottom corresponds to the lower limit reference value.
(実施形態の効果)
(1)電流ロック回路1は、基準電流の電流値Irefと電流値Iout2とを比較して電流値Iout2が基準電流の電流値Irefの所定倍となるように生成した上限信号LIMIT_TOP及び下限信号LIMIT_BTMに基づいて電流値Iout2を調整している。
そのため、電流ロック回路1は、異なる電流源の電流(電流値Iout2の電流)が基準電流の電流値Irefの所定倍となるように、該異なる電流源の電流をロックすることができる。
(Effect of embodiment)
(1) The
Therefore, the
(2)電流ロック回路1は、第1及び第2電流源20,30、第1及び第2スイッチ11,12、積分器40、第1及び第2コンパレータ14,15、並びに制御回路16を有する電流比較回路10を用いて、異なる電流源の電流(電流値Iout2の電流)をロックしている。
このように、電流ロック回路1は、簡単な回路構成により、異なる電流源の電流をロックすることができる。
(2) The
Thus, the
(3)制御回路16は、クロック信号OSCが入力されており、上限信号LIMIT_TOP及び下限信号LIMIT_BTM、並びにクロック信号OSCのデューティー比に基づき基準電流と電流値Iout2の電流との供給割合を制御している。
このような構成により、基準電流の電流値Irefと電流値Iout2との比をクロック信号の任意のデューティー比に合致させることができるため、電流値Iout2が基準電流の電流値Irefの所定倍となるように、電流値Iout2の電流をロックすることができる。
すなわち、クロック信号OSCのデューティー比は任意の比(Hi区間:Lo区間)k:lにすることが可能なため、電流値Iout2を基準電流の電流値Irefに対して任意の倍数にすることができる。
(3) The
With such a configuration, the ratio between the current value Iref of the reference current and the current value Iout2 can be made to match the arbitrary duty ratio of the clock signal, so that the current value Iout2 is a predetermined multiple of the current value Iref of the reference current. Thus, the current of the current value Iout2 can be locked.
That is, since the duty ratio of the clock signal OSC can be set to an arbitrary ratio (Hi period: Lo period) k: l, the current value Iout2 can be set to an arbitrary multiple of the current value Iref of the reference current. it can.
例えば、カレントミラーによる電流比m:nは、一般にMOSの串数に比例するため、整数の比になるといった制約があり、任意の電流比になることが難しい。
これに対して、本実施形態の電流ロック回路1では、任意の電流比にすることができる。
For example, the current ratio m: n by the current mirror is generally proportional to the number of MOS skews, so that there is a restriction that it becomes an integer ratio, and it is difficult to obtain an arbitrary current ratio.
In contrast, in the
(変形例)
(1)前述の実施形態では、電流ロック回路1がクロック信号出力回路70を有している。これに対して、電流ロック回路1がクロック信号出力回路70を有することなく、電流ロック回路1に外部からクロック信号OSCが入力されるような構成とすることもできる。
(Modification)
(1) In the above-described embodiment, the
(2)前述の実施形態では、電流値Irefが電流値に対して加算値として作用する値(積分値を大きくする値)となり、電流値Iout2が電流値に対して減算値として作用する値(積分値を小さくする値)となっている。これに対して、電流値Irefを電流値に対して減算値として作用する値とし、電流値Iout2を電流値に対して加算値として作用する値とすることもできる。この場合、他の処理も適宜変更されることは言うまでもない。 (2) In the above-described embodiment, the current value Iref is a value that acts as an addition value on the current value (a value that increases the integral value), and the current value Iout2 is a value that acts as a subtraction value on the current value ( The value to reduce the integral value). On the other hand, the current value Iref can be a value that acts as a subtraction value for the current value, and the current value Iout2 can be a value that acts as an addition value for the current value. In this case, it goes without saying that other processes are also appropriately changed.
(3)電流比較手段は、前述の構成に限定されないことは言うまでもない。すなわち、整数に限定されない任意の比の電流を生成するための構成は、前述の構成に限定されないことは言うまでもない。 (3) Needless to say, the current comparison means is not limited to the above-described configuration. That is, it goes without saying that the configuration for generating a current having an arbitrary ratio that is not limited to an integer is not limited to the above-described configuration.
(4)V/Iコンバーター60に限らず、バイアス電圧によって制御される電流源であれば、前述の構成によって基準電流値Irefに任意の比でロックすることは可能である。
(4) Not only the V /
1 電流ロック回路、10 電流比較回路(電流比較手段)、14,15 コンパレータ、16 制御回路、20,30 電流源、40 積分器、50 チャージポンプ回路(電流調整手段)、60 V/Iコンバーター(電流調整手段)、70 クロック信号出力回路、LIMIT_TOP 上限信号(制御信号)、LIMIT_BTM 下限信号(制御信号)
DESCRIPTION OF
Claims (5)
前記電流比較手段が生成した前記制御信号に基づき前記調整対象電流の電流値を調整する電流調整手段と、
を備えることを特徴とする電流ロック回路。 The current value of the reference current and the current value of the adjustment target current that is the current to be adjusted are compared, and a control signal is generated so that the current value of the adjustment target current is a predetermined multiple of the current value of the reference current Current comparison means;
Current adjusting means for adjusting a current value of the adjustment target current based on the control signal generated by the current comparing means;
A current lock circuit comprising:
電流値に対し加算値及び減算値の何れか一方として作用する前記基準電流と、前記電流調整手段が調整した電流値の前記調整対象電流であって、電流値に対し加算値及び減算値の何れか他方として作用する電流と、を供給する電流供給回路と、
前記電流供給回路が供給する電流を積分することで、前記基準電流の電流値と前記調整対象電流の電流値との比較結果となる積分値を得る積分回路と、
前記積分回路による積分値と基準値とを比較して前記制御信号を生成する比較回路と、
前記比較回路が生成した前記制御信号に基づき前記電流供給回路による前記基準電流と前記調整対象電流との供給割合を制御する制御回路と、
を備えることを特徴とする請求項1に記載の電流ロック回路。 The current comparison means includes
The reference current that acts as one of an addition value and a subtraction value for the current value, and the current to be adjusted of the current value adjusted by the current adjustment means, which is either the addition value or the subtraction value for the current value A current supply circuit for supplying a current acting as the other,
An integration circuit that obtains an integration value that is a comparison result between the current value of the reference current and the current value of the adjustment target current by integrating the current supplied by the current supply circuit;
A comparison circuit that compares the integration value by the integration circuit with a reference value to generate the control signal;
A control circuit for controlling a supply ratio of the reference current and the adjustment target current by the current supply circuit based on the control signal generated by the comparison circuit;
The current lock circuit according to claim 1, comprising:
前記電流調整手段は、前記積分回路による積分値が上限の基準値を上回ることを表す前記制御信号が供給されている場合は前記調整対象電流の電流値を増加させる調整をし、前記積分回路による積分値が下限の基準値を下回ることを表す前記制御信号が供給されている場合は前記調整対象電流の電流値を減少させる調整をし、前記積分回路による積分値が前記下限の基準値と前記上限の基準値との間にあることを表す前記制御信号が供給されている場合は前記調整対象電流の電流値を維持することを特徴とする請求項2に記載の電流ロック回路。 The reference current acts as an addition value for the current value, and the adjustment target current acts as a subtraction value for the current value,
The current adjusting means adjusts to increase the current value of the current to be adjusted when the control signal indicating that the integrated value by the integrating circuit exceeds an upper reference value is supplied, and the integrating circuit When the control signal indicating that the integral value is lower than the lower limit reference value is supplied, adjustment is performed to decrease the current value of the current to be adjusted, and the integral value by the integration circuit is equal to the lower limit reference value and the lower limit reference value. 3. The current lock circuit according to claim 2, wherein the current value of the adjustment target current is maintained when the control signal indicating that the current value is between the upper limit reference value and the upper limit reference value is supplied.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2011145790A true JP2011145790A (en) | 2011-07-28 |
JP5297393B2 JP5297393B2 (en) | 2013-09-25 |
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JP (1) | JP5297393B2 (en) |
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