JP2002057286A - 半導体装置 - Google Patents
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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Abstract
(57)【要約】 （修正有）
【課題】 電流駆動能力を増強するともにターンオン動
作を促進する。 【解決手段】 半導体制御整流器（ＳＣＲ）４００の構
成要素である２個のバイポーラトランジスタＰＢ１，Ｎ
Ｂ１の一つに、ダイオードＱＮ１が、正帰還を促進する
方向に並列接続される。 【効果】 主な効果は、半導体制御整流器の構成要素で
あるバイポーラトランジスタに、ダイオードが逆並列に
接続されているので、半導体制御整流器の正帰還作用が
促進され、それにより電流駆動能力が増強されるととも
にターンオン動作が促進される。したがって、装置は保
護回路としての使用に適し、高い保護能力を発揮する。
作を促進する。 【解決手段】 半導体制御整流器（ＳＣＲ）４００の構
成要素である２個のバイポーラトランジスタＰＢ１，Ｎ
Ｂ１の一つに、ダイオードＱＮ１が、正帰還を促進する
方向に並列接続される。 【効果】 主な効果は、半導体制御整流器の構成要素で
あるバイポーラトランジスタに、ダイオードが逆並列に
接続されているので、半導体制御整流器の正帰還作用が
促進され、それにより電流駆動能力が増強されるととも
にターンオン動作が促進される。したがって、装置は保
護回路としての使用に適し、高い保護能力を発揮する。
Description
【０００１】
【発明の属する技術分野】この発明は、集積回路をＥＳ
Ｄ（ElectroStatic Discharge；静電放電）から保護す
る保護回路としての利用に好適な半導体装置に関し、特
に、電流駆動能力を増強するとともにターンオン動作を
促進するための改良に関する。
Ｄ（ElectroStatic Discharge；静電放電）から保護す
る保護回路としての利用に好適な半導体装置に関し、特
に、電流駆動能力を増強するとともにターンオン動作を
促進するための改良に関する。
【０００２】
【従来の技術】人体あるいは機械に蓄積された静電気な
どに起因する正あるいは負の高電圧が、オーバーシュー
トあるいはアンダーシュートの入力電圧として印加され
ることにより、半導体基板に形成された集積回路が破壊
されることを防止するために、従来よりＥＳＤ保護回路
が使用されてきた。半導体制御整流器（SemiconductorC
ontrolled Rectifier；通常、ＳＣＲと略称される）は
ＥＳＤ保護回路の一種である。
どに起因する正あるいは負の高電圧が、オーバーシュー
トあるいはアンダーシュートの入力電圧として印加され
ることにより、半導体基板に形成された集積回路が破壊
されることを防止するために、従来よりＥＳＤ保護回路
が使用されてきた。半導体制御整流器（SemiconductorC
ontrolled Rectifier；通常、ＳＣＲと略称される）は
ＥＳＤ保護回路の一種である。
【０００３】図４２および図４３は、それぞれ、従来の
ＳＣＲの断面図および回路図である。このＳＣＲ２００
は、支持基板２０１、埋込絶縁膜２０２、およびＳＯＩ
（Semiconductor On Insulator）層２０３を有するＳＯ
Ｉ基板に形成され、集積回路である保護対象としての内
部回路２１２を、ＥＳＤから保護する保護回路として用
いられている。ＳＯＩ層２０３の主面には、埋込絶縁膜
２０２に達しない部分分離層２０４としてのＳＴＩ（Sh
allow Trench Isolation)が選択的に形成されており、
それによって複数の素子領域ＳＲ１００，ＳＲ１０１，
ＳＲ１０２が互いに部分分離されている。
ＳＣＲの断面図および回路図である。このＳＣＲ２００
は、支持基板２０１、埋込絶縁膜２０２、およびＳＯＩ
（Semiconductor On Insulator）層２０３を有するＳＯ
Ｉ基板に形成され、集積回路である保護対象としての内
部回路２１２を、ＥＳＤから保護する保護回路として用
いられている。ＳＯＩ層２０３の主面には、埋込絶縁膜
２０２に達しない部分分離層２０４としてのＳＴＩ（Sh
allow Trench Isolation)が選択的に形成されており、
それによって複数の素子領域ＳＲ１００，ＳＲ１０１，
ＳＲ１０２が互いに部分分離されている。
【０００４】ＳＯＩ層２０３は、埋込絶縁膜２０２に隣
接するｐ層２０５を備えている。ＳＯＩ層２０３の素子
領域ＳＲ１００では、さらに、ｎ層２０６が主面に選択
的に形成されており、ｐ層２０５の表面を覆うようにｎ
+層２０７、ｐ+層２０８およびｎ+層２０９が同じく主
面に選択的に形成されている。素子領域ＳＲ１０１で
は、ｎ+層２１０が主面に形成されている。また、素子
領域ＳＲ１０２では、ｐ+層２１１が主面に形成されて
いる。
接するｐ層２０５を備えている。ＳＯＩ層２０３の素子
領域ＳＲ１００では、さらに、ｎ層２０６が主面に選択
的に形成されており、ｐ層２０５の表面を覆うようにｎ
+層２０７、ｐ+層２０８およびｎ+層２０９が同じく主
面に選択的に形成されている。素子領域ＳＲ１０１で
は、ｎ+層２１０が主面に形成されている。また、素子
領域ＳＲ１０２では、ｐ+層２１１が主面に形成されて
いる。
【０００５】ｐ+層２０８、ｎ層２０６およびｐ層２０
５は、それぞれｐｎｐ型のバイポーラトランジスタＮＢ
１００のコレクタ、ベースおよびエミッタを形成してお
り、ｎ層２０６、ｐ層２０５およびｎ+層２１０は、そ
れぞれｎｐｎ型のバイポーラトランジスタＰＢ１００の
コレクタ、ベースおよびエミッタを形成している。ま
た、ｐ+層２０８は抵抗素子Ｒ１００を形成し、ｎ+層２
１０は抵抗素子Ｒ１０１を形成している。
５は、それぞれｐｎｐ型のバイポーラトランジスタＮＢ
１００のコレクタ、ベースおよびエミッタを形成してお
り、ｎ層２０６、ｐ層２０５およびｎ+層２１０は、そ
れぞれｎｐｎ型のバイポーラトランジスタＰＢ１００の
コレクタ、ベースおよびエミッタを形成している。ま
た、ｐ+層２０８は抵抗素子Ｒ１００を形成し、ｎ+層２
１０は抵抗素子Ｒ１０１を形成している。
【０００６】このように、ＳＣＲ２００は、導電型の異
なる２個のバイポーラトランジスタＮＢ１００，ＰＢ１
００を備えており、それらの一方のコレクタと他方のベ
ースが接続され、一方のベースが他方のコレクタに接続
されている。それによって、バイポーラトランジスタＮ
Ｂ１００，ＰＢ１００は、互いに正帰還回路を構成して
いる。
なる２個のバイポーラトランジスタＮＢ１００，ＰＢ１
００を備えており、それらの一方のコレクタと他方のベ
ースが接続され、一方のベースが他方のコレクタに接続
されている。それによって、バイポーラトランジスタＮ
Ｂ１００，ＰＢ１００は、互いに正帰還回路を構成して
いる。
【０００７】ｎ+層２０７とｐ+層２０８は、ノード（配
線の接続部）Ｎ１００を通じてアノードＡへ接続され、
ｎ+層２１０とｐ+層２１１は、ノードＮ１０１を通じて
カソードＣへ接続されている。また、アノードＡは、入
力信号Ｔ１を内部回路２１２へ伝達する配線１１３に接
続されている。
線の接続部）Ｎ１００を通じてアノードＡへ接続され、
ｎ+層２１０とｐ+層２１１は、ノードＮ１０１を通じて
カソードＣへ接続されている。また、アノードＡは、入
力信号Ｔ１を内部回路２１２へ伝達する配線１１３に接
続されている。
【０００８】図４４は、ＳＣＲ２００の電流−電圧特性
を模式的に示すグラフである。アノード−カソード間電
圧（カソードＣを基準としたアノードＡの電位）ＶACを
０から正方向に上昇させたとき、電圧ＶACがスイッチン
グ電圧Ｖｓに達するまでは、ＳＣＲ２００は、電流Ｉ1
が殆ど流れない高インピーダンス状態となっている。し
かしながら、電圧ＶACがスイッチング電圧Ｖｓを超えて
大きくなると、ＳＣＲ２００は、大きな電流が流れる低
インピーダンス状態へと急速に遷移する。この低インピ
ーダンス状態は、ＳＣＲ２００を流れる電流Ｉ1が保持
電流ＩH以下にまで下げられない限り維持される。
を模式的に示すグラフである。アノード−カソード間電
圧（カソードＣを基準としたアノードＡの電位）ＶACを
０から正方向に上昇させたとき、電圧ＶACがスイッチン
グ電圧Ｖｓに達するまでは、ＳＣＲ２００は、電流Ｉ1
が殆ど流れない高インピーダンス状態となっている。し
かしながら、電圧ＶACがスイッチング電圧Ｖｓを超えて
大きくなると、ＳＣＲ２００は、大きな電流が流れる低
インピーダンス状態へと急速に遷移する。この低インピ
ーダンス状態は、ＳＣＲ２００を流れる電流Ｉ1が保持
電流ＩH以下にまで下げられない限り維持される。
【０００９】したがって、入力信号Ｔ１（図４２）の電
圧が、ＥＳＤによってオーバシュートし、電源電圧ＶDD
よりも高いＶDD＋ΔＶDDになると、内部回路２１２が破
壊される前に、ＳＣＲ２００のアノード−カソード間電
圧ＶACがスイッチング電圧Ｖｓよりも高くなり、ＳＣＲ
２００が高インピーダンス状態から低インピーダンス状
態に遷移する。そして、保持電流ＩHより大きな電流が
ＳＣＲ２００へ流れ、オーバーシュート電圧ＶDD＋ΔＶ
DDが内部回路２１２に伝達される前に、入力信号Ｔ１の
電圧が低下する。
圧が、ＥＳＤによってオーバシュートし、電源電圧ＶDD
よりも高いＶDD＋ΔＶDDになると、内部回路２１２が破
壊される前に、ＳＣＲ２００のアノード−カソード間電
圧ＶACがスイッチング電圧Ｖｓよりも高くなり、ＳＣＲ
２００が高インピーダンス状態から低インピーダンス状
態に遷移する。そして、保持電流ＩHより大きな電流が
ＳＣＲ２００へ流れ、オーバーシュート電圧ＶDD＋ΔＶ
DDが内部回路２１２に伝達される前に、入力信号Ｔ１の
電圧が低下する。
【００１０】ＥＳＤによるサージ電圧は高いが、その電
荷量は有限であるために、ＳＣＲ２００を流れる電流
は、やがて保持電流ＩH以下となる。その結果、ＳＣＲ
２００は、低インピーダンス状態から初期状態である高
インピーダンス状態へ復帰する。このようにして、ＳＣ
Ｒ２００は、ＥＳＤによる損傷から内部回路２１２を保
護する。
荷量は有限であるために、ＳＣＲ２００を流れる電流
は、やがて保持電流ＩH以下となる。その結果、ＳＣＲ
２００は、低インピーダンス状態から初期状態である高
インピーダンス状態へ復帰する。このようにして、ＳＣ
Ｒ２００は、ＥＳＤによる損傷から内部回路２１２を保
護する。
【００１１】また、米国特許第６，０１５，９９２号公
報にはＳＯＩ基板に形成されたＭＯＳＦＥＴ（ＭＯＳ電
界効果トランジスタ）を有するＳＣＲが開示されてい
る。図４５は、この米国特許公報記載のＳＣＲを斜め上
方から見た斜視図であり、図４６は、図４５のＳＣＲ３
００のＺ１−Ｚ２切断線に沿った断面図である。さら
に、図４７は、図４５のＳＣＲ３００の回路図である。
報にはＳＯＩ基板に形成されたＭＯＳＦＥＴ（ＭＯＳ電
界効果トランジスタ）を有するＳＣＲが開示されてい
る。図４５は、この米国特許公報記載のＳＣＲを斜め上
方から見た斜視図であり、図４６は、図４５のＳＣＲ３
００のＺ１−Ｚ２切断線に沿った断面図である。さら
に、図４７は、図４５のＳＣＲ３００の回路図である。
【００１２】ＳＣＲ３００も、支持基板３０１、埋込絶
縁膜３０２、およびＳＯＩ層３５０を有するＳＯＩ基板
に形成されている。ＳＯＩ層３５０の主面には、埋込絶
縁膜３０２に達する完全分離層３０３としてのＳＴＩが
選択的に形成されており、それによって複数の素子領域
ＳＲ２００，ＳＲ２０１，ＳＲ２０２，ＳＲ２０３が互
いに完全分離されている。
縁膜３０２、およびＳＯＩ層３５０を有するＳＯＩ基板
に形成されている。ＳＯＩ層３５０の主面には、埋込絶
縁膜３０２に達する完全分離層３０３としてのＳＴＩが
選択的に形成されており、それによって複数の素子領域
ＳＲ２００，ＳＲ２０１，ＳＲ２０２，ＳＲ２０３が互
いに完全分離されている。
【００１３】素子領域ＳＲ２００には、ｐ+層３０８，
３０９、およびｐ層３０４が形成されている。ｐ層３０
４は、抵抗素子Ｒ２００を形成している。また、素子領
域ＳＲ２０３には、ｎ+層３１６，３１７、およびｎ層
３０７が形成されている。ｎ層３０７は、抵抗素子Ｒ２
１０を形成している。
３０９、およびｐ層３０４が形成されている。ｐ層３０
４は、抵抗素子Ｒ２００を形成している。また、素子領
域ＳＲ２０３には、ｎ+層３１６，３１７、およびｎ層
３０７が形成されている。ｎ層３０７は、抵抗素子Ｒ２
１０を形成している。
【００１４】素子領域ＳＲ２０１には、ｐ層３０５、ｎ
層３１８，３１９、ｎ+層３１０，３１１、およびｐ+層
３１２が形成されている。ｎ層３１８およびｎ+層３１
０は、ｎチャネル型ＭＯＳＦＥＴのソースを形成し、ｎ
層３１９およびｎ+層３１１は、ドレインを形成してい
る。特に、ｎ層３１８，３１９は、ソース・ドレイン
（ソースとドレインの組を総称して、ソース・ドレイン
と記載する）の一部としてのエクステンションを形成し
ている。
層３１８，３１９、ｎ+層３１０，３１１、およびｐ+層
３１２が形成されている。ｎ層３１８およびｎ+層３１
０は、ｎチャネル型ＭＯＳＦＥＴのソースを形成し、ｎ
層３１９およびｎ+層３１１は、ドレインを形成してい
る。特に、ｎ層３１８，３１９は、ソース・ドレイン
（ソースとドレインの組を総称して、ソース・ドレイン
と記載する）の一部としてのエクステンションを形成し
ている。
【００１５】ｐ層３０５の一部には、ゲート絶縁膜３２
２を介してゲート３２３が対向している。また、ゲート
３２３の側面には絶縁体のサイドウォール３２４，３２
５が形成されている。ｐ層３０５およびｐ+層３１２
は、ｎチャネル型ＭＯＳＦＥＴのボディを形成する。ボ
ディの中で、特にソース・ドレイン３１０，３１８，３
１１，３１９に挟まれたｐ層３０５の部分であって、か
つゲート３２３が対向する部分は、チャネルとして機能
する。また、ボディの中で、特に配線との接続が行われ
る部分であるｐ+層３１２は、ボディコンタクト領域と
称される。
２を介してゲート３２３が対向している。また、ゲート
３２３の側面には絶縁体のサイドウォール３２４，３２
５が形成されている。ｐ層３０５およびｐ+層３１２
は、ｎチャネル型ＭＯＳＦＥＴのボディを形成する。ボ
ディの中で、特にソース・ドレイン３１０，３１８，３
１１，３１９に挟まれたｐ層３０５の部分であって、か
つゲート３２３が対向する部分は、チャネルとして機能
する。また、ボディの中で、特に配線との接続が行われ
る部分であるｐ+層３１２は、ボディコンタクト領域と
称される。
【００１６】ｎ+層３１０、ｐ層３０５（とｐ+層３１
２）、およびｎ+層３１１は、それぞれｎｐｎ型のバイ
ポーラトランジスタＰＢ２００のエミッタ、ベースおよ
びコレクタを形成している。すなわち、素子領域ＳＲ２
０１には、ｎチャネル型のＭＯＳＦＥＴの寄生バイポー
ラトランジスタとして、バイポーラトランジスタＰＢ２
００が形成されている。
２）、およびｎ+層３１１は、それぞれｎｐｎ型のバイ
ポーラトランジスタＰＢ２００のエミッタ、ベースおよ
びコレクタを形成している。すなわち、素子領域ＳＲ２
０１には、ｎチャネル型のＭＯＳＦＥＴの寄生バイポー
ラトランジスタとして、バイポーラトランジスタＰＢ２
００が形成されている。
【００１７】素子領域ＳＲ２０２は、素子領域ＳＲ２０
１とは導電型が対称となるように形成されている。すな
わち、素子領域ＳＲ２０２には、ｎ層３０６、ｐ層３２
０，３２１、ｐ+層３１３，３１４、およびｎ+３１５が
形成されている。ｐ層３２０およびｐ+層３１３は、ｐ
チャネル型ＭＯＳＦＥＴのドレインを形成し、ｐ層３２
１およびｐ+層３１４は、ソースを形成している。特
に、ｐ層３２０，３２１は、ソース・ドレインの一部と
してのエクステンションを形成している。
１とは導電型が対称となるように形成されている。すな
わち、素子領域ＳＲ２０２には、ｎ層３０６、ｐ層３２
０，３２１、ｐ+層３１３，３１４、およびｎ+３１５が
形成されている。ｐ層３２０およびｐ+層３１３は、ｐ
チャネル型ＭＯＳＦＥＴのドレインを形成し、ｐ層３２
１およびｐ+層３１４は、ソースを形成している。特
に、ｐ層３２０，３２１は、ソース・ドレインの一部と
してのエクステンションを形成している。
【００１８】ｎ層３０６の一部には、ゲート絶縁膜３２
６を介してゲート３２７が対向している。また、ゲート
３２７の側面には絶縁体のサイドウォール３２８，３２
９が形成されている。ｎ層３０６およびｎ+層３１５
は、ｐチャネル型ＭＯＳＦＥＴのボディを形成する。ボ
ディの中で、特にソース・ドレイン３１３，３２０，３
１４，３２０に挟まれたｎ層３０６の部分であって、か
つゲート３２７が対向する部分は、チャネルとして機能
する。また、ボディの中で、特に配線との接続が行われ
る部分であるｎ+層３１５は、ボディコンタクト領域に
相当する。
６を介してゲート３２７が対向している。また、ゲート
３２７の側面には絶縁体のサイドウォール３２８，３２
９が形成されている。ｎ層３０６およびｎ+層３１５
は、ｐチャネル型ＭＯＳＦＥＴのボディを形成する。ボ
ディの中で、特にソース・ドレイン３１３，３２０，３
１４，３２０に挟まれたｎ層３０６の部分であって、か
つゲート３２７が対向する部分は、チャネルとして機能
する。また、ボディの中で、特に配線との接続が行われ
る部分であるｎ+層３１５は、ボディコンタクト領域に
相当する。
【００１９】ｐ+層３１３、ｎ層３０６（とｎ+層３１
５）、およびｐ+層３１４は、それぞれｐｎｐ型のバイ
ポーラトランジスタＮＢ２００のコレクタ、ベースおよ
びエミッタを形成している。すなわち、素子領域ＳＲ２
０２には、ｐチャネル型のＭＯＳＦＥＴの寄生バイポー
ラトランジスタとして、バイポーラトランジスタＮＢ２
００が形成されている。
５）、およびｐ+層３１４は、それぞれｐｎｐ型のバイ
ポーラトランジスタＮＢ２００のコレクタ、ベースおよ
びエミッタを形成している。すなわち、素子領域ＳＲ２
０２には、ｐチャネル型のＭＯＳＦＥＴの寄生バイポー
ラトランジスタとして、バイポーラトランジスタＮＢ２
００が形成されている。
【００２０】バイポーラトランジスタＰＢ２００のベー
スおよびコレクタは、バイポーラトランジスタＮＢ２０
０のコレクタおよびベースに、配線を通じて個別に接続
されている。それによって、バイポーラトランジスタＮ
Ｂ２００，ＰＢ２００は、互いに正帰還回路を構成して
いる。なお、図４５〜図４７において、ノードＮ２０１
〜Ｎ２０５は、配線の接続部を表している。
スおよびコレクタは、バイポーラトランジスタＮＢ２０
０のコレクタおよびベースに、配線を通じて個別に接続
されている。それによって、バイポーラトランジスタＮ
Ｂ２００，ＰＢ２００は、互いに正帰還回路を構成して
いる。なお、図４５〜図４７において、ノードＮ２０１
〜Ｎ２０５は、配線の接続部を表している。
【００２１】また、バイポーラトランジスタＰＢ２００
のエミッタとベースは配線を通じて互いに接続され、バ
イポーラトランジスタＮＢ２００のエミッタとベースも
配線を通じて互いに接続されている。このことは、ｎチ
ャネルＭＯＳＦＥＴのボディとしてのｐ層３０５がソー
スとしてのｎ+層３１０へ固定され、ｐチャネルＭＯＳ
ＦＥＴのボディとしてのｎ層３０６がソースとしてのｐ
+層３１０へ固定されていることと同等である。
のエミッタとベースは配線を通じて互いに接続され、バ
イポーラトランジスタＮＢ２００のエミッタとベースも
配線を通じて互いに接続されている。このことは、ｎチ
ャネルＭＯＳＦＥＴのボディとしてのｐ層３０５がソー
スとしてのｎ+層３１０へ固定され、ｐチャネルＭＯＳ
ＦＥＴのボディとしてのｎ層３０６がソースとしてのｐ
+層３１０へ固定されていることと同等である。
【００２２】さらに、ゲート３２３はソースとしてのｎ
+層３１０へ配線を通じて接続され、ゲート３２７はソ
ースとしてのｐ+層３２１へ配線を通じて接続されてい
る。また、抵抗素子Ｒ２００の一端は配線を通じてアノ
ードＡに接続され、抵抗素子Ｒ２１０の一端は配線を通
じてカソードＣに接続されている。
+層３１０へ配線を通じて接続され、ゲート３２７はソ
ースとしてのｐ+層３２１へ配線を通じて接続されてい
る。また、抵抗素子Ｒ２００の一端は配線を通じてアノ
ードＡに接続され、抵抗素子Ｒ２１０の一端は配線を通
じてカソードＣに接続されている。
【００２３】ＳＣＲ３００は、以上のように構成される
ので、ＳＣＲ２００と同様に、ＥＳＤによる損傷から内
部回路を保護する保護回路として利用することができ
る。
ので、ＳＣＲ２００と同様に、ＥＳＤによる損傷から内
部回路を保護する保護回路として利用することができ
る。
【００２４】
【発明が解決しようとする課題】ところで、保護回路と
して使用されるＳＣＲには、内部回路を破壊する入力信
号Ｔ１（図４２）の電圧が立ち上がる前に、ＳＣＲがタ
ーンオンすることにより低インピーダンス状態となり、
それによって電流を吸収し、配線を走行する入力信号Ｔ
１の電圧を通常の電圧に戻す働きが要求される。したが
って、ＳＣＲの動作速度は速い方が望ましい。
して使用されるＳＣＲには、内部回路を破壊する入力信
号Ｔ１（図４２）の電圧が立ち上がる前に、ＳＣＲがタ
ーンオンすることにより低インピーダンス状態となり、
それによって電流を吸収し、配線を走行する入力信号Ｔ
１の電圧を通常の電圧に戻す働きが要求される。したが
って、ＳＣＲの動作速度は速い方が望ましい。
【００２５】しかしながら、ＳＣＲ２００では、ＳＯＩ
基板に形成されたバイポーラトランジスタＰＢ１００
を、横方向（すなわち基板の主面に沿った方向）へ電流
が流れるので、ＳＯＩ層２０３の厚さ、あるいは部分分
離層２０４の直下のＳＯＩ層２０３の部分（すなわち、
部分分離層２０４と埋込絶縁膜２０２とに挟まれたＳＯ
Ｉ層２０３の部分）の厚さに制限があるために、電流駆
動能力が低く、ターンオン動作が遅いという問題点があ
った。
基板に形成されたバイポーラトランジスタＰＢ１００
を、横方向（すなわち基板の主面に沿った方向）へ電流
が流れるので、ＳＯＩ層２０３の厚さ、あるいは部分分
離層２０４の直下のＳＯＩ層２０３の部分（すなわち、
部分分離層２０４と埋込絶縁膜２０２とに挟まれたＳＯ
Ｉ層２０３の部分）の厚さに制限があるために、電流駆
動能力が低く、ターンオン動作が遅いという問題点があ
った。
【００２６】同様に、ＳＣＲ３００においても、ＳＯＩ
基板に形成されたバイポーラトランジスタＰＢ２００，
ＮＢ２００を、横方向へ電流が流れるので、ＳＯＩ層３
５０の厚さにおける制限のために、電流駆動能力が低
く、ターンオン動作が遅いという問題点があった。
基板に形成されたバイポーラトランジスタＰＢ２００，
ＮＢ２００を、横方向へ電流が流れるので、ＳＯＩ層３
５０の厚さにおける制限のために、電流駆動能力が低
く、ターンオン動作が遅いという問題点があった。
【００２７】この発明は、従来の技術における上記した
問題点を解消するためになされたもので、電流駆動能力
を増強するともにターンオン動作を促進することのでき
る半導体装置を提供することを目的とする。
問題点を解消するためになされたもので、電流駆動能力
を増強するともにターンオン動作を促進することのでき
る半導体装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】第１の発明の装置は、半
導体装置であって、互いに導電型が異なる２個のバイポ
ーラトランジスタを有し当該２個のバイポーラトランジ
スタの一方トランジスタのベースが他方トランジスタの
コレクタに接続され、前記一方トランジスタのコレクタ
が前記他方トランジスタのベースに接続された半導体制
御整流器と、前記一方トランジスタのコレクタとエミッ
タに、逆並列に接続されたダイオードと、を備える。
導体装置であって、互いに導電型が異なる２個のバイポ
ーラトランジスタを有し当該２個のバイポーラトランジ
スタの一方トランジスタのベースが他方トランジスタの
コレクタに接続され、前記一方トランジスタのコレクタ
が前記他方トランジスタのベースに接続された半導体制
御整流器と、前記一方トランジスタのコレクタとエミッ
タに、逆並列に接続されたダイオードと、を備える。
【００２９】第２の発明の装置は、第１の発明の半導体
装置において、２個の抵抗素子をさらに備え、前記２個
のバイポーラトランジスタの各々のベースとエミッタと
が、前記２個の抵抗素子の一つを通じて接続されてい
る。
装置において、２個の抵抗素子をさらに備え、前記２個
のバイポーラトランジスタの各々のベースとエミッタと
が、前記２個の抵抗素子の一つを通じて接続されてい
る。
【００３０】第３の発明の装置では、第２の発明の半導
体装置において、前記２個のバイポーラトランジスタと
前記２個の抵抗素子と前記ダイオードとが、ＳＯＩ基板
のＳＯＩ層に形成されている。
体装置において、前記２個のバイポーラトランジスタと
前記２個の抵抗素子と前記ダイオードとが、ＳＯＩ基板
のＳＯＩ層に形成されている。
【００３１】第４の発明の装置では、第３の発明の半導
体装置において、前記ＳＯＩ層の主面に部分分離層が選
択的に形成されており、前記２個の抵抗素子は、前記部
分分離層と埋込絶縁膜とに挟まれた前記ＳＯＩ層の部分
に形成されている。
体装置において、前記ＳＯＩ層の主面に部分分離層が選
択的に形成されており、前記２個の抵抗素子は、前記部
分分離層と埋込絶縁膜とに挟まれた前記ＳＯＩ層の部分
に形成されている。
【００３２】第５の発明の装置は、第４の発明の半導体
装置において、前記部分分離層と前記埋込絶縁膜とに挟
まれた前記ＳＯＩ層の別の部分に形成されている別の２
個の抵抗素子を、さらに備え、前記一方トランジスタの
コレクタと前記２個の抵抗素子の一方との接続部と前記
他方トランジスタのベースとの間、および前記他方トラ
ンジスタのコレクタと前記２個の抵抗素子の他方との接
続部と前記一方トランジスタのベースとの間に、前記別
の２個の抵抗素子の一方と他方とが個別に介挿されてい
る。
装置において、前記部分分離層と前記埋込絶縁膜とに挟
まれた前記ＳＯＩ層の別の部分に形成されている別の２
個の抵抗素子を、さらに備え、前記一方トランジスタの
コレクタと前記２個の抵抗素子の一方との接続部と前記
他方トランジスタのベースとの間、および前記他方トラ
ンジスタのコレクタと前記２個の抵抗素子の他方との接
続部と前記一方トランジスタのベースとの間に、前記別
の２個の抵抗素子の一方と他方とが個別に介挿されてい
る。
【００３３】第６の発明の装置では、第５の発明の半導
体装置において、前記半導体層の不純物濃度よりも前記
別の半導体層の不純物濃度が高く、それによって、前記
２個の抵抗素子の抵抗よりも前記別の２個の抵抗素子の
抵抗が低く設定されている。
体装置において、前記半導体層の不純物濃度よりも前記
別の半導体層の不純物濃度が高く、それによって、前記
２個の抵抗素子の抵抗よりも前記別の２個の抵抗素子の
抵抗が低く設定されている。
【００３４】第７の発明の装置では、第１ないし第６の
いずれかの発明の半導体装置において、前記２個のバイ
ポーラトランジスタの各々が、ＭＯＳＦＥＴのソースお
よびドレインの一方および他方を、それぞれエミッタお
よびコレクタとし、ボディをベースとする。
いずれかの発明の半導体装置において、前記２個のバイ
ポーラトランジスタの各々が、ＭＯＳＦＥＴのソースお
よびドレインの一方および他方を、それぞれエミッタお
よびコレクタとし、ボディをベースとする。
【００３５】第８の発明の装置では、第７の発明の半導
体装置において、前記２個のＭＯＳＦＥＴの各々のゲー
トがソースに接続されている。
体装置において、前記２個のＭＯＳＦＥＴの各々のゲー
トがソースに接続されている。
【００３６】第９の発明の装置では、第８の発明の半導
体装置において、前記２個のＭＯＳＦＥＴの各々が、ゲ
ートとソースとの表面に跨るように形成され当該ゲート
とソースとを接続する金属半導体化合物膜を有する。
体装置において、前記２個のＭＯＳＦＥＴの各々が、ゲ
ートとソースとの表面に跨るように形成され当該ゲート
とソースとを接続する金属半導体化合物膜を有する。
【００３７】第１０の発明の装置では、第９の発明の半
導体装置であって、前記２個のＭＯＳＦＥＴの各々にお
いて、前記金属半導体化合物膜が、前記ボディの表面に
も跨るように形成され、それによって前記ゲートと前記
ソースと前記ボディとを接続している。
導体装置であって、前記２個のＭＯＳＦＥＴの各々にお
いて、前記金属半導体化合物膜が、前記ボディの表面に
も跨るように形成され、それによって前記ゲートと前記
ソースと前記ボディとを接続している。
【００３８】第１１の発明の装置では、第１ないし第４
のいずれかの発明の半導体装置において、前記２個のバ
イポーラトランジスタが、ｐｎｐｎの順序で互いに連結
した半導体層によって等価的に形成されている。
のいずれかの発明の半導体装置において、前記２個のバ
イポーラトランジスタが、ｐｎｐｎの順序で互いに連結
した半導体層によって等価的に形成されている。
【００３９】第１２の発明の装置では、第１ないし第１
１のいずれかの発明の半導体装置において、前記ダイオ
ードが、ＢＣＧダイオード、すなわちゲートおよびボデ
ィがソースおよびドレインの一方側へ接続されたＭＯＳ
ＦＥＴである。
１のいずれかの発明の半導体装置において、前記ダイオ
ードが、ＢＣＧダイオード、すなわちゲートおよびボデ
ィがソースおよびドレインの一方側へ接続されたＭＯＳ
ＦＥＴである。
【００４０】第１３の発明の装置では、第１２の発明の
半導体装置において、前記ＢＣＧダイオードが、前記一
方側の表面と前記ボディの前記ゲートに覆われない部分
の表面とに跨るように形成され、これら前記一方側と前
記ボディとを接続する金属半導体化合物膜を、有する。
半導体装置において、前記ＢＣＧダイオードが、前記一
方側の表面と前記ボディの前記ゲートに覆われない部分
の表面とに跨るように形成され、これら前記一方側と前
記ボディとを接続する金属半導体化合物膜を、有する。
【００４１】第１４の発明の装置では、第１３の発明の
半導体装置において、前記ＢＣＧダイオードが有する前
記金属半導体化合物膜が、前記ＢＣＧダイオードの前記
ゲートの表面にも跨るように形成されることにより、当
該ゲートにも接続されている。
半導体装置において、前記ＢＣＧダイオードが有する前
記金属半導体化合物膜が、前記ＢＣＧダイオードの前記
ゲートの表面にも跨るように形成されることにより、当
該ゲートにも接続されている。
【００４２】
【発明の実施の形態】以下の各実施の形態による半導体
装置では、ＳＣＲの構成要素である２個のバイポーラト
ランジスタの一つに、ダイオードが逆並列に接続され
る。それによって、ＳＣＲの正帰還作用が促進されるの
で、電流駆動能力が増強され、かつターンオン動作が促
進される。
装置では、ＳＣＲの構成要素である２個のバイポーラト
ランジスタの一つに、ダイオードが逆並列に接続され
る。それによって、ＳＣＲの正帰還作用が促進されるの
で、電流駆動能力が増強され、かつターンオン動作が促
進される。
【００４３】なお、本明細書において、「逆並列接続」
とは、バイポーラトランジスタのコレクタとエミッタ
に、ダイオードのアノードとカソードの一方と他方が個
別に接続される並列接続であって、しかも順電流が双方
を還流し得る方向での接続を意味する。言い換えると、
ｐｎｐバイポーラトランジスタとダイオードの逆並列接
続とは、エミッタとカソードとが接続され、コレクタと
アノードとが接続される接続形態を意味し、ｎｐｎバイ
ポーラトランジスタとダイオードの逆並列接続とは、エ
ミッタとアノードとが接続され、コレクタとカソードと
が接続される接続形態を意味する。
とは、バイポーラトランジスタのコレクタとエミッタ
に、ダイオードのアノードとカソードの一方と他方が個
別に接続される並列接続であって、しかも順電流が双方
を還流し得る方向での接続を意味する。言い換えると、
ｐｎｐバイポーラトランジスタとダイオードの逆並列接
続とは、エミッタとカソードとが接続され、コレクタと
アノードとが接続される接続形態を意味し、ｎｐｎバイ
ポーラトランジスタとダイオードの逆並列接続とは、エ
ミッタとアノードとが接続され、コレクタとカソードと
が接続される接続形態を意味する。
【００４４】また、以下の各実施の形態では、半導体装
置が形成される半導体層（例えば、ＳＯＩ層）はシリコ
ンを主成分とするが、本発明はこの形態に限定されるも
のではなく、シリコン以外を主成分とする半導体層へも
適用可能である。
置が形成される半導体層（例えば、ＳＯＩ層）はシリコ
ンを主成分とするが、本発明はこの形態に限定されるも
のではなく、シリコン以外を主成分とする半導体層へも
適用可能である。
【００４５】［1. 実施の形態１］図１〜図４を参照し
つつ、実施の形態１の半導体装置について詳細に説明す
る。
つつ、実施の形態１の半導体装置について詳細に説明す
る。
【００４６】［1.1. 装置の構成］図１は、本実施の形
態の半導体装置を斜め上方から見た斜視図である。図２
〜図４は、それぞれ、図１の半導体装置１のＸ１−Ｘ２
切断線に沿った断面図、Ｙ１−Ｙ２切断線に沿った断面
図、および回路図である。
態の半導体装置を斜め上方から見た斜視図である。図２
〜図４は、それぞれ、図１の半導体装置１のＸ１−Ｘ２
切断線に沿った断面図、Ｙ１−Ｙ２切断線に沿った断面
図、および回路図である。
【００４７】半導体装置１は、支持基板２、埋込絶縁膜
３、およびＳＯＩ層４０１を有するＳＯＩ基板に形成さ
れている。シリコンを主成分とするＳＯＩ層４０１の主
面には、埋込絶縁膜３に達する完全分離層４としてのＳ
ＴＩが選択的に形成されており、それによって複数の素
子領域ＳＲ１〜ＳＲ５が互いに完全分離されている。
３、およびＳＯＩ層４０１を有するＳＯＩ基板に形成さ
れている。シリコンを主成分とするＳＯＩ層４０１の主
面には、埋込絶縁膜３に達する完全分離層４としてのＳ
ＴＩが選択的に形成されており、それによって複数の素
子領域ＳＲ１〜ＳＲ５が互いに完全分離されている。
【００４８】素子領域ＳＲ１には、ｐ+層９，１０、お
よびｐ層５が形成されている。ｐ層５は、抵抗素子Ｒ２
を形成している。また、素子領域ＳＲ５には、ｎ+層１
７，１８、およびｎ層８が形成されている。ｎ層８は、
抵抗素子Ｒ１を形成している。
よびｐ層５が形成されている。ｐ層５は、抵抗素子Ｒ２
を形成している。また、素子領域ＳＲ５には、ｎ+層１
７，１８、およびｎ層８が形成されている。ｎ層８は、
抵抗素子Ｒ１を形成している。
【００４９】素子領域ＳＲ２には、ｐ層６、ｎ層３５，
３６、ｎ+層１１，１２、およびｐ+層１３が形成されて
いる。ｎ層３５およびｎ+層１１は、ｎチャネル型ＭＯ
ＳＦＥＴのソースを形成し、ｎ層３６およびｎ+層１２
は、ドレインを形成している。特に、ｎ層３５，３６
は、ソース・ドレインの一部としてのエクステンション
を形成している。
３６、ｎ+層１１，１２、およびｐ+層１３が形成されて
いる。ｎ層３５およびｎ+層１１は、ｎチャネル型ＭＯ
ＳＦＥＴのソースを形成し、ｎ層３６およびｎ+層１２
は、ドレインを形成している。特に、ｎ層３５，３６
は、ソース・ドレインの一部としてのエクステンション
を形成している。
【００５０】ｐ層６の一部には、ゲート絶縁膜２２を介
してゲート２３が対向している。また、ゲート２３の側
面には絶縁体のサイドウォール２４，２５が形成されて
いる。ｐ層６およびｐ+層１３は、ｎチャネル型ＭＯＳ
ＦＥＴのボディを形成する。ボディの中で、特にソース
・ドレイン１１，３５，１２，３６に挟まれたｐ層６の
部分であって、かつゲート２３が対向する部分は、チャ
ネルとして機能する。また、ボディの中で、特に配線と
の接続が行われる部分であるｐ+層１３は、ボディコン
タクト領域に相当する。
してゲート２３が対向している。また、ゲート２３の側
面には絶縁体のサイドウォール２４，２５が形成されて
いる。ｐ層６およびｐ+層１３は、ｎチャネル型ＭＯＳ
ＦＥＴのボディを形成する。ボディの中で、特にソース
・ドレイン１１，３５，１２，３６に挟まれたｐ層６の
部分であって、かつゲート２３が対向する部分は、チャ
ネルとして機能する。また、ボディの中で、特に配線と
の接続が行われる部分であるｐ+層１３は、ボディコン
タクト領域に相当する。
【００５１】ｎ+層１１、ｐ層６（とｐ+層１３）、およ
びｎ+層１２は、それぞれｎｐｎ型のバイポーラトラン
ジスタＰＢ１のエミッタ、ベースおよびコレクタを形成
している。すなわち、素子領域ＳＲ２には、ｎチャネル
型のＭＯＳＦＥＴの寄生バイポーラトランジスタとし
て、バイポーラトランジスタＰＢ１が形成されている。
びｎ+層１２は、それぞれｎｐｎ型のバイポーラトラン
ジスタＰＢ１のエミッタ、ベースおよびコレクタを形成
している。すなわち、素子領域ＳＲ２には、ｎチャネル
型のＭＯＳＦＥＴの寄生バイポーラトランジスタとし
て、バイポーラトランジスタＰＢ１が形成されている。
【００５２】素子領域ＳＲ３は、素子領域ＳＲ２とは導
電型が対称となるように形成されている。すなわち、素
子領域ＳＲ３には、ｎ層７、ｐ層３７，３８、ｐ+層１
４，１５、およびｎ+１６が形成されている。ｐ層３７
およびｐ+層１４は、ｐチャネル型ＭＯＳＦＥＴのドレ
インを形成し、ｐ層３８およびｐ+層１５は、ソースを
形成している。特に、ｐ層３７，３８は、ソース・ドレ
インの一部としてのエクステンションを形成している。
電型が対称となるように形成されている。すなわち、素
子領域ＳＲ３には、ｎ層７、ｐ層３７，３８、ｐ+層１
４，１５、およびｎ+１６が形成されている。ｐ層３７
およびｐ+層１４は、ｐチャネル型ＭＯＳＦＥＴのドレ
インを形成し、ｐ層３８およびｐ+層１５は、ソースを
形成している。特に、ｐ層３７，３８は、ソース・ドレ
インの一部としてのエクステンションを形成している。
【００５３】ｎ層７の一部には、ゲート絶縁膜２６を介
してゲート２７が対向している。また、ゲート２７の側
面には絶縁体のサイドウォール２８，２９が形成されて
いる。ｎ層７およびｎ+層１６は、ｐチャネル型ＭＯＳ
ＦＥＴのボディを形成する。ボディの中で、特にソース
・ドレイン１４，３７，１５，３８に挟まれたｎ層７の
部分であって、かつゲート２７が対向する部分は、チャ
ネルとして機能する。また、ボディの中で、特に配線と
の接続が行われる部分であるｎ+層１６は、ボディコン
タクト領域に相当する。
してゲート２７が対向している。また、ゲート２７の側
面には絶縁体のサイドウォール２８，２９が形成されて
いる。ｎ層７およびｎ+層１６は、ｐチャネル型ＭＯＳ
ＦＥＴのボディを形成する。ボディの中で、特にソース
・ドレイン１４，３７，１５，３８に挟まれたｎ層７の
部分であって、かつゲート２７が対向する部分は、チャ
ネルとして機能する。また、ボディの中で、特に配線と
の接続が行われる部分であるｎ+層１６は、ボディコン
タクト領域に相当する。
【００５４】ｐ+層１４、ｎ層７（とｎ+層１６）、およ
びｐ+層１５は、それぞれｐｎｐ型のバイポーラトラン
ジスタＮＢ１のコレクタ、ベースおよびエミッタを形成
している。すなわち、素子領域ＳＲ３には、ｐチャネル
型のＭＯＳＦＥＴの寄生バイポーラトランジスタとし
て、バイポーラトランジスタＮＢ１が形成されている。
びｐ+層１５は、それぞれｐｎｐ型のバイポーラトラン
ジスタＮＢ１のコレクタ、ベースおよびエミッタを形成
している。すなわち、素子領域ＳＲ３には、ｐチャネル
型のＭＯＳＦＥＴの寄生バイポーラトランジスタとし
て、バイポーラトランジスタＮＢ１が形成されている。
【００５５】バイポーラトランジスタＰＢ１のベースお
よびコレクタは、バイポーラトランジスタＮＢ１のコレ
クタおよびベースに、配線を通じて個別に接続されてい
る。それによって、バイポーラトランジスタＮＢ１，Ｐ
Ｂ１は、互いに正帰還回路を構成している。なお、図１
〜図４において、ノードＮ１〜Ｎ１０は、配線の接続部
を表している。
よびコレクタは、バイポーラトランジスタＮＢ１のコレ
クタおよびベースに、配線を通じて個別に接続されてい
る。それによって、バイポーラトランジスタＮＢ１，Ｐ
Ｂ１は、互いに正帰還回路を構成している。なお、図１
〜図４において、ノードＮ１〜Ｎ１０は、配線の接続部
を表している。
【００５６】また、バイポーラトランジスタＰＢ１のエ
ミッタとベースは配線と抵抗素子Ｒ２を介して互いに接
続され、バイポーラトランジスタＮＢ１のエミッタとベ
ースも配線と抵抗素子Ｒ１を介して互いに接続されてい
る。このことは、ｎチャネルＭＯＳＦＥＴのボディとし
てのｐ層６がソースとしてのｎ+層１１へ抵抗素子Ｒ２
を介して固定され、ｐチャネルＭＯＳＦＥＴのボディと
してのｎ層７がソースとしてのｐ+層１５へ抵抗素子Ｒ
１を介して固定されていることと同等である。
ミッタとベースは配線と抵抗素子Ｒ２を介して互いに接
続され、バイポーラトランジスタＮＢ１のエミッタとベ
ースも配線と抵抗素子Ｒ１を介して互いに接続されてい
る。このことは、ｎチャネルＭＯＳＦＥＴのボディとし
てのｐ層６がソースとしてのｎ+層１１へ抵抗素子Ｒ２
を介して固定され、ｐチャネルＭＯＳＦＥＴのボディと
してのｎ層７がソースとしてのｐ+層１５へ抵抗素子Ｒ
１を介して固定されていることと同等である。
【００５７】さらに、ゲート２３はソースとしてのｎ+
１１へ配線を通じて接続され、ゲート２７はソースとし
てのｐ+層１５へ配線を通じて接続されている。また、
抵抗素子Ｒ１の一端は配線を通じてアノードＡに接続さ
れ、抵抗素子Ｒ２の一端は配線を通じてカソードＣに接
続されている。すなわち、バイポーラトランジスタＰＢ
１，ＮＢ１および抵抗素子Ｒ１，Ｒ２は、ＳＣＲ４００
を形成している。
１１へ配線を通じて接続され、ゲート２７はソースとし
てのｐ+層１５へ配線を通じて接続されている。また、
抵抗素子Ｒ１の一端は配線を通じてアノードＡに接続さ
れ、抵抗素子Ｒ２の一端は配線を通じてカソードＣに接
続されている。すなわち、バイポーラトランジスタＰＢ
１，ＮＢ１および抵抗素子Ｒ１，Ｒ２は、ＳＣＲ４００
を形成している。
【００５８】半導体装置１は、このＳＣＲ４００に加え
て、ダイオードＱＮ１を素子領域ＳＲ４に備えている。
素子領域ＳＲ４には、ｐ層３４、ｎ層３９，４０、ｎ+
層１９，２０、およびｐ+層２１が形成されている。ｎ
層３９およびｎ+層１９は、ｎチャネル型ＭＯＳＦＥＴ
のソース・ドレインの一方側（以下、ドレインとする）
を形成し、ｎ層４０およびｎ+層２０は、ソース・ドレ
インの他方側（以下、ソースとする）を形成している。
特に、ｎ層３９，４０は、ソース・ドレインの一部とし
てのエクステンションを形成している。
て、ダイオードＱＮ１を素子領域ＳＲ４に備えている。
素子領域ＳＲ４には、ｐ層３４、ｎ層３９，４０、ｎ+
層１９，２０、およびｐ+層２１が形成されている。ｎ
層３９およびｎ+層１９は、ｎチャネル型ＭＯＳＦＥＴ
のソース・ドレインの一方側（以下、ドレインとする）
を形成し、ｎ層４０およびｎ+層２０は、ソース・ドレ
インの他方側（以下、ソースとする）を形成している。
特に、ｎ層３９，４０は、ソース・ドレインの一部とし
てのエクステンションを形成している。
【００５９】ｐ層３４の一部には、ゲート絶縁膜３０を
介してゲート３１が対向している。また、ゲート３１の
側面には絶縁体のサイドウォール３２，３３が形成され
ている。ｐ層３４およびｐ+層２１は、ｎチャネル型Ｍ
ＯＳＦＥＴのボディを形成する。ボディの中で、特にソ
ース・ドレイン１９，３９，２０，４０に挟まれたｐ層
３４の部分であって、かつゲート３１が対向する部分
は、チャネルとして機能する。また、ボディの中で、特
に配線との接続が行われる部分であるｐ+層２１は、ボ
ディコンタクト領域に相当する。
介してゲート３１が対向している。また、ゲート３１の
側面には絶縁体のサイドウォール３２，３３が形成され
ている。ｐ層３４およびｐ+層２１は、ｎチャネル型Ｍ
ＯＳＦＥＴのボディを形成する。ボディの中で、特にソ
ース・ドレイン１９，３９，２０，４０に挟まれたｐ層
３４の部分であって、かつゲート３１が対向する部分
は、チャネルとして機能する。また、ボディの中で、特
に配線との接続が行われる部分であるｐ+層２１は、ボ
ディコンタクト領域に相当する。
【００６０】ｐ層３４（とｐ+層２１）、ｎ+層２０、お
よびゲート３１は、配線を通じて互いに接続されてい
る。すなわち、素子領域ＳＲ４に形成されたｎチャネル
型のＭＯＳＦＥＴでは、ボディ電位およびゲート電位が
ソース電位へ固定されている。その結果、このＭＯＳＦ
ＥＴは、ＢＣＧダイオード（Body Coupled Gate Diod
e）として機能する。すなわち、ダイオードＱＮ１は、
ｐ／ｎ+型のＢＣＧダイオードとして形成されている。
よびゲート３１は、配線を通じて互いに接続されてい
る。すなわち、素子領域ＳＲ４に形成されたｎチャネル
型のＭＯＳＦＥＴでは、ボディ電位およびゲート電位が
ソース電位へ固定されている。その結果、このＭＯＳＦ
ＥＴは、ＢＣＧダイオード（Body Coupled Gate Diod
e）として機能する。すなわち、ダイオードＱＮ１は、
ｐ／ｎ+型のＢＣＧダイオードとして形成されている。
【００６１】ダイオードＱＮ１のアノードとして機能す
るｐ層３４（とｐ+層２１）は、配線を通じてトランジ
スタＰＢ１のエミッタに接続され、カソードとして機能
するｎ+層１９は、配線を通じてトランジスタＰＢ１の
コレクタに接続されている。すなわち、ダイオードＱＮ
１はトランジスタＰＢ１に逆並列に接続されている。
るｐ層３４（とｐ+層２１）は、配線を通じてトランジ
スタＰＢ１のエミッタに接続され、カソードとして機能
するｎ+層１９は、配線を通じてトランジスタＰＢ１の
コレクタに接続されている。すなわち、ダイオードＱＮ
１はトランジスタＰＢ１に逆並列に接続されている。
【００６２】［1.2. 装置の動作］半導体装置１は、以
上のように構成されるので、保護対象としての集積回路
（図４２の内部回路２１２）をＥＳＤから保護する保護
回路としての利用に適している。この場合、入力信号Ｔ
１（図４２）の電圧がＥＳＤによってオーバシュート
し、電源電圧ＶDDよりも高いＶDD＋ΔＶDDがアノードＡ
へ印加されると、トランジスタＰＢ１とトランジスタＮ
Ｂ１の双方がオンする。トランジスタＮＢ１のベースは
トランジスタＰＢ１のコレクタに接続され、トランジス
タＰＢ１のベースはトランジスタＮＢ１のコレクタに接
続されているので、一方のベース電流が増加しコレクタ
電流が増加すると、他方のベース電流も増加する。すな
わちトランジスタＮＢ１とトランジスタＰＢ１は、互い
に一方が他方に対する正帰還機能を果たす。その結果、
ＥＳＤの印加によってＳＣＲ４００はスイッチオンの状
態へ遷移する。
上のように構成されるので、保護対象としての集積回路
（図４２の内部回路２１２）をＥＳＤから保護する保護
回路としての利用に適している。この場合、入力信号Ｔ
１（図４２）の電圧がＥＳＤによってオーバシュート
し、電源電圧ＶDDよりも高いＶDD＋ΔＶDDがアノードＡ
へ印加されると、トランジスタＰＢ１とトランジスタＮ
Ｂ１の双方がオンする。トランジスタＮＢ１のベースは
トランジスタＰＢ１のコレクタに接続され、トランジス
タＰＢ１のベースはトランジスタＮＢ１のコレクタに接
続されているので、一方のベース電流が増加しコレクタ
電流が増加すると、他方のベース電流も増加する。すな
わちトランジスタＮＢ１とトランジスタＰＢ１は、互い
に一方が他方に対する正帰還機能を果たす。その結果、
ＥＳＤの印加によってＳＣＲ４００はスイッチオンの状
態へ遷移する。
【００６３】このとき、ノードＮ２の電位がノードＮ５
の電位よりも高いと、正帰還が進行する。ダイオードＱ
Ｎ１が存在しない場合には、逆電流が流れることにより
ノードＮ２の電位がノードＮ５の電位よりも低くなる
と、トランジスタＰＢ１のコレクタ−エミッタ間電圧が
負となり、トランジスタＰＢ１は遮断し、正帰還が進行
しなくなる。ダイオードＱＮ１は、ノードＮ２の電位が
ノードＮ５の電位より低い場合に電流が流れるという整
流作用を有する。そのため、トランジスタＰＢ１のコレ
クタ−エミッタ間電圧が負になることは無く、トランジ
スタＰＢ１が遮断することはない。すなわち、ダイオー
ドＱＮ１は、ＳＣＲ４００の正帰還作用を促進する。そ
の結果、ＳＣＲ４００の保持電圧ＶHも低減される。
の電位よりも高いと、正帰還が進行する。ダイオードＱ
Ｎ１が存在しない場合には、逆電流が流れることにより
ノードＮ２の電位がノードＮ５の電位よりも低くなる
と、トランジスタＰＢ１のコレクタ−エミッタ間電圧が
負となり、トランジスタＰＢ１は遮断し、正帰還が進行
しなくなる。ダイオードＱＮ１は、ノードＮ２の電位が
ノードＮ５の電位より低い場合に電流が流れるという整
流作用を有する。そのため、トランジスタＰＢ１のコレ
クタ−エミッタ間電圧が負になることは無く、トランジ
スタＰＢ１が遮断することはない。すなわち、ダイオー
ドＱＮ１は、ＳＣＲ４００の正帰還作用を促進する。そ
の結果、ＳＣＲ４００の保持電圧ＶHも低減される。
【００６４】すなわち、ダイオードＱＮ１は、ＳＣＲ４
００の正帰還作用を促進し、それによりＳＣＲ４００の
電流駆動能力を増強し、かつＳＣＲ４００のターンオン
動作を促進する。それにより、半導体装置１は、保護回
路としての使用に際して高い保護能力を発揮する。
００の正帰還作用を促進し、それによりＳＣＲ４００の
電流駆動能力を増強し、かつＳＣＲ４００のターンオン
動作を促進する。それにより、半導体装置１は、保護回
路としての使用に際して高い保護能力を発揮する。
【００６５】また、半導体装置１では、バイポーラトラ
ンジスタＰＢ１，ＮＢ１が、ＭＯＳＦＥＴの寄生バイポ
ーラトランジスタとして形成されるので、製造工程が容
易であり、製造コストを節減することができるという利
点が得られる。
ンジスタＰＢ１，ＮＢ１が、ＭＯＳＦＥＴの寄生バイポ
ーラトランジスタとして形成されるので、製造工程が容
易であり、製造コストを節減することができるという利
点が得られる。
【００６６】さらに、半導体装置１では、バイポーラト
ランジスタＰＢ１，ＮＢ１の各々のベースとエミッタと
が、抵抗素子Ｒ１，Ｒ２の一つを通じて接続されてい
る。言い換えると、バイポーラトランジスタＰＢ１，Ｎ
Ｂ１を寄生バイポーラトランジスタとするＭＯＳＦＥＴ
のボディがソースへ抵抗素子を通じて固定されている。
このため、ＭＯＳＦＥＴのｐｎ接合で発生したキャリア
がボディに接続される端子を通じて吸収されるので、バ
イポーラトランジスタが動作履歴に依存することなく一
定の動作を実現する。すなわち、ＳＣＲ４００の動作が
安定するという利点が得られる。
ランジスタＰＢ１，ＮＢ１の各々のベースとエミッタと
が、抵抗素子Ｒ１，Ｒ２の一つを通じて接続されてい
る。言い換えると、バイポーラトランジスタＰＢ１，Ｎ
Ｂ１を寄生バイポーラトランジスタとするＭＯＳＦＥＴ
のボディがソースへ抵抗素子を通じて固定されている。
このため、ＭＯＳＦＥＴのｐｎ接合で発生したキャリア
がボディに接続される端子を通じて吸収されるので、バ
イポーラトランジスタが動作履歴に依存することなく一
定の動作を実現する。すなわち、ＳＣＲ４００の動作が
安定するという利点が得られる。
【００６７】また、バイポーラトランジスタＰＢ１，Ｎ
Ｂ１を寄生バイポーラトランジスタとするＭＯＳＦＥＴ
の各々のゲートがソースに接続されている。このこと
も、ＳＣＲ４００の保持電圧ＶHの低減に寄与し、ＳＣ
Ｒ４００のターンオンをさらに促進する。
Ｂ１を寄生バイポーラトランジスタとするＭＯＳＦＥＴ
の各々のゲートがソースに接続されている。このこと
も、ＳＣＲ４００の保持電圧ＶHの低減に寄与し、ＳＣ
Ｒ４００のターンオンをさらに促進する。
【００６８】さらに、ダイオードＱＮ１を等価的に実現
するＭＯＳＦＥＴでは、ボディ（チャネル）とゲートと
が接続されているので、空乏層容量ＣDがゲート絶縁膜
容量Ｃoxに比べて低いという利点がある。それにより、
サブスレッショルド領域におけるサブスレッショルド係
数（Subthreshold Swing)Ｓが小さくなり、ＭＯＳＦＥ
Ｔのオフ状態からオン状態への遷移、言い換えるとダイ
オードＱＮ１のオフ状態からオン状態への遷移が鋭くな
る。その結果、ＳＣＲ４００の正帰還作用がさらに促進
されるという利点が得られる。サブスレッショルド係数
Ｓは、次の近似式で表現される。
するＭＯＳＦＥＴでは、ボディ（チャネル）とゲートと
が接続されているので、空乏層容量ＣDがゲート絶縁膜
容量Ｃoxに比べて低いという利点がある。それにより、
サブスレッショルド領域におけるサブスレッショルド係
数（Subthreshold Swing)Ｓが小さくなり、ＭＯＳＦＥ
Ｔのオフ状態からオン状態への遷移、言い換えるとダイ
オードＱＮ１のオフ状態からオン状態への遷移が鋭くな
る。その結果、ＳＣＲ４００の正帰還作用がさらに促進
されるという利点が得られる。サブスレッショルド係数
Ｓは、次の近似式で表現される。
【００６９】
【数１】
【００７０】ここで、ＶGはゲート電圧、ＩDはドレイン
電流、ｑは電気素量、ｋはボルツマン定数、Ｔは絶対温
度、ＣDは空乏層容量、そして、Ｃoxはゲート絶縁膜の
容量を表す。サブスレッショルド係数Ｓが小さい程、ス
イッチング時の電流の立ち上がりが鋭く、スイッチング
特性が良好となる。
電流、ｑは電気素量、ｋはボルツマン定数、Ｔは絶対温
度、ＣDは空乏層容量、そして、Ｃoxはゲート絶縁膜の
容量を表す。サブスレッショルド係数Ｓが小さい程、ス
イッチング時の電流の立ち上がりが鋭く、スイッチング
特性が良好となる。
【００７１】また、半導体装置１は、ＳＯＩ基板のＳＯ
Ｉ層４０１に形成されているので、各素子ＰＢ１，ＮＢ
１，ＱＮ１，Ｒ１，Ｒ２を、容易に完全分離することが
できる。また、ＳＣＲ４００がＳＯＩ層に形成されて
も、ダイオードＱＮ１による正帰還促進作用により、Ｓ
ＣＲ４００の電流駆動能力が増強され、かつターンオン
動作が促進されるので、半導体装置１は保護回路として
の機能を十分に発揮できる。
Ｉ層４０１に形成されているので、各素子ＰＢ１，ＮＢ
１，ＱＮ１，Ｒ１，Ｒ２を、容易に完全分離することが
できる。また、ＳＣＲ４００がＳＯＩ層に形成されて
も、ダイオードＱＮ１による正帰還促進作用により、Ｓ
ＣＲ４００の電流駆動能力が増強され、かつターンオン
動作が促進されるので、半導体装置１は保護回路として
の機能を十分に発揮できる。
【００７２】［1.3. 実施の形態１の変形例］素子領域
ＳＲ４に形成されるダイオードＱＮ１の代わりに、図５
の断面図および図６の回路図に示すダイオードＱＰ１を
用いることも可能である。ダイオードＱＰ１は、ダイオ
ードＱＮ１とは導電型が対称となるように形成される。
すなわち、図５の素子領域ＳＲ４には、ｎ層４１、ｐ層
４９，５０、ｐ+層４２，４３、およびｎ+層４４が形成
されている。ｐ層４９およびｐ+層４２は、ｐチャネル
型ＭＯＳＦＥＴのソース・ドレインの一方側（以下、ド
レインとする）を形成し、ｐ層５０およびｐ+層４３
は、ソース・ドレインの他方側（以下、ソースとする）
を形成している。特に、ｐ層４９，５０は、ソース・ド
レインの一部としてのエクステンションを形成してい
る。
ＳＲ４に形成されるダイオードＱＮ１の代わりに、図５
の断面図および図６の回路図に示すダイオードＱＰ１を
用いることも可能である。ダイオードＱＰ１は、ダイオ
ードＱＮ１とは導電型が対称となるように形成される。
すなわち、図５の素子領域ＳＲ４には、ｎ層４１、ｐ層
４９，５０、ｐ+層４２，４３、およびｎ+層４４が形成
されている。ｐ層４９およびｐ+層４２は、ｐチャネル
型ＭＯＳＦＥＴのソース・ドレインの一方側（以下、ド
レインとする）を形成し、ｐ層５０およびｐ+層４３
は、ソース・ドレインの他方側（以下、ソースとする）
を形成している。特に、ｐ層４９，５０は、ソース・ド
レインの一部としてのエクステンションを形成してい
る。
【００７３】ｎ層４１の一部には、ゲート絶縁膜４５を
介してゲート４６が対向している。また、ゲート４６の
側面には絶縁体のサイドウォール４７，４８が形成され
ている。ｎ層４１およびｎ+層４４は、ｐチャネル型Ｍ
ＯＳＦＥＴのボディを形成する。ボディの中で、特にソ
ース・ドレイン４２，４９，４３，５０に挟まれたｎ層
４１の部分であって、かつゲート４６が対向する部分
は、チャネルとして機能する。また、ボディの中で、特
に配線との接続が行われる部分であるｎ+層４４は、ボ
ディコンタクト領域に相当する。
介してゲート４６が対向している。また、ゲート４６の
側面には絶縁体のサイドウォール４７，４８が形成され
ている。ｎ層４１およびｎ+層４４は、ｐチャネル型Ｍ
ＯＳＦＥＴのボディを形成する。ボディの中で、特にソ
ース・ドレイン４２，４９，４３，５０に挟まれたｎ層
４１の部分であって、かつゲート４６が対向する部分
は、チャネルとして機能する。また、ボディの中で、特
に配線との接続が行われる部分であるｎ+層４４は、ボ
ディコンタクト領域に相当する。
【００７４】ｎ層４１（とｎ+層４４）、ｐ+層４３、お
よびゲート４６は、配線を通じて互いに接続されてい
る。すなわち、素子領域ＳＲ４に形成されたｐチャネル
型のＭＯＳＦＥＴでは、ボディ電位およびゲート電位が
ソース電位へ固定されている。その結果、このＭＯＳＦ
ＥＴは、ＢＣＧダイオード（Body Coupled Gate Diod
e）として機能する。すなわち、ダイオードＱＰ１は、
ｐ+／ｎ型のＢＣＧダイオードとして形成されている。
よびゲート４６は、配線を通じて互いに接続されてい
る。すなわち、素子領域ＳＲ４に形成されたｐチャネル
型のＭＯＳＦＥＴでは、ボディ電位およびゲート電位が
ソース電位へ固定されている。その結果、このＭＯＳＦ
ＥＴは、ＢＣＧダイオード（Body Coupled Gate Diod
e）として機能する。すなわち、ダイオードＱＰ１は、
ｐ+／ｎ型のＢＣＧダイオードとして形成されている。
【００７５】ダイオードＱＰ１のカソードとして機能す
るｎ層４１（とｎ+層４４）は、配線を通じてトランジ
スタＰＢ１のコレクタに接続され、アノードとして機能
するｐ+層４２は、配線を通じてトランジスタＰＢ１の
エミッタに接続されている。すなわち、ダイオードＱＰ
１はトランジスタＰＢ１に逆並列に接続されている。し
たがって、ダイオードＱＰ１は、ＳＣＲ４００に対し
て、ダイオードＱＮ１と同等の機能を果たす。
るｎ層４１（とｎ+層４４）は、配線を通じてトランジ
スタＰＢ１のコレクタに接続され、アノードとして機能
するｐ+層４２は、配線を通じてトランジスタＰＢ１の
エミッタに接続されている。すなわち、ダイオードＱＰ
１はトランジスタＰＢ１に逆並列に接続されている。し
たがって、ダイオードＱＰ１は、ＳＣＲ４００に対し
て、ダイオードＱＮ１と同等の機能を果たす。
【００７６】半導体装置１では、ダイオードＱＮ１がＢ
ＣＧダイオードであり、バイポーラトランジスタＰＢ
１，ＮＢ１が、ＭＯＳＦＥＴの寄生トランジスタとして
形成されているが、本発明はこの例に限定されない。す
なわち、ダイオードＱＮ１として一般のダイオードを使
用し、バイポーラトランジスタＰＢ１，ＮＢ１として一
般のバイポーラトランジスタを使用することも可能であ
る。この一般の場合においても、ダイオードがＳＣＲの
正帰還作用を促進する効果は、相応に得られる。
ＣＧダイオードであり、バイポーラトランジスタＰＢ
１，ＮＢ１が、ＭＯＳＦＥＴの寄生トランジスタとして
形成されているが、本発明はこの例に限定されない。す
なわち、ダイオードＱＮ１として一般のダイオードを使
用し、バイポーラトランジスタＰＢ１，ＮＢ１として一
般のバイポーラトランジスタを使用することも可能であ
る。この一般の場合においても、ダイオードがＳＣＲの
正帰還作用を促進する効果は、相応に得られる。
【００７７】［2. 実施の形態２］図７は、実施の形態
２の半導体装置を斜め上方から見た斜視図である。図８
は、図７の半導体装置６０の回路図である。なお、以下
の図において、図１〜図６に示した実施の形態１の半導
体装置１と同一部分または相当部分（同一の機能をもつ
部分）については、同一符号を付してその詳細な説明を
略する。
２の半導体装置を斜め上方から見た斜視図である。図８
は、図７の半導体装置６０の回路図である。なお、以下
の図において、図１〜図６に示した実施の形態１の半導
体装置１と同一部分または相当部分（同一の機能をもつ
部分）については、同一符号を付してその詳細な説明を
略する。
【００７８】半導体装置６０は、ダイオードＱＮ１が、
バイポーラトランジスタＰＢ１の代わりにバイポーラト
ランジスタＮＢ１に、逆並列に接続される点において、
実施の形態１の半導体装置１とは特徴的に異なってい
る。したがって、図７は、図１とは配線のみが異なって
いる。図７および図８において、ノードＮ１１〜Ｎ１８
は、配線の接続部を表している。
バイポーラトランジスタＰＢ１の代わりにバイポーラト
ランジスタＮＢ１に、逆並列に接続される点において、
実施の形態１の半導体装置１とは特徴的に異なってい
る。したがって、図７は、図１とは配線のみが異なって
いる。図７および図８において、ノードＮ１１〜Ｎ１８
は、配線の接続部を表している。
【００７９】半導体装置６０においても、ＳＣＲ４００
を構成する２個のバイポーラトランジスタＰＢ１，ＮＢ
１の一方に、ダイオードＱＮ１が逆並列に接続されるの
で、実施の形態１の半導体装置１と同様の効果が得られ
る。
を構成する２個のバイポーラトランジスタＰＢ１，ＮＢ
１の一方に、ダイオードＱＮ１が逆並列に接続されるの
で、実施の形態１の半導体装置１と同様の効果が得られ
る。
【００８０】さらに、素子領域ＳＲ４に形成されるダイ
オードＱＮ１の代わりに、図９の斜視図および図１０の
回路図に示すダイオードＱＰ１を用いることも可能であ
る。図９は、図７の中の素子領域ＳＲ４の付近を描いた
半導体装置６０の斜視図である。図９は図５と配線のみ
が異なっており、図９および図１０のダイオードＱＰ１
は、図５および図６のダイオードＱＰ１とは同等に形成
される。したがって、図９および図１０のダイオードＱ
Ｐ１は、図７および図８のダイオードＱＮ１と同等の機
能を果たす。
オードＱＮ１の代わりに、図９の斜視図および図１０の
回路図に示すダイオードＱＰ１を用いることも可能であ
る。図９は、図７の中の素子領域ＳＲ４の付近を描いた
半導体装置６０の斜視図である。図９は図５と配線のみ
が異なっており、図９および図１０のダイオードＱＰ１
は、図５および図６のダイオードＱＰ１とは同等に形成
される。したがって、図９および図１０のダイオードＱ
Ｐ１は、図７および図８のダイオードＱＮ１と同等の機
能を果たす。
【００８１】［3. 実施の形態３］実施の形態１および
２におけるｎ+／ｐ型のＢＣＧダイオードＱＮ１および
ｐ+／ｎ型のＢＣＧダイオードＱＰ１は、いずれもソー
ス（またはドレイン）とゲートとボディとが電気的に接
続された構造を有する。そこで、実施の形態３の半導体
装置では、ダイオードＱＮ１またはＱＰ１の各領域の表
面に跨るように金属シリサイド膜（より一般には、金属
半導体化合物膜）が形成され、それによりこれら各領域
が低抵抗で安定的に短絡される。
２におけるｎ+／ｐ型のＢＣＧダイオードＱＮ１および
ｐ+／ｎ型のＢＣＧダイオードＱＰ１は、いずれもソー
ス（またはドレイン）とゲートとボディとが電気的に接
続された構造を有する。そこで、実施の形態３の半導体
装置では、ダイオードＱＮ１またはＱＰ１の各領域の表
面に跨るように金属シリサイド膜（より一般には、金属
半導体化合物膜）が形成され、それによりこれら各領域
が低抵抗で安定的に短絡される。
【００８２】［3.1. 構成］図１１および図１２は、そ
れぞれ実施の形態３によるｎ+／ｐ型ＢＣＧダイオード
およびｐ+／ｎ型ＢＣＧダイオードの断面図である。図
１１が示すダイオードＱＮ２では、ゲート３１の一部、
サイドウォール３３、ｎ+層２０、ｐ層３４、およびｐ+
層２１の表面を覆うように、金属シリサイド膜６２が形
成されている。これによって、ゲート３１、ｎ+層２
０、ｐ層３４、およびｐ+層２１が、低抵抗で互いに接
続される。
れぞれ実施の形態３によるｎ+／ｐ型ＢＣＧダイオード
およびｐ+／ｎ型ＢＣＧダイオードの断面図である。図
１１が示すダイオードＱＮ２では、ゲート３１の一部、
サイドウォール３３、ｎ+層２０、ｐ層３４、およびｐ+
層２１の表面を覆うように、金属シリサイド膜６２が形
成されている。これによって、ゲート３１、ｎ+層２
０、ｐ層３４、およびｐ+層２１が、低抵抗で互いに接
続される。
【００８３】ゲート３１、ｎ+層２０、ｐ層３４、およ
びｐ+層２１に接続される配線は、金属シリサイド膜６
２を介して、それらに接続されている。また、ｎ+層１
９の表面を覆うように、金属シリサイド膜６１が形成さ
れており、ｎ+層１９に接続される配線は、金属シリサ
イド膜６１を介して接続されている。これにより、配線
と各半導体層との間も、低抵抗で接続されることとな
る。
びｐ+層２１に接続される配線は、金属シリサイド膜６
２を介して、それらに接続されている。また、ｎ+層１
９の表面を覆うように、金属シリサイド膜６１が形成さ
れており、ｎ+層１９に接続される配線は、金属シリサ
イド膜６１を介して接続されている。これにより、配線
と各半導体層との間も、低抵抗で接続されることとな
る。
【００８４】図１２が示すダイオードＱＰ２は、図１１
のダイオードＱＮ２とは、導電型が対称に形成される。
すなわち、図１２が示すダイオードＱＰ２では、ゲート
４６の一部、サイドウォール４８、ｐ+層４３、ｎ層４
１、およびｎ+層４４の表面を覆うように、金属シリサ
イド膜７２が形成されている。これによって、ゲート４
６、ｐ+層４３、ｎ層４１、およびｎ+層４４が、低抵抗
で互いに接続される。
のダイオードＱＮ２とは、導電型が対称に形成される。
すなわち、図１２が示すダイオードＱＰ２では、ゲート
４６の一部、サイドウォール４８、ｐ+層４３、ｎ層４
１、およびｎ+層４４の表面を覆うように、金属シリサ
イド膜７２が形成されている。これによって、ゲート４
６、ｐ+層４３、ｎ層４１、およびｎ+層４４が、低抵抗
で互いに接続される。
【００８５】ゲート４６、ｐ+層４３、ｎ層４１、およ
びｎ+層４４に接続される配線は、金属シリサイド膜７
２を介して、それらに接続されている。また、ｐ+層４
２の表面を覆うように、金属シリサイド膜７１が形成さ
れており、ｐ+層４２に接続される配線は、金属シリサ
イド膜７１を介して接続されている。これにより、配線
と各半導体層との間も、低抵抗で接続されることとな
る。
びｎ+層４４に接続される配線は、金属シリサイド膜７
２を介して、それらに接続されている。また、ｐ+層４
２の表面を覆うように、金属シリサイド膜７１が形成さ
れており、ｐ+層４２に接続される配線は、金属シリサ
イド膜７１を介して接続されている。これにより、配線
と各半導体層との間も、低抵抗で接続されることとな
る。
【００８６】上記した金属シリサイド膜６１，６２，７
１，７２により、上記したｎ+／ｐ型ＢＣＧダイオード
ＱＮ２あるいはｐ+／ｎ型ＢＣＧダイオードＱＰ２の抵
抗が低減される分だけ、ＢＣＧダイオードＱＮ１，ＱＰ
１に流れる電流量が増加し、それらが接続されるＳＣＲ
４００のスイッチング動作が高速化されるという効果が
得られる。また、金属シリサイド膜６１，６２，７１，
７２に覆われるｐｎ接合部に、順方向バイアスが常時印
加されることが防止されるため、リーク電流が低減され
るという利点も得られる。
１，７２により、上記したｎ+／ｐ型ＢＣＧダイオード
ＱＮ２あるいはｐ+／ｎ型ＢＣＧダイオードＱＰ２の抵
抗が低減される分だけ、ＢＣＧダイオードＱＮ１，ＱＰ
１に流れる電流量が増加し、それらが接続されるＳＣＲ
４００のスイッチング動作が高速化されるという効果が
得られる。また、金属シリサイド膜６１，６２，７１，
７２に覆われるｐｎ接合部に、順方向バイアスが常時印
加されることが防止されるため、リーク電流が低減され
るという利点も得られる。
【００８７】［3.2. 製造方法：その１］図１１および
図１２のダイオードＱＮ２，ＱＰ２は、従来周知の半導
体プロセスを組み合わせることによって、容易に製造可
能である。以下において、図１３〜図２４の工程図を参
照しつつ、図１１のダイオードＱＮ２の製造方法の３例
を示す。同様の方法を実施することにより、図１２のダ
イオードＱＰ２を製造することも可能である。
図１２のダイオードＱＮ２，ＱＰ２は、従来周知の半導
体プロセスを組み合わせることによって、容易に製造可
能である。以下において、図１３〜図２４の工程図を参
照しつつ、図１１のダイオードＱＮ２の製造方法の３例
を示す。同様の方法を実施することにより、図１２のダ
イオードＱＰ２を製造することも可能である。
【００８８】図１３〜図１９は、製造方法の第１例を示
す工程図である。はじめに、図１３のダイオードが素子
領域ＳＲ４に形成される。このダイオードは、図３に示
したダイオードＱＮ１と同等であってもよいが、好まし
くは図１３が示すように、ゲート３１が、ゲート絶縁膜
３０の上に形成されたポリシリコン膜１６０、バリアメ
タル膜１６１および金属膜１６２を含む３層構造を有す
る。ポリシリコン膜１６０には、高濃度に不純物元素が
導入されている。バリアメタル膜１６１は、例えば、窒
化タングステン（ＷＮｘ）、窒化タンタル（ＴａＮ）、
窒化チタン（ＴｉＮ）、またはタングステンタンタル
（ＴａＷ）を有し、ポリシリコン膜１６０と金属膜１６
２との間で構成元素の拡散を防止するバリア機能を有す
る。金属膜１６２にはタングステンなどの高融点金属が
使用される。
す工程図である。はじめに、図１３のダイオードが素子
領域ＳＲ４に形成される。このダイオードは、図３に示
したダイオードＱＮ１と同等であってもよいが、好まし
くは図１３が示すように、ゲート３１が、ゲート絶縁膜
３０の上に形成されたポリシリコン膜１６０、バリアメ
タル膜１６１および金属膜１６２を含む３層構造を有す
る。ポリシリコン膜１６０には、高濃度に不純物元素が
導入されている。バリアメタル膜１６１は、例えば、窒
化タングステン（ＷＮｘ）、窒化タンタル（ＴａＮ）、
窒化チタン（ＴｉＮ）、またはタングステンタンタル
（ＴａＷ）を有し、ポリシリコン膜１６０と金属膜１６
２との間で構成元素の拡散を防止するバリア機能を有す
る。金属膜１６２にはタングステンなどの高融点金属が
使用される。
【００８９】このようなゲート３１の上には、別のバリ
アメタル膜１６７を挟んで絶縁膜１６３が形成されてい
る。またゲート３１の両側には、サイドウォールスペー
サ３２，３３が形成されている。これらサイドウォール
スペーサ３２，３３とゲート３１との間、およびサイド
ウォールスペーサ３２，３３と拡散領域を構成するＳＯ
Ｉ層４０１との間には、窒化膜などの中間層１６４，１
６５が介在している。
アメタル膜１６７を挟んで絶縁膜１６３が形成されてい
る。またゲート３１の両側には、サイドウォールスペー
サ３２，３３が形成されている。これらサイドウォール
スペーサ３２，３３とゲート３１との間、およびサイド
ウォールスペーサ３２，３３と拡散領域を構成するＳＯ
Ｉ層４０１との間には、窒化膜などの中間層１６４，１
６５が介在している。
【００９０】つぎに、このダイオードの全表面上にコバ
ルトなどのシリサイド化のための金属が堆積され、図１
４に示すように金属膜１６８が形成される。
ルトなどのシリサイド化のための金属が堆積され、図１
４に示すように金属膜１６８が形成される。
【００９１】その後、例えば窒素ガス雰囲気の下でＲＴ
Ａ（Rapid Thermal Annealing；短時間アニール）など
の高温熱処理が実行される。その結果、金属膜１６８と
シリコンとが反応することにより、金属シリサイドが形
成される。他方、金属膜１６８がシリコンと接しないサ
イドウォールスペーサ３２，３３および絶縁膜１６３の
上では金属シリサイドは形成されず、金属窒化膜が形成
され、あるいは未反応の金属膜が残留する。これら金属
窒化膜あるいは残留した金属膜をエッチングにより除去
することにより、図１５に示すように、ＳＯＩ層４０１
の露出面上に金属シリサイド膜１６９，１７０が自己整
合的に形成される。
Ａ（Rapid Thermal Annealing；短時間アニール）など
の高温熱処理が実行される。その結果、金属膜１６８と
シリコンとが反応することにより、金属シリサイドが形
成される。他方、金属膜１６８がシリコンと接しないサ
イドウォールスペーサ３２，３３および絶縁膜１６３の
上では金属シリサイドは形成されず、金属窒化膜が形成
され、あるいは未反応の金属膜が残留する。これら金属
窒化膜あるいは残留した金属膜をエッチングにより除去
することにより、図１５に示すように、ＳＯＩ層４０１
の露出面上に金属シリサイド膜１６９，１７０が自己整
合的に形成される。
【００９２】つぎに、図１５の工程後の中間構造体の全
表面上に、絶縁層１７１を堆積した後、異方性エッチン
グを用いてパターニングを実行することにより、プラグ
埋設用の溝１７２が形成される。この段階で、ゲート３
１を構成する金属膜１６２の一部表面が露出する。その
後、スパッタ装置あるいはＣＶＤ装置を用いることによ
り、溝１７２の内壁に沿って窒化チタン（ＴｉＮ）など
の金属窒化膜を堆積した後、ＣＶＤ装置を用いてこの金
属窒化膜上にポリシリコン膜を堆積することにより、金
属窒化膜とポリシリコン膜とを有する二層膜１７３が形
成される（図１６）。
表面上に、絶縁層１７１を堆積した後、異方性エッチン
グを用いてパターニングを実行することにより、プラグ
埋設用の溝１７２が形成される。この段階で、ゲート３
１を構成する金属膜１６２の一部表面が露出する。その
後、スパッタ装置あるいはＣＶＤ装置を用いることによ
り、溝１７２の内壁に沿って窒化チタン（ＴｉＮ）など
の金属窒化膜を堆積した後、ＣＶＤ装置を用いてこの金
属窒化膜上にポリシリコン膜を堆積することにより、金
属窒化膜とポリシリコン膜とを有する二層膜１７３が形
成される（図１６）。
【００９３】つぎに、異方性エッチングを実行すること
により、溝１７２の側壁１７２ａ，１７２ｂを覆うよう
に成膜された部分を除いて、金属窒化膜／ポリシリコン
膜１７３が除去する。但し、溝１７２の径が小さい場合
は、二層膜１７３の一部がその底面に残留する場合があ
るが、それでも支障ない。
により、溝１７２の側壁１７２ａ，１７２ｂを覆うよう
に成膜された部分を除いて、金属窒化膜／ポリシリコン
膜１７３が除去する。但し、溝１７２の径が小さい場合
は、二層膜１７３の一部がその底面に残留する場合があ
るが、それでも支障ない。
【００９４】つぎに、シリサイド化のための金属膜１７
４が、中間構造体の全表面上に堆積された後、窒素ガス
雰囲気の下でＲＴＡなどを用いることにより、高温熱処
理が実行される。その結果、二層膜１７３の上の金属膜
１７４がシリコンと反応し、金属シリサイドを形成する
（図１７）。
４が、中間構造体の全表面上に堆積された後、窒素ガス
雰囲気の下でＲＴＡなどを用いることにより、高温熱処
理が実行される。その結果、二層膜１７３の上の金属膜
１７４がシリコンと反応し、金属シリサイドを形成する
（図１７）。
【００９５】つづいて、シリコンと反応しなかった絶縁
層１７１上の金属膜１７４および金属窒化膜を除去する
ことにより、溝１７２の側壁１７２ａ，１７２ｂに、金
属シリサイド膜１７５ａ，１７５ｂが形成される（図１
８）。これにより、ｐ層３４と、ｎ+層２０と、ゲート
３１とが電気的に接続される。
層１７１上の金属膜１７４および金属窒化膜を除去する
ことにより、溝１７２の側壁１７２ａ，１７２ｂに、金
属シリサイド膜１７５ａ，１７５ｂが形成される（図１
８）。これにより、ｐ層３４と、ｎ+層２０と、ゲート
３１とが電気的に接続される。
【００９６】つぎに、溝１７２に金属シリサイド膜を介
してＭｏ，ＡｌＣｕ，Ａｌ，Ｃｕ，Ｗ，Ａｇ，Ａｕなど
の金属材料を埋設し、ＣＭＰ（chemical-mechanical po
lishing：化学的機械的研磨）装置で上面を平坦化する
ことにより、図１９に示すようにプラグ１７６が形成さ
れる。ここで、溝１７２とプラグ１７６との間にバリア
メタル膜（例えば、ＴｉＮ，ＴａＮ，ＴａＷ，ＷＮｘな
ど）を形成してもよい。また、上記したシリサイド化の
ための金属としては、Ｐｔ，Ｔｉ，Ｗ，Ｍｏ，Ｚｒ，Ｃ
ｏ，Ｎｉなどを用いることができる。
してＭｏ，ＡｌＣｕ，Ａｌ，Ｃｕ，Ｗ，Ａｇ，Ａｕなど
の金属材料を埋設し、ＣＭＰ（chemical-mechanical po
lishing：化学的機械的研磨）装置で上面を平坦化する
ことにより、図１９に示すようにプラグ１７６が形成さ
れる。ここで、溝１７２とプラグ１７６との間にバリア
メタル膜（例えば、ＴｉＮ，ＴａＮ，ＴａＷ，ＷＮｘな
ど）を形成してもよい。また、上記したシリサイド化の
ための金属としては、Ｐｔ，Ｔｉ，Ｗ，Ｍｏ，Ｚｒ，Ｃ
ｏ，Ｎｉなどを用いることができる。
【００９７】［3.3. 製造方法：その２］図２０〜図２
２は、製造方法の第２例を示す工程図である。この方法
では、はじめに図１３のダイオードが素子領域ＳＲ４に
形成された後、図２０の工程が実行される。図２０の工
程では、まず、図１３のダイオードの全表面上に絶縁層
１８０が形成された後、異方性エッチングを用いてパタ
ーニングを実行することにより、プラグ埋設用の溝１８
１，１８２が形成される。このとき、サイドウォールス
ペーサ３３およびゲート３１の上部がエッチングにより
除去されることにより、ゲート３１の金属膜１６２の一
部表面が露出する。
２は、製造方法の第２例を示す工程図である。この方法
では、はじめに図１３のダイオードが素子領域ＳＲ４に
形成された後、図２０の工程が実行される。図２０の工
程では、まず、図１３のダイオードの全表面上に絶縁層
１８０が形成された後、異方性エッチングを用いてパタ
ーニングを実行することにより、プラグ埋設用の溝１８
１，１８２が形成される。このとき、サイドウォールス
ペーサ３３およびゲート３１の上部がエッチングにより
除去されることにより、ゲート３１の金属膜１６２の一
部表面が露出する。
【００９８】つぎに、溝１８１，１８２から露出してい
るＳＯＩ層４０１を種結晶（シード：seed）として、そ
の表面にシリコンエピタキシャル層１８３，１８４が選
択的に形成される。このとき、シリコンエピタキシャル
層１８４は、ＳＯＩ層４０１からゲート３１の金属膜１
６２に至る範囲を覆うように成膜される。その後、シリ
サイド化のためのコバルトなどの金属膜１８５が全表面
上に成膜される。
るＳＯＩ層４０１を種結晶（シード：seed）として、そ
の表面にシリコンエピタキシャル層１８３，１８４が選
択的に形成される。このとき、シリコンエピタキシャル
層１８４は、ＳＯＩ層４０１からゲート３１の金属膜１
６２に至る範囲を覆うように成膜される。その後、シリ
サイド化のためのコバルトなどの金属膜１８５が全表面
上に成膜される。
【００９９】つぎに、窒素ガス雰囲気の下でＲＴＡなど
を用いて熱処理を実行することにより、シリコンエピタ
キシャル層１８３，１８４とその上に形成された金属膜
１８５とが反応して金属シリサイドを形成する。その
後、絶縁膜１８０上の未反応の金属シリサイド膜あるい
は金属窒化膜をエッチングで除去することにより、溝１
８１，１８２の底面に金属シリサイド膜１８６，１８７
が形成される（図２１）。
を用いて熱処理を実行することにより、シリコンエピタ
キシャル層１８３，１８４とその上に形成された金属膜
１８５とが反応して金属シリサイドを形成する。その
後、絶縁膜１８０上の未反応の金属シリサイド膜あるい
は金属窒化膜をエッチングで除去することにより、溝１
８１，１８２の底面に金属シリサイド膜１８６，１８７
が形成される（図２１）。
【０１００】つぎに、図２２に示すように、溝１８１，
１８２の内壁に、ＴｉＮ，ＴａＮ，ＴａＷ、またはＷＮ
xなどのバリアメタル膜１８８，１８９を形成した後、
タングステンなどの金属材料を埋設することにより、プ
ラグ１９０，１９１が形成される。これにより、ゲート
３１と、ｐ層３４と、ｎ+層２０とが金属シリサイド膜
１８７を通じて電気的に接続される。
１８２の内壁に、ＴｉＮ，ＴａＮ，ＴａＷ、またはＷＮ
xなどのバリアメタル膜１８８，１８９を形成した後、
タングステンなどの金属材料を埋設することにより、プ
ラグ１９０，１９１が形成される。これにより、ゲート
３１と、ｐ層３４と、ｎ+層２０とが金属シリサイド膜
１８７を通じて電気的に接続される。
【０１０１】［3.4. 製造方法：その３］図２３および
図２４は、製造方法の第３例を示す工程図である。この
方法では、はじめに図１３〜図１５の工程が実行された
後、図２３の工程が実行される。図２３の工程では、ま
ず、図１５の中間構造体の全表面上に絶縁膜を堆積した
後、異方性エッチングを用いてパターニングを実行する
ことにより、プラグ埋設用の溝１９３が形成される。こ
のとき、ゲート３１およびサイドウォールスペーサ３３
の上部が除去されることにより、ゲート３１の金属膜１
６２の一部表面が露出する。その後、上記したバリアメ
タル膜１９４を全表面上に堆積し、溝１９３に金属材料
を充填した後、上面をＣＭＰ装置で平坦化することによ
り、プラグ１９５が形成される（図２４）。その結果、
ｐ層３４とｎ+層２０とが、金属シリサイド膜１６９を
介して電気的に接続され、さらに、ゲート３１ともバリ
アメタル膜１９４を介して電気的に接続される。
図２４は、製造方法の第３例を示す工程図である。この
方法では、はじめに図１３〜図１５の工程が実行された
後、図２３の工程が実行される。図２３の工程では、ま
ず、図１５の中間構造体の全表面上に絶縁膜を堆積した
後、異方性エッチングを用いてパターニングを実行する
ことにより、プラグ埋設用の溝１９３が形成される。こ
のとき、ゲート３１およびサイドウォールスペーサ３３
の上部が除去されることにより、ゲート３１の金属膜１
６２の一部表面が露出する。その後、上記したバリアメ
タル膜１９４を全表面上に堆積し、溝１９３に金属材料
を充填した後、上面をＣＭＰ装置で平坦化することによ
り、プラグ１９５が形成される（図２４）。その結果、
ｐ層３４とｎ+層２０とが、金属シリサイド膜１６９を
介して電気的に接続され、さらに、ゲート３１ともバリ
アメタル膜１９４を介して電気的に接続される。
【０１０２】［3.5. バイポーラトランジスタへの適用
例］以上に述べた金属シリサイド膜を、バイポーラトラ
ンジスタＰＢ１，ＮＢ１へ適用することも可能である。
図２５は、その例を示すための図１のＸ１−Ｘ２切断線
に沿った断面図である。図２５が示すように、素子領域
ＳＲ２および素子領域ＳＲ３のＳＯＩ層４０１の主面、
およびゲートの一部を覆うように、金属シリサイド膜１
９０が形成されている。すなわち、バイポーラトランジ
スタＰＢ１，ＮＢ１のいずれにおいても、ゲートとソー
スとが（さらにボディとも）金属シリサイド膜１９０に
よって電気的に接続されている。ゲートが低抵抗で安定
的にソースに短絡されるので、保持電圧ＶHが安定的に
低く抑えられる。
例］以上に述べた金属シリサイド膜を、バイポーラトラ
ンジスタＰＢ１，ＮＢ１へ適用することも可能である。
図２５は、その例を示すための図１のＸ１−Ｘ２切断線
に沿った断面図である。図２５が示すように、素子領域
ＳＲ２および素子領域ＳＲ３のＳＯＩ層４０１の主面、
およびゲートの一部を覆うように、金属シリサイド膜１
９０が形成されている。すなわち、バイポーラトランジ
スタＰＢ１，ＮＢ１のいずれにおいても、ゲートとソー
スとが（さらにボディとも）金属シリサイド膜１９０に
よって電気的に接続されている。ゲートが低抵抗で安定
的にソースに短絡されるので、保持電圧ＶHが安定的に
低く抑えられる。
【０１０３】［4. 実施の形態４］図２６は、実施の形
態４の半導体装置を斜め上方から見た斜視図である。図
２７は、図２６の半導体装置８０のＤ１−Ｄ２切断線に
沿った断面図、図２８は、Ｅ１−Ｅ２切断線に沿った断
面図、そして図２９は、Ｆ１−Ｆ２切断線に沿った断面
図である。また、図３０は、半導体装置８０の回路図で
ある。この半導体装置８０は、一部の素子領域の間が部
分分離層で素子分離され、抵抗素子が部分分離層と埋込
絶縁膜とに挟まれたＳＯＩ層の部分に形成されている点
において、実施の形態１の半導体装置１とは特徴的に異
なっている。
態４の半導体装置を斜め上方から見た斜視図である。図
２７は、図２６の半導体装置８０のＤ１−Ｄ２切断線に
沿った断面図、図２８は、Ｅ１−Ｅ２切断線に沿った断
面図、そして図２９は、Ｆ１−Ｆ２切断線に沿った断面
図である。また、図３０は、半導体装置８０の回路図で
ある。この半導体装置８０は、一部の素子領域の間が部
分分離層で素子分離され、抵抗素子が部分分離層と埋込
絶縁膜とに挟まれたＳＯＩ層の部分に形成されている点
において、実施の形態１の半導体装置１とは特徴的に異
なっている。
【０１０４】ＳＯＩ層４０１の主面には、素子分離層８
１としてのＳＴＩが選択的に形成されており、それによ
って複数の素子領域ＳＲ１０〜ＳＲ１７が互いに素子分
離されている。素子分離層８１は、半導体装置８０の一
部（半導体装置８０の外周を含む）においては埋込絶縁
膜３に達する完全分離層を有するとともに、別の一部に
おいては埋込絶縁膜３に達しない部分分離層を有してい
る。
１としてのＳＴＩが選択的に形成されており、それによ
って複数の素子領域ＳＲ１０〜ＳＲ１７が互いに素子分
離されている。素子分離層８１は、半導体装置８０の一
部（半導体装置８０の外周を含む）においては埋込絶縁
膜３に達する完全分離層を有するとともに、別の一部に
おいては埋込絶縁膜３に達しない部分分離層を有してい
る。
【０１０５】素子領域ＳＲ１５にはｐ+層８８が形成さ
れており、素子領域ＳＲ１２にはｐ+層８７が形成され
ている。そして、これらのｐ+層８８およびｐ+層８７
は、素子分離層８１の一部としての部分分離層８１ｂと
埋込絶縁膜３との間のＳＯＩ層４０１の部分に形成され
たｐ層９０によって連結されている。ｐ層９０は、抵抗
素子Ｒ４を形成している。
れており、素子領域ＳＲ１２にはｐ+層８７が形成され
ている。そして、これらのｐ+層８８およびｐ+層８７
は、素子分離層８１の一部としての部分分離層８１ｂと
埋込絶縁膜３との間のＳＯＩ層４０１の部分に形成され
たｐ層９０によって連結されている。ｐ層９０は、抵抗
素子Ｒ４を形成している。
【０１０６】素子領域ＳＲ１７にはｎ+層１０５が形成
されており、素子領域ＳＲ１３にはｎ+層９６が形成さ
れている。そして、これらのｎ+層１０５およびｎ+層９
６は、素子分離層８１の一部としての部分分離層８１ｆ
と埋込絶縁膜３とに挟まれたＳＯＩ層４０１の部分に形
成されたｎ層１０６によって連結されている。ｎ層１０
６は、抵抗素子Ｒ３を形成している。
されており、素子領域ＳＲ１３にはｎ+層９６が形成さ
れている。そして、これらのｎ+層１０５およびｎ+層９
６は、素子分離層８１の一部としての部分分離層８１ｆ
と埋込絶縁膜３とに挟まれたＳＯＩ層４０１の部分に形
成されたｎ層１０６によって連結されている。ｎ層１０
６は、抵抗素子Ｒ３を形成している。
【０１０７】素子領域ＳＲ１０には、ｐ層８２およびｎ
+層８３，８４が形成されている。ｎ+層８３は、ｎチャ
ネル型ＭＯＳＦＥＴのソースを形成し、ｎ+層８４は、
ドレインを形成している。ｐ層８２には、ゲート絶縁膜
８５を介してゲート８６が対向している。ｐ層８２およ
びｐ+層８７は、素子分離層８１の一部としての部分分
離層８１ａと埋込絶縁膜３との間のＳＯＩ層４０１の部
分に形成されたｐ層８９によって連結されている。
+層８３，８４が形成されている。ｎ+層８３は、ｎチャ
ネル型ＭＯＳＦＥＴのソースを形成し、ｎ+層８４は、
ドレインを形成している。ｐ層８２には、ゲート絶縁膜
８５を介してゲート８６が対向している。ｐ層８２およ
びｐ+層８７は、素子分離層８１の一部としての部分分
離層８１ａと埋込絶縁膜３との間のＳＯＩ層４０１の部
分に形成されたｐ層８９によって連結されている。
【０１０８】ｐ層８２、ｐ層８９、およびｐ+層８７
は、ｎチャネル型ＭＯＳＦＥＴのボディを形成し、特に
配線との接続が行われる部分であるｐ+層８７は、ボデ
ィコンタクト領域に相当する。また、ｐ層８９は抵抗素
子Ｒ６を形成する。すなわち、素子領域ＳＲ１０に形成
されたＭＯＳＦＥＴのボディの電位は、抵抗素子Ｒ６に
相当するｐ層８９を介して固定されている。
は、ｎチャネル型ＭＯＳＦＥＴのボディを形成し、特に
配線との接続が行われる部分であるｐ+層８７は、ボデ
ィコンタクト領域に相当する。また、ｐ層８９は抵抗素
子Ｒ６を形成する。すなわち、素子領域ＳＲ１０に形成
されたＭＯＳＦＥＴのボディの電位は、抵抗素子Ｒ６に
相当するｐ層８９を介して固定されている。
【０１０９】ｎ+層８３、ｐ層８２（とｐ層８９とｐ+層
８７）、およびｎ+層８４は、それぞれｎｐｎ型のバイ
ポーラトランジスタＰＢ２のエミッタ、ベースおよびコ
レクタを形成している。すなわち、素子領域ＳＲ１０
（およびＳＲ１２）には、ｎチャネル型のＭＯＳＦＥＴ
の寄生バイポーラトランジスタとして、バイポーラトラ
ンジスタＰＢ２が形成されている。
８７）、およびｎ+層８４は、それぞれｎｐｎ型のバイ
ポーラトランジスタＰＢ２のエミッタ、ベースおよびコ
レクタを形成している。すなわち、素子領域ＳＲ１０
（およびＳＲ１２）には、ｎチャネル型のＭＯＳＦＥＴ
の寄生バイポーラトランジスタとして、バイポーラトラ
ンジスタＰＢ２が形成されている。
【０１１０】素子領域ＳＲ１１は、素子領域ＳＲ１０と
は導電型が対称となるように形成されている。すなわ
ち、素子領域ＳＲ１１には、ｎ層９１およびｐ+層９
２，９３が形成されている。ｐ+層９３は、ｐチャネル
型ＭＯＳＦＥＴのソースを形成し、ｐ+層９２は、ドレ
インを形成している。ｎ層９１には、ゲート絶縁膜９４
を介してゲート９５が対向している。ｎ層９１およびｎ
+層９６は、素子分離層８１の一部としての部分分離層
８１ｃと埋込絶縁膜３との間のＳＯＩ層４０１の部分に
形成されたｎ層１０２によって連結されている。
は導電型が対称となるように形成されている。すなわ
ち、素子領域ＳＲ１１には、ｎ層９１およびｐ+層９
２，９３が形成されている。ｐ+層９３は、ｐチャネル
型ＭＯＳＦＥＴのソースを形成し、ｐ+層９２は、ドレ
インを形成している。ｎ層９１には、ゲート絶縁膜９４
を介してゲート９５が対向している。ｎ層９１およびｎ
+層９６は、素子分離層８１の一部としての部分分離層
８１ｃと埋込絶縁膜３との間のＳＯＩ層４０１の部分に
形成されたｎ層１０２によって連結されている。
【０１１１】ｎ層９１、ｎ層１０２、およびｎ+層９６
は、ｐチャネル型ＭＯＳＦＥＴのボディを形成し、特に
配線との接続が行われる部分であるｎ+層９６は、ボデ
ィコンタクト領域に相当する。また、ｎ層１０２は抵抗
素子Ｒ５を形成する。すなわち、素子領域ＳＲ１１に形
成されたＭＯＳＦＥＴのボディの電位は、抵抗素子Ｒ５
に相当するｎ層１０２を介して固定されている。
は、ｐチャネル型ＭＯＳＦＥＴのボディを形成し、特に
配線との接続が行われる部分であるｎ+層９６は、ボデ
ィコンタクト領域に相当する。また、ｎ層１０２は抵抗
素子Ｒ５を形成する。すなわち、素子領域ＳＲ１１に形
成されたＭＯＳＦＥＴのボディの電位は、抵抗素子Ｒ５
に相当するｎ層１０２を介して固定されている。
【０１１２】ｐ+層９３、ｎ層９１（とｎ層１０２とｎ+
層９６）、およびｐ+層９２は、それぞれｐｎｐ型のバ
イポーラトランジスタＮＢ２のエミッタ、ベースおよび
コレクタを形成している。すなわち、素子領域ＳＲ１１
（およびＳＲ１３）には、ｐチャネル型のＭＯＳＦＥＴ
の寄生バイポーラトランジスタとして、バイポーラトラ
ンジスタＮＢ２が形成されている。
層９６）、およびｐ+層９２は、それぞれｐｎｐ型のバ
イポーラトランジスタＮＢ２のエミッタ、ベースおよび
コレクタを形成している。すなわち、素子領域ＳＲ１１
（およびＳＲ１３）には、ｐチャネル型のＭＯＳＦＥＴ
の寄生バイポーラトランジスタとして、バイポーラトラ
ンジスタＮＢ２が形成されている。
【０１１３】バイポーラトランジスタＰＢ２のベースお
よびコレクタは、バイポーラトランジスタＮＢ２のコレ
クタおよびベースに、抵抗素子Ｒ６およびＲ５を通じて
個別に接続されている。それによって、バイポーラトラ
ンジスタＮＢ２，ＰＢ２は、互いに正帰還回路を構成し
ている。なお、図２６〜図３０において、ノードＮ２０
〜Ｎ２５は、配線の接続部を表している。
よびコレクタは、バイポーラトランジスタＮＢ２のコレ
クタおよびベースに、抵抗素子Ｒ６およびＲ５を通じて
個別に接続されている。それによって、バイポーラトラ
ンジスタＮＢ２，ＰＢ２は、互いに正帰還回路を構成し
ている。なお、図２６〜図３０において、ノードＮ２０
〜Ｎ２５は、配線の接続部を表している。
【０１１４】また、バイポーラトランジスタＰＢ２のエ
ミッタとベースは配線と抵抗素子Ｒ４，Ｒ６を介して互
いに接続され、バイポーラトランジスタＮＢ２のエミッ
タとベースも配線と抵抗素子Ｒ３，Ｒ５を介して互いに
接続されている。さらに、ゲート８６はソースとしての
ｎ+層８３へ配線を通じて接続され、ゲート９５はソー
スとしてのｐ+層９３へ配線を通じて接続されている。
また、抵抗素子Ｒ３の一端は配線を通じてアノードＡに
接続され、抵抗素子Ｒ４の一端は配線を通じてカソード
Ｃに接続されている。すなわち、バイポーラトランジス
タＰＢ２，ＮＢ２および抵抗素子Ｒ３〜Ｒ６は、ＳＣＲ
４０３を形成している。
ミッタとベースは配線と抵抗素子Ｒ４，Ｒ６を介して互
いに接続され、バイポーラトランジスタＮＢ２のエミッ
タとベースも配線と抵抗素子Ｒ３，Ｒ５を介して互いに
接続されている。さらに、ゲート８６はソースとしての
ｎ+層８３へ配線を通じて接続され、ゲート９５はソー
スとしてのｐ+層９３へ配線を通じて接続されている。
また、抵抗素子Ｒ３の一端は配線を通じてアノードＡに
接続され、抵抗素子Ｒ４の一端は配線を通じてカソード
Ｃに接続されている。すなわち、バイポーラトランジス
タＰＢ２，ＮＢ２および抵抗素子Ｒ３〜Ｒ６は、ＳＣＲ
４０３を形成している。
【０１１５】半導体装置８０は、このＳＣＲ４０３に加
えて、ダイオードＱＮ３をさらに備えている。このダイ
オードＱＮ３は、素子領域ＳＲ１４およびＳＲ１６に形
成されている。素子領域ＳＲ１４には、ｐ層９７および
ｎ+層９８，９９が形成されている。ｎ+層９８は、ｎチ
ャネル型ＭＯＳＦＥＴのソース・ドレインの一方側（以
下、ソースとする）を形成し、ｎ+層９９は、ソース・
ドレインの他方側（以下、ドレインとする）を形成して
いる。ｐ層９７には、ゲート絶縁膜１００を介してゲー
ト１０１が対向している。
えて、ダイオードＱＮ３をさらに備えている。このダイ
オードＱＮ３は、素子領域ＳＲ１４およびＳＲ１６に形
成されている。素子領域ＳＲ１４には、ｐ層９７および
ｎ+層９８，９９が形成されている。ｎ+層９８は、ｎチ
ャネル型ＭＯＳＦＥＴのソース・ドレインの一方側（以
下、ソースとする）を形成し、ｎ+層９９は、ソース・
ドレインの他方側（以下、ドレインとする）を形成して
いる。ｐ層９７には、ゲート絶縁膜１００を介してゲー
ト１０１が対向している。
【０１１６】素子領域ＳＲ１６には、ｐ+層１０４が形
成されている。そして、ｐ層９７およびｐ+層１０４
は、素子分離層８１の一部としての部分分離層８１ｅと
埋込絶縁膜３との間のＳＯＩ層４０１の部分に形成され
たｐ層１０３によって連結されている。素子領域ＳＲ１
３と素子領域ＳＲ１４の間は、素子分離層８１の一部と
しての完全分離層８１ｄによって、完全分離されてい
る。
成されている。そして、ｐ層９７およびｐ+層１０４
は、素子分離層８１の一部としての部分分離層８１ｅと
埋込絶縁膜３との間のＳＯＩ層４０１の部分に形成され
たｐ層１０３によって連結されている。素子領域ＳＲ１
３と素子領域ＳＲ１４の間は、素子分離層８１の一部と
しての完全分離層８１ｄによって、完全分離されてい
る。
【０１１７】ｐ層９７、ｐ層１０３、およびｐ+層１０
４は、ｎチャネル型ＭＯＳＦＥＴのボディを形成し、特
に配線との接続が行われる部分であるｐ+層１０４は、
ボディコンタクト領域に相当する。また、ｐ層１０３は
抵抗素子Ｒ７を形成する。すなわち、素子領域ＳＲ１４
に形成されたＭＯＳＦＥＴのボディは、抵抗素子Ｒ７に
相当するｐ層１０３を介して固定されている。
４は、ｎチャネル型ＭＯＳＦＥＴのボディを形成し、特
に配線との接続が行われる部分であるｐ+層１０４は、
ボディコンタクト領域に相当する。また、ｐ層１０３は
抵抗素子Ｒ７を形成する。すなわち、素子領域ＳＲ１４
に形成されたＭＯＳＦＥＴのボディは、抵抗素子Ｒ７に
相当するｐ層１０３を介して固定されている。
【０１１８】ｐ層９７、ｐ層１０３、ｐ+層１０４、ｎ+
層９８、およびゲート１０１は、配線を通じて互いに接
続されている。すなわち、素子領域ＳＲ１４（およびＳ
Ｒ１６）に形成されたｎチャネル型のＭＯＳＦＥＴは、
ＢＣＧダイオードとして機能する。すなわち、ダイオー
ドＱＮ３は、ｐ／ｎ+型のＢＣＧダイオードとして形成
されている。
層９８、およびゲート１０１は、配線を通じて互いに接
続されている。すなわち、素子領域ＳＲ１４（およびＳ
Ｒ１６）に形成されたｎチャネル型のＭＯＳＦＥＴは、
ＢＣＧダイオードとして機能する。すなわち、ダイオー
ドＱＮ３は、ｐ／ｎ+型のＢＣＧダイオードとして形成
されている。
【０１１９】ダイオードＱＮ３のアノードとして機能す
るｐ層９７、ｐ層１０３、およびｐ +層１０４は、配線
を通じてトランジスタＰＢ２のエミッタに接続され、カ
ソードとして機能するｎ+層９９は、配線を通じてトラ
ンジスタＰＢ２のコレクタに接続されている。すなわ
ち、ダイオードＱＮ３はトランジスタＰＢ２に逆並列に
接続されている。したがって、半導体装置８０において
も、実施の形態１の半導体装置１と同様の効果が得られ
る。
るｐ層９７、ｐ層１０３、およびｐ +層１０４は、配線
を通じてトランジスタＰＢ２のエミッタに接続され、カ
ソードとして機能するｎ+層９９は、配線を通じてトラ
ンジスタＰＢ２のコレクタに接続されている。すなわ
ち、ダイオードＱＮ３はトランジスタＰＢ２に逆並列に
接続されている。したがって、半導体装置８０において
も、実施の形態１の半導体装置１と同様の効果が得られ
る。
【０１２０】また、抵抗素子Ｒ３，Ｒ４が、部分分離層
８１ｂ，８１ｆと埋込絶縁膜３とに挟まれたＳＯＩ層４
０１の部分に形成されているので、抵抗値を適度に大き
く設定することが容易である。それにより、ＳＣＲ４０
３の動作を安定させると同時に、ターンオン動作を促進
することができる。また、抵抗素子Ｒ４が形成されるｐ
層９０の幅（図２７における奥行き）、長さＬＬ１、厚
さＴＴ１および不純物濃度、ならびに抵抗素子Ｒ３が形
成されるｎ層１０６の幅（図２９における奥行き）、長
さＬＬ４、厚さＴＴ４および不純物濃度を調整すること
により、抵抗素子Ｒ３およびＲ４の抵抗値を所望の大き
さに調整することも容易である。それにより、保持電圧
ＶHを精密に調整することが可能となる。
８１ｂ，８１ｆと埋込絶縁膜３とに挟まれたＳＯＩ層４
０１の部分に形成されているので、抵抗値を適度に大き
く設定することが容易である。それにより、ＳＣＲ４０
３の動作を安定させると同時に、ターンオン動作を促進
することができる。また、抵抗素子Ｒ４が形成されるｐ
層９０の幅（図２７における奥行き）、長さＬＬ１、厚
さＴＴ１および不純物濃度、ならびに抵抗素子Ｒ３が形
成されるｎ層１０６の幅（図２９における奥行き）、長
さＬＬ４、厚さＴＴ４および不純物濃度を調整すること
により、抵抗素子Ｒ３およびＲ４の抵抗値を所望の大き
さに調整することも容易である。それにより、保持電圧
ＶHを精密に調整することが可能となる。
【０１２１】さらに、抵抗素子Ｒ５，Ｒ６が設けられる
ので、ＳＣＲ４０３の動作が安定する。また、抵抗素子
Ｒ６が形成されるｐ層８９の幅（図２７における奥行
き）、長さＬＬ２、厚さＴＴ２および不純物濃度、なら
びに抵抗素子Ｒ５が形成されるｎ層１０２の幅（図２８
における奥行き）、長さＬＬ３、厚さＴＴ３および不純
物濃度を調整することにより、抵抗素子Ｒ５およびＲ６
の抵抗値を所望の大きさに調整することも容易である。
また、好ましくは、ｐ層９０およびｎ層１０６の不純物
濃度は、ｐ層８９およびｎ層１０２の不純物濃度よりも
低く設定され、それにより、抵抗素子Ｒ３，Ｒ４の抵抗
は、抵抗素子Ｒ５，Ｒ６の抵抗よりも高く設定される。
それにより、ＳＣＲ４０３の動作を安定させると同時
に、ターンオン動作をさらに促進することができる。
ので、ＳＣＲ４０３の動作が安定する。また、抵抗素子
Ｒ６が形成されるｐ層８９の幅（図２７における奥行
き）、長さＬＬ２、厚さＴＴ２および不純物濃度、なら
びに抵抗素子Ｒ５が形成されるｎ層１０２の幅（図２８
における奥行き）、長さＬＬ３、厚さＴＴ３および不純
物濃度を調整することにより、抵抗素子Ｒ５およびＲ６
の抵抗値を所望の大きさに調整することも容易である。
また、好ましくは、ｐ層９０およびｎ層１０６の不純物
濃度は、ｐ層８９およびｎ層１０２の不純物濃度よりも
低く設定され、それにより、抵抗素子Ｒ３，Ｒ４の抵抗
は、抵抗素子Ｒ５，Ｒ６の抵抗よりも高く設定される。
それにより、ＳＣＲ４０３の動作を安定させると同時
に、ターンオン動作をさらに促進することができる。
【０１２２】［5. 実施の形態５］実施の形態５の半導
体装置は、ＳＣＲを構成する２個のバイポーラトランジ
スタが、ｐｎｐｎの順序で互いに接合した半導体層によ
って等価的に形成されている点において、実施の形態１
の半導体装置１とは特徴的に異なっている。この特徴に
よって、ＳＯＩ基板に占める半導体装置の面積を節減す
ることができるという利点が得られる。
体装置は、ＳＣＲを構成する２個のバイポーラトランジ
スタが、ｐｎｐｎの順序で互いに接合した半導体層によ
って等価的に形成されている点において、実施の形態１
の半導体装置１とは特徴的に異なっている。この特徴に
よって、ＳＯＩ基板に占める半導体装置の面積を節減す
ることができるという利点が得られる。
【０１２３】［5.1. 装置の構成と動作］図３１は、実
施の形態５の半導体装置を斜め上方から見た斜視図であ
る。図３２は、図３１の半導体装置１１０のＧ１−Ｇ２
切断線に沿った断面図、図３３は、Ｈ１−Ｈ２切断線に
沿った断面図、図３４は、Ｉ１−Ｉ２切断線に沿った断
面図、そして図３５はＪ１−Ｊ２切断線に沿った断面図
である。また、図３６は、半導体装置１１０の回路図で
ある。なお、図３１〜図３６において、ノードＮ３０〜
Ｎ３３は、配線の接続部を表している。図３１のバイポ
ーラトランジスタＰＢ３，ＮＢ３およびダイオードＱＮ
３を等価的に形成するＭＯＳＦＥＴの各々において、そ
のゲートの側面には、サイドウォールが形成されていて
も良い。
施の形態５の半導体装置を斜め上方から見た斜視図であ
る。図３２は、図３１の半導体装置１１０のＧ１−Ｇ２
切断線に沿った断面図、図３３は、Ｈ１−Ｈ２切断線に
沿った断面図、図３４は、Ｉ１−Ｉ２切断線に沿った断
面図、そして図３５はＪ１−Ｊ２切断線に沿った断面図
である。また、図３６は、半導体装置１１０の回路図で
ある。なお、図３１〜図３６において、ノードＮ３０〜
Ｎ３３は、配線の接続部を表している。図３１のバイポ
ーラトランジスタＰＢ３，ＮＢ３およびダイオードＱＮ
３を等価的に形成するＭＯＳＦＥＴの各々において、そ
のゲートの側面には、サイドウォールが形成されていて
も良い。
【０１２４】ＳＯＩ層４０１の主面には、素子分離層１
１１としてのＳＴＩが選択的に形成されており、それに
よって複数の素子領域ＳＲ２０〜ＳＲ２５が互いに素子
分離されている。素子分離層１１１は、半導体装置１１
０の一部（半導体装置１１０の外周を含む）においては
埋込絶縁膜３に達する完全分離層を有するとともに、別
の一部においては埋込絶縁膜３に達しない部分分離層を
有している。
１１としてのＳＴＩが選択的に形成されており、それに
よって複数の素子領域ＳＲ２０〜ＳＲ２５が互いに素子
分離されている。素子分離層１１１は、半導体装置１１
０の一部（半導体装置１１０の外周を含む）においては
埋込絶縁膜３に達する完全分離層を有するとともに、別
の一部においては埋込絶縁膜３に達しない部分分離層を
有している。
【０１２５】素子領域ＳＲ２１には、図２６に示した素
子領域ＳＲ１０およびＳＲ１１の要素がマージされてい
る。すなわち、素子領域ＳＲ２１には、ｎ+層８３，ｐ
層８２、ｎ+層８４、ｐ層９１、およびｐ+層９３が、こ
の順序で連結している。ｎ+層８３，ｐ層８２およびｎ+
層８４は、それぞれ、ｎｐｎ型のバイポーラトランジス
タＰＢ３のエミッタ、ベースおよびコレクタに相当す
る。また、ｐ層８２、ｎ+層８４およびｐ層９１（とｐ+
層９３）は、それぞれ、ｐｎｐ型のバイポーラトランジ
スタＮＢ３のコレクタ、ベースおよびエミッタに相当す
る。
子領域ＳＲ１０およびＳＲ１１の要素がマージされてい
る。すなわち、素子領域ＳＲ２１には、ｎ+層８３，ｐ
層８２、ｎ+層８４、ｐ層９１、およびｐ+層９３が、こ
の順序で連結している。ｎ+層８３，ｐ層８２およびｎ+
層８４は、それぞれ、ｎｐｎ型のバイポーラトランジス
タＰＢ３のエミッタ、ベースおよびコレクタに相当す
る。また、ｐ層８２、ｎ+層８４およびｐ層９１（とｐ+
層９３）は、それぞれ、ｐｎｐ型のバイポーラトランジ
スタＮＢ３のコレクタ、ベースおよびエミッタに相当す
る。
【０１２６】すなわち、半導体装置１１０では、バイポ
ーラトランジスタＰＢ３のベースとバイポーラトランジ
スタＮＢ３のコレクタとが一体となっており、バイポー
ラトランジスタＰＢ３のコレクタとバイポーラトランジ
スタＮＢ３のベースとが一体となっている。それによ
り、ＳＣＲ４０４がＳＯＩ基板に占める面積が節減され
る。さらに、ゲート８６，９５を遮蔽体として用いて不
純物元素を選択的に導入することにより、ｎ+層８３，
ｎ+層８４およびｐ+層９３を自己整合的に形成できると
いう利点も得られる。
ーラトランジスタＰＢ３のベースとバイポーラトランジ
スタＮＢ３のコレクタとが一体となっており、バイポー
ラトランジスタＰＢ３のコレクタとバイポーラトランジ
スタＮＢ３のベースとが一体となっている。それによ
り、ＳＣＲ４０４がＳＯＩ基板に占める面積が節減され
る。さらに、ゲート８６，９５を遮蔽体として用いて不
純物元素を選択的に導入することにより、ｎ+層８３，
ｎ+層８４およびｐ+層９３を自己整合的に形成できると
いう利点も得られる。
【０１２７】素子領域ＳＲ２０にはｎ+層１１２が形成
されている。素子領域ＳＲ２０のｎ+層１１２と素子領
域ＳＲ２１のｎ+層８３は、素子分離層１１１の一部と
しての部分分離層１１１ｄと埋込絶縁膜３との間のＳＯ
Ｉ層４０１の部分に形成されたｎ層１３２によって連結
されている。ｎ層１３２は、抵抗素子Ｒ９を形成してい
る。抵抗素子Ｒ９の一端は、配線を通じてカソードＣに
接続されている。
されている。素子領域ＳＲ２０のｎ+層１１２と素子領
域ＳＲ２１のｎ+層８３は、素子分離層１１１の一部と
しての部分分離層１１１ｄと埋込絶縁膜３との間のＳＯ
Ｉ層４０１の部分に形成されたｎ層１３２によって連結
されている。ｎ層１３２は、抵抗素子Ｒ９を形成してい
る。抵抗素子Ｒ９の一端は、配線を通じてカソードＣに
接続されている。
【０１２８】素子領域ＳＲ２５にはｐ+層１２９が形成
されている。素子領域ＳＲ２５のｐ+層１２９と素子領
域ＳＲ２１のｐ+層９３は、素子分離層１１１の一部と
しての部分分離層１１１ｃと埋込絶縁膜３との間のＳＯ
Ｉ層４０１の部分に形成されたｐ層１３１によって連結
されている。ｐ層１３１は、抵抗素子Ｒ８を形成してい
る。抵抗素子Ｒ８の一端は、配線を通じてアノードＡに
接続されている。
されている。素子領域ＳＲ２５のｐ+層１２９と素子領
域ＳＲ２１のｐ+層９３は、素子分離層１１１の一部と
しての部分分離層１１１ｃと埋込絶縁膜３との間のＳＯ
Ｉ層４０１の部分に形成されたｐ層１３１によって連結
されている。ｐ層１３１は、抵抗素子Ｒ８を形成してい
る。抵抗素子Ｒ８の一端は、配線を通じてアノードＡに
接続されている。
【０１２９】素子領域ＳＲ２３およびＳＲ２４には、そ
れぞれ、素子領域ＳＲ１４およびＳＲ１６（図２６）と
同等に、ダイオードＱＮ３が形成される。素子領域ＳＲ
２３と素子領域ＳＲ２１とは、素子分離層１１１の一部
としての完全分離層１１１ａによって、完全分離されて
いる。
れぞれ、素子領域ＳＲ１４およびＳＲ１６（図２６）と
同等に、ダイオードＱＮ３が形成される。素子領域ＳＲ
２３と素子領域ＳＲ２１とは、素子分離層１１１の一部
としての完全分離層１１１ａによって、完全分離されて
いる。
【０１３０】ダイオードＱＮ３のカソードに相当するｎ
+層９８は、配線を通じて素子領域ＳＲ２１のｎ+層８４
に接続されており、アノードに相当するｐ+層１０４
は、配線を通じて素子領域ＳＲ２０のｎ+層１１２に接
続されている。それによって、ダイオードＱＮ３は、バ
イポーラトランジスタＰＢ３に、抵抗素子Ｒ９を介して
逆並列に接続されている。したがって、半導体装置１１
０においても、実施の形態１の半導体装置１と同様の効
果が得られる。
+層９８は、配線を通じて素子領域ＳＲ２１のｎ+層８４
に接続されており、アノードに相当するｐ+層１０４
は、配線を通じて素子領域ＳＲ２０のｎ+層１１２に接
続されている。それによって、ダイオードＱＮ３は、バ
イポーラトランジスタＰＢ３に、抵抗素子Ｒ９を介して
逆並列に接続されている。したがって、半導体装置１１
０においても、実施の形態１の半導体装置１と同様の効
果が得られる。
【０１３１】また、素子領域ＳＲ２２には、素子領域Ｓ
Ｒ１２（図２６）と同様に、ｐ+層８７が形成されてい
る。ｐ層８２とｐ+層８７とは、素子分離層１１１の一
部としての部分分離層１１１ｅと埋込絶縁膜３との間の
ＳＯＩ層４０１の部分に形成されたｐ層８９によって連
結されている。ｐ+層８７に接続されるノードＮ３１
は、浮遊状態であってもよく、また配線を通じて任意の
電位が印加されてもよい。例えば、ノードＮ３１に電位
を与えることにより、ｐ層８２に正のベース電流を流
し、それによって保持電圧ＶHを低減させることも可能
である。
Ｒ１２（図２６）と同様に、ｐ+層８７が形成されてい
る。ｐ層８２とｐ+層８７とは、素子分離層１１１の一
部としての部分分離層１１１ｅと埋込絶縁膜３との間の
ＳＯＩ層４０１の部分に形成されたｐ層８９によって連
結されている。ｐ+層８７に接続されるノードＮ３１
は、浮遊状態であってもよく、また配線を通じて任意の
電位が印加されてもよい。例えば、ノードＮ３１に電位
を与えることにより、ｐ層８２に正のベース電流を流
し、それによって保持電圧ＶHを低減させることも可能
である。
【０１３２】また、抵抗素子Ｒ８，Ｒ９が、部分分離層
１１１ｃ，１１１ｄと埋込絶縁膜３とに挟まれたｐ層１
３１およびｎ層１３２に形成されているので、これらの
ｐ層９０およびｎ層１０６の幅、長さ、および不純物濃
度を調整することにより、抵抗素子Ｒ８，Ｒ９の抵抗値
を所望の大きさに調整することも容易である。それによ
り、保持電圧ＶHを精密に調整することが可能となる。
１１１ｃ，１１１ｄと埋込絶縁膜３とに挟まれたｐ層１
３１およびｎ層１３２に形成されているので、これらの
ｐ層９０およびｎ層１０６の幅、長さ、および不純物濃
度を調整することにより、抵抗素子Ｒ８，Ｒ９の抵抗値
を所望の大きさに調整することも容易である。それによ
り、保持電圧ＶHを精密に調整することが可能となる。
【０１３３】［5.2. 半導体装置１１０の変形例］図３
７は、実施の形態５の変形例による半導体装置を示す概
略斜視図であり、図３８は、図３７の半導体装置１１０
ａのＫ１−Ｋ２切断線に沿った断面図である。半導体装
置１１０ａでは、ｐ+層１３３が形成された素子領域Ｓ
Ｒ２６が設けられている。素子領域ＳＲ２６は、素子分
離層１１１の一部としての完全分離層１１１ｇによって
素子領域ＳＲ２３と完全分離され、素子分離層１１１の
一部としての部分分離層１１１ｆによって素子領域ＳＲ
２１と部分分離されている。
７は、実施の形態５の変形例による半導体装置を示す概
略斜視図であり、図３８は、図３７の半導体装置１１０
ａのＫ１−Ｋ２切断線に沿った断面図である。半導体装
置１１０ａでは、ｐ+層１３３が形成された素子領域Ｓ
Ｒ２６が設けられている。素子領域ＳＲ２６は、素子分
離層１１１の一部としての完全分離層１１１ｇによって
素子領域ＳＲ２３と完全分離され、素子分離層１１１の
一部としての部分分離層１１１ｆによって素子領域ＳＲ
２１と部分分離されている。
【０１３４】素子領域ＳＲ２６のｐ+層１３３と素子領
域ＳＲ２１のｐ層９１とは、部分分離層１１１ｆと埋込
絶縁膜３とに挟まれたＳＯＩ層４０１の部分に形成され
たｐ層１３４によって連結されている。また、ｐ+層１
３３は、配線を通じて素子領域ＳＲ２１のｐ+層９３に
接続されている。このように、ｐ層９１は、抵抗層とし
てのｐ層１３４を通じてｐ+層９３に接続されても良
い。
域ＳＲ２１のｐ層９１とは、部分分離層１１１ｆと埋込
絶縁膜３とに挟まれたＳＯＩ層４０１の部分に形成され
たｐ層１３４によって連結されている。また、ｐ+層１
３３は、配線を通じて素子領域ＳＲ２１のｐ+層９３に
接続されている。このように、ｐ層９１は、抵抗層とし
てのｐ層１３４を通じてｐ+層９３に接続されても良
い。
【０１３５】図３９は、実施の形態５の別の変形例によ
る半導体装置を示す概略斜視図であり、図４０は、図３
９の半導体装置１１０ｂのＬ１−Ｌ２切断線に沿った断
面図であり、図４１は、Ｍ１−Ｍ２切断線に沿った断面
図である。
る半導体装置を示す概略斜視図であり、図４０は、図３
９の半導体装置１１０ｂのＬ１−Ｌ２切断線に沿った断
面図であり、図４１は、Ｍ１−Ｍ２切断線に沿った断面
図である。
【０１３６】半導体装置１１０ｂの素子領域ＳＲ２１で
は、ｎ+層１１３，ｎ層１３６、ｐ+層１３７、ｎ層１３
８、およびｐ+層１３９が、この順序で連結している。
ｎ層１３６にはゲート絶縁膜１４０を挟んでゲート１４
１が対向しており、ｎ層１３８にはゲート絶縁膜１４２
を挟んでゲート１４３が対向している。
は、ｎ+層１１３，ｎ層１３６、ｐ+層１３７、ｎ層１３
８、およびｐ+層１３９が、この順序で連結している。
ｎ層１３６にはゲート絶縁膜１４０を挟んでゲート１４
１が対向しており、ｎ層１３８にはゲート絶縁膜１４２
を挟んでゲート１４３が対向している。
【０１３７】ｎ+層１１３（とｎ層１３６）、ｐ+層１３
７およびｎ層１３８は、それぞれ、ｎｐｎ型のバイポー
ラトランジスタＰＢ４のエミッタ、ベースおよびコレク
タに相当する。また、ｐ+層１３７、ｎ層１３８、およ
びｐ+層１３９は、それぞれ、ｐｎｐ型のバイポーラト
ランジスタＮＢ４のコレクタ、ベースおよびエミッタに
相当する。
７およびｎ層１３８は、それぞれ、ｎｐｎ型のバイポー
ラトランジスタＰＢ４のエミッタ、ベースおよびコレク
タに相当する。また、ｐ+層１３７、ｎ層１３８、およ
びｐ+層１３９は、それぞれ、ｐｎｐ型のバイポーラト
ランジスタＮＢ４のコレクタ、ベースおよびエミッタに
相当する。
【０１３８】素子領域ＳＲ２６には、ｎ+層１４５が形
成されている。このｎ+層１４５と素子領域ＳＲ２１の
ｎ層１３８とは、部分分離層１１１ｆと埋込絶縁膜３と
に挟まれたＳＯＩ層４０１の部分に形成されたｎ層１４
６によって連結されている。また、ｎ+層１４５は、配
線を通じて素子領域ＳＲ２３のｎ+層９９に接続されて
いる。
成されている。このｎ+層１４５と素子領域ＳＲ２１の
ｎ層１３８とは、部分分離層１１１ｆと埋込絶縁膜３と
に挟まれたＳＯＩ層４０１の部分に形成されたｎ層１４
６によって連結されている。また、ｎ+層１４５は、配
線を通じて素子領域ＳＲ２３のｎ+層９９に接続されて
いる。
【０１３９】素子領域ＳＲ２２には、ｎ+層１４４が形
成されている。このｎ+層１４４と素子領域ＳＲ２１の
ｎ層１３６とは、部分分離層１１１ｅと埋込絶縁膜３と
に挟まれたＳＯＩ層４０１の部分に形成されたｎ層１４
７によって連結されている。また、ｎ+層１４４は、配
線を通じて素子領域ＳＲ２１のｎ+層１１３に接続され
ている。
成されている。このｎ+層１４４と素子領域ＳＲ２１の
ｎ層１３６とは、部分分離層１１１ｅと埋込絶縁膜３と
に挟まれたＳＯＩ層４０１の部分に形成されたｎ層１４
７によって連結されている。また、ｎ+層１４４は、配
線を通じて素子領域ＳＲ２１のｎ+層１１３に接続され
ている。
【０１４０】ｐ+層１３７に接続されるノードＮ４０
は、浮遊状態であってもよく、また配線を通じて任意の
電位が印加されてもよい。例えば、ノードＮ４０に電位
を与えることにより、ｐ+層１３７に正のベース電流を
流し、それによって保持電圧ＶHを低減させることも可
能である。
は、浮遊状態であってもよく、また配線を通じて任意の
電位が印加されてもよい。例えば、ノードＮ４０に電位
を与えることにより、ｐ+層１３７に正のベース電流を
流し、それによって保持電圧ＶHを低減させることも可
能である。
【０１４１】
【発明の効果】第１の発明の装置では、半導体制御整流
器の構成要素であるバイポーラトランジスタに、ダイオ
ードが逆並列に接続されているので、半導体制御整流器
の正帰還作用が促進され、それにより電流駆動能力が増
強されるとともにターンオン動作が促進される。したが
って、装置は保護回路としての使用に適し、高い保護能
力を発揮する。
器の構成要素であるバイポーラトランジスタに、ダイオ
ードが逆並列に接続されているので、半導体制御整流器
の正帰還作用が促進され、それにより電流駆動能力が増
強されるとともにターンオン動作が促進される。したが
って、装置は保護回路としての使用に適し、高い保護能
力を発揮する。
【０１４２】第２の発明の装置では、２個のバイポーラ
トランジスタの各々のベースとエミッタとが、抵抗素子
を通じて接続されることにより、ベースの電位が固定さ
れるので、半導体制御整流器の動作が安定する。
トランジスタの各々のベースとエミッタとが、抵抗素子
を通じて接続されることにより、ベースの電位が固定さ
れるので、半導体制御整流器の動作が安定する。
【０１４３】第３の発明の装置では、２個のバイポーラ
トランジスタと２個の抵抗素子とダイオードとが、ＳＯ
Ｉ基板のＳＯＩ層に形成されているので、各素子を容易
に完全分離することができる。また、これらの素子がＳ
ＯＩ層に形成されても、ダイオードによる正帰還促進作
用により、半導体制御整流器の電流駆動能力が増強さ
れ、かつターンオン動作が促進されるので、装置は保護
回路としての使用に十分に適する。
トランジスタと２個の抵抗素子とダイオードとが、ＳＯ
Ｉ基板のＳＯＩ層に形成されているので、各素子を容易
に完全分離することができる。また、これらの素子がＳ
ＯＩ層に形成されても、ダイオードによる正帰還促進作
用により、半導体制御整流器の電流駆動能力が増強さ
れ、かつターンオン動作が促進されるので、装置は保護
回路としての使用に十分に適する。
【０１４４】第４の発明の装置では、２個の抵抗素子が
部分分離層と埋込絶縁膜とに挟まれたＳＯＩ層の部分に
形成されているので、抵抗値を適度に大きく設定するこ
とが容易である。それにより、半導体制御整流器の動作
を安定させると同時に、ターンオン動作を促進すること
ができる。また、抵抗素子が形成されるＳＯＩ層の部分
の幅、長さ、および不純物濃度を調整することにより、
抵抗値を所望の大きさに調整することも容易である。
部分分離層と埋込絶縁膜とに挟まれたＳＯＩ層の部分に
形成されているので、抵抗値を適度に大きく設定するこ
とが容易である。それにより、半導体制御整流器の動作
を安定させると同時に、ターンオン動作を促進すること
ができる。また、抵抗素子が形成されるＳＯＩ層の部分
の幅、長さ、および不純物濃度を調整することにより、
抵抗値を所望の大きさに調整することも容易である。
【０１４５】第５の発明の装置では、別の２個の抵抗素
子が設けられるので、半導体制御整流器の動作が安定す
る。また、これら別の２個の抵抗素子が形成されるＳＯ
Ｉ層の部分の幅、長さ、および不純物濃度を調整するこ
とにより、抵抗値を所望の大きさに調整することも容易
である。
子が設けられるので、半導体制御整流器の動作が安定す
る。また、これら別の２個の抵抗素子が形成されるＳＯ
Ｉ層の部分の幅、長さ、および不純物濃度を調整するこ
とにより、抵抗値を所望の大きさに調整することも容易
である。
【０１４６】第６の発明の装置では、別の２個の抵抗素
子の抵抗が２個の抵抗素子の抵抗よりも低く設定されて
いるので、半導体制御整流器のターンオン動作が促進さ
れる。また、不純物濃度を異ならせることによって、抵
抗値が容易に調整される。
子の抵抗が２個の抵抗素子の抵抗よりも低く設定されて
いるので、半導体制御整流器のターンオン動作が促進さ
れる。また、不純物濃度を異ならせることによって、抵
抗値が容易に調整される。
【０１４７】第７の発明の装置では、２個のバイポーラ
トランジスタの各々が、ＭＯＳＦＥＴの寄生バイポーラ
トランジスタとして形成されるので、製造工程が容易で
あり、製造コストを節減することができる。
トランジスタの各々が、ＭＯＳＦＥＴの寄生バイポーラ
トランジスタとして形成されるので、製造工程が容易で
あり、製造コストを節減することができる。
【０１４８】第８の発明の装置では、２個のＭＯＳＦＥ
Ｔの各々のゲートがソースに接続されているので、半導
体制御整流器の保持電圧が低減され、ターンオンが促進
される。
Ｔの各々のゲートがソースに接続されているので、半導
体制御整流器の保持電圧が低減され、ターンオンが促進
される。
【０１４９】第９の発明の装置では、２個のＭＯＳＦＥ
Ｔの各々が、ゲートとソースとを接続する金属半導体化
合物膜を有するので、ゲートが低抵抗で安定的にソース
に短絡される。
Ｔの各々が、ゲートとソースとを接続する金属半導体化
合物膜を有するので、ゲートが低抵抗で安定的にソース
に短絡される。
【０１５０】第１０の発明の装置では、２個のＭＯＳＦ
ＥＴの各々において、ゲートとソースとを接続する金属
半導体化合物膜が、ボディをも接続するので、ボディ電
位が低抵抗で安定的にソース電位に固定される。
ＥＴの各々において、ゲートとソースとを接続する金属
半導体化合物膜が、ボディをも接続するので、ボディ電
位が低抵抗で安定的にソース電位に固定される。
【０１５１】第１１の発明の装置では、２個のバイポー
ラトランジスタが、ｐｎｐｎの順序で互いに連結した半
導体層によって等価的に形成されているので、装置の寸
法を縮小することができる。
ラトランジスタが、ｐｎｐｎの順序で互いに連結した半
導体層によって等価的に形成されているので、装置の寸
法を縮小することができる。
【０１５２】第１２の発明の装置では、ダイオードがＢ
ＣＧダイオードであるので、オン状態とオフ状態との間
の遷移において、電圧の変化に対する電流の変化の割合
が高く、スイッチング特性に優れる。このため、半導体
制御整流器の正帰還作用がさらに促進される。
ＣＧダイオードであるので、オン状態とオフ状態との間
の遷移において、電圧の変化に対する電流の変化の割合
が高く、スイッチング特性に優れる。このため、半導体
制御整流器の正帰還作用がさらに促進される。
【０１５３】第１３の発明の装置では、ＢＣＧダイオー
ドが、ソースおよびドレインの一方側とボディとを接続
する金属半導体化合物膜を有するので、上記一方側とボ
ディとが低抵抗で安定的に短絡される。ダイオードの抵
抗が低減される結果、電流が増加するので、半導体制御
整流器のスイッチング動作が速くなる。
ドが、ソースおよびドレインの一方側とボディとを接続
する金属半導体化合物膜を有するので、上記一方側とボ
ディとが低抵抗で安定的に短絡される。ダイオードの抵
抗が低減される結果、電流が増加するので、半導体制御
整流器のスイッチング動作が速くなる。
【０１５４】第１４の発明の装置では、ＢＣＧダイオー
ドが有する金属半導体化合物膜が、ゲートにも接続され
ているので、上記一方側とボディとゲートとが低抵抗で
安定的に短絡される。
ドが有する金属半導体化合物膜が、ゲートにも接続され
ているので、上記一方側とボディとゲートとが低抵抗で
安定的に短絡される。
【図１】 実施の形態１による半導体装置の斜視図であ
る。
る。
【図２】 図１の装置のＸ１−Ｘ２切断線に沿った断面
図である。
図である。
【図３】 図１の装置のＹ１−Ｙ２切断線に沿った断面
図である。
図である。
【図４】 図１の装置の回路図である。
【図５】 実施の形態１による別の装置例の断面図であ
る。
る。
【図６】 図５の装置の回路図である。
【図７】 実施の形態２による半導体装置の斜視図であ
る。
る。
【図８】 図７の装置の回路図である。
【図９】 実施の形態２による別の装置例の一部の斜視
図である。
図である。
【図１０】 図９の装置の回路図である。
【図１１】 実施の形態３によるダイオードの断面図で
ある。
ある。
【図１２】 実施の形態３によるダイオードの別の例の
断面図である。
断面図である。
【図１３】 図１１のダイオードの第１例の製造方法の
工程図である。
工程図である。
【図１４】 図１１のダイオードの第１例の製造方法の
工程図である。
工程図である。
【図１５】 図１１のダイオードの第１例の製造方法の
工程図である。
工程図である。
【図１６】 図１１のダイオードの第１例の製造方法の
工程図である。
工程図である。
【図１７】 図１１のダイオードの第１例の製造方法の
工程図である。
工程図である。
【図１８】 図１１のダイオードの第１例の製造方法の
工程図である。
工程図である。
【図１９】 図１１のダイオードの第１例の製造方法の
工程図である。
工程図である。
【図２０】 図１１のダイオードの第２例の製造方法の
工程図である。
工程図である。
【図２１】 図１１のダイオードの第２例の製造方法の
工程図である。
工程図である。
【図２２】 図１１のダイオードの第２例の製造方法の
工程図である。
工程図である。
【図２３】 図１１のダイオードの第３例の製造方法の
工程図である。
工程図である。
【図２４】 図１１のダイオードの第３例の製造方法の
工程図である。
工程図である。
【図２５】 実施の形態３によるバイポーラトランジス
タの断面図である。
タの断面図である。
【図２６】 実施の形態４による半導体装置の斜視図で
ある。
ある。
【図２７】 図２６の装置のＤ１−Ｄ２切断線に沿った
断面図である。
断面図である。
【図２８】 図２６の装置のＥ１−Ｅ２切断線に沿った
断面図である。
断面図である。
【図２９】 図２６の装置のＦ１−Ｆ２切断線に沿った
断面図である。
断面図である。
【図３０】 図２６の装置の回路図である。
【図３１】 実施の形態５による半導体装置の斜視図で
ある。
ある。
【図３２】 図３１の装置のＧ１−Ｇ２切断線に沿った
断面図である。
断面図である。
【図３３】 図３１の装置のＨ１−Ｈ２切断線に沿った
断面図である。
断面図である。
【図３４】 図３１の装置のＩ１−Ｉ２切断線に沿った
断面図である。
断面図である。
【図３５】 図３１の装置のＪ１−Ｊ２切断線に沿った
断面図である。
断面図である。
【図３６】 図３１の装置の回路図である。
【図３７】 実施の形態５による別の装置例の斜視図で
ある。
ある。
【図３８】 図３７の装置のＫ１−Ｋ２切断線に沿った
断面図である。
断面図である。
【図３９】 実施の形態５によるさらに別の装置例の斜
視図である。
視図である。
【図４０】 図３７の装置のＬ１−Ｌ２切断線に沿った
断面図である。
断面図である。
【図４１】 図３７の装置のＭ１−Ｍ２切断線に沿った
断面図である。
断面図である。
【図４２】 従来の半導体装置の斜視図である。
【図４３】 図４２の装置の回路図である。
【図４４】 図４２の装置の動作説明図である。
【図４５】 従来の別の半導体装置の斜視図である。
【図４６】 図４５の装置のＺ１−Ｚ２切断線に沿った
断面図である。
断面図である。
【図４７】 図４５の装置の回路図である。
６ ｐ層（チャネル，ボディ）、１３ ｐ+層（ボデ
ィ）、７ ｎ層（チャネル，ボディ）、１６ ｎ+層
（ボディ）、３４ ｐ層３４（チャネル，ボディ）、２
１ ｐ+層（ボディ）、４１ ｎ層４１（チャネル，ボ
ディ）、４４ ｎ+層（ボディ）、８２ ｐ層（チャネ
ル，ボディ）、８９ ｐ層（ボディ）、８７ｐ+層（ボ
ディ）、９１ ｎ層（チャネル，ボディ）、１０２ ｎ
層（ボディ）、９６ ｎ+層（ボディ）、９７ ｐ層
（チャネル，ボディ）、１０３ ｐ層（ボディ）、１０
４ ｐ+層（ボディ）、２３，２７，３１，４６，８
６，９５，１０１ ゲート、３５ ｎ層（ソース）、１
１ ｎ+層（ソース）、３８ ｐ層（ソース）、１５
ｐ+層（ソース）、４０ ｎ層（ソース）、２０ ｎ+層
（ソース）、５０ ｐ層５０（ソース）、４３ ｐ+層
（ソース）、８３ ｎ+層（ソース）、９３ ｐ+層（ソ
ース）、９８ ｎ+層（ソース）、３６ ｎ層（ドレイ
ン）、１２ ｎ+層（ドレイン）、３７ ｐ層（ドレイ
ン）、１４ ｐ+層（ドレイン）、３９ ｎ層（ドレイ
ン）、１９ ｎ+層（ドレイン）、４９ ｐ層（ドレイ
ン）、４２ ｐ+層（ドレイン）、８４ ｎ+層（ドレイ
ン）、９２ ｐ+層、９９ ｎ+層（ドレイン）、６１，
６２，７１，７，１６９，１７０，１８６，１８７，１
８９，１９０ 金属シリサイド膜（金属半導体化合物
膜）、８１ａ，８１ｂ，８１ｃ，８１ｅ，８１ｆ，１１
１ｃ，１１１ｄ，１１１ｅ，１１１ｆ部分分離層、４０
０，４０３，４０４ ＳＣＲ（半導体制御整流器）、４
０１ＳＯＩ層、ＰＢ１〜ＰＢ４，ＮＢ１〜ＮＢ４ バイ
ポーラトランジスタ、ＱＮ１〜ＱＮ３，ＱＰ１，ＱＰ２
ダイオード、Ｒ１〜Ｒ８ 抵抗素子。
ィ）、７ ｎ層（チャネル，ボディ）、１６ ｎ+層
（ボディ）、３４ ｐ層３４（チャネル，ボディ）、２
１ ｐ+層（ボディ）、４１ ｎ層４１（チャネル，ボ
ディ）、４４ ｎ+層（ボディ）、８２ ｐ層（チャネ
ル，ボディ）、８９ ｐ層（ボディ）、８７ｐ+層（ボ
ディ）、９１ ｎ層（チャネル，ボディ）、１０２ ｎ
層（ボディ）、９６ ｎ+層（ボディ）、９７ ｐ層
（チャネル，ボディ）、１０３ ｐ層（ボディ）、１０
４ ｐ+層（ボディ）、２３，２７，３１，４６，８
６，９５，１０１ ゲート、３５ ｎ層（ソース）、１
１ ｎ+層（ソース）、３８ ｐ層（ソース）、１５
ｐ+層（ソース）、４０ ｎ層（ソース）、２０ ｎ+層
（ソース）、５０ ｐ層５０（ソース）、４３ ｐ+層
（ソース）、８３ ｎ+層（ソース）、９３ ｐ+層（ソ
ース）、９８ ｎ+層（ソース）、３６ ｎ層（ドレイ
ン）、１２ ｎ+層（ドレイン）、３７ ｐ層（ドレイ
ン）、１４ ｐ+層（ドレイン）、３９ ｎ層（ドレイ
ン）、１９ ｎ+層（ドレイン）、４９ ｐ層（ドレイ
ン）、４２ ｐ+層（ドレイン）、８４ ｎ+層（ドレイ
ン）、９２ ｐ+層、９９ ｎ+層（ドレイン）、６１，
６２，７１，７，１６９，１７０，１８６，１８７，１
８９，１９０ 金属シリサイド膜（金属半導体化合物
膜）、８１ａ，８１ｂ，８１ｃ，８１ｅ，８１ｆ，１１
１ｃ，１１１ｄ，１１１ｅ，１１１ｆ部分分離層、４０
０，４０３，４０４ ＳＣＲ（半導体制御整流器）、４
０１ＳＯＩ層、ＰＢ１〜ＰＢ４，ＮＢ１〜ＮＢ４ バイ
ポーラトランジスタ、ＱＮ１〜ＱＮ３，ＱＰ１，ＱＰ２
ダイオード、Ｒ１〜Ｒ８ 抵抗素子。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA03 AA34 AA44 CA01 CA03 CA15 CA18 DA02 DA07 DA25 DA53 DA78 5F038 BH02 BH06 BH07 BH13 EZ06 5F110 AA22 BB20 CC02 DD05 EE01 EE04 EE06 EE09 EE15 EE31 HK05 HK40 HL01 HL02 HL03 HL04 HL06 HL08 HL11 HL23 HL24 NN02 NN62 QQ19
Claims (14)
- 【請求項１】 互いに導電型が異なる２個のバイポーラ
トランジスタを有し当該２個のバイポーラトランジスタ
の一方トランジスタのベースが他方トランジスタのコレ
クタに接続され、前記一方トランジスタのコレクタが前
記他方トランジスタのベースに接続された半導体制御整
流器と、 前記一方トランジスタのコレクタとエミッタに、逆並列
に接続されたダイオードと、を備える半導体装置。 - 【請求項２】 ２個の抵抗素子を、さらに備え、 前記２個のバイポーラトランジスタの各々のベースとエ
ミッタとが、前記２個の抵抗素子の一つを通じて接続さ
れている、請求項１に記載の半導体装置。 - 【請求項３】 前記２個のバイポーラトランジスタと前
記２個の抵抗素子と前記ダイオードとが、ＳＯＩ基板の
ＳＯＩ層に形成されている、請求項２に記載の半導体装
置。 - 【請求項４】 前記ＳＯＩ層の主面に部分分離層が選択
的に形成されており、前記２個の抵抗素子は、前記部分
分離層と埋込絶縁膜とに挟まれた前記ＳＯＩ層の部分に
形成されている、請求項３に記載の半導体装置。 - 【請求項５】 前記部分分離層と前記埋込絶縁膜とに挟
まれた前記ＳＯＩ層の別の部分に形成されている別の２
個の抵抗素子を、さらに備え、 前記一方トランジスタのコレクタと前記２個の抵抗素子
の一方との接続部と前記他方トランジスタのベースとの
間、および前記他方トランジスタのコレクタと前記２個
の抵抗素子の他方との接続部と前記一方トランジスタの
ベースとの間に、前記別の２個の抵抗素子の一方と他方
とが個別に介挿されている、請求項４に記載の半導体装
置。 - 【請求項６】 前記半導体層の不純物濃度よりも前記別
の半導体層の不純物濃度が高く、それによって、前記２
個の抵抗素子の抵抗よりも前記別の２個の抵抗素子の抵
抗が低く設定されている、請求項５に記載の半導体装
置。 - 【請求項７】 前記２個のバイポーラトランジスタの各
々が、ＭＯＳＦＥＴのソースおよびドレインの一方およ
び他方を、それぞれエミッタおよびコレクタとし、ボデ
ィをベースとする、請求項１ないし請求項６のいずれか
に記載の半導体装置。 - 【請求項８】 前記２個のＭＯＳＦＥＴの各々のゲート
がソースに接続されている、請求項７に記載の半導体装
置。 - 【請求項９】 前記２個のＭＯＳＦＥＴの各々が、ゲー
トとソースとの表面に跨るように形成され当該ゲートと
ソースとを接続する金属半導体化合物膜を有する、請求
項８に記載の半導体装置。 - 【請求項１０】 前記２個のＭＯＳＦＥＴの各々におい
て、前記金属半導体化合物膜が、前記ボディの表面にも
跨るように形成され、それによって前記ゲートと前記ソ
ースと前記ボディとを接続する、請求項９に記載の半導
体装置。 - 【請求項１１】 前記２個のバイポーラトランジスタ
が、ｐｎｐｎの順序で互いに連結した半導体層によって
等価的に形成されている、請求項１ないし請求項４のい
ずれかに記載の半導体装置。 - 【請求項１２】 前記ダイオードが、ＢＣＧダイオー
ド、すなわちゲートおよびボディがソースおよびドレイ
ンの一方側へ接続されたＭＯＳＦＥＴである、請求項１
ないし請求項１１のいずれかに記載の半導体装置。 - 【請求項１３】 前記ＢＣＧダイオードが、 前記一方側の表面と前記ボディの前記ゲートに覆われな
い部分の表面とに跨るように形成され、これら前記一方
側と前記ボディとを接続する金属半導体化合物膜を、有
する、請求項１２に記載の半導体装置。 - 【請求項１４】 前記ＢＣＧダイオードが有する前記金
属半導体化合物膜が、前記ＢＣＧダイオードの前記ゲー
トの表面にも跨るように形成されることにより、当該ゲ
ートにも接続されている、請求項１３に記載の半導体装
置。
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