JP2002057286A - 半導体装置 - Google Patents
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Abstract
作を促進する。 【解決手段】 半導体制御整流器(SCR)400の構
成要素である2個のバイポーラトランジスタPB1,N
B1の一つに、ダイオードQN1が、正帰還を促進する
方向に並列接続される。 【効果】 主な効果は、半導体制御整流器の構成要素で
あるバイポーラトランジスタに、ダイオードが逆並列に
接続されているので、半導体制御整流器の正帰還作用が
促進され、それにより電流駆動能力が増強されるととも
にターンオン動作が促進される。したがって、装置は保
護回路としての使用に適し、高い保護能力を発揮する。
Description
D(ElectroStatic Discharge;静電放電)から保護す
る保護回路としての利用に好適な半導体装置に関し、特
に、電流駆動能力を増強するとともにターンオン動作を
促進するための改良に関する。
どに起因する正あるいは負の高電圧が、オーバーシュー
トあるいはアンダーシュートの入力電圧として印加され
ることにより、半導体基板に形成された集積回路が破壊
されることを防止するために、従来よりESD保護回路
が使用されてきた。半導体制御整流器(SemiconductorC
ontrolled Rectifier;通常、SCRと略称される)は
ESD保護回路の一種である。
SCRの断面図および回路図である。このSCR200
は、支持基板201、埋込絶縁膜202、およびSOI
(Semiconductor On Insulator)層203を有するSO
I基板に形成され、集積回路である保護対象としての内
部回路212を、ESDから保護する保護回路として用
いられている。SOI層203の主面には、埋込絶縁膜
202に達しない部分分離層204としてのSTI(Sh
allow Trench Isolation)が選択的に形成されており、
それによって複数の素子領域SR100,SR101,
SR102が互いに部分分離されている。
接するp層205を備えている。SOI層203の素子
領域SR100では、さらに、n層206が主面に選択
的に形成されており、p層205の表面を覆うようにn
+層207、p+層208およびn+層209が同じく主
面に選択的に形成されている。素子領域SR101で
は、n+層210が主面に形成されている。また、素子
領域SR102では、p+層211が主面に形成されて
いる。
5は、それぞれpnp型のバイポーラトランジスタNB
100のコレクタ、ベースおよびエミッタを形成してお
り、n層206、p層205およびn+層210は、そ
れぞれnpn型のバイポーラトランジスタPB100の
コレクタ、ベースおよびエミッタを形成している。ま
た、p+層208は抵抗素子R100を形成し、n+層2
10は抵抗素子R101を形成している。
なる2個のバイポーラトランジスタNB100,PB1
00を備えており、それらの一方のコレクタと他方のベ
ースが接続され、一方のベースが他方のコレクタに接続
されている。それによって、バイポーラトランジスタN
B100,PB100は、互いに正帰還回路を構成して
いる。
線の接続部)N100を通じてアノードAへ接続され、
n+層210とp+層211は、ノードN101を通じて
カソードCへ接続されている。また、アノードAは、入
力信号T1を内部回路212へ伝達する配線113に接
続されている。
を模式的に示すグラフである。アノード−カソード間電
圧(カソードCを基準としたアノードAの電位)VACを
0から正方向に上昇させたとき、電圧VACがスイッチン
グ電圧Vsに達するまでは、SCR200は、電流I1
が殆ど流れない高インピーダンス状態となっている。し
かしながら、電圧VACがスイッチング電圧Vsを超えて
大きくなると、SCR200は、大きな電流が流れる低
インピーダンス状態へと急速に遷移する。この低インピ
ーダンス状態は、SCR200を流れる電流I1が保持
電流IH以下にまで下げられない限り維持される。
圧が、ESDによってオーバシュートし、電源電圧VDD
よりも高いVDD+ΔVDDになると、内部回路212が破
壊される前に、SCR200のアノード−カソード間電
圧VACがスイッチング電圧Vsよりも高くなり、SCR
200が高インピーダンス状態から低インピーダンス状
態に遷移する。そして、保持電流IHより大きな電流が
SCR200へ流れ、オーバーシュート電圧VDD+ΔV
DDが内部回路212に伝達される前に、入力信号T1の
電圧が低下する。
荷量は有限であるために、SCR200を流れる電流
は、やがて保持電流IH以下となる。その結果、SCR
200は、低インピーダンス状態から初期状態である高
インピーダンス状態へ復帰する。このようにして、SC
R200は、ESDによる損傷から内部回路212を保
護する。
報にはSOI基板に形成されたMOSFET(MOS電
界効果トランジスタ)を有するSCRが開示されてい
る。図45は、この米国特許公報記載のSCRを斜め上
方から見た斜視図であり、図46は、図45のSCR3
00のZ1−Z2切断線に沿った断面図である。さら
に、図47は、図45のSCR300の回路図である。
縁膜302、およびSOI層350を有するSOI基板
に形成されている。SOI層350の主面には、埋込絶
縁膜302に達する完全分離層303としてのSTIが
選択的に形成されており、それによって複数の素子領域
SR200,SR201,SR202,SR203が互
いに完全分離されている。
309、およびp層304が形成されている。p層30
4は、抵抗素子R200を形成している。また、素子領
域SR203には、n+層316,317、およびn層
307が形成されている。n層307は、抵抗素子R2
10を形成している。
層318,319、n+層310,311、およびp+層
312が形成されている。n層318およびn+層31
0は、nチャネル型MOSFETのソースを形成し、n
層319およびn+層311は、ドレインを形成してい
る。特に、n層318,319は、ソース・ドレイン
(ソースとドレインの組を総称して、ソース・ドレイン
と記載する)の一部としてのエクステンションを形成し
ている。
2を介してゲート323が対向している。また、ゲート
323の側面には絶縁体のサイドウォール324,32
5が形成されている。p層305およびp+層312
は、nチャネル型MOSFETのボディを形成する。ボ
ディの中で、特にソース・ドレイン310,318,3
11,319に挟まれたp層305の部分であって、か
つゲート323が対向する部分は、チャネルとして機能
する。また、ボディの中で、特に配線との接続が行われ
る部分であるp+層312は、ボディコンタクト領域と
称される。
2)、およびn+層311は、それぞれnpn型のバイ
ポーラトランジスタPB200のエミッタ、ベースおよ
びコレクタを形成している。すなわち、素子領域SR2
01には、nチャネル型のMOSFETの寄生バイポー
ラトランジスタとして、バイポーラトランジスタPB2
00が形成されている。
1とは導電型が対称となるように形成されている。すな
わち、素子領域SR202には、n層306、p層32
0,321、p+層313,314、およびn+315が
形成されている。p層320およびp+層313は、p
チャネル型MOSFETのドレインを形成し、p層32
1およびp+層314は、ソースを形成している。特
に、p層320,321は、ソース・ドレインの一部と
してのエクステンションを形成している。
6を介してゲート327が対向している。また、ゲート
327の側面には絶縁体のサイドウォール328,32
9が形成されている。n層306およびn+層315
は、pチャネル型MOSFETのボディを形成する。ボ
ディの中で、特にソース・ドレイン313,320,3
14,320に挟まれたn層306の部分であって、か
つゲート327が対向する部分は、チャネルとして機能
する。また、ボディの中で、特に配線との接続が行われ
る部分であるn+層315は、ボディコンタクト領域に
相当する。
5)、およびp+層314は、それぞれpnp型のバイ
ポーラトランジスタNB200のコレクタ、ベースおよ
びエミッタを形成している。すなわち、素子領域SR2
02には、pチャネル型のMOSFETの寄生バイポー
ラトランジスタとして、バイポーラトランジスタNB2
00が形成されている。
スおよびコレクタは、バイポーラトランジスタNB20
0のコレクタおよびベースに、配線を通じて個別に接続
されている。それによって、バイポーラトランジスタN
B200,PB200は、互いに正帰還回路を構成して
いる。なお、図45〜図47において、ノードN201
〜N205は、配線の接続部を表している。
のエミッタとベースは配線を通じて互いに接続され、バ
イポーラトランジスタNB200のエミッタとベースも
配線を通じて互いに接続されている。このことは、nチ
ャネルMOSFETのボディとしてのp層305がソー
スとしてのn+層310へ固定され、pチャネルMOS
FETのボディとしてのn層306がソースとしてのp
+層310へ固定されていることと同等である。
+層310へ配線を通じて接続され、ゲート327はソ
ースとしてのp+層321へ配線を通じて接続されてい
る。また、抵抗素子R200の一端は配線を通じてアノ
ードAに接続され、抵抗素子R210の一端は配線を通
じてカソードCに接続されている。
ので、SCR200と同様に、ESDによる損傷から内
部回路を保護する保護回路として利用することができ
る。
して使用されるSCRには、内部回路を破壊する入力信
号T1(図42)の電圧が立ち上がる前に、SCRがタ
ーンオンすることにより低インピーダンス状態となり、
それによって電流を吸収し、配線を走行する入力信号T
1の電圧を通常の電圧に戻す働きが要求される。したが
って、SCRの動作速度は速い方が望ましい。
基板に形成されたバイポーラトランジスタPB100
を、横方向(すなわち基板の主面に沿った方向)へ電流
が流れるので、SOI層203の厚さ、あるいは部分分
離層204の直下のSOI層203の部分(すなわち、
部分分離層204と埋込絶縁膜202とに挟まれたSO
I層203の部分)の厚さに制限があるために、電流駆
動能力が低く、ターンオン動作が遅いという問題点があ
った。
基板に形成されたバイポーラトランジスタPB200,
NB200を、横方向へ電流が流れるので、SOI層3
50の厚さにおける制限のために、電流駆動能力が低
く、ターンオン動作が遅いという問題点があった。
問題点を解消するためになされたもので、電流駆動能力
を増強するともにターンオン動作を促進することのでき
る半導体装置を提供することを目的とする。
導体装置であって、互いに導電型が異なる2個のバイポ
ーラトランジスタを有し当該2個のバイポーラトランジ
スタの一方トランジスタのベースが他方トランジスタの
コレクタに接続され、前記一方トランジスタのコレクタ
が前記他方トランジスタのベースに接続された半導体制
御整流器と、前記一方トランジスタのコレクタとエミッ
タに、逆並列に接続されたダイオードと、を備える。
装置において、2個の抵抗素子をさらに備え、前記2個
のバイポーラトランジスタの各々のベースとエミッタと
が、前記2個の抵抗素子の一つを通じて接続されてい
る。
体装置において、前記2個のバイポーラトランジスタと
前記2個の抵抗素子と前記ダイオードとが、SOI基板
のSOI層に形成されている。
体装置において、前記SOI層の主面に部分分離層が選
択的に形成されており、前記2個の抵抗素子は、前記部
分分離層と埋込絶縁膜とに挟まれた前記SOI層の部分
に形成されている。
装置において、前記部分分離層と前記埋込絶縁膜とに挟
まれた前記SOI層の別の部分に形成されている別の2
個の抵抗素子を、さらに備え、前記一方トランジスタの
コレクタと前記2個の抵抗素子の一方との接続部と前記
他方トランジスタのベースとの間、および前記他方トラ
ンジスタのコレクタと前記2個の抵抗素子の他方との接
続部と前記一方トランジスタのベースとの間に、前記別
の2個の抵抗素子の一方と他方とが個別に介挿されてい
る。
体装置において、前記半導体層の不純物濃度よりも前記
別の半導体層の不純物濃度が高く、それによって、前記
2個の抵抗素子の抵抗よりも前記別の2個の抵抗素子の
抵抗が低く設定されている。
いずれかの発明の半導体装置において、前記2個のバイ
ポーラトランジスタの各々が、MOSFETのソースお
よびドレインの一方および他方を、それぞれエミッタお
よびコレクタとし、ボディをベースとする。
体装置において、前記2個のMOSFETの各々のゲー
トがソースに接続されている。
体装置において、前記2個のMOSFETの各々が、ゲ
ートとソースとの表面に跨るように形成され当該ゲート
とソースとを接続する金属半導体化合物膜を有する。
導体装置であって、前記2個のMOSFETの各々にお
いて、前記金属半導体化合物膜が、前記ボディの表面に
も跨るように形成され、それによって前記ゲートと前記
ソースと前記ボディとを接続している。
のいずれかの発明の半導体装置において、前記2個のバ
イポーラトランジスタが、pnpnの順序で互いに連結
した半導体層によって等価的に形成されている。
1のいずれかの発明の半導体装置において、前記ダイオ
ードが、BCGダイオード、すなわちゲートおよびボデ
ィがソースおよびドレインの一方側へ接続されたMOS
FETである。
半導体装置において、前記BCGダイオードが、前記一
方側の表面と前記ボディの前記ゲートに覆われない部分
の表面とに跨るように形成され、これら前記一方側と前
記ボディとを接続する金属半導体化合物膜を、有する。
半導体装置において、前記BCGダイオードが有する前
記金属半導体化合物膜が、前記BCGダイオードの前記
ゲートの表面にも跨るように形成されることにより、当
該ゲートにも接続されている。
装置では、SCRの構成要素である2個のバイポーラト
ランジスタの一つに、ダイオードが逆並列に接続され
る。それによって、SCRの正帰還作用が促進されるの
で、電流駆動能力が増強され、かつターンオン動作が促
進される。
とは、バイポーラトランジスタのコレクタとエミッタ
に、ダイオードのアノードとカソードの一方と他方が個
別に接続される並列接続であって、しかも順電流が双方
を還流し得る方向での接続を意味する。言い換えると、
pnpバイポーラトランジスタとダイオードの逆並列接
続とは、エミッタとカソードとが接続され、コレクタと
アノードとが接続される接続形態を意味し、npnバイ
ポーラトランジスタとダイオードの逆並列接続とは、エ
ミッタとアノードとが接続され、コレクタとカソードと
が接続される接続形態を意味する。
置が形成される半導体層(例えば、SOI層)はシリコ
ンを主成分とするが、本発明はこの形態に限定されるも
のではなく、シリコン以外を主成分とする半導体層へも
適用可能である。
つつ、実施の形態1の半導体装置について詳細に説明す
る。
態の半導体装置を斜め上方から見た斜視図である。図2
〜図4は、それぞれ、図1の半導体装置1のX1−X2
切断線に沿った断面図、Y1−Y2切断線に沿った断面
図、および回路図である。
3、およびSOI層401を有するSOI基板に形成さ
れている。シリコンを主成分とするSOI層401の主
面には、埋込絶縁膜3に達する完全分離層4としてのS
TIが選択的に形成されており、それによって複数の素
子領域SR1〜SR5が互いに完全分離されている。
よびp層5が形成されている。p層5は、抵抗素子R2
を形成している。また、素子領域SR5には、n+層1
7,18、およびn層8が形成されている。n層8は、
抵抗素子R1を形成している。
36、n+層11,12、およびp+層13が形成されて
いる。n層35およびn+層11は、nチャネル型MO
SFETのソースを形成し、n層36およびn+層12
は、ドレインを形成している。特に、n層35,36
は、ソース・ドレインの一部としてのエクステンション
を形成している。
してゲート23が対向している。また、ゲート23の側
面には絶縁体のサイドウォール24,25が形成されて
いる。p層6およびp+層13は、nチャネル型MOS
FETのボディを形成する。ボディの中で、特にソース
・ドレイン11,35,12,36に挟まれたp層6の
部分であって、かつゲート23が対向する部分は、チャ
ネルとして機能する。また、ボディの中で、特に配線と
の接続が行われる部分であるp+層13は、ボディコン
タクト領域に相当する。
びn+層12は、それぞれnpn型のバイポーラトラン
ジスタPB1のエミッタ、ベースおよびコレクタを形成
している。すなわち、素子領域SR2には、nチャネル
型のMOSFETの寄生バイポーラトランジスタとし
て、バイポーラトランジスタPB1が形成されている。
電型が対称となるように形成されている。すなわち、素
子領域SR3には、n層7、p層37,38、p+層1
4,15、およびn+16が形成されている。p層37
およびp+層14は、pチャネル型MOSFETのドレ
インを形成し、p層38およびp+層15は、ソースを
形成している。特に、p層37,38は、ソース・ドレ
インの一部としてのエクステンションを形成している。
してゲート27が対向している。また、ゲート27の側
面には絶縁体のサイドウォール28,29が形成されて
いる。n層7およびn+層16は、pチャネル型MOS
FETのボディを形成する。ボディの中で、特にソース
・ドレイン14,37,15,38に挟まれたn層7の
部分であって、かつゲート27が対向する部分は、チャ
ネルとして機能する。また、ボディの中で、特に配線と
の接続が行われる部分であるn+層16は、ボディコン
タクト領域に相当する。
びp+層15は、それぞれpnp型のバイポーラトラン
ジスタNB1のコレクタ、ベースおよびエミッタを形成
している。すなわち、素子領域SR3には、pチャネル
型のMOSFETの寄生バイポーラトランジスタとし
て、バイポーラトランジスタNB1が形成されている。
よびコレクタは、バイポーラトランジスタNB1のコレ
クタおよびベースに、配線を通じて個別に接続されてい
る。それによって、バイポーラトランジスタNB1,P
B1は、互いに正帰還回路を構成している。なお、図1
〜図4において、ノードN1〜N10は、配線の接続部
を表している。
ミッタとベースは配線と抵抗素子R2を介して互いに接
続され、バイポーラトランジスタNB1のエミッタとベ
ースも配線と抵抗素子R1を介して互いに接続されてい
る。このことは、nチャネルMOSFETのボディとし
てのp層6がソースとしてのn+層11へ抵抗素子R2
を介して固定され、pチャネルMOSFETのボディと
してのn層7がソースとしてのp+層15へ抵抗素子R
1を介して固定されていることと同等である。
11へ配線を通じて接続され、ゲート27はソースとし
てのp+層15へ配線を通じて接続されている。また、
抵抗素子R1の一端は配線を通じてアノードAに接続さ
れ、抵抗素子R2の一端は配線を通じてカソードCに接
続されている。すなわち、バイポーラトランジスタPB
1,NB1および抵抗素子R1,R2は、SCR400
を形成している。
て、ダイオードQN1を素子領域SR4に備えている。
素子領域SR4には、p層34、n層39,40、n+
層19,20、およびp+層21が形成されている。n
層39およびn+層19は、nチャネル型MOSFET
のソース・ドレインの一方側(以下、ドレインとする)
を形成し、n層40およびn+層20は、ソース・ドレ
インの他方側(以下、ソースとする)を形成している。
特に、n層39,40は、ソース・ドレインの一部とし
てのエクステンションを形成している。
介してゲート31が対向している。また、ゲート31の
側面には絶縁体のサイドウォール32,33が形成され
ている。p層34およびp+層21は、nチャネル型M
OSFETのボディを形成する。ボディの中で、特にソ
ース・ドレイン19,39,20,40に挟まれたp層
34の部分であって、かつゲート31が対向する部分
は、チャネルとして機能する。また、ボディの中で、特
に配線との接続が行われる部分であるp+層21は、ボ
ディコンタクト領域に相当する。
よびゲート31は、配線を通じて互いに接続されてい
る。すなわち、素子領域SR4に形成されたnチャネル
型のMOSFETでは、ボディ電位およびゲート電位が
ソース電位へ固定されている。その結果、このMOSF
ETは、BCGダイオード(Body Coupled Gate Diod
e)として機能する。すなわち、ダイオードQN1は、
p/n+型のBCGダイオードとして形成されている。
るp層34(とp+層21)は、配線を通じてトランジ
スタPB1のエミッタに接続され、カソードとして機能
するn+層19は、配線を通じてトランジスタPB1の
コレクタに接続されている。すなわち、ダイオードQN
1はトランジスタPB1に逆並列に接続されている。
上のように構成されるので、保護対象としての集積回路
(図42の内部回路212)をESDから保護する保護
回路としての利用に適している。この場合、入力信号T
1(図42)の電圧がESDによってオーバシュート
し、電源電圧VDDよりも高いVDD+ΔVDDがアノードA
へ印加されると、トランジスタPB1とトランジスタN
B1の双方がオンする。トランジスタNB1のベースは
トランジスタPB1のコレクタに接続され、トランジス
タPB1のベースはトランジスタNB1のコレクタに接
続されているので、一方のベース電流が増加しコレクタ
電流が増加すると、他方のベース電流も増加する。すな
わちトランジスタNB1とトランジスタPB1は、互い
に一方が他方に対する正帰還機能を果たす。その結果、
ESDの印加によってSCR400はスイッチオンの状
態へ遷移する。
の電位よりも高いと、正帰還が進行する。ダイオードQ
N1が存在しない場合には、逆電流が流れることにより
ノードN2の電位がノードN5の電位よりも低くなる
と、トランジスタPB1のコレクタ−エミッタ間電圧が
負となり、トランジスタPB1は遮断し、正帰還が進行
しなくなる。ダイオードQN1は、ノードN2の電位が
ノードN5の電位より低い場合に電流が流れるという整
流作用を有する。そのため、トランジスタPB1のコレ
クタ−エミッタ間電圧が負になることは無く、トランジ
スタPB1が遮断することはない。すなわち、ダイオー
ドQN1は、SCR400の正帰還作用を促進する。そ
の結果、SCR400の保持電圧VHも低減される。
00の正帰還作用を促進し、それによりSCR400の
電流駆動能力を増強し、かつSCR400のターンオン
動作を促進する。それにより、半導体装置1は、保護回
路としての使用に際して高い保護能力を発揮する。
ンジスタPB1,NB1が、MOSFETの寄生バイポ
ーラトランジスタとして形成されるので、製造工程が容
易であり、製造コストを節減することができるという利
点が得られる。
ランジスタPB1,NB1の各々のベースとエミッタと
が、抵抗素子R1,R2の一つを通じて接続されてい
る。言い換えると、バイポーラトランジスタPB1,N
B1を寄生バイポーラトランジスタとするMOSFET
のボディがソースへ抵抗素子を通じて固定されている。
このため、MOSFETのpn接合で発生したキャリア
がボディに接続される端子を通じて吸収されるので、バ
イポーラトランジスタが動作履歴に依存することなく一
定の動作を実現する。すなわち、SCR400の動作が
安定するという利点が得られる。
B1を寄生バイポーラトランジスタとするMOSFET
の各々のゲートがソースに接続されている。このこと
も、SCR400の保持電圧VHの低減に寄与し、SC
R400のターンオンをさらに促進する。
するMOSFETでは、ボディ(チャネル)とゲートと
が接続されているので、空乏層容量CDがゲート絶縁膜
容量Coxに比べて低いという利点がある。それにより、
サブスレッショルド領域におけるサブスレッショルド係
数(Subthreshold Swing)Sが小さくなり、MOSFE
Tのオフ状態からオン状態への遷移、言い換えるとダイ
オードQN1のオフ状態からオン状態への遷移が鋭くな
る。その結果、SCR400の正帰還作用がさらに促進
されるという利点が得られる。サブスレッショルド係数
Sは、次の近似式で表現される。
電流、qは電気素量、kはボルツマン定数、Tは絶対温
度、CDは空乏層容量、そして、Coxはゲート絶縁膜の
容量を表す。サブスレッショルド係数Sが小さい程、ス
イッチング時の電流の立ち上がりが鋭く、スイッチング
特性が良好となる。
I層401に形成されているので、各素子PB1,NB
1,QN1,R1,R2を、容易に完全分離することが
できる。また、SCR400がSOI層に形成されて
も、ダイオードQN1による正帰還促進作用により、S
CR400の電流駆動能力が増強され、かつターンオン
動作が促進されるので、半導体装置1は保護回路として
の機能を十分に発揮できる。
SR4に形成されるダイオードQN1の代わりに、図5
の断面図および図6の回路図に示すダイオードQP1を
用いることも可能である。ダイオードQP1は、ダイオ
ードQN1とは導電型が対称となるように形成される。
すなわち、図5の素子領域SR4には、n層41、p層
49,50、p+層42,43、およびn+層44が形成
されている。p層49およびp+層42は、pチャネル
型MOSFETのソース・ドレインの一方側(以下、ド
レインとする)を形成し、p層50およびp+層43
は、ソース・ドレインの他方側(以下、ソースとする)
を形成している。特に、p層49,50は、ソース・ド
レインの一部としてのエクステンションを形成してい
る。
介してゲート46が対向している。また、ゲート46の
側面には絶縁体のサイドウォール47,48が形成され
ている。n層41およびn+層44は、pチャネル型M
OSFETのボディを形成する。ボディの中で、特にソ
ース・ドレイン42,49,43,50に挟まれたn層
41の部分であって、かつゲート46が対向する部分
は、チャネルとして機能する。また、ボディの中で、特
に配線との接続が行われる部分であるn+層44は、ボ
ディコンタクト領域に相当する。
よびゲート46は、配線を通じて互いに接続されてい
る。すなわち、素子領域SR4に形成されたpチャネル
型のMOSFETでは、ボディ電位およびゲート電位が
ソース電位へ固定されている。その結果、このMOSF
ETは、BCGダイオード(Body Coupled Gate Diod
e)として機能する。すなわち、ダイオードQP1は、
p+/n型のBCGダイオードとして形成されている。
るn層41(とn+層44)は、配線を通じてトランジ
スタPB1のコレクタに接続され、アノードとして機能
するp+層42は、配線を通じてトランジスタPB1の
エミッタに接続されている。すなわち、ダイオードQP
1はトランジスタPB1に逆並列に接続されている。し
たがって、ダイオードQP1は、SCR400に対し
て、ダイオードQN1と同等の機能を果たす。
CGダイオードであり、バイポーラトランジスタPB
1,NB1が、MOSFETの寄生トランジスタとして
形成されているが、本発明はこの例に限定されない。す
なわち、ダイオードQN1として一般のダイオードを使
用し、バイポーラトランジスタPB1,NB1として一
般のバイポーラトランジスタを使用することも可能であ
る。この一般の場合においても、ダイオードがSCRの
正帰還作用を促進する効果は、相応に得られる。
2の半導体装置を斜め上方から見た斜視図である。図8
は、図7の半導体装置60の回路図である。なお、以下
の図において、図1〜図6に示した実施の形態1の半導
体装置1と同一部分または相当部分(同一の機能をもつ
部分)については、同一符号を付してその詳細な説明を
略する。
バイポーラトランジスタPB1の代わりにバイポーラト
ランジスタNB1に、逆並列に接続される点において、
実施の形態1の半導体装置1とは特徴的に異なってい
る。したがって、図7は、図1とは配線のみが異なって
いる。図7および図8において、ノードN11〜N18
は、配線の接続部を表している。
を構成する2個のバイポーラトランジスタPB1,NB
1の一方に、ダイオードQN1が逆並列に接続されるの
で、実施の形態1の半導体装置1と同様の効果が得られ
る。
オードQN1の代わりに、図9の斜視図および図10の
回路図に示すダイオードQP1を用いることも可能であ
る。図9は、図7の中の素子領域SR4の付近を描いた
半導体装置60の斜視図である。図9は図5と配線のみ
が異なっており、図9および図10のダイオードQP1
は、図5および図6のダイオードQP1とは同等に形成
される。したがって、図9および図10のダイオードQ
P1は、図7および図8のダイオードQN1と同等の機
能を果たす。
2におけるn+/p型のBCGダイオードQN1および
p+/n型のBCGダイオードQP1は、いずれもソー
ス(またはドレイン)とゲートとボディとが電気的に接
続された構造を有する。そこで、実施の形態3の半導体
装置では、ダイオードQN1またはQP1の各領域の表
面に跨るように金属シリサイド膜(より一般には、金属
半導体化合物膜)が形成され、それによりこれら各領域
が低抵抗で安定的に短絡される。
れぞれ実施の形態3によるn+/p型BCGダイオード
およびp+/n型BCGダイオードの断面図である。図
11が示すダイオードQN2では、ゲート31の一部、
サイドウォール33、n+層20、p層34、およびp+
層21の表面を覆うように、金属シリサイド膜62が形
成されている。これによって、ゲート31、n+層2
0、p層34、およびp+層21が、低抵抗で互いに接
続される。
びp+層21に接続される配線は、金属シリサイド膜6
2を介して、それらに接続されている。また、n+層1
9の表面を覆うように、金属シリサイド膜61が形成さ
れており、n+層19に接続される配線は、金属シリサ
イド膜61を介して接続されている。これにより、配線
と各半導体層との間も、低抵抗で接続されることとな
る。
のダイオードQN2とは、導電型が対称に形成される。
すなわち、図12が示すダイオードQP2では、ゲート
46の一部、サイドウォール48、p+層43、n層4
1、およびn+層44の表面を覆うように、金属シリサ
イド膜72が形成されている。これによって、ゲート4
6、p+層43、n層41、およびn+層44が、低抵抗
で互いに接続される。
びn+層44に接続される配線は、金属シリサイド膜7
2を介して、それらに接続されている。また、p+層4
2の表面を覆うように、金属シリサイド膜71が形成さ
れており、p+層42に接続される配線は、金属シリサ
イド膜71を介して接続されている。これにより、配線
と各半導体層との間も、低抵抗で接続されることとな
る。
1,72により、上記したn+/p型BCGダイオード
QN2あるいはp+/n型BCGダイオードQP2の抵
抗が低減される分だけ、BCGダイオードQN1,QP
1に流れる電流量が増加し、それらが接続されるSCR
400のスイッチング動作が高速化されるという効果が
得られる。また、金属シリサイド膜61,62,71,
72に覆われるpn接合部に、順方向バイアスが常時印
加されることが防止されるため、リーク電流が低減され
るという利点も得られる。
図12のダイオードQN2,QP2は、従来周知の半導
体プロセスを組み合わせることによって、容易に製造可
能である。以下において、図13〜図24の工程図を参
照しつつ、図11のダイオードQN2の製造方法の3例
を示す。同様の方法を実施することにより、図12のダ
イオードQP2を製造することも可能である。
す工程図である。はじめに、図13のダイオードが素子
領域SR4に形成される。このダイオードは、図3に示
したダイオードQN1と同等であってもよいが、好まし
くは図13が示すように、ゲート31が、ゲート絶縁膜
30の上に形成されたポリシリコン膜160、バリアメ
タル膜161および金属膜162を含む3層構造を有す
る。ポリシリコン膜160には、高濃度に不純物元素が
導入されている。バリアメタル膜161は、例えば、窒
化タングステン(WNx)、窒化タンタル(TaN)、
窒化チタン(TiN)、またはタングステンタンタル
(TaW)を有し、ポリシリコン膜160と金属膜16
2との間で構成元素の拡散を防止するバリア機能を有す
る。金属膜162にはタングステンなどの高融点金属が
使用される。
アメタル膜167を挟んで絶縁膜163が形成されてい
る。またゲート31の両側には、サイドウォールスペー
サ32,33が形成されている。これらサイドウォール
スペーサ32,33とゲート31との間、およびサイド
ウォールスペーサ32,33と拡散領域を構成するSO
I層401との間には、窒化膜などの中間層164,1
65が介在している。
ルトなどのシリサイド化のための金属が堆積され、図1
4に示すように金属膜168が形成される。
A(Rapid Thermal Annealing;短時間アニール)など
の高温熱処理が実行される。その結果、金属膜168と
シリコンとが反応することにより、金属シリサイドが形
成される。他方、金属膜168がシリコンと接しないサ
イドウォールスペーサ32,33および絶縁膜163の
上では金属シリサイドは形成されず、金属窒化膜が形成
され、あるいは未反応の金属膜が残留する。これら金属
窒化膜あるいは残留した金属膜をエッチングにより除去
することにより、図15に示すように、SOI層401
の露出面上に金属シリサイド膜169,170が自己整
合的に形成される。
表面上に、絶縁層171を堆積した後、異方性エッチン
グを用いてパターニングを実行することにより、プラグ
埋設用の溝172が形成される。この段階で、ゲート3
1を構成する金属膜162の一部表面が露出する。その
後、スパッタ装置あるいはCVD装置を用いることによ
り、溝172の内壁に沿って窒化チタン(TiN)など
の金属窒化膜を堆積した後、CVD装置を用いてこの金
属窒化膜上にポリシリコン膜を堆積することにより、金
属窒化膜とポリシリコン膜とを有する二層膜173が形
成される(図16)。
により、溝172の側壁172a,172bを覆うよう
に成膜された部分を除いて、金属窒化膜/ポリシリコン
膜173が除去する。但し、溝172の径が小さい場合
は、二層膜173の一部がその底面に残留する場合があ
るが、それでも支障ない。
4が、中間構造体の全表面上に堆積された後、窒素ガス
雰囲気の下でRTAなどを用いることにより、高温熱処
理が実行される。その結果、二層膜173の上の金属膜
174がシリコンと反応し、金属シリサイドを形成する
(図17)。
層171上の金属膜174および金属窒化膜を除去する
ことにより、溝172の側壁172a,172bに、金
属シリサイド膜175a,175bが形成される(図1
8)。これにより、p層34と、n+層20と、ゲート
31とが電気的に接続される。
してMo,AlCu,Al,Cu,W,Ag,Auなど
の金属材料を埋設し、CMP(chemical-mechanical po
lishing:化学的機械的研磨)装置で上面を平坦化する
ことにより、図19に示すようにプラグ176が形成さ
れる。ここで、溝172とプラグ176との間にバリア
メタル膜(例えば、TiN,TaN,TaW,WNxな
ど)を形成してもよい。また、上記したシリサイド化の
ための金属としては、Pt,Ti,W,Mo,Zr,C
o,Niなどを用いることができる。
2は、製造方法の第2例を示す工程図である。この方法
では、はじめに図13のダイオードが素子領域SR4に
形成された後、図20の工程が実行される。図20の工
程では、まず、図13のダイオードの全表面上に絶縁層
180が形成された後、異方性エッチングを用いてパタ
ーニングを実行することにより、プラグ埋設用の溝18
1,182が形成される。このとき、サイドウォールス
ペーサ33およびゲート31の上部がエッチングにより
除去されることにより、ゲート31の金属膜162の一
部表面が露出する。
るSOI層401を種結晶(シード:seed)として、そ
の表面にシリコンエピタキシャル層183,184が選
択的に形成される。このとき、シリコンエピタキシャル
層184は、SOI層401からゲート31の金属膜1
62に至る範囲を覆うように成膜される。その後、シリ
サイド化のためのコバルトなどの金属膜185が全表面
上に成膜される。
を用いて熱処理を実行することにより、シリコンエピタ
キシャル層183,184とその上に形成された金属膜
185とが反応して金属シリサイドを形成する。その
後、絶縁膜180上の未反応の金属シリサイド膜あるい
は金属窒化膜をエッチングで除去することにより、溝1
81,182の底面に金属シリサイド膜186,187
が形成される(図21)。
182の内壁に、TiN,TaN,TaW、またはWN
xなどのバリアメタル膜188,189を形成した後、
タングステンなどの金属材料を埋設することにより、プ
ラグ190,191が形成される。これにより、ゲート
31と、p層34と、n+層20とが金属シリサイド膜
187を通じて電気的に接続される。
図24は、製造方法の第3例を示す工程図である。この
方法では、はじめに図13〜図15の工程が実行された
後、図23の工程が実行される。図23の工程では、ま
ず、図15の中間構造体の全表面上に絶縁膜を堆積した
後、異方性エッチングを用いてパターニングを実行する
ことにより、プラグ埋設用の溝193が形成される。こ
のとき、ゲート31およびサイドウォールスペーサ33
の上部が除去されることにより、ゲート31の金属膜1
62の一部表面が露出する。その後、上記したバリアメ
タル膜194を全表面上に堆積し、溝193に金属材料
を充填した後、上面をCMP装置で平坦化することによ
り、プラグ195が形成される(図24)。その結果、
p層34とn+層20とが、金属シリサイド膜169を
介して電気的に接続され、さらに、ゲート31ともバリ
アメタル膜194を介して電気的に接続される。
例]以上に述べた金属シリサイド膜を、バイポーラトラ
ンジスタPB1,NB1へ適用することも可能である。
図25は、その例を示すための図1のX1−X2切断線
に沿った断面図である。図25が示すように、素子領域
SR2および素子領域SR3のSOI層401の主面、
およびゲートの一部を覆うように、金属シリサイド膜1
90が形成されている。すなわち、バイポーラトランジ
スタPB1,NB1のいずれにおいても、ゲートとソー
スとが(さらにボディとも)金属シリサイド膜190に
よって電気的に接続されている。ゲートが低抵抗で安定
的にソースに短絡されるので、保持電圧VHが安定的に
低く抑えられる。
態4の半導体装置を斜め上方から見た斜視図である。図
27は、図26の半導体装置80のD1−D2切断線に
沿った断面図、図28は、E1−E2切断線に沿った断
面図、そして図29は、F1−F2切断線に沿った断面
図である。また、図30は、半導体装置80の回路図で
ある。この半導体装置80は、一部の素子領域の間が部
分分離層で素子分離され、抵抗素子が部分分離層と埋込
絶縁膜とに挟まれたSOI層の部分に形成されている点
において、実施の形態1の半導体装置1とは特徴的に異
なっている。
1としてのSTIが選択的に形成されており、それによ
って複数の素子領域SR10〜SR17が互いに素子分
離されている。素子分離層81は、半導体装置80の一
部(半導体装置80の外周を含む)においては埋込絶縁
膜3に達する完全分離層を有するとともに、別の一部に
おいては埋込絶縁膜3に達しない部分分離層を有してい
る。
れており、素子領域SR12にはp+層87が形成され
ている。そして、これらのp+層88およびp+層87
は、素子分離層81の一部としての部分分離層81bと
埋込絶縁膜3との間のSOI層401の部分に形成され
たp層90によって連結されている。p層90は、抵抗
素子R4を形成している。
されており、素子領域SR13にはn+層96が形成さ
れている。そして、これらのn+層105およびn+層9
6は、素子分離層81の一部としての部分分離層81f
と埋込絶縁膜3とに挟まれたSOI層401の部分に形
成されたn層106によって連結されている。n層10
6は、抵抗素子R3を形成している。
+層83,84が形成されている。n+層83は、nチャ
ネル型MOSFETのソースを形成し、n+層84は、
ドレインを形成している。p層82には、ゲート絶縁膜
85を介してゲート86が対向している。p層82およ
びp+層87は、素子分離層81の一部としての部分分
離層81aと埋込絶縁膜3との間のSOI層401の部
分に形成されたp層89によって連結されている。
は、nチャネル型MOSFETのボディを形成し、特に
配線との接続が行われる部分であるp+層87は、ボデ
ィコンタクト領域に相当する。また、p層89は抵抗素
子R6を形成する。すなわち、素子領域SR10に形成
されたMOSFETのボディの電位は、抵抗素子R6に
相当するp層89を介して固定されている。
87)、およびn+層84は、それぞれnpn型のバイ
ポーラトランジスタPB2のエミッタ、ベースおよびコ
レクタを形成している。すなわち、素子領域SR10
(およびSR12)には、nチャネル型のMOSFET
の寄生バイポーラトランジスタとして、バイポーラトラ
ンジスタPB2が形成されている。
は導電型が対称となるように形成されている。すなわ
ち、素子領域SR11には、n層91およびp+層9
2,93が形成されている。p+層93は、pチャネル
型MOSFETのソースを形成し、p+層92は、ドレ
インを形成している。n層91には、ゲート絶縁膜94
を介してゲート95が対向している。n層91およびn
+層96は、素子分離層81の一部としての部分分離層
81cと埋込絶縁膜3との間のSOI層401の部分に
形成されたn層102によって連結されている。
は、pチャネル型MOSFETのボディを形成し、特に
配線との接続が行われる部分であるn+層96は、ボデ
ィコンタクト領域に相当する。また、n層102は抵抗
素子R5を形成する。すなわち、素子領域SR11に形
成されたMOSFETのボディの電位は、抵抗素子R5
に相当するn層102を介して固定されている。
層96)、およびp+層92は、それぞれpnp型のバ
イポーラトランジスタNB2のエミッタ、ベースおよび
コレクタを形成している。すなわち、素子領域SR11
(およびSR13)には、pチャネル型のMOSFET
の寄生バイポーラトランジスタとして、バイポーラトラ
ンジスタNB2が形成されている。
よびコレクタは、バイポーラトランジスタNB2のコレ
クタおよびベースに、抵抗素子R6およびR5を通じて
個別に接続されている。それによって、バイポーラトラ
ンジスタNB2,PB2は、互いに正帰還回路を構成し
ている。なお、図26〜図30において、ノードN20
〜N25は、配線の接続部を表している。
ミッタとベースは配線と抵抗素子R4,R6を介して互
いに接続され、バイポーラトランジスタNB2のエミッ
タとベースも配線と抵抗素子R3,R5を介して互いに
接続されている。さらに、ゲート86はソースとしての
n+層83へ配線を通じて接続され、ゲート95はソー
スとしてのp+層93へ配線を通じて接続されている。
また、抵抗素子R3の一端は配線を通じてアノードAに
接続され、抵抗素子R4の一端は配線を通じてカソード
Cに接続されている。すなわち、バイポーラトランジス
タPB2,NB2および抵抗素子R3〜R6は、SCR
403を形成している。
えて、ダイオードQN3をさらに備えている。このダイ
オードQN3は、素子領域SR14およびSR16に形
成されている。素子領域SR14には、p層97および
n+層98,99が形成されている。n+層98は、nチ
ャネル型MOSFETのソース・ドレインの一方側(以
下、ソースとする)を形成し、n+層99は、ソース・
ドレインの他方側(以下、ドレインとする)を形成して
いる。p層97には、ゲート絶縁膜100を介してゲー
ト101が対向している。
成されている。そして、p層97およびp+層104
は、素子分離層81の一部としての部分分離層81eと
埋込絶縁膜3との間のSOI層401の部分に形成され
たp層103によって連結されている。素子領域SR1
3と素子領域SR14の間は、素子分離層81の一部と
しての完全分離層81dによって、完全分離されてい
る。
4は、nチャネル型MOSFETのボディを形成し、特
に配線との接続が行われる部分であるp+層104は、
ボディコンタクト領域に相当する。また、p層103は
抵抗素子R7を形成する。すなわち、素子領域SR14
に形成されたMOSFETのボディは、抵抗素子R7に
相当するp層103を介して固定されている。
層98、およびゲート101は、配線を通じて互いに接
続されている。すなわち、素子領域SR14(およびS
R16)に形成されたnチャネル型のMOSFETは、
BCGダイオードとして機能する。すなわち、ダイオー
ドQN3は、p/n+型のBCGダイオードとして形成
されている。
るp層97、p層103、およびp +層104は、配線
を通じてトランジスタPB2のエミッタに接続され、カ
ソードとして機能するn+層99は、配線を通じてトラ
ンジスタPB2のコレクタに接続されている。すなわ
ち、ダイオードQN3はトランジスタPB2に逆並列に
接続されている。したがって、半導体装置80において
も、実施の形態1の半導体装置1と同様の効果が得られ
る。
81b,81fと埋込絶縁膜3とに挟まれたSOI層4
01の部分に形成されているので、抵抗値を適度に大き
く設定することが容易である。それにより、SCR40
3の動作を安定させると同時に、ターンオン動作を促進
することができる。また、抵抗素子R4が形成されるp
層90の幅(図27における奥行き)、長さLL1、厚
さTT1および不純物濃度、ならびに抵抗素子R3が形
成されるn層106の幅(図29における奥行き)、長
さLL4、厚さTT4および不純物濃度を調整すること
により、抵抗素子R3およびR4の抵抗値を所望の大き
さに調整することも容易である。それにより、保持電圧
VHを精密に調整することが可能となる。
ので、SCR403の動作が安定する。また、抵抗素子
R6が形成されるp層89の幅(図27における奥行
き)、長さLL2、厚さTT2および不純物濃度、なら
びに抵抗素子R5が形成されるn層102の幅(図28
における奥行き)、長さLL3、厚さTT3および不純
物濃度を調整することにより、抵抗素子R5およびR6
の抵抗値を所望の大きさに調整することも容易である。
また、好ましくは、p層90およびn層106の不純物
濃度は、p層89およびn層102の不純物濃度よりも
低く設定され、それにより、抵抗素子R3,R4の抵抗
は、抵抗素子R5,R6の抵抗よりも高く設定される。
それにより、SCR403の動作を安定させると同時
に、ターンオン動作をさらに促進することができる。
体装置は、SCRを構成する2個のバイポーラトランジ
スタが、pnpnの順序で互いに接合した半導体層によ
って等価的に形成されている点において、実施の形態1
の半導体装置1とは特徴的に異なっている。この特徴に
よって、SOI基板に占める半導体装置の面積を節減す
ることができるという利点が得られる。
施の形態5の半導体装置を斜め上方から見た斜視図であ
る。図32は、図31の半導体装置110のG1−G2
切断線に沿った断面図、図33は、H1−H2切断線に
沿った断面図、図34は、I1−I2切断線に沿った断
面図、そして図35はJ1−J2切断線に沿った断面図
である。また、図36は、半導体装置110の回路図で
ある。なお、図31〜図36において、ノードN30〜
N33は、配線の接続部を表している。図31のバイポ
ーラトランジスタPB3,NB3およびダイオードQN
3を等価的に形成するMOSFETの各々において、そ
のゲートの側面には、サイドウォールが形成されていて
も良い。
11としてのSTIが選択的に形成されており、それに
よって複数の素子領域SR20〜SR25が互いに素子
分離されている。素子分離層111は、半導体装置11
0の一部(半導体装置110の外周を含む)においては
埋込絶縁膜3に達する完全分離層を有するとともに、別
の一部においては埋込絶縁膜3に達しない部分分離層を
有している。
子領域SR10およびSR11の要素がマージされてい
る。すなわち、素子領域SR21には、n+層83,p
層82、n+層84、p層91、およびp+層93が、こ
の順序で連結している。n+層83,p層82およびn+
層84は、それぞれ、npn型のバイポーラトランジス
タPB3のエミッタ、ベースおよびコレクタに相当す
る。また、p層82、n+層84およびp層91(とp+
層93)は、それぞれ、pnp型のバイポーラトランジ
スタNB3のコレクタ、ベースおよびエミッタに相当す
る。
ーラトランジスタPB3のベースとバイポーラトランジ
スタNB3のコレクタとが一体となっており、バイポー
ラトランジスタPB3のコレクタとバイポーラトランジ
スタNB3のベースとが一体となっている。それによ
り、SCR404がSOI基板に占める面積が節減され
る。さらに、ゲート86,95を遮蔽体として用いて不
純物元素を選択的に導入することにより、n+層83,
n+層84およびp+層93を自己整合的に形成できると
いう利点も得られる。
されている。素子領域SR20のn+層112と素子領
域SR21のn+層83は、素子分離層111の一部と
しての部分分離層111dと埋込絶縁膜3との間のSO
I層401の部分に形成されたn層132によって連結
されている。n層132は、抵抗素子R9を形成してい
る。抵抗素子R9の一端は、配線を通じてカソードCに
接続されている。
されている。素子領域SR25のp+層129と素子領
域SR21のp+層93は、素子分離層111の一部と
しての部分分離層111cと埋込絶縁膜3との間のSO
I層401の部分に形成されたp層131によって連結
されている。p層131は、抵抗素子R8を形成してい
る。抵抗素子R8の一端は、配線を通じてアノードAに
接続されている。
れぞれ、素子領域SR14およびSR16(図26)と
同等に、ダイオードQN3が形成される。素子領域SR
23と素子領域SR21とは、素子分離層111の一部
としての完全分離層111aによって、完全分離されて
いる。
+層98は、配線を通じて素子領域SR21のn+層84
に接続されており、アノードに相当するp+層104
は、配線を通じて素子領域SR20のn+層112に接
続されている。それによって、ダイオードQN3は、バ
イポーラトランジスタPB3に、抵抗素子R9を介して
逆並列に接続されている。したがって、半導体装置11
0においても、実施の形態1の半導体装置1と同様の効
果が得られる。
R12(図26)と同様に、p+層87が形成されてい
る。p層82とp+層87とは、素子分離層111の一
部としての部分分離層111eと埋込絶縁膜3との間の
SOI層401の部分に形成されたp層89によって連
結されている。p+層87に接続されるノードN31
は、浮遊状態であってもよく、また配線を通じて任意の
電位が印加されてもよい。例えば、ノードN31に電位
を与えることにより、p層82に正のベース電流を流
し、それによって保持電圧VHを低減させることも可能
である。
111c,111dと埋込絶縁膜3とに挟まれたp層1
31およびn層132に形成されているので、これらの
p層90およびn層106の幅、長さ、および不純物濃
度を調整することにより、抵抗素子R8,R9の抵抗値
を所望の大きさに調整することも容易である。それによ
り、保持電圧VHを精密に調整することが可能となる。
7は、実施の形態5の変形例による半導体装置を示す概
略斜視図であり、図38は、図37の半導体装置110
aのK1−K2切断線に沿った断面図である。半導体装
置110aでは、p+層133が形成された素子領域S
R26が設けられている。素子領域SR26は、素子分
離層111の一部としての完全分離層111gによって
素子領域SR23と完全分離され、素子分離層111の
一部としての部分分離層111fによって素子領域SR
21と部分分離されている。
域SR21のp層91とは、部分分離層111fと埋込
絶縁膜3とに挟まれたSOI層401の部分に形成され
たp層134によって連結されている。また、p+層1
33は、配線を通じて素子領域SR21のp+層93に
接続されている。このように、p層91は、抵抗層とし
てのp層134を通じてp+層93に接続されても良
い。
る半導体装置を示す概略斜視図であり、図40は、図3
9の半導体装置110bのL1−L2切断線に沿った断
面図であり、図41は、M1−M2切断線に沿った断面
図である。
は、n+層113,n層136、p+層137、n層13
8、およびp+層139が、この順序で連結している。
n層136にはゲート絶縁膜140を挟んでゲート14
1が対向しており、n層138にはゲート絶縁膜142
を挟んでゲート143が対向している。
7およびn層138は、それぞれ、npn型のバイポー
ラトランジスタPB4のエミッタ、ベースおよびコレク
タに相当する。また、p+層137、n層138、およ
びp+層139は、それぞれ、pnp型のバイポーラト
ランジスタNB4のコレクタ、ベースおよびエミッタに
相当する。
成されている。このn+層145と素子領域SR21の
n層138とは、部分分離層111fと埋込絶縁膜3と
に挟まれたSOI層401の部分に形成されたn層14
6によって連結されている。また、n+層145は、配
線を通じて素子領域SR23のn+層99に接続されて
いる。
成されている。このn+層144と素子領域SR21の
n層136とは、部分分離層111eと埋込絶縁膜3と
に挟まれたSOI層401の部分に形成されたn層14
7によって連結されている。また、n+層144は、配
線を通じて素子領域SR21のn+層113に接続され
ている。
は、浮遊状態であってもよく、また配線を通じて任意の
電位が印加されてもよい。例えば、ノードN40に電位
を与えることにより、p+層137に正のベース電流を
流し、それによって保持電圧VHを低減させることも可
能である。
器の構成要素であるバイポーラトランジスタに、ダイオ
ードが逆並列に接続されているので、半導体制御整流器
の正帰還作用が促進され、それにより電流駆動能力が増
強されるとともにターンオン動作が促進される。したが
って、装置は保護回路としての使用に適し、高い保護能
力を発揮する。
トランジスタの各々のベースとエミッタとが、抵抗素子
を通じて接続されることにより、ベースの電位が固定さ
れるので、半導体制御整流器の動作が安定する。
トランジスタと2個の抵抗素子とダイオードとが、SO
I基板のSOI層に形成されているので、各素子を容易
に完全分離することができる。また、これらの素子がS
OI層に形成されても、ダイオードによる正帰還促進作
用により、半導体制御整流器の電流駆動能力が増強さ
れ、かつターンオン動作が促進されるので、装置は保護
回路としての使用に十分に適する。
部分分離層と埋込絶縁膜とに挟まれたSOI層の部分に
形成されているので、抵抗値を適度に大きく設定するこ
とが容易である。それにより、半導体制御整流器の動作
を安定させると同時に、ターンオン動作を促進すること
ができる。また、抵抗素子が形成されるSOI層の部分
の幅、長さ、および不純物濃度を調整することにより、
抵抗値を所望の大きさに調整することも容易である。
子が設けられるので、半導体制御整流器の動作が安定す
る。また、これら別の2個の抵抗素子が形成されるSO
I層の部分の幅、長さ、および不純物濃度を調整するこ
とにより、抵抗値を所望の大きさに調整することも容易
である。
子の抵抗が2個の抵抗素子の抵抗よりも低く設定されて
いるので、半導体制御整流器のターンオン動作が促進さ
れる。また、不純物濃度を異ならせることによって、抵
抗値が容易に調整される。
トランジスタの各々が、MOSFETの寄生バイポーラ
トランジスタとして形成されるので、製造工程が容易で
あり、製造コストを節減することができる。
Tの各々のゲートがソースに接続されているので、半導
体制御整流器の保持電圧が低減され、ターンオンが促進
される。
Tの各々が、ゲートとソースとを接続する金属半導体化
合物膜を有するので、ゲートが低抵抗で安定的にソース
に短絡される。
ETの各々において、ゲートとソースとを接続する金属
半導体化合物膜が、ボディをも接続するので、ボディ電
位が低抵抗で安定的にソース電位に固定される。
ラトランジスタが、pnpnの順序で互いに連結した半
導体層によって等価的に形成されているので、装置の寸
法を縮小することができる。
CGダイオードであるので、オン状態とオフ状態との間
の遷移において、電圧の変化に対する電流の変化の割合
が高く、スイッチング特性に優れる。このため、半導体
制御整流器の正帰還作用がさらに促進される。
ドが、ソースおよびドレインの一方側とボディとを接続
する金属半導体化合物膜を有するので、上記一方側とボ
ディとが低抵抗で安定的に短絡される。ダイオードの抵
抗が低減される結果、電流が増加するので、半導体制御
整流器のスイッチング動作が速くなる。
ドが有する金属半導体化合物膜が、ゲートにも接続され
ているので、上記一方側とボディとゲートとが低抵抗で
安定的に短絡される。
る。
図である。
図である。
る。
る。
図である。
ある。
断面図である。
工程図である。
工程図である。
工程図である。
工程図である。
工程図である。
工程図である。
工程図である。
工程図である。
工程図である。
工程図である。
工程図である。
工程図である。
タの断面図である。
ある。
断面図である。
断面図である。
断面図である。
ある。
断面図である。
断面図である。
断面図である。
断面図である。
ある。
断面図である。
視図である。
断面図である。
断面図である。
断面図である。
ィ)、7 n層(チャネル,ボディ)、16 n+層
(ボディ)、34 p層34(チャネル,ボディ)、2
1 p+層(ボディ)、41 n層41(チャネル,ボ
ディ)、44 n+層(ボディ)、82 p層(チャネ
ル,ボディ)、89 p層(ボディ)、87p+層(ボ
ディ)、91 n層(チャネル,ボディ)、102 n
層(ボディ)、96 n+層(ボディ)、97 p層
(チャネル,ボディ)、103 p層(ボディ)、10
4 p+層(ボディ)、23,27,31,46,8
6,95,101 ゲート、35 n層(ソース)、1
1 n+層(ソース)、38 p層(ソース)、15
p+層(ソース)、40 n層(ソース)、20 n+層
(ソース)、50 p層50(ソース)、43 p+層
(ソース)、83 n+層(ソース)、93 p+層(ソ
ース)、98 n+層(ソース)、36 n層(ドレイ
ン)、12 n+層(ドレイン)、37 p層(ドレイ
ン)、14 p+層(ドレイン)、39 n層(ドレイ
ン)、19 n+層(ドレイン)、49 p層(ドレイ
ン)、42 p+層(ドレイン)、84 n+層(ドレイ
ン)、92 p+層、99 n+層(ドレイン)、61,
62,71,7,169,170,186,187,1
89,190 金属シリサイド膜(金属半導体化合物
膜)、81a,81b,81c,81e,81f,11
1c,111d,111e,111f部分分離層、40
0,403,404 SCR(半導体制御整流器)、4
01SOI層、PB1〜PB4,NB1〜NB4 バイ
ポーラトランジスタ、QN1〜QN3,QP1,QP2
ダイオード、R1〜R8 抵抗素子。
Claims (14)
- 【請求項1】 互いに導電型が異なる2個のバイポーラ
トランジスタを有し当該2個のバイポーラトランジスタ
の一方トランジスタのベースが他方トランジスタのコレ
クタに接続され、前記一方トランジスタのコレクタが前
記他方トランジスタのベースに接続された半導体制御整
流器と、 前記一方トランジスタのコレクタとエミッタに、逆並列
に接続されたダイオードと、を備える半導体装置。 - 【請求項2】 2個の抵抗素子を、さらに備え、 前記2個のバイポーラトランジスタの各々のベースとエ
ミッタとが、前記2個の抵抗素子の一つを通じて接続さ
れている、請求項1に記載の半導体装置。 - 【請求項3】 前記2個のバイポーラトランジスタと前
記2個の抵抗素子と前記ダイオードとが、SOI基板の
SOI層に形成されている、請求項2に記載の半導体装
置。 - 【請求項4】 前記SOI層の主面に部分分離層が選択
的に形成されており、前記2個の抵抗素子は、前記部分
分離層と埋込絶縁膜とに挟まれた前記SOI層の部分に
形成されている、請求項3に記載の半導体装置。 - 【請求項5】 前記部分分離層と前記埋込絶縁膜とに挟
まれた前記SOI層の別の部分に形成されている別の2
個の抵抗素子を、さらに備え、 前記一方トランジスタのコレクタと前記2個の抵抗素子
の一方との接続部と前記他方トランジスタのベースとの
間、および前記他方トランジスタのコレクタと前記2個
の抵抗素子の他方との接続部と前記一方トランジスタの
ベースとの間に、前記別の2個の抵抗素子の一方と他方
とが個別に介挿されている、請求項4に記載の半導体装
置。 - 【請求項6】 前記半導体層の不純物濃度よりも前記別
の半導体層の不純物濃度が高く、それによって、前記2
個の抵抗素子の抵抗よりも前記別の2個の抵抗素子の抵
抗が低く設定されている、請求項5に記載の半導体装
置。 - 【請求項7】 前記2個のバイポーラトランジスタの各
々が、MOSFETのソースおよびドレインの一方およ
び他方を、それぞれエミッタおよびコレクタとし、ボデ
ィをベースとする、請求項1ないし請求項6のいずれか
に記載の半導体装置。 - 【請求項8】 前記2個のMOSFETの各々のゲート
がソースに接続されている、請求項7に記載の半導体装
置。 - 【請求項9】 前記2個のMOSFETの各々が、ゲー
トとソースとの表面に跨るように形成され当該ゲートと
ソースとを接続する金属半導体化合物膜を有する、請求
項8に記載の半導体装置。 - 【請求項10】 前記2個のMOSFETの各々におい
て、前記金属半導体化合物膜が、前記ボディの表面にも
跨るように形成され、それによって前記ゲートと前記ソ
ースと前記ボディとを接続する、請求項9に記載の半導
体装置。 - 【請求項11】 前記2個のバイポーラトランジスタ
が、pnpnの順序で互いに連結した半導体層によって
等価的に形成されている、請求項1ないし請求項4のい
ずれかに記載の半導体装置。 - 【請求項12】 前記ダイオードが、BCGダイオー
ド、すなわちゲートおよびボディがソースおよびドレイ
ンの一方側へ接続されたMOSFETである、請求項1
ないし請求項11のいずれかに記載の半導体装置。 - 【請求項13】 前記BCGダイオードが、 前記一方側の表面と前記ボディの前記ゲートに覆われな
い部分の表面とに跨るように形成され、これら前記一方
側と前記ボディとを接続する金属半導体化合物膜を、有
する、請求項12に記載の半導体装置。 - 【請求項14】 前記BCGダイオードが有する前記金
属半導体化合物膜が、前記BCGダイオードの前記ゲー
トの表面にも跨るように形成されることにより、当該ゲ
ートにも接続されている、請求項13に記載の半導体装
置。
Priority Applications (6)
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