JP3404036B2 - Ｐｉｓｏ静電的放電保護デバイス - Google Patents

Ｐｉｓｏ静電的放電保護デバイス

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JP3404036B2 JP50070592A JP50070592A JP3404036B2 JP 3404036 B2 JP3404036 B2 JP 3404036B2 JP 50070592 A JP50070592 A JP 50070592A JP 50070592 A JP50070592 A JP 50070592A JP 3404036 B2 JP3404036 B2 JP 3404036B2
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Description

【発明の詳細な説明】 発明の分野 本発明は、電気保護デバイスに関し、特に、比較的大
きな電圧遷移に対してモノリシック集積回路の保護を提
供するデバイスに関する。
発明の背景 集積回路（IC）は、多くの型の電気設備に組み込まれ
ている。その種のICは一般的に高電圧遷移からの損傷を
受け易い。
高電圧静電的放電（ESD）遷移の源は、例えば、摩擦
あるいは誘導によって、かつ、設備の制御に触れること
によって使用者が静電的に充電させられることから生じ
る。
その結果、高電圧遷移は電気設備で使用されるICの端
子に結合する。従って、ICは端子によって導かられる高
電圧遷移によって損傷を受ける。
高電圧遷移から生じる損傷からICを保護するために適
用できる保護デバイスと回路はこの技術分野で知られて
いる。その種のデバイスは、言及によってその説明が本
発明の説明に組み入れられる、例えば、1978年１月３日
に特許された米国特許第4,066,918号（ホイナー他）,19
88年４月５日に特許された同第4,736,271号（マック
他）,1988年７月12日に特許された同第4,896,243号（チ
ャタージー他）,1990年２月20日に特許された同第4,90
3,095号（チャプロン），および1990年５月１日に特許
された同第4,922,371号（グレイ他）に説明されてい
る。保護デバイスおよび回路は、また、例えば、「1.2
μｍ CMOS技術における高密度入力回路設計」，イーン
・シャン，フー他,1987年EOS/ESDシンポジウム プロシ
ーディング,179−185ページおよび「プロセス変動下の
厚膜酸化物デバイスESD性能」，アール・エー・マクヒ
ー他,1986年EOS/MSDシンポジウム プロシーディング,1
73−181ページに説明されている。
その保護機能を提供するときに、保護されるデバイス
の有意義な保護を提供するために、保護デバイスが高い
レベルの導電性を示す電圧は十分低く、例えば、15ボル
トが望ましいことがここで確認されている。他方、保護
デバイスは通常の動作電圧で保護されるデバイスの通常
の機能を可能にするために、十分に高い電圧、例えば、
８ボルトの電圧以下で有意義なレベルの導電性を示すべ
きでない。また、保護デバイスは保護能力が有意義に抹
殺されるか、損なわれることなく比較的大きなエネルギ
ーに関連する遷移を取り扱うことができることが望まし
い。更に、保護デバイスは高速なオン特性を示すべきで
あり、その構造は組み込まれるICの製造プロセスと両立
すべきであり、その形成のために追加のプロセス段階を
必要としないことが望ましい。
発明の概要 本発明の特徴によると、半導体保護回路は、第１導電
型の半導体基板；基板の表面に形成され、基板と相対的
に異なった導電率を有する第１導電型の第１領域；第１
導電型のその領域に形成された第２導電型の領域；その
間の接合をブリッジするように半導体基板と第１導電型
の第１領域のそれぞれに部分的に形成された第１導電型
の第２領域；を含む。
本発明の他の特徴によると、第１導電型の第１領域は
ある濃度にドープされ、第２導電型の領域と第１導電型
の第１領域間の接合が、第２導電型の領域と半導体基板
間の接合に表れるよりも低い逆（リバース）破壊電圧を
示す。
本発明の更に他の特徴によれば、第２導電型の領域と
第１導電型の第１領域間の接合が14ボルトの値（オー
ダ）の逆破壊電圧を示し、第２導電型の領域と半導体基
板間の接合が22ボルトの値の逆破壊電圧を示す。
本発明の更に他の特徴によれば、半導体保護回路は、
第１導電型の半導体基板ｉ半導体基板の表面に形成さ
れ、その基板と相対的に異なった導電率を有する第１導
電型の第１領域；第１導電型の第１領域に少なくとも部
分的に形成された第１導電型の第２領域；を含む。
本発明の更に他の特徴によれば、半導体保護回路は、
第１導電型の半導体基板；基板表面に形成され、基板と
相対的に異なった導電率を有する第１導電型の第１領
域；第１導電型の第１領域に少なくとも部分的に形成さ
れた第１導電型の第２領域；を含む。
本発明の更に他の特徴によれば、半導体保護回路は、
第１導電型の半導体基板；基板表面に形成された第２導
電型の第１領域；第２導電型の第１領域に形成され、半
導体基板と異った導電率を有する第１導電型の第１領
域；第１導電型の第１領域に形成され、第１導電型の第
１領域よりも高い導電率を有する第１導電型の第２領
域；第２導電型の第１領域に形成され、第２導電型の第
１領域よりも高い導電率を有し、第１導電型の第２領域
に接続される第２導電型の第２領域；を含む。
本発明の更に他の特徴によると、第１導電型の第１領
域はある濃度にドープされ、第２導電型の領域と第１導
電型の第１領域間の接合が、第２導電型の領域と半導体
基板間の接合によって示されるよりも低い逆破壊電圧を
示す。
本発明の更に他の特徴によると、半導体保護回路は、
Ｐ導電型の半導体基板；半導体基板表面に形成されたＮ
導電型の領域;N導電型の領域に形成されるＰ型絶縁領域
（PISO領域）の第１領域;PISO領域に形成されるP+導電
型の第１領域;N導電型の領域に形成されるN+導電型の第
１領域；半導体基板に形成されたP+導電型の第２領域；
基板表面に形成されたPISO領域に形成されるN+導電型の
第２領域；半導体基板とPISO領域のそれぞれに両者間の
接合をブリッジするように形成されたP+導電型の第３領
域;P+導電型の第３領域とN+導電型の第２領域の中間の
位置においてPISO領域に形成されたN+導電型の第３領
域；を含む。
本発明に更に他の特徴によると、P+導電型の第１領
域;N+導電型の第１領域，およびN+導電型の第２領域は
端子（ターミナル）に接続され、P+導電型の第２領域,P
+導電型の第３領域およびN+導電型の第３領域は基準電
位点に接続される。
図面の簡単な説明 本発明の種々の実施例が類似の部分が一般的に異った
図で同じ引用数字で示される図面を参照して以下にもっ
と詳細に説明される。その図面において、 図１および図２は本発明による保護デバイスの寸法的
でない断面を示す。
図３は、本発明による保護デバイスの回路図を示す。
図４は本発明による保護デバイスの寸法的でない断面
を示す。
図５は本発明による保護デバイスの回路図を示す。
図６および図７は本発明による保護デバイスの寸法的
でない断面を示す。
図８は本発明によるデバイスの電気特性のグラフを示
す。
図９は本発明による保護デバイスの回路図を示す。
発明の詳細な説明 図１は本発明の実施例による半導体構造の断面図を示
し、典型的に集積回路の１部を形成する。以下の説明に
おいて、Ｐ型およびＮ型の導電材料は、それぞれ、Ｐお
よびＮ材料として言及されることを理解されたい。典型
的に、0.005−0.02オーム・cmの抵抗率を有するＰ基板
２はＰウェル６をそこに形成された表面４を有する。Ｐ
ウェル６はＰ型絶縁領域あるいはPISO領域として言及さ
れるＰ領域注入によって形成される。典型的にPISO領域
６は、例えば、60KeV,2.0E13/cm2,1.0−1.1μｍの深さ
で行われるボロンのイオン注入によって形成される。PI
SOウェル領域６はそこに形成され、PISOウェル領域６と
Ｐ基板領域２間の接合をブリッジするP+領域10を有す
る。N+領域８とPISO領域６の接合によって形成されたダ
イオードは約14.0ボルトの典型的な逆破壊電圧を表わ
し、N+領域８と基板２によって形成されたダイオードの
逆破壊電圧は典型的に約22.0ボルトである。領域８と10
に対する接続は導体12と14によって、それぞれ、提供さ
れる。図１に示された構造は説明を明確にするために若
干簡易化されている。
図２は、図１に示された構造に本質的に等しいが、実
際に使用される現実の型の構造により近く対応する断面
図を示す。同じ引用数字は同一あるいは類似の部分を示
すために図１および図２で使用される。図２で、16は二
酸化シリコン（誘電体層であり18はフィールド拡散とし
て知られた浅いＰ層であり、CMOS構造で典型的に利用さ
れる。典型的にはアルミニウムである金属化成部15は、
また、それぞれ導体12,14に対する電気接続領域8,10と
して示されている。そのような構造の詳細は一般的にこ
こで説明される他の構造にも適用できる。
図３は本発明による保護装置を示し、集積回路に形成
される保護デバイス30は接続パッドあるいはボンディン
グパッド32と集積回銘の内部の保護される回路34に接続
される。損傷を与える力を有した電流は回路34を保護す
るように保護デバイス30によって分路される。
図４は保護デバイス30の詳細を断面図で示す。Ｐ基板
２は表面４にＮウェル領域40とP+ウェル領域42を形成し
た。Ｎウェル領域40はPISOウェル領域６とN+領域44を形
成した。PISOウェル領域６はP+ウェル領域46を形成し
た。ボンディングパッド48はP+領域46とN+領域44に接続
されている。P+領域42は、ここで、例えば、大地43とし
て示されている基準電位源に接続されている。
Ｎウェル領域40は基板２より浅く、PISOウェル領域６
はＮウェル領域40より浅い。領域42,44,および46は比較
可能な深さであり、PISOウェル領域６より浅い。典型的
に、P+領域46の底とPISOウェル領域６の底の間隔は0.8
μｍの値であり、PISOウェル領域６の底とＮウェル40の
底は2.5μｍの値である。
動作において、図４に示された構造はパンチ・スルー
デバイスを形成する。パンチ・スルーは、コレクタとエ
ミッタ接合のそれぞれの空間電荷領域が接触するときバ
イポーラトランジスタで生じる知られた現象である。そ
れは、コレクタとエミッタ電極間の比較的大きな電流を
取り扱うことができる導電路を形成することで特徴があ
る。本発明のこの構造によると、PISOウェル領域６はPN
Pトランジスタのエミッタを形成し、Ｎウェル領域40は
そのベースを形成し、Ｐ基板２はコレクタを形成する。
デバイスは２端子デバイスとして動作するので、実際に
はダイオード接続トランジスタであるけれども、「垂直
PISOパンチ・スルーダイオード」としてここで言及され
る。PNPトランジスタのベースとエミッタは一緒にされ
てダイオードの１つの電極を形成し、ダイオードの他の
電極はコレクタによって形成される。図４による構造の
パンチ・スルーは典型的に約11.0ボルトで生じることが
判る。
アバランシェ破壊による破壊よりも低い電圧でパンチ
・スルーが生じることは意味がある。典型的に、Ｎウェ
ル40とPISOウェル領域６間の接合にとってアバランシェ
破壊は約40.0ボルトで生じ、Ｎウェル40と基板２間の接
合にとって約45.0ボルトで生じる。通常、トランジスタ
のベース幅が広くなれば、パンチ・スルーが生じる電圧
は高くなる。図２で示した構造で述べられた通り、パン
チ・スルーは約11.0ボルトで生じる。2.5μｍのベース
幅はパンチ・スルー電圧を上げる傾向があるけれども、
Ｎウェル40の底の近くのドーピングレベルを表面近くの
ドーピングレベルに比較して相対的に低くすることによ
って下げられる。従って、パッド48に加えられる対地正
電位により、ダイオードは約11ボルトでパンチ・スルー
モードで導通する。パッド48に負電位が加えられると、
基板２とＮウェル40間の順方向バイアス接合により導通
が生じる。
知られているように、パンチ・スルーデバイスは比較
的高い電流搬送能力、あるいは「電流耐久性」のために
知られている。従って、良好な静電的放電（ESD）保護
がここで説明されているように垂直PISOパンチ・スルー
ダイオードによって提供される保護の程度は、ドーピン
グ濃度を高くすることによりPISOウェル領域６の抵抗を
減ずることによって、および／あるいはその深さを調節
することによって、および／あるいは基板に対ずる接続
路の抵抗を減ずることによって、例えば、基板のタイの
数を増加することによって改良させられる。
保護される集積回路が形成されるダイあるいはチップ
上の面積を節約するために、ここで説明されるPISOパン
チ・スルーダイオードが、図５で象徴的に示されるよう
に、ボンドパッド下に形成され得る。そのような構成を
実現するための構造の断面図が図６に示されている。Ｐ
基板２は表面４にＮウェル領域40とP+ウェル領域42'と4
2"を形成した。Ｎウェル領域40はPISOウェル領域６とN+
領域44'と44"を形成した。アルミニウムのような導体、
あるいは他の金属導体60は領域44',44",46',46"を接続
し、ボンドパッド62あるいはそこにボンドされるボンド
ワイヤ64を有するための面積を形成する。領域42'と42"
は、それぞれ、導体64'と64"によって大地電位点43'と4
3"に接続される。酸化物層66'と66"は導体60,64'と64"
上に位置する。
動作において、図６に示された構造はパンチ・スルー
デバイスを形成し、PISOウェル領域６はPNPトランジス
タのエミッタを形成し、Ｎウェル領域40はそのベースを
形成し、Ｐ基板２はコレクタを形成する。上述した図４
の実施例におけるように、デバイスは、実際にはダイオ
ード接続トランジスタであるけれども、２ターミナルデ
バイスあるいは垂直PISOパンチ・スルーダイオードとし
て動作する。PNPトランジスタのベースとエミッタは一
緒に接続されてダイオードの１つの電極はコレクタによ
って形成される。図６による構造のパンチ・スルーは、
図４のデバイスのものと同じであり、典型的には、約11
ボルトである。PISO横形NPN（LNPN）デバイスとしてこ
こで言及される図７に示された他の実施例では、Ｐ基板
２は、前述の実施例のように、PISOウェル領域６を含
む。PISO領域６はその表面にN+領域70と72を形成し、P+
領域74はPISOウェル領域６とＰ基板２間の境界をブリッ
ジする。N+領域70はパッド48に接続され、N+領域72とP+
領域74は、例えば、大地43としてここで示される基準電
位点に接続される。N+領域70は横形NPNトランジスタの
コレクタを形成し、そのベースはPISOウェル領域６によ
って形成され、そのエミッタはN+領域72によって形成さ
れる。
動作において、十分に高い正電圧がパッド48に、それ
によってコレクタに加えられると、約14.0ボルトでアバ
ランシェ破壊が生じる。ホールがエミッタへドリフト
し、それによってベースエミッタ接合、即ち、PISOウェ
ル領域６とN+領域72間の接合を順方向にバイアスする。
電子がそれによって基板２に注入させられる。これら
の電子はコレクタにドリフトし、それによって再生効果
を生成する。その結果、「スナップ・バック」効果が生
じ、即ち、デバイスにかかる電圧効果が高電流レベルに
おいてより小になる。図８はその特性を示す。
横形NPNデバイスのベース領域としてPISOウェル領域
６がない場合、即ち、Ｐ基板２がベース領域を形成する
と、約22.0ボルトのレベルに達するまでスナップバック
が生せず、そのレベルにおいてN+層と基板２間にアバラ
ンシェ破壊が生じる。22.0ボルトのレベルに達するまで
実質的に導通しない保護デバイスは、例えば、今日の技
術における出力バッファにとって十分な保護を与えな
い。有効な保護が無いと、静電的放電に打ち勝つように
自己保護するように設計された出力バッファは過大なチ
ップ面積を使用する。出力バッファは、保護クランプが
印加電圧を15.0ボルト以下にクランプするために設けら
れないと、典型的に自己保護するように考えられる。出
力バッファは一般に約15.0ボルトの電界降下により導通
を開始させられ、約10.0ボルトにスナップバックさせら
れるそのようなバッファに一般採用されるN+出力領域に
とって固有な横形NPNトランジスタを構成する。PISOウ
ェル領域６のドーピング濃度を増加し、それによってア
バランシェ破壊点を14ボルト以下に下げることによって
小型設計規則に従った最小サイズの出力バッファを設計
し、それによってチップ面積の有効な節約を行うことが
可能である。
図９は、前述した本発明によるパンチ・スルーデバイ
スが上述したLNPNデバイスと結合されている実施例を示
す。この組み合せの特性は、パンチ・スルーデバイスが
約11.0ボルトのレベルで導通を提供するということであ
る。パンチ・スルーデバイスの抵抗静特性により、パッ
ド48の電圧は14.0ボルトまで上昇することができ、それ
によってLNPNトランジスタデバイスは導通して約10.0ボ
ルトの保持電圧へスナップバックする。それによってパ
ッド電圧はLNPNデバイスに関連して前述された低電圧高
電流特性によりこの電圧にクランプされる。負電圧がパ
ッド48に加えられると、前述されたように順方向バイア
ス接合によってクランピングが生じる。
本発明の種々の実施例が例示のために上に説明され
た。しかし、その実施例は限定することを意味せず、当
業者は本発明の基本概念から逸脱せずに、あるいは本発
明の精神および添付請求の範囲から逸脱せずにその実施
例を集成する方法を認識し得る。例えば、実施例は特定
の導電形に関して説明されたが、相対的導電型が同じで
あれば、逆の導電型が使用され得る。本発明の実施例は
イオン注入を利用して製造され得るけれども、標準の写
真技術（ホトリソグランフィー）やエッチング工程が画
成のために利用されても良い。添付請求の範囲はその修
正をカバーすることを意味する。
フロントページの続き (72)発明者 スー，チュアン―ディング アーサー アメリカ合衆国、カリフォルニア州 95120、サン ジョーズ、763 アーモン ドウッド ウェイ (56)参考文献 特開 昭52−123877（ＪＰ，Ａ) 特開 昭63−136658（ＪＰ，Ａ) 特開 昭63−164367（ＪＰ，Ａ) 米国特許4642667（ＵＳ，Ａ) 米国特許5021858（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 21/822 H01L 27/04 H01L 29/732

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の導電型の半導体基板； 基板の表面に形成され、基板と相対的に異った導電率を
    有する前記第１導電型の第１領域； 前記第１導電型の前記領域に形成された第２導電型の領
    域； その間の接合をブリッジするように前記半導体基板と前
    記第１導電型の前記第１領域のそれぞれに部分的に形成
    された前記第１導電型の第２領域；を含む半導体保護回
    路。
  2. 【請求項２】前記第１導電型の前記第１領域はある濃度
    にドープされ、前記第２導電型の前記領域と前記第１導
    電型の前記第１領域間の接合が、前記第２導電型の前記
    領域と前記半導体基板間の接合に表われるよりも低い逆
    （リバース）破壊電圧を表わす請求の範囲第１項による
    半導体保護回路。
  3. 【請求項３】前記第２導電型の前記領域と前記第１導電
    型の前記第１領域間の前記接合が14ボルトの値（オー
    ダ）の逆破壊電圧を表わし、前記第２導電型の前記領域
    と前記半導体基板間の前記接合が22ボルトの値の逆破壊
    電圧を表わす請求の範囲第２項による半導体保護回路。
  4. 【請求項４】前記第１導電型の前記第１領域はある濃度
    でドープされ、前記第２導電型の前記領域と前記第１導
    電型の前記第１領域間の接合が、前記第２導電型の前記
    領域と前記半導体基板間の接合によって表されるよりも
    ８ボルトのオーダだけ小さい逆破壊電圧を表わす請求の
    範囲第１項による半導体保護回路。
  5. 【請求項５】第１導電型の半導体基板； 前記基板表面に形成された第２導電型の第１領域； 前記第２導電型の前記第１領域に形成され、前記半導体
    基板と異った導電率を有する前記第１導電型の第１領
    域； 前記第１導電型の前記第１領域に形成され、前記第１導
    電型の前記第１領域よりも高い導電率を有する前記第１
    導電型の第２領域； 前記第２導電型の前記第１領域に形成され、前記第２導
    電型の前記第１領域よりも高い導電率を有し、前記第１
    導電型の前記第２領域に接続される前記第２導電型の第
    ２領域；を含む半導体保護回路において、 前記第２導電型の前記第１領域の底の近くのドーピング
    濃度を、前記基板表面の近くの前記第２導電型の前記第
    ２領域のドーピング濃度より低くし、 前記第１導電型の前記第１領域のドーピング濃度を、前
    記基板のドーピング濃度より低くしないことを特徴とす
    る半導体保護回路。
  6. 【請求項６】前記第１導電型の前記第１領域はある濃度
    にドープされ、前記第２導電型の前記第２領域と前記第
    １導電型の前記第１領域間の接合が、前記第２導電型の
    前記第２領域と前記半導体基板間の接合によって示され
    るよりも低い逆破壊電圧を示す請求の範囲第５項による
    半導体保護回路。
  7. 【請求項７】前記第２導電型の前記第２領域と前記第１
    導電型の前記第１領域間の前記接合が14ボルトのオーダ
    の逆破壊電圧を表わし、前記第２導電型の前記第２領域
    と前記半導体基板間の前記接合が22ボルトのオーダの逆
    破壊電圧を表わす請求の範囲第６項による半導体保護回
    路。
  8. 【請求項８】前記第１導電型の前記第１領域はある濃度
    でドープされ、前記第２導電型の前記第２領域と前記第
    １導電型の前記第１領域間の接合が、前記第２導電型の
    前記第２領域と前記半導体基板間の接合によって表わさ
    れるよりも８ボルトのオーダだけ小さい逆破壊電圧を表
    わす請求の範囲第５項による半導体保護回路。
  9. 【請求項９】前記半導体基板に形成された前記第１半導
    体型の第３領域を含む請求の範囲第５項による半導体保
    護回路。
  10. 【請求項１０】前記第１導電型の前記第２領域がターミ
    ナルに接続され、前記第１半導体型の前記第３領域が基
    準電位点に接続される請求の範囲第９項の半導体保護回
    路。
  11. 【請求項１１】アバランシェ破壊が前記第２導電型の前
    記第１領域と前記半導体基板間に生じる前に前記半導体
    基板の空間電荷領域と前記第１導電型前記第１領域が接
    触する請求の範囲第５項による半導体保護回路。
  12. 【請求項１２】前記半導体基板の空間電荷領域と前記第
    １導電型の前記第１領域が約11.0ボルトで接触し、前記
    第２導電型の前記第１領域と前記半導体基板間のアバラ
    ンシェ破壊が約45.0ボルトで生じる請求の範囲第11項に
    よる半導体保護回路。
  13. 【請求項１３】Ｐ導電型の半導体基板； 前記基板の表面に形成されるＰ型絶縁領域（PISO領域）
    の領域； 前記PISO領域に形成されたN+導電型の第１領域； 前記半導体基板および前記PISO領域のそれぞれに部分的
    に形成され、両者間の接合をブリッジするP+導電型の領
    域；を含む半導体保護回路。
  14. 【請求項１４】前記半導体基板と前記PISO領域のそれぞ
    れに部分的に形成されたP+導電型の前記領域とN+導電型
    の前記第１領域の中間位置において前記PISO領域に形成
    されたN+導電型の第２の領域を含む請求の範囲第13項に
    よる半導体保護回路。
  15. 【請求項１５】N+導電型の前記第１に述べた領域がター
    ミナルに接続され、 N+導電型の前記第２領域とP+導電型の前記領域が基準電
    位点に接続された請求の範囲第14項による半導体保護回
    路。
  16. 【請求項１６】Ｐ導電型の半導体基板； 前記半導体基板表面に形成されたＮ導電型の領域； Ｎ導電型の前記領域に形成されるＰ型絶縁領域（PISO領
    域）の領域； 前記PISO領域に形成されるP+導電型の第１領域； Ｎ導電型の前記領域に形成されるN+導電型の第１領域；
    および 前記半導体基板に形成されたP+導電型の第２領域；を含
    み、 P+導電型の前記第１領域とN+導電型の前記第１領域がタ
    ーミナルに接続され； P+導電型の前記第２領域が基準電位点に接続され； 前記PISO領域のドーピング濃度を、前記半導体基板のド
    ーピング濃度より低くしないことを特徴とする半導体保
    護回路。
  17. 【請求項１７】Ｐ導電型の半導体基板； 前記半導体基板の表面に形成されたＮ導電型の領域； Ｎ導電型の前記領域に形成されたＰ型絶縁領域（PISO領
    域）の第１領域； 前記第1PISO領域に形成されたP+導電型の第１領域； Ｎ導電型の前記領域に形成されたN+導電型の第１領域； 前記半導体基板に形成されたP+導電型の第２領域； Ｐ導電型の半導体基板の表面に形成されたＰ型絶縁領域
    （PISO領域）の第２領域； 前記第2PISO領域に形成されたN+導電型の第２領域； 前記半導体基板と前記第2PISO領域のそれぞれに部分的
    に形成され、両者間の接合をブリッジするP+導電型の第
    ３領域； P+導電型の前記第３領域とN+導電型の前記第２領域の中
    間位置において前記第2PISO領域に形成されたN+導電型
    の第３領域；を含む半導体保護回路。
  18. 【請求項１８】Ｐ型絶縁領域（PISO領域）の前記第１お
    よび第２領域は60KeV,2.0E13/cm2,1.0−1.1μｍの深さ
    でボロンのイオン注入によって形成される請求の範囲第
    17項による半導体保護回路。
  19. 【請求項１９】P+導電型の前記第１領域、N+導電型の前
    記第１領域、およびN+導電型の前記第２領域がターミナ
    ルに接続され、 P+導電型の前記第２領域、P+導電型の前記第３領域：お
    よびN+導電型の前記第３領域が基準電位点に接続される
    請求の範囲第17項による半導体保護回路。
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