JPH08293193A - 半導体装置 - Google Patents
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- JPH08293193A JPH08293193A JP7096685A JP9668595A JPH08293193A JP H08293193 A JPH08293193 A JP H08293193A JP 7096685 A JP7096685 A JP 7096685A JP 9668595 A JP9668595 A JP 9668595A JP H08293193 A JPH08293193 A JP H08293193A
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Abstract
力信号が入力される入力初段回路の待機時における消費
電力の低減と、後段回路への出力情報の安定化を図る。 【構成】 半導体装置の入力初段回路に電位を供給する
電源を、入力初段回路によって変え、例えば/RAS信
号のように、“L”への遷移によってのみ後段回路が活
性化するような入力信号が入力される入力初段回路には
外部電源から外部電位をそのままの大きさで供給するこ
とで消費電力の低減を図り、アドレス信号のように、待
機時には受け付ける必要がなく、且つ“H”、“L”の
いずれの遷移によっても後段回路が活性化するような入
力信号が入力される入力初段回路には内部電源から安定
かつ降圧させた電位を供給することによって出力情報を
安定なものとする。
Description
半導体装置、特にDRAM(DYNAMIC RANDOMACCESS MEM
ORY)の入力初段回路に関するものである。
置として、例えば特開平5−189967号公報の半導
体装置が挙げられる。ここで例として挙げる半導体装置
はDRAMであり、このDRAMの電源系統図を図4に
示す。図4において、1は外部電源電位(VCC)を供
給する外部電源、2は比較的小さな電流供給能力を有
し、外部電源1から降圧電位を作り出して供給する、定
常的に動作状態となっている降圧回路、3は比較的大き
い電流供給能力を有し、DRAMが選択状態にあるとき
に(内部/RAS(ROW ADDRESS STROBE)信号がロウレ
ベルのとき)外部電源1から内部電源電位(降圧電位)
を供給する降圧回路、4はデータを外部に出力するデー
タ出力バッファ回路の最終段回路であるデータ出力バッ
ファ最終段回路、6は入力バッファ回路であり、この回
路はデータ入力バッファと/RAS信号、/CAS(CO
LUMN ADDRESS STROBE )信号、/WE(WRITE ENABLE)
信号、/OE(OUT PUT ENABLE)等の制御信号の入力バ
ッファの入力初段回路5a及びそれらの入初段回路以降
の後段回路5bとを含んでいる。また、7はメモリセル
アレイ、8は内部制御信号発生回路8aと、この内部制
御信号発生回路8a以外の周辺回路8bを含む周辺回路
をそれぞれ示している。
ら電源電位が供給され、後段回路5bにはスタンバイ時
には降圧回路2から、動作時には降圧回路3から内部で
発生させた内部電源電位が供給され、同様に、メモリセ
ルアレイ7にはスタンバイ時には降圧回路2から、動作
時には降圧回路3から、それぞれ降圧回路内部で発生さ
せた内部電源電位が供給され、周辺回路8には待機時に
は降圧回路2から、動作時には降圧回路3から、それぞ
れ降圧回路内部で発生させた内部電源電位(降圧電位)
が供給される構造となっている。この半導体装置では外
部信号を受け付ける入力バッファ回路6の入力初段回路
5aには外部電源(VCC)1のみが供給されている
が、他の例としては、入力バッファ初段回路5aに供給
される電位が内部電源のみというものも見られる。この
ように、従来の半導体技術において、入力初段回路に供
給する電位として内部電源電位か外部電源電位のいずれ
かの単一電位を用いることが一般的とされていた。
供給される電位はスペック上、所定電位に対し1割程度
の大きさの変動が許されており、例えば外部電源が5V
系の半導体装置の場合、この外部電源が4.5Vから
5.5Vの範囲内で変動が許容されている。しかし、外
部電源に変動があり、4.5Vから5.5Vの範囲の不
安定な電位であっても、理想的には全く同じ電位情報を
出力することが要求されている。さらに、入力信号の
“L”、“H”の判定レベルのしきい値は電源電位の大
きさに係わらず一定であり、汎用の標準DRAMの場
合、標準化がされており、そのしきい値は0.8V、
2.4Vの間になければならない。
に示し、この図5について説明する。図において9は外
部から入力または外部へ出力される外部入出力信号であ
り、また10ないし14は外部からの入力される外部入
力信号である。このうち、10ないし13はいずれも制
御信号であり、10は/RAS信号、11は/CAS信
号、12は書き込み/読み出し動作を制御する/WE信
号、13はデータの出力を制御する/OE(データ出
力)信号であり、また14はアドレスを指定するY
(行)アドレス信号、X(列)アドレス信号を含むアド
レス信号をそれぞれ示している。さらに、16aは、デ
ータの入力を行うデータ入力信号9を入力し、メモリセ
ルアレイ17にデータを入力するデータ入力バッファ回
路、16bはメモリセルアレイ17から得たデータをデ
ータ出力信号10に出力するデータ出力バッファ回路、
同様に15aは行(X)アドレスの取り込みを制御する
/RAS信号が入力される入力バッファ回路、15bは
列(Y)アドレスの取り込みを制御する/CAS信号が
入力される入力バッファ回路、15cはデータの書き込
み/読み出しを制御する/WE信号が入力される入力バ
ッファ回路、また、15dはデータの出力を抑制する/
OE信号が入力される入力バッファ回路、18はそれぞ
れの入力バッファ回路(15a、15b、15c、15
d)から出力される信号を受ける内部制御信号発生回
路、19はアドレス信号14の内のYアドレス信号YL
が入力され、Yアドレスデコーダ21にYアドレス信号
YLに基づく信号を出力するYアドレスバッファ、20
は同様にXアドレス信号XLを入力し、Xアドレスデコ
ーダ22にXアドレス信号XLに基づく信号を出力する
Xアドレスバッファ、23は指定された座標に位置する
メモリセルが保持している情報の感知を行うセンスアン
プであり、このセンスアンプ23において読み取られた
情報はデータ出力バッファ回路16bを介してデータが
入出力されるDQピンに出力されることを示している。
る外部入力信号は、メモリセルアレイ17の座標の指定
を制御するアドレス信号14と、データ入出力信号9
と、/RAS信号10と、/CAS信号11と、/WE
信号12と、/OE信号13とに分けられる。/RAS
信号10と、/CAS信号11と、/WE信号12と、
/OE信号13等の制御信号は全て、“H”から“L”
の状態に遷移することで活性化されるが、アドレス信号
やデータ入力信号は“H”から“L”、“L”から
“H”のいずれの遷移によっても後段回路を活性化させ
る。また、内部の後段回路や周辺回路等の動作中に信号
を受け付けなくてはならず、この内部動作による電源電
位の変動も受けることになり、その入力初段回路には、
より安定に動作することが要求されている。
は外部電源が用いられる場合と、内部電源が用いられる
場合の2通りがあると記述したが、図4に例示した、入
力バッファ初段回路5aの電源として外部電源1だけが
供給されている場合においては、アドレス信号とデータ
入力信号は、外部電源のスペックの許容範囲内での変動
に加えて、例えば入力バッファ回路内部の後段回路や周
辺回路等の動作中に信号を受け付けなくてはならない
等、回路動作や出力情報が不安定となる要因が多いた
め、安定に動作をする回路を得ることが難しいという問
題があった。一方、入力バッファ初段回路5aの電源と
して内部電源だけが供給されている場合を考える。内部
電源電位を発生させる降圧回路は、通常、図4に示され
ているように、電源供給能力の少なくてもよい待機時に
は、比較的小容量の降圧回路だけを動作させ、ここで消
費する電流を抑制している。しかしながら、この入力バ
ッファ初段回路は、2.4Vや0.8Vといった入力信
号が中間レベルを取ることを許されており、そのとき流
れる貫通電流のために、リークした分の電流を補充し、
内部電源電位を保つために必要とされる分以上の電源供
給能力が称揚量の降圧回路に必要となり、小容量の降圧
回路の消費電力を十分に減らせることができず、これに
より待機時の消費電流が大きくなるという問題が生じて
いた。
上のように構成されていたので、アドレス信号、データ
入力信号、制御信号の電源を外部電源1からそのままの
電位として供給していた場合においては、外部電源1の
電位のスペックの許容範囲内の変動に対する後段回路へ
の影響を抑制する必要があった。
号、データ入力信号、制御信号の電源を外部電位から作
り出した内部電源のみによって供給していた場合におい
ては、待機時における内部降圧電位発生回路を動作させ
るための消費電力の抑制ができないという問題があっ
た。この発明は上記のような問題点を解消するためにな
されたものであり、入力初段回路の出力情報を安定させ
るとともに、低消費電力化できる半導体装置を得ること
を目的としている。
置は、半導体装置外の外部電源から給電される第一の入
力初段回路と、半導体装置内に設けられた内部電源から
給電される第二の入力初段回路を備え、上記第一の入力
初段回路と第二の入力初段回路とによって入力バッファ
回路の入力初段回路を構成したものとする。
外の外部電源から給電される第一の入力初段回路と、半
導体装置内に設けられた内部電源から給電される第二の
入力初段回路を備え、上記第一の入力初段回路と第二の
入力初段回路とによって入力バッファ回路の入力初段回
路を構成したものとし、この第一の入力初段回路に入力
される外部信号はロウアドレスストローブ信号とカラム
アドレスストローブ信号とライトイネーブル信号とアウ
トプットイネーブル信号等の制御信号の少なくともいず
れか一つを含むものとする。
外の外部電源から給電される第一の入力初段回路と、半
導体装置内に設けられた内部電源から給電される第二の
入力初段回路を備え、上記第一の入力初段回路と第二の
入力初段回路とによって入力バッファ回路の入力初段回
路を構成したものとし、この第二の入力初段回路に入力
される外部信号はアドレス信号、データ入力信号の少な
くともいずれか一つを含むものとする。
外の外部電源から給電される第一の入力初段回路と、半
導体装置内に設けられた内部電源から給電される第二の
入力初段回路を備え、上記第一の入力初段回路と第二の
入力初段回路とによって入力バッファ回路の入力初段回
路を構成したものとし、第一、第二の入力初段回路内に
それぞれ形成された入力初段回路はそれぞれ同じ論理回
路によって構成するものとする。
外の外部電源から給電される第一の入力初段回路と、半
導体装置内に設けられた内部電源から給電される第二の
入力初段回路を備え、上記第一の入力初段回路と第二の
入力初段回路とによって入力バッファ回路の入力初段回
路を構成したものとし、第一、第二の入力初段回路内に
それぞれ形成された入力初段回路はそれぞれ同じ論理回
路によって構成するものとし、第一の入力初段回路はN
ORゲート構造とし、第二の入力初段回路はNANDゲ
ート構造とするものである。
回路に入力される入力信号の特性によって入力初段回路
内に供給する電源電位を選択的に外部電源電位若しくは
内部電源電位とし、外部電源電位を供給される入力初段
回路においては、内部電位ではなく外部電位を供給する
ことで内部電位を発生させるために消費していた降圧回
路の駆動電流の消費を抑制する。また、内部電位を供給
される入力初段回路においては、安定な電位を供給する
ことによって正確な情報を出力する。
力バッファ回路に入力される入力信号の特性によって入
力初段回路内に供給する電源電位を選択的に外部電位若
しくは内部電位とし、ロウアドレスストローブ信号、カ
ラムアドレスストローブ信号、ライトイネーブル信号、
アウトプットイネーブル信号等、入力信号の電位の特定
の遷移によって後段が活性化する信号が入力される入力
初段回路においては、内部電位ではなく外部電位を供給
することで内部電位を発生させるために消費していた降
圧回路の駆動電流の消費を抑制する。
入力バッファ回路に入力される入力信号の特性によって
入力初段回路内に供給する電源電位を選択的に外部電位
若しくは内部電位とし、アドレス信号、データ入力信号
等の電位の多様な遷移によって後段が活性化する信号が
入力され、かつ待機時には非活性にしておくことのでき
る入力初段回路においては、外部電位ではなく内部電位
を供給することで降圧回路の駆動電流の消費を増やすこ
となく、安定かつ正確な情報を出力する。
部電源から電位を供給される入力初段回路については、
全ての入力初段回路の構造を特定の論理回路構成で統一
し、外部電源から電位を供給される入力初段回路につい
ても同様に、全ての入力初段回路の構造を特定の論理回
路構成で統一して形成することによって各入力初段回路
の応答性を統一する。
内部電源から電位を供給される入力初段回路について
は、全ての入力初段回路をNANDゲート構造とし、外
部電源から電位を供給される入力初段回路については、
全ての入力初段回路をNORゲート構造とし、アドレス
入力信号が入力される入力初段回路の構成をNANDゲ
ートとすることで省スペースで高速動作が可能な入力初
段回路を構成することが可能である。
て説明する。図1はこの発明の一実施例を示すブロック
図であり、DRAMの電源系統図を示している。同図に
おいて24は/RAS信号、/CAS信号、/WE信
号、/OE信号等の制御信号の入力バッファ初段回路、
25は制御信号の入力初段回路24以外の入力信号の入
力バッファ初段回路を示しており、26は入力バッファ
初段回路(24、25)と入力バッファ降段回路(5
b)を含む入力バッファ回路をそれぞれ示しており、そ
の他、従来の技術に用いた符号と同一符号は同一、若し
くは相当部分を示している。この電源系統図において降
圧回路は従来と同様に、大容量、小容量の2つの回路か
らなる構成としているが、共通の降圧回路を用いて電位
を供給する、または別の大きさの電位を必要とする回路
を構成する場合は降圧回路の数をさらに増やすことも考
えられる。
から“L”に遷移することで活性化される/RAS信
号、/CAS信号、/WE信号、/OE信号等の制御信
号が入力される入力バッファ初段回路24には電源とし
て外部電源(VCC)1から電位を供給し、また、待機
時にはこれらの制御信号から作られるMOS(METAL OX
IDE SEMICONDUCTOR )レベルの内部制御信号によって入
力バッファ初段回路を非活性にしておくことができる。
データ入力信号、Yアドレス信号、Xアドレス信号が入
力される入力バッファ初段回路は外部電源(VCC)を
降圧回路2若しくは3によって降圧させて作り出す降圧
電位(内部電位)としており、従来のようにすべての入
力バッファ初段回路に供給する電源を単一の大きさの電
源としていない。
に入力される制御信号のひとつである/RAS信号の入
力バッファ初段回路を図2(a)に示す。この図におい
て27は入力バッファ初段回路に入力される/RAS信
号、28、29はそれぞれが互いに直列に接続されたP
チャネルMOSFET(METAL OXIDE SEMICONDUCTORFIE
LD EFFECT TRANSISTOR )であり、また30、31はそ
れぞれが互いに並列に接続されたNチャネルMOSFE
Tである。32はこの入力バッファ初段回路の出力であ
り、この出力情報は/RASバッファの後段回路に入力
される。その他、従来の技術及び先述の実施例の説明に
おいて示した符号と同一符号は同一若しくは相当部分を
示している。
号が入力される入力バッファ初段回路を示す。図におい
て、33は降圧回路によって降圧された電位を供給する
内部電源、34はX(列)アドレス信号、35、36は
互いに直列に接続されたPチャネルMOSFET、3
7、38はそれぞれが互いに並列に接続されたNチャネ
ルMOSFET、39はこのアドレスバッファ回路の入
力初段回路の出力であり、さらに32はPチャネルMO
SFET36、NチャネルMOSFET38のゲート電
極に入力される信号であり、これは/RAS信号が入力
されるバッファ回路により生成されたVccレベルとV
ssレベルを遷移し、/RAS信号と同相の信号であ
る。
ネルMOSFETでは同一サイズのトランジスタを形成
し、それぞれのトランジスタの各ゲート電極に同じ電位
を供給した場合にNチャネルMOSFETのチャネル領
域を流れる電流の方が大きいということが知られてお
り、この特性のために、図2に示したように、Nチャネ
ルMOSFET30と31、または37と38が二つ並
列に接続されているNORゲートを含む回路では、しき
い値を低く設定し易いと言える。つまり電源電圧が5V
で“H”、“L”判定のしきい値をTTL(TRANSISTOR
TRANSISTOR LOGIC )レベルの“H”2.4Vと“L”
0.8Vの中間の1.6Vという電源電圧の2分の1よ
り低いしきい値が求められる入力初段回路にはNORゲ
ートを用いることが適当とされている。
御信号の電位の状態が“L”に遷移した場合に、入力バ
ッファ初段回路24は“H”を出力し、入力バッファ後
段回路5bを活性化させるという特性を持っており、こ
れに対し、制御信号以外の信号が入力される入力バッフ
ァ初段回路25では入力される信号の電位の状態が
“H”、“L”のいずれの状態に遷移した場合において
も入力バッファ後段回路5bを活性化し得るという特性
を持っている。また、アドレス信号等は入力バッファ初
段回路以外の回路の動作中にも入力信号を受け付けなく
てはならず、出力情報は不安定になりがちである。この
ため、特にデータ入力信号、アドレス信号(Yアドレス
信号、Xアドレス信号)が入力される入力バッファ初段
回路25においては、供給する電源電位を正確な電位に
することによって出力を正確な電位状態とすることが必
要となっている。また、これらの信号は、制御信号が活
性化して初めて受け付ければよい信号であって、待機時
にはMOSレベルの内部制御信号によって非活性にして
おくことができる、すなわち待機時における貫通電流を
ほとんど抑制することができるものである。
/RAS信号に代表される制御信号が入力される入力初
段回路と、制御信号以外の信号が入力される入力バッフ
ァ初段回路について、供給する電位を外部、若しくは安
定な内部電位と区別し、特にアドレス信号(Yアドレ
ス、Xアドレス信号)及びデータ入力信号発生回路等に
は内部電位を供給し、安定した電位情報を後段に出力す
ることを可能としている。また、/RAS信号、/CA
S信号、/WE信号、/OE信号等が入力される入力バ
ッファ初段回路には、外部電源電位をそのままの大きさ
で供給することで待機時における内部電源からの貫通電
流を抑制し、待機時の消費電力の低減を行う。また、こ
の実施例1では、一例として入力バッファ初段回路の論
理回路構成をNORゲートとしているが、同様の機能が
ある回路で代用することも可能である。
し図5を用いて説明する。このうち、図3(a)は実施
例1の説明図として用いた図2(a)において示した入
力初段回路と全く同様の回路を示す図であり、入力信号
は/RAS信号、電源は外部電源電位(VCC)1、構
造はNORゲートである入力初段回路である。また、図
3(b)においては、40、41は互いに並列に接続さ
れたPチャネルMOSFET、また42、43は互いに
直列に接続されたNチャネルMOSFET、44はこの
アドレスバッファ入力初段回路の出力信号であることを
示している。(32に入力される信号は、図2(b)の
場合の逆相になる。)その他、同一符号は同一、若しく
は相当部分を示している。
力される入力バッファ初段回路は、電位を供給する電源
に外部電源(VCC)を用い、さらにその論理回路構造
はNORゲートを構成している。一方、アドレス信号が
入力される入力バッファ初段回路は、半導体装置内部に
設置した降圧回路によって外部電源を降圧させ、安定化
させた内部降圧電位を用いており、その論理回路構造は
NANDゲートを構成している。実施例1と比較すると
それぞれの入力バッファ初段回路に供給される電源の外
部電源、内部降圧電源の別については同じであり、入力
バッファ初段回路を構成する論理回路がNANDゲート
かNORゲートかという違いがある。一般的に、入力初
段回路の構造はNORゲートを用いたものであるという
ことについては既に実施例1において述べたが、この実
施例2では、外部入力信号の特性に応じて、従来はNO
Rゲートで構成していた入力初段回路をNANDゲート
によって構成した例について説明する。
“H”の電位の時に待機状態となり、“L”の電位の時
に次段の回路を活性化させる動作状態となるために、/
RAS信号が入力される入力バッファ初段回路は外部電
源と出力との間にPチャネルMOSFETが直列に接続
されている構成とすることが望ましく、また、一般に
“L”、“H”の判定のしきい値レベルが外部電源電位
の1/2よりも小さくなり、この観点からもNORゲー
トによって構成することが妥当だと考えられる。一方、
アドレス信号、データ入力信号等は“H”から“L”に
遷移したときに次段を活性化させる場合では、“L”か
ら“H”に遷移したときに次段を活性化させる場合の2
種類の遷移による後段回路の活性化が考えられので、N
ORゲートである必要はない。また、内部電源電位を
3.3Vとしたとき、しきい値レベルは電源電位の2分
の1程度になり、PチャネルMOSFETよりNチャネ
ルMOSFETの方が同じサイズの場合、電流駆動能力
が大きいことを考えると、入力初段回路は従来のNOR
ゲートよりも、NANDゲートによって構成することが
望ましいと考えられる。
供給し、その論理回路の構成をNAND型構成としてい
るものについて、一例としてアドレス信号の入力初段回
路を挙げたが、その他、データ入力信号の入力バッファ
初段回路など、“L”、“H”のいずれの入力信号によ
っても後段が活性化する可能性のある信号の入力初段回
路として同様の構成をとることによって、同様の効果を
奏する。さらに、後段回路の活性化が外部入力信号の
“L”への遷移によってのみ起こるか、“L”、“H”
のいずれの遷移によっても起こり得るかによって外部入
力信号を区別した場合に、外部入力信号の同一種類に含
まれる信号が入力される入力バッファ初段回路の論理回
路構成は同じものとすることによって、動作速度を統一
するという観点からも望ましい。また、ここでは、後段
回路の活性化が外部入力信号が“L”への遷移すること
によってのみ起こる信号の入力初段回路の論理回路構成
をNORゲート、“L”、“H”のいずれの遷移によっ
ても活性化し得る外部入力信号の論理回路構成をNAN
Dゲートとしたが、インバータ回路にスイッチング素子
を付加した構成など、同様の機能を持つ回路で置き換え
ることも可能である。
入力信号が入力される入力バッファ回路の入力初段回路
は外部電源から電位を入力されるものと、内部電源から
電位を供給されるものを含むものとしたことによって待
機時における消費電流の削減と、安定な電位を供給する
ことによる回路動作の正確さを増すものである。
れる入力初段回路に入力される外部信号はロウアドレス
ストローブ信号、カラムアドレス信号、ライトイネーブ
ル信号、アウトプットイネーブル信号等の制御信号のう
ち、少なくともいずれか一つを含むものとすることによ
って、待機時における消費電流の削減できるものであ
る。
れる入力初段回路に入力される外部信号はアドレス信
号、データ入力信号のいずれか一つ若しくは両方を含む
ことによって、後段回路に供給する電位を安定なものと
することが可能である。
れる入力初段回路の論理回路構成は同一の回路で構成
し、また外部電源電位が供給される入力初段回路の論理
回路構成についても、その論理回路構成を同一の回路で
構成することによって同一特性の外部入力信号の入力初
段回路の動作速度を一定にすることで回路動作が安定す
る。
供給される入力初段回路はNANDゲートによって構成
することによって、入力初段回路の動作の高速化を図る
ことが可能である。
系統図を示すブロック図。
回路図である。
す回路図である。
示すブロック図。
図。
降圧回路、4.データ入出力バッファ最終段回路、
5a.入力バッファ初段回路 5b.入力バッファ後段回路、 6.後段回路、 7.
メモリセルアレイ 8.周辺回路、 9.データ入出力信号、 1
0./RAS信号 11./CAS信号 12./WE信号 1
3./OE信号 14.アドレス信号、 15a、15b、15c、15
d.バッファ回路 16a.データ出力バッファ回路、 16b.データ
入力バッファ回路 17.メモリセルアレイ、 18.内部制御
信号発生回路、19.Yアドレスバッファ回路、
20.Xアドレスバッファ回路、21.Yアドレスデコ
ーダ、 22.Xアドレスデコーダ、23.セ
ンスアンプ、 24.制御信号入力バッ
ファ初段回路、25.入力バッファ初段回路、
26.入力バッファ回路、27./RAS信号、 2
8、29、35、36.PチャネルMOSFET、3
0、31、37、38.NチャネルMOSFET、3
2、39.入力初段回路出力、 33.内部電源、
34.アドレス信号、 40、41.P
チャネルMOSFET、42、43.NチャネルMOS
FET、44.入力初段回路出力信号
Claims (5)
- 【請求項1】 半導体装置外の外部電源から給電される
第一の入力初段回路と、半導体装置内に設けられた内部
電源から給電される第二の入力初段回路を備え、上記第
一の入力初段回路と第二の入力初段回路とによって入力
バッファ回路の入力初段回路を構成したことを特徴とす
る半導体装置。 - 【請求項2】 第一の入力初段回路に入力される外部信
号、上記外部信号は半導体装置の内部動作を制御する信
号の内、少なくともいずれか一つを含むことを特徴とす
る請求項1記載の半導体装置。 - 【請求項3】 第二の入力初段回路に入力される外部信
号、上記外部信号ははアドレス信号、データ入力信号の
少なくともいずれか一つを含むことを特徴とする請求項
1または2記載の半導体装置。 - 【請求項4】 第一及び第二の入力初段回路に含まれる
入力初段回路はそれぞれ全て同じ論理回路によって構成
されていることを特徴とする請求項1ないし3のいずれ
か一項記載の半導体装置。 - 【請求項5】 第一の入力初段回路はNORゲート構造
であり、第二の入力初段回路はNANDゲート構造であ
ることを特徴とする請求項1ないし4のいずれか一項記
載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09668595A JP3633996B2 (ja) | 1995-04-21 | 1995-04-21 | 半導体装置 |
US08/624,828 US5966045A (en) | 1995-04-21 | 1996-03-27 | Semiconductor device having a first stage input unit to which a potential is supplied from external and internal power supplies |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09668595A JP3633996B2 (ja) | 1995-04-21 | 1995-04-21 | 半導体装置 |
Publications (2)
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