JPH08278902A - プログラム暴走検出装置 - Google Patents
プログラム暴走検出装置Info
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- JPH08278902A JPH08278902A JP7107870A JP10787095A JPH08278902A JP H08278902 A JPH08278902 A JP H08278902A JP 7107870 A JP7107870 A JP 7107870A JP 10787095 A JP10787095 A JP 10787095A JP H08278902 A JPH08278902 A JP H08278902A
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- Japan
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- signal
- address
- chip select
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Abstract
(57)【要約】
【目的】 プログラムに異常が発生したことを迅速に検
出することができるプログラム暴走検出装置を提供す
る。 【構成】 アドレスデコーダ部１２は、ＣＰＵ３２から
送出されたアドレス信号を監視し、そのアドレス信号が
何も割り当てられていないアドレス空間内のアドレスを
指定しているときにこれを検出してバーＮＧＣＳ1 信号
を送出する。ローレベルのバーＮＧＣＳ1 信号がインバ
ータ回路１４で反転された後、ＣＰＵ３２に入力する
と、ＣＰＵ３２はプログラムの暴走が発生したと判定し
て、ＮＭＩをかけ、割込み処理を行う。また、アドレス
ラッチ回路１６は、アドレスデコーダ部１２からのバー
ＮＧＣＳ1 信号がローレベルになったときにアドレス信
号で指定されたアドレスを一時保持する。この不正なア
ドレスは、ＣＰＵ３２のＮＭＩ処理時に読み込まれ、誤
動作の原因を特定するための情報として利用される。
出することができるプログラム暴走検出装置を提供す
る。 【構成】 アドレスデコーダ部１２は、ＣＰＵ３２から
送出されたアドレス信号を監視し、そのアドレス信号が
何も割り当てられていないアドレス空間内のアドレスを
指定しているときにこれを検出してバーＮＧＣＳ1 信号
を送出する。ローレベルのバーＮＧＣＳ1 信号がインバ
ータ回路１４で反転された後、ＣＰＵ３２に入力する
と、ＣＰＵ３２はプログラムの暴走が発生したと判定し
て、ＮＭＩをかけ、割込み処理を行う。また、アドレス
ラッチ回路１６は、アドレスデコーダ部１２からのバー
ＮＧＣＳ1 信号がローレベルになったときにアドレス信
号で指定されたアドレスを一時保持する。この不正なア
ドレスは、ＣＰＵ３２のＮＭＩ処理時に読み込まれ、誤
動作の原因を特定するための情報として利用される。
Description
【０００１】
【産業上の利用分野】本発明は、一般のコンピュータに
おいて、プログラムの暴走を検出するためのプログラム
暴走検出装置に関するものである。
おいて、プログラムの暴走を検出するためのプログラム
暴走検出装置に関するものである。
【０００２】
【従来の技術】従来、一般のコンピュータにおいて、プ
ログラムの暴走を検出するときには、ウォッチドッグタ
イマ（watch dog timer ）を用いている。たとえば、Ｃ
ＰＵが、アドレス空間の割り当てられていない特定領域
のアドレスを指定した場合には、アクセスが行われなく
なり、プログラムが暴走する。このとき、ウォッチドッ
グタイマは、所定の監視期間内にリセットされないた
め、プログラムが暴走したと判定し、ＣＰＵにマスク不
可能割込み（ＮＭＩ）をかける。これにより、ＣＰＵは
異常が発生したことを認識し、復旧可能なものについて
は復旧を行う。
ログラムの暴走を検出するときには、ウォッチドッグタ
イマ（watch dog timer ）を用いている。たとえば、Ｃ
ＰＵが、アドレス空間の割り当てられていない特定領域
のアドレスを指定した場合には、アクセスが行われなく
なり、プログラムが暴走する。このとき、ウォッチドッ
グタイマは、所定の監視期間内にリセットされないた
め、プログラムが暴走したと判定し、ＣＰＵにマスク不
可能割込み（ＮＭＩ）をかける。これにより、ＣＰＵは
異常が発生したことを認識し、復旧可能なものについて
は復旧を行う。
【０００３】
【発明が解決しようとする課題】ところで、ウォッチド
ッグタイマを動作させるためには、専用のプログラムを
必要とする。かかるプログラムにおいて、ウォッチドッ
グタイマの監視期間は、通常、１秒から２秒程度に、余
裕を持って設定している。この監視期間をあまり短くす
ると、アクセスの遅れ等があったときに、誤って異常で
あると判定してしまうからである。このように、ウォッ
チドッグタイマを用いる場合には、監視期間を１秒から
２秒程度としているため、異常が発生したことをすぐに
検出することができず、異常の検出に比較的長い時間を
要するという問題があった。また、この他に暴走原因の
特定（不正アドレスへのアクセス）ができないという問
題がある。
ッグタイマを動作させるためには、専用のプログラムを
必要とする。かかるプログラムにおいて、ウォッチドッ
グタイマの監視期間は、通常、１秒から２秒程度に、余
裕を持って設定している。この監視期間をあまり短くす
ると、アクセスの遅れ等があったときに、誤って異常で
あると判定してしまうからである。このように、ウォッ
チドッグタイマを用いる場合には、監視期間を１秒から
２秒程度としているため、異常が発生したことをすぐに
検出することができず、異常の検出に比較的長い時間を
要するという問題があった。また、この他に暴走原因の
特定（不正アドレスへのアクセス）ができないという問
題がある。
【０００４】本発明は上記事情に基づいてなされたもの
であり、プログラムに異常が発生したことを迅速に検出
することができるプログラム暴走検出装置を提供するこ
とを目的とするものである。
であり、プログラムに異常が発生したことを迅速に検出
することができるプログラム暴走検出装置を提供するこ
とを目的とするものである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の請求項１記載の発明に係るプログラム暴走検出装置
は、中央処理装置から送出されたアドレス信号を監視
し、前記アドレス信号が何も割り当てられていないアド
レス空間内のアドレスを指定しているときにこれを検出
してアドレス異常信号を前記中央処理装置に送出するア
ドレス異常信号発生手段と、前記アドレス信号に基づい
て所定のデバイスを選択するためのチップセレクト信号
を出力するアドレスデコーダと、前記アドレス信号が出
力されたことを検出してアクセス信号を出力するアクセ
ス信号発生手段と、前記アクセス信号が出力されている
のに前記チップセレクト信号が出力されていないときに
これを検出してチップセレクト異常信号を前記中央処理
装置に送出するチップセレクト異常信号発生手段と、前
記アドレス異常信号又は前記チップセレクト異常信号を
受けたときに前記アドレス信号で指定されたアドレスを
一時保持するアドレス保持手段と、前記アドレス異常信
号及び前記チップセレクト異常信号を一時記憶する記憶
手段と、を備えることを特徴とするものである。
の請求項１記載の発明に係るプログラム暴走検出装置
は、中央処理装置から送出されたアドレス信号を監視
し、前記アドレス信号が何も割り当てられていないアド
レス空間内のアドレスを指定しているときにこれを検出
してアドレス異常信号を前記中央処理装置に送出するア
ドレス異常信号発生手段と、前記アドレス信号に基づい
て所定のデバイスを選択するためのチップセレクト信号
を出力するアドレスデコーダと、前記アドレス信号が出
力されたことを検出してアクセス信号を出力するアクセ
ス信号発生手段と、前記アクセス信号が出力されている
のに前記チップセレクト信号が出力されていないときに
これを検出してチップセレクト異常信号を前記中央処理
装置に送出するチップセレクト異常信号発生手段と、前
記アドレス異常信号又は前記チップセレクト異常信号を
受けたときに前記アドレス信号で指定されたアドレスを
一時保持するアドレス保持手段と、前記アドレス異常信
号及び前記チップセレクト異常信号を一時記憶する記憶
手段と、を備えることを特徴とするものである。
【０００６】請求項２記載の発明に係るプログラム暴走
検出装置は、請求項１記載の発明において、前記アドレ
ス異常信号発生手段、前記アドレスデコーダ、前記アク
セス信号発生手段、及び前記チップセレクト異常信号発
生手段を一つのＰＬＤに組み込んだことを特徴とするも
のである。
検出装置は、請求項１記載の発明において、前記アドレ
ス異常信号発生手段、前記アドレスデコーダ、前記アク
セス信号発生手段、及び前記チップセレクト異常信号発
生手段を一つのＰＬＤに組み込んだことを特徴とするも
のである。
【０００７】請求項３記載の発明に係るプログラム暴走
検出装置は、中央処理装置から送出されたアドレス信号
を監視し、前記アドレス信号が何も割り当てられていな
いアドレス空間内のアドレスを指定しているときにこれ
を検出してアドレス異常信号を前記中央処理装置に送出
するアドレス異常信号発生手段と、前記アドレス異常信
号を受けたときに前記アドレス信号で指定されたアドレ
スを一時保持するアドレス保持手段と、を備えることを
特徴とするものである。
検出装置は、中央処理装置から送出されたアドレス信号
を監視し、前記アドレス信号が何も割り当てられていな
いアドレス空間内のアドレスを指定しているときにこれ
を検出してアドレス異常信号を前記中央処理装置に送出
するアドレス異常信号発生手段と、前記アドレス異常信
号を受けたときに前記アドレス信号で指定されたアドレ
スを一時保持するアドレス保持手段と、を備えることを
特徴とするものである。
【０００８】請求項４記載の発明に係るプログラム暴走
検出装置は、中央処理装置から送出されたアドレス信号
に基づいて所定のデバイスを選択するためのチップセレ
クト信号を出力するアドレスデコーダと、前記アドレス
信号が出力されたことを検出してアクセス信号を出力す
るアクセス信号発生手段と、前記アクセス信号が出力さ
れているのに前記チップセレクト信号が出力されていな
いときにこれを検出してチップセレクト異常信号を前記
中央処理装置に送出するチップセレクト異常信号発生手
段と、前記チップセレクト異常信号を受けたときに前記
アドレス信号で指定されたアドレスを一時保持するアド
レス保持手段と、を備えることを特徴とするものであ
る。
検出装置は、中央処理装置から送出されたアドレス信号
に基づいて所定のデバイスを選択するためのチップセレ
クト信号を出力するアドレスデコーダと、前記アドレス
信号が出力されたことを検出してアクセス信号を出力す
るアクセス信号発生手段と、前記アクセス信号が出力さ
れているのに前記チップセレクト信号が出力されていな
いときにこれを検出してチップセレクト異常信号を前記
中央処理装置に送出するチップセレクト異常信号発生手
段と、前記チップセレクト異常信号を受けたときに前記
アドレス信号で指定されたアドレスを一時保持するアド
レス保持手段と、を備えることを特徴とするものであ
る。
【０００９】請求項５記載の発明に係るプログラム暴走
検出装置は、請求項１、２、３又は４記載の発明におい
て、前記アドレス異常信号又は前記チップセレクト異常
信号を受けたときに警報を発する警報手段を備えること
を特徴とするものである。
検出装置は、請求項１、２、３又は４記載の発明におい
て、前記アドレス異常信号又は前記チップセレクト異常
信号を受けたときに警報を発する警報手段を備えること
を特徴とするものである。
【００１０】
【作用】請求項１記載の発明は前記の構成によって、ア
ドレス信号を監視しアドレス信号が何も割り当てられて
いないアドレス空間内のアドレスを指定しているときに
これを検出してアドレス異常信号を送出するアドレス異
常信号発生手段と、アクセス信号発生手段からのアクセ
ス信号が出力されているのにアドレスデコーダからのチ
ップセレクト信号が出力されていないときにこれを検出
してチップセレクト異常信号を送出するチップセレクト
異常信号発生手段とを有することにより、従来のウォッ
チドッグタイマを用いる場合に比べて、異常が発生した
ことを迅速に検出することができる。また、記憶手段で
アドレス異常信号とチップセレクト異常信号を一時記憶
しておくことにより、異常の原因が中央処理装置の側に
あるのか、又はアドレスデコーダの側にあるのかを特定
することができる。更に、アドレス保持手段が、アドレ
ス異常信号又はチップセレクト異常信号を受けたときに
アドレス信号で指定されたアドレスを一時保持すること
により、このアドレスを、誤動作の原因を特定するため
の情報として利用することができる。
ドレス信号を監視しアドレス信号が何も割り当てられて
いないアドレス空間内のアドレスを指定しているときに
これを検出してアドレス異常信号を送出するアドレス異
常信号発生手段と、アクセス信号発生手段からのアクセ
ス信号が出力されているのにアドレスデコーダからのチ
ップセレクト信号が出力されていないときにこれを検出
してチップセレクト異常信号を送出するチップセレクト
異常信号発生手段とを有することにより、従来のウォッ
チドッグタイマを用いる場合に比べて、異常が発生した
ことを迅速に検出することができる。また、記憶手段で
アドレス異常信号とチップセレクト異常信号を一時記憶
しておくことにより、異常の原因が中央処理装置の側に
あるのか、又はアドレスデコーダの側にあるのかを特定
することができる。更に、アドレス保持手段が、アドレ
ス異常信号又はチップセレクト異常信号を受けたときに
アドレス信号で指定されたアドレスを一時保持すること
により、このアドレスを、誤動作の原因を特定するため
の情報として利用することができる。
【００１１】請求項２記載の発明は前記の構成によっ
て、アドレス異常信号発生手段、アドレスデコーダ、ア
クセス信号発生手段、及びチップセレクト異常信号発生
手段を一つのＰＬＤに組み込んだことにより、簡単に所
望の回路を構成することができる。
て、アドレス異常信号発生手段、アドレスデコーダ、ア
クセス信号発生手段、及びチップセレクト異常信号発生
手段を一つのＰＬＤに組み込んだことにより、簡単に所
望の回路を構成することができる。
【００１２】請求項３記載の発明は前記の構成によっ
て、アドレス信号を監視しアドレス信号が何も割り当て
られていないアドレス空間内のアドレスを指定している
ときにこれを検出してアドレス異常信号を送出するアド
レス異常信号発生手段を有することにより、中央処理装
置のプログラムの異常や、中央処理装置から送られるア
ドレスに異常が発生したことを迅速に検出することがで
きる。また、アドレス保持手段がアドレス異常信号を受
けたときにアドレス信号で指定されたアドレスを一時保
持することにより、このアドレスを、誤動作の原因を特
定するための情報として利用することができる。
て、アドレス信号を監視しアドレス信号が何も割り当て
られていないアドレス空間内のアドレスを指定している
ときにこれを検出してアドレス異常信号を送出するアド
レス異常信号発生手段を有することにより、中央処理装
置のプログラムの異常や、中央処理装置から送られるア
ドレスに異常が発生したことを迅速に検出することがで
きる。また、アドレス保持手段がアドレス異常信号を受
けたときにアドレス信号で指定されたアドレスを一時保
持することにより、このアドレスを、誤動作の原因を特
定するための情報として利用することができる。
【００１３】請求項４記載の発明は前記の構成によっ
て、アクセス信号発生手段からのアクセス信号が出力さ
れているのにアドレスデコーダからのチップセレクト信
号が出力されていないときにこれを検出してチップセレ
クト異常信号を送出するチップセレクト異常信号発生手
段を有することにより、中央処理装置のプログラムの異
常や、中央処理装置又はアドレスデコーダの故障が発生
したことを迅速に検出することができる。また、アドレ
ス保持手段がチップセレクト異常信号を受けたときにア
ドレス信号で指定されたアドレスを一時保持することに
より、このアドレスを、誤動作の原因を特定するための
情報として利用することができる。
て、アクセス信号発生手段からのアクセス信号が出力さ
れているのにアドレスデコーダからのチップセレクト信
号が出力されていないときにこれを検出してチップセレ
クト異常信号を送出するチップセレクト異常信号発生手
段を有することにより、中央処理装置のプログラムの異
常や、中央処理装置又はアドレスデコーダの故障が発生
したことを迅速に検出することができる。また、アドレ
ス保持手段がチップセレクト異常信号を受けたときにア
ドレス信号で指定されたアドレスを一時保持することに
より、このアドレスを、誤動作の原因を特定するための
情報として利用することができる。
【００１４】請求項５記載の発明は前記の構成によっ
て、アドレス異常信号又はチップセレクト異常信号を受
けたときに警報を発する警報手段を設けたことにより、
異常が発生したことをオペレータに容易に知らせること
ができる。
て、アドレス異常信号又はチップセレクト異常信号を受
けたときに警報を発する警報手段を設けたことにより、
異常が発生したことをオペレータに容易に知らせること
ができる。
【００１５】
【実施例】以下に本発明の第一実施例について図面を参
照して説明する。図１は本発明の第一実施例であるプロ
グラム暴走検出装置の概略構成図、図２はＣＰＵのアド
レス空間に各デバイスを割り当てたメモリマップを示す
図である。
照して説明する。図１は本発明の第一実施例であるプロ
グラム暴走検出装置の概略構成図、図２はＣＰＵのアド
レス空間に各デバイスを割り当てたメモリマップを示す
図である。
【００１６】第一実施例のプログラム暴走検出装置は、
図１に示すように、ＣＰＵ３２と二つのメモリ、ＲＡＭ
（たとえばＳＲＡＭ）３４及びＲＯＭ（たとえばＥＰＲ
ＯＭ）３６との間でデータを転送する際に、プログラム
の暴走を検出するものであり、アドレスデコーダ部１２
と、インバータ回路１４と、アドレスラッチ回路１６
と、ラッチ回路１８と、警報手段としての発光ダイオー
ド（ＬＥＤ）２２とを備える。
図１に示すように、ＣＰＵ３２と二つのメモリ、ＲＡＭ
（たとえばＳＲＡＭ）３４及びＲＯＭ（たとえばＥＰＲ
ＯＭ）３６との間でデータを転送する際に、プログラム
の暴走を検出するものであり、アドレスデコーダ部１２
と、インバータ回路１４と、アドレスラッチ回路１６
と、ラッチ回路１８と、警報手段としての発光ダイオー
ド（ＬＥＤ）２２とを備える。
【００１７】一般に、ＲＡＭ３４やＲＯＭ３６等の周辺
の汎用デバイスはＣＰＵ３２のプログラムにおける命令
に使用されるアドレスにマッピングされている。第一実
施例では、ＲＡＭ３４とＲＯＭ３６との合計二つのデバ
イスをＣＰＵ３２のアドレス空間に割り当てており、こ
のときのメモリマップを図２に示す。ＣＰＵ３２には１
Ｍバイトのメモリの空間があり、ＲＡＭ３４とＲＯＭ３
６はそれぞれ２５６ｋバイトの記憶容量があるとする。
０００００ｈから３ＦＦＦＦｈまでのメモリ領域をＲＡ
Ｍ３４に割り当て、Ｃ００００ｈからＦＦＦＦＦｈまで
のメモリ領域をＲＯＭ３６に割り当てている。そして、
４００００ｈからＢＦＦＦＦｈまでのメモリ領域は何も
割り当てられていない非実装エリアである。ここで、
「ｈ」は、１６進表記であることを示すものである。
の汎用デバイスはＣＰＵ３２のプログラムにおける命令
に使用されるアドレスにマッピングされている。第一実
施例では、ＲＡＭ３４とＲＯＭ３６との合計二つのデバ
イスをＣＰＵ３２のアドレス空間に割り当てており、こ
のときのメモリマップを図２に示す。ＣＰＵ３２には１
Ｍバイトのメモリの空間があり、ＲＡＭ３４とＲＯＭ３
６はそれぞれ２５６ｋバイトの記憶容量があるとする。
０００００ｈから３ＦＦＦＦｈまでのメモリ領域をＲＡ
Ｍ３４に割り当て、Ｃ００００ｈからＦＦＦＦＦｈまで
のメモリ領域をＲＯＭ３６に割り当てている。そして、
４００００ｈからＢＦＦＦＦｈまでのメモリ領域は何も
割り当てられていない非実装エリアである。ここで、
「ｈ」は、１６進表記であることを示すものである。
【００１８】また、図１において、アドレスバス４２
は、ＣＰＵ３２がメモリにアクセスする際にそのアドレ
スを指定するための信号線であり、ＣＰＵ３２からアド
レスデコーダ部１２、アドレスラッチ回路１６等に接続
されている。データバス４４は、データを転送するため
の信号線であり、アドレスラッチ回路１６やＣＰＵ３２
等に接続されている。尚、図１において、ＲＡＭ３４や
ＲＯＭ３６へのアドレスバスやデータバスについては省
略している。
は、ＣＰＵ３２がメモリにアクセスする際にそのアドレ
スを指定するための信号線であり、ＣＰＵ３２からアド
レスデコーダ部１２、アドレスラッチ回路１６等に接続
されている。データバス４４は、データを転送するため
の信号線であり、アドレスラッチ回路１６やＣＰＵ３２
等に接続されている。尚、図１において、ＲＡＭ３４や
ＲＯＭ３６へのアドレスバスやデータバスについては省
略している。
【００１９】アドレスデコーダ部１２は、ＣＰＵ３２か
らのアドレス信号をデコードすると共に、そのアドレス
信号に基づいてアクセスすべきＲＡＭ３４又はＲＯＭ３
６を選択するチップセレクト信号（バーＣＳ1 信号、バ
ーＣＳ2 信号）を発生するものである。ここでは、ＲＡ
Ｍ３４を選択するためにバーＣＳ1 信号を、ＲＯＭ３６
を選択するためにバーＣＳ2 信号を送出する。原則的に
は、一のサイクルタイムに一つのデバイスしかアクセス
することができないため、バーＣＳ1 信号とバーＣＳ2
信号は同時にローレベルにはならない。第一実施例で
は、アドレスバス４２を同期式としており、ＣＰＵ３２
からはサイクルの監視を示すストローブ信号（バーＡＤ
Ｓ信号）が出力される。そして、アドレスデコーダ部１
２から最終的にレディ信号（バーＲＥＡＤＹ信号）を出
力することにより一つのサイクルが完結する。なお、レ
ディ信号発生回路から別部分として発生させてもよい。
アドレスデコーダ部１２は、バーＡＤＳ信号を受けたと
きに、どこのアドレスを指定しているのかをアドレス信
号で調べ、そのアドレス信号に基づいてバーＣＳ1 信号
又はバーＣＳ2 信号を作る。これにより、ＣＰＵ３２か
ら出されたアドレスが、ＲＡＭ３４及びＲＯＭ３６のい
ずれか一方のアドレスに一意的に割り当てられる。
らのアドレス信号をデコードすると共に、そのアドレス
信号に基づいてアクセスすべきＲＡＭ３４又はＲＯＭ３
６を選択するチップセレクト信号（バーＣＳ1 信号、バ
ーＣＳ2 信号）を発生するものである。ここでは、ＲＡ
Ｍ３４を選択するためにバーＣＳ1 信号を、ＲＯＭ３６
を選択するためにバーＣＳ2 信号を送出する。原則的に
は、一のサイクルタイムに一つのデバイスしかアクセス
することができないため、バーＣＳ1 信号とバーＣＳ2
信号は同時にローレベルにはならない。第一実施例で
は、アドレスバス４２を同期式としており、ＣＰＵ３２
からはサイクルの監視を示すストローブ信号（バーＡＤ
Ｓ信号）が出力される。そして、アドレスデコーダ部１
２から最終的にレディ信号（バーＲＥＡＤＹ信号）を出
力することにより一つのサイクルが完結する。なお、レ
ディ信号発生回路から別部分として発生させてもよい。
アドレスデコーダ部１２は、バーＡＤＳ信号を受けたと
きに、どこのアドレスを指定しているのかをアドレス信
号で調べ、そのアドレス信号に基づいてバーＣＳ1 信号
又はバーＣＳ2 信号を作る。これにより、ＣＰＵ３２か
ら出されたアドレスが、ＲＡＭ３４及びＲＯＭ３６のい
ずれか一方のアドレスに一意的に割り当てられる。
【００２０】ところで、ＣＰＵ３２は、通常、ＲＡＭ３
４又はＲＯＭ３６が割り当てられたメモリ領域にアクセ
スしに行くが、もしＣＰＵ３２のプログラムが誤ってい
たり、ＣＰＵ３２に間欠故障や固定故障が起こったりす
ると、何も割り当てられていない非実装エリアにアクセ
スがされることがある。この場合、当然のことながら、
バーＣＳ1 信号もバーＣＳ2 信号も出力されないので、
メモリからデータが取り込まれないことになる。する
と、データが不定であるため、誤った状態を読み込んで
しまい、プログラムが暴走することになる。そこで、第
一実施例では、アドレスデコーダ部１２に、ＣＰＵ３２
から送出されたアドレス信号を監視し、そのアドレス信
号が何も割り当てられていないアドレス空間内のアドレ
スを指定しているときにこれを検出してアドレス異常信
号（バーＮＧＣＳ1 信号）を送出するアドレス異常信号
発生手段としての機能を持たせている。このため、アド
レスデコーダ部１２としては、かかるアドレス異常信号
を出すための論理回路を組み込んだＰＬＤ（Programabl
e Logic Device）を使用している。バーＮＧＣＳ1 信号
は、インバータ回路１４、アドレスラッチ回路１６、及
びラッチ回路１８に出力される。
４又はＲＯＭ３６が割り当てられたメモリ領域にアクセ
スしに行くが、もしＣＰＵ３２のプログラムが誤ってい
たり、ＣＰＵ３２に間欠故障や固定故障が起こったりす
ると、何も割り当てられていない非実装エリアにアクセ
スがされることがある。この場合、当然のことながら、
バーＣＳ1 信号もバーＣＳ2 信号も出力されないので、
メモリからデータが取り込まれないことになる。する
と、データが不定であるため、誤った状態を読み込んで
しまい、プログラムが暴走することになる。そこで、第
一実施例では、アドレスデコーダ部１２に、ＣＰＵ３２
から送出されたアドレス信号を監視し、そのアドレス信
号が何も割り当てられていないアドレス空間内のアドレ
スを指定しているときにこれを検出してアドレス異常信
号（バーＮＧＣＳ1 信号）を送出するアドレス異常信号
発生手段としての機能を持たせている。このため、アド
レスデコーダ部１２としては、かかるアドレス異常信号
を出すための論理回路を組み込んだＰＬＤ（Programabl
e Logic Device）を使用している。バーＮＧＣＳ1 信号
は、インバータ回路１４、アドレスラッチ回路１６、及
びラッチ回路１８に出力される。
【００２１】インバータ回路１４は、バーＮＧＣＳ1 信
号を反転させるものであり、正論理のＮＧＣＳ1 信号に
する。ＣＰＵ３２は、インバータ回路１４からハイレベ
ルのＮＧＣＳ1 信号が入力すると、プログラムの暴走が
発生したと判定して、マスク不可能割込み（ＮＭＩ（no
nmaskable interrupt ））もしくは通常の割込み（マス
ク可能）をかけ、所定の割込み処理を行う。
号を反転させるものであり、正論理のＮＧＣＳ1 信号に
する。ＣＰＵ３２は、インバータ回路１４からハイレベ
ルのＮＧＣＳ1 信号が入力すると、プログラムの暴走が
発生したと判定して、マスク不可能割込み（ＮＭＩ（no
nmaskable interrupt ））もしくは通常の割込み（マス
ク可能）をかけ、所定の割込み処理を行う。
【００２２】また、アドレスラッチ回路１６は、アドレ
スデコーダ部１２からのバーＮＧＣＳ1 信号がローレベ
ルになったときにアドレス信号で指定されたアドレスを
一時保持するものである。このアドレスラッチ回路１６
に記憶された不正なアドレスは、ＣＰＵ３２のＮＭＩ処
理時に読み込まれ、ＣＰＵ３２が誤動作の原因を特定す
るための情報として利用される。
スデコーダ部１２からのバーＮＧＣＳ1 信号がローレベ
ルになったときにアドレス信号で指定されたアドレスを
一時保持するものである。このアドレスラッチ回路１６
に記憶された不正なアドレスは、ＣＰＵ３２のＮＭＩ処
理時に読み込まれ、ＣＰＵ３２が誤動作の原因を特定す
るための情報として利用される。
【００２３】ラッチ回路１８は、アドレスデコーダ部１
２からのバーＮＧＣＳ1 信号がローレベルになったとき
に、ラッチをかけるものである。このとき、ラッチ回路
１８の出力がＬＥＤ２２に供給され、ＬＥＤ２２は点灯
する。ＬＥＤ２２を設けたことにより、異常が発生した
ことをオペレータに容易に知らせることができる。
２からのバーＮＧＣＳ1 信号がローレベルになったとき
に、ラッチをかけるものである。このとき、ラッチ回路
１８の出力がＬＥＤ２２に供給され、ＬＥＤ２２は点灯
する。ＬＥＤ２２を設けたことにより、異常が発生した
ことをオペレータに容易に知らせることができる。
【００２４】次に、第一実施例のプログラム暴走検出装
置の動作について図３及び図４を用いて説明する。図３
は各信号のタイミングを説明するための図、図４はアド
レスデコーダ部１２の状態をステートマシン表記で示し
た図（状態遷移図）である。ここで、図４において、
「ＳＴ１」はバーＮＧＣＳ1 信号がハイレベルであるア
ドレスデコーダ部１２の出力状態を表し、「ＳＴ０」は
バーＮＧＣＳ1 信号がローレベルであるアドレスデコー
ダ部１２の出力状態を表す。また、「！」は否定を、
「＆」は論理積を示す。
置の動作について図３及び図４を用いて説明する。図３
は各信号のタイミングを説明するための図、図４はアド
レスデコーダ部１２の状態をステートマシン表記で示し
た図（状態遷移図）である。ここで、図４において、
「ＳＴ１」はバーＮＧＣＳ1 信号がハイレベルであるア
ドレスデコーダ部１２の出力状態を表し、「ＳＴ０」は
バーＮＧＣＳ1 信号がローレベルであるアドレスデコー
ダ部１２の出力状態を表す。また、「！」は否定を、
「＆」は論理積を示す。
【００２５】まず、バーＡＤＳ信号がローレベルになる
と、サイクルが開始される。このサイクルが開始される
ときには、アドレスデコーダ部１２はＳＴ１の状態にあ
る。このとき、アドレスデコーダ部１２は、クロックの
最初の立ち上がり時に、アドレス信号が非実装エリアを
指定しているかどうかを調べる。すなわち、バーＡＤＳ
信号がローレベルで且つアドレスが４００００ｈからＢ
ＦＦＦＦｈまでの間のメモリ領域を指し示している（条
件Ａ）ならば、アドレスが非実装エリアを指し示してい
ると判定し、アドレスデコーダ部１２は、ＳＴ１の状態
からＳＴ０の状態に遷移する。一方、条件Ａが満たされ
なければ、そのままＳＴ１の状態に留まる。また、アド
レスデコーダ部１２がＳＴ０の状態にあるときに、バー
ＲＥＡＤＹ信号がローレベルである（条件Ｂ）ならば、
ＳＴ０の状態からＳＴ１の状態に遷移し、次のサイクル
に備えることになる。一方、条件Ｂが満たされなけれ
ば、そのままＳＴ０の状態に留まる。
と、サイクルが開始される。このサイクルが開始される
ときには、アドレスデコーダ部１２はＳＴ１の状態にあ
る。このとき、アドレスデコーダ部１２は、クロックの
最初の立ち上がり時に、アドレス信号が非実装エリアを
指定しているかどうかを調べる。すなわち、バーＡＤＳ
信号がローレベルで且つアドレスが４００００ｈからＢ
ＦＦＦＦｈまでの間のメモリ領域を指し示している（条
件Ａ）ならば、アドレスが非実装エリアを指し示してい
ると判定し、アドレスデコーダ部１２は、ＳＴ１の状態
からＳＴ０の状態に遷移する。一方、条件Ａが満たされ
なければ、そのままＳＴ１の状態に留まる。また、アド
レスデコーダ部１２がＳＴ０の状態にあるときに、バー
ＲＥＡＤＹ信号がローレベルである（条件Ｂ）ならば、
ＳＴ０の状態からＳＴ１の状態に遷移し、次のサイクル
に備えることになる。一方、条件Ｂが満たされなけれ
ば、そのままＳＴ０の状態に留まる。
【００２６】尚、バーＮＧＣＳ1 信号をローレベルから
ハイレベルに帰す方法としては、必ずしもバーＲＥＡＤ
Ｙ信号を用いて帰す必要はない。たとえば、バーＮＧＣ
Ｓ1信号は、外部でＮＭＩ処理又は割込アクノリッジ・
サイクルが発生するまで保持しておかなければ、割り込
みを正常に認識できないＣＰＵ等もある。この場合に
は、バーＮＧＣＳ1 信号はＮＭＩ処理もしくは割込み処
理が行われたときに帰してやるようにすればよい。
ハイレベルに帰す方法としては、必ずしもバーＲＥＡＤ
Ｙ信号を用いて帰す必要はない。たとえば、バーＮＧＣ
Ｓ1信号は、外部でＮＭＩ処理又は割込アクノリッジ・
サイクルが発生するまで保持しておかなければ、割り込
みを正常に認識できないＣＰＵ等もある。この場合に
は、バーＮＧＣＳ1 信号はＮＭＩ処理もしくは割込み処
理が行われたときに帰してやるようにすればよい。
【００２７】第一実施例のプログラム暴走検出装置で
は、アドレスデコーダ部が、ＣＰＵから送出されたアド
レス信号を監視し、アドレスが非実装エリアを指し示し
ているときにこれを検出してバーＮＧＣＳ1 信号を送出
することにより、このバーＮＧＣＳ1 信号が発生した場
合には、ＣＰＵから送られるアドレスに異常が発生し、
プログラムが暴走したと判定することができる。しか
も、アドレス信号を直接監視しているため、従来のウォ
ッチドッグタイマを用いる場合のように専用のプログラ
ムを必要とせず、異常が発生したことを迅速に検出する
ことができる。また、アドレスラッチ回路において、バ
ーＮＧＣＳ1 信号が発生したときの不正なアドレスを一
時保持しておくことにより、この不正なアドレスを、Ｃ
ＰＵの割込み処理時に読み込んで、ＣＰＵが誤動作の原
因を特定するための情報として利用することができる。
また、この不正なアドレスに関する情報はデバッグ（de
bug ）の際にも有効に利用することができる。
は、アドレスデコーダ部が、ＣＰＵから送出されたアド
レス信号を監視し、アドレスが非実装エリアを指し示し
ているときにこれを検出してバーＮＧＣＳ1 信号を送出
することにより、このバーＮＧＣＳ1 信号が発生した場
合には、ＣＰＵから送られるアドレスに異常が発生し、
プログラムが暴走したと判定することができる。しか
も、アドレス信号を直接監視しているため、従来のウォ
ッチドッグタイマを用いる場合のように専用のプログラ
ムを必要とせず、異常が発生したことを迅速に検出する
ことができる。また、アドレスラッチ回路において、バ
ーＮＧＣＳ1 信号が発生したときの不正なアドレスを一
時保持しておくことにより、この不正なアドレスを、Ｃ
ＰＵの割込み処理時に読み込んで、ＣＰＵが誤動作の原
因を特定するための情報として利用することができる。
また、この不正なアドレスに関する情報はデバッグ（de
bug ）の際にも有効に利用することができる。
【００２８】次に、本発明の第二実施例について図面を
参照して説明する。図５は本発明の第二実施例であるプ
ログラム暴走検出装置の概略構成図である。
参照して説明する。図５は本発明の第二実施例であるプ
ログラム暴走検出装置の概略構成図である。
【００２９】第二実施例のプログラム暴走検出装置は、
図５に示すように、アドレスデコーダ部５２と、ＡＮＤ
回路５４と、アドレスラッチ回路５６とを備えるもので
ある。尚、第二実施例において、上記第一実施例と同様
の機能を有するものには同一の符号を付すことにより、
その詳細な説明を省略する。また、ＲＡＭ３４とＲＯＭ
３６のアドレスはＣＰＵ３２のアドレス空間に図２と同
様に割り当てられているとする。
図５に示すように、アドレスデコーダ部５２と、ＡＮＤ
回路５４と、アドレスラッチ回路５６とを備えるもので
ある。尚、第二実施例において、上記第一実施例と同様
の機能を有するものには同一の符号を付すことにより、
その詳細な説明を省略する。また、ＲＡＭ３４とＲＯＭ
３６のアドレスはＣＰＵ３２のアドレス空間に図２と同
様に割り当てられているとする。
【００３０】アドレスデコーダ部５２は、ＣＰＵ３２か
らのアドレス信号をデコードすると共に、そのアドレス
信号に基づいてアクセスすべきＲＡＭ３４又はＲＯＭ３
６を選択するチップセレクト信号（バーＣＳ1 信号、バ
ーＣＳ2 信号）を発生するものである。また、このアド
レスデコーダ部５２は、アドレス信号が出力されたこと
を検出してアクセス信号（ＡＣＳ信号）を出力するアク
セス信号発生手段としての機能をも有する。このため、
このアドレスデコーダ部５２としては、アクセス信号を
出すための論理回路を組み込んだＰＬＤを使用してい
る。
らのアドレス信号をデコードすると共に、そのアドレス
信号に基づいてアクセスすべきＲＡＭ３４又はＲＯＭ３
６を選択するチップセレクト信号（バーＣＳ1 信号、バ
ーＣＳ2 信号）を発生するものである。また、このアド
レスデコーダ部５２は、アドレス信号が出力されたこと
を検出してアクセス信号（ＡＣＳ信号）を出力するアク
セス信号発生手段としての機能をも有する。このため、
このアドレスデコーダ部５２としては、アクセス信号を
出すための論理回路を組み込んだＰＬＤを使用してい
る。
【００３１】ＡＮＤ回路５４には、ＡＣＳ信号、バーＣ
Ｓ1 信号及びバーＣＳ2 信号を入力する。このＡＮＤ回
路５４は、ＡＣＳ信号が出力されているのにバーＣＳ1
信号又はバーＣＳ2 信号が出力されていないときにこれ
を検出してチップセレクト異常信号（ＮＧＣＳ2 信号）
を送出するチップセレクト異常信号発生手段としての役
割を果たす。ＡＮＤ回路５４は、ＡＣＳ信号、バーＣＳ
1 信号及びバーＣＳ2信号のすべてがハイレベルである
ときのみ、ＮＧＣＳ2 信号がハイレベルとなる。したが
って、アクセスが開始されたが、ＲＡＭ３４及びＲＯＭ
３６のいずれも選択されていないときには、アドレスに
異常が発生したと判定することができる。このＮＧＣＳ
2 信号は、ＣＰＵ３２及びアドレスラッチ回路５６に出
力される。
Ｓ1 信号及びバーＣＳ2 信号を入力する。このＡＮＤ回
路５４は、ＡＣＳ信号が出力されているのにバーＣＳ1
信号又はバーＣＳ2 信号が出力されていないときにこれ
を検出してチップセレクト異常信号（ＮＧＣＳ2 信号）
を送出するチップセレクト異常信号発生手段としての役
割を果たす。ＡＮＤ回路５４は、ＡＣＳ信号、バーＣＳ
1 信号及びバーＣＳ2信号のすべてがハイレベルである
ときのみ、ＮＧＣＳ2 信号がハイレベルとなる。したが
って、アクセスが開始されたが、ＲＡＭ３４及びＲＯＭ
３６のいずれも選択されていないときには、アドレスに
異常が発生したと判定することができる。このＮＧＣＳ
2 信号は、ＣＰＵ３２及びアドレスラッチ回路５６に出
力される。
【００３２】ＣＰＵ３２は、ＡＮＤ回路５４からのハイ
レベルのＮＧＣＳ2 信号が入力すると、ＮＭＩをかけ、
所定の割込み処理を行う。また、アドレスラッチ回路５
６は、ＡＮＤ回路５４からのＮＧＣＳ2 信号がハイレベ
ルになったときに、アドレスバス４２からの不正なアド
レス信号を一時保持するものである。
レベルのＮＧＣＳ2 信号が入力すると、ＮＭＩをかけ、
所定の割込み処理を行う。また、アドレスラッチ回路５
６は、ＡＮＤ回路５４からのＮＧＣＳ2 信号がハイレベ
ルになったときに、アドレスバス４２からの不正なアド
レス信号を一時保持するものである。
【００３３】次に、第二実施例のプログラム暴走検出装
置の動作について図６及び図７を用いて説明する。図６
は各信号のタイミングを説明するための図、図７はアド
レスデコーダ部５２の状態をステートマシン表記で示し
た図（状態遷移図）である。ここで、図７において、
「ＳＴ１」はＡＣＳ信号がハイレベルであるアドレスデ
コーダ部５２の出力状態を表し、「ＳＴ０」はＡＣＳ信
号がローレベルであるアドレスデコーダ部５２の出力状
態を表す。
置の動作について図６及び図７を用いて説明する。図６
は各信号のタイミングを説明するための図、図７はアド
レスデコーダ部５２の状態をステートマシン表記で示し
た図（状態遷移図）である。ここで、図７において、
「ＳＴ１」はＡＣＳ信号がハイレベルであるアドレスデ
コーダ部５２の出力状態を表し、「ＳＴ０」はＡＣＳ信
号がローレベルであるアドレスデコーダ部５２の出力状
態を表す。
【００３４】サイクルが開始されるときには、アドレス
デコーダ部５２はＳＴ０の状態にある。このとき、バー
ＡＤＳ信号がローレベルである（条件Ａ）ならば、アド
レスデコーダ部５２はＳＴ０の状態からＳＴ１の状態に
遷移する。一方、条件Ａが満たされなければ、そのまま
ＳＴ０の状態に留まる。次に、アドレスデコーダ部５２
がＳＴ１の状態にあるときに、バーＣＳ1 信号及びバー
ＣＳ2 信号のいずれもハイレベルであると、ＡＮＤ回路
５４からのＮＧＣＳ2 信号はハイレベルになる。一方、
バーＣＳ1 信号又はバーＣＳ2 信号のいずれかがローレ
ベルであると、ＡＮＤ回路５４からのＮＧＣＳ2 信号は
ローレベルになる。また、アドレスデコーダ部５２がＳ
Ｔ１の状態にあるときに、バーＲＥＡＤＹ信号がローレ
ベルである（条件Ｂ）ならば、ＳＴ１の状態からＳＴ０
の状態に遷移し、ＮＧＣＳ2 信号もローレベルとなり、
次のサイクルに備えることになる。一方、条件Ｂが満た
されなければ、そのままＳＴ１の状態に留まる。
デコーダ部５２はＳＴ０の状態にある。このとき、バー
ＡＤＳ信号がローレベルである（条件Ａ）ならば、アド
レスデコーダ部５２はＳＴ０の状態からＳＴ１の状態に
遷移する。一方、条件Ａが満たされなければ、そのまま
ＳＴ０の状態に留まる。次に、アドレスデコーダ部５２
がＳＴ１の状態にあるときに、バーＣＳ1 信号及びバー
ＣＳ2 信号のいずれもハイレベルであると、ＡＮＤ回路
５４からのＮＧＣＳ2 信号はハイレベルになる。一方、
バーＣＳ1 信号又はバーＣＳ2 信号のいずれかがローレ
ベルであると、ＡＮＤ回路５４からのＮＧＣＳ2 信号は
ローレベルになる。また、アドレスデコーダ部５２がＳ
Ｔ１の状態にあるときに、バーＲＥＡＤＹ信号がローレ
ベルである（条件Ｂ）ならば、ＳＴ１の状態からＳＴ０
の状態に遷移し、ＮＧＣＳ2 信号もローレベルとなり、
次のサイクルに備えることになる。一方、条件Ｂが満た
されなければ、そのままＳＴ１の状態に留まる。
【００３５】第二実施例のプログラム暴走検出装置で
は、アドレスデコーダ部からのＡＣＳ信号が出力されて
いるのにバーＣＳ1 信号及びバーＣＳ2 信号のいずれも
出力されていないときにこれを検出してＮＧＣＳ2 信号
を送出するチップセレクト異常信号発生手段（ＡＮＤ回
路）を有することにより、このＮＧＣＳ2 信号が発生し
た場合には、ＣＰＵから送られるアドレスに異常が発生
し、プログラムが暴走したと判定することができる。し
かも、バーＣＳ1 信号及びバーＣＳ2 信号を直接監視し
ているため、異常が発生したことを迅速に検出すること
ができる。
は、アドレスデコーダ部からのＡＣＳ信号が出力されて
いるのにバーＣＳ1 信号及びバーＣＳ2 信号のいずれも
出力されていないときにこれを検出してＮＧＣＳ2 信号
を送出するチップセレクト異常信号発生手段（ＡＮＤ回
路）を有することにより、このＮＧＣＳ2 信号が発生し
た場合には、ＣＰＵから送られるアドレスに異常が発生
し、プログラムが暴走したと判定することができる。し
かも、バーＣＳ1 信号及びバーＣＳ2 信号を直接監視し
ているため、異常が発生したことを迅速に検出すること
ができる。
【００３６】特に、第二実施例では、第一実施例の場合
と異なり、バーＣＳ1 信号及びバーＣＳ2 信号を監視し
て、間接的にアドレスが異常であるかどうかを判定して
いるため、アドレスデコーダ部の故障についてまで検出
することができ、異常検出の対象が第一実施例の場合に
比べて拡大する。すなわち、第一実施例の場合は、アド
レス信号を監視しており、バーＣＳ1 信号及びバーＣＳ
2 信号を監視していないので、アドレスデコーダ部自身
の異常については検出できない。第二実施例の場合は、
たとえば、ＣＰＵ自身は正常なアドレスを出している
が、アドレスデコーダ部が故障し、バーＣＳ1 信号又は
バーＣＳ2 信号がハイレベルに固定してしまった場合
も、異常を検出することができる。
と異なり、バーＣＳ1 信号及びバーＣＳ2 信号を監視し
て、間接的にアドレスが異常であるかどうかを判定して
いるため、アドレスデコーダ部の故障についてまで検出
することができ、異常検出の対象が第一実施例の場合に
比べて拡大する。すなわち、第一実施例の場合は、アド
レス信号を監視しており、バーＣＳ1 信号及びバーＣＳ
2 信号を監視していないので、アドレスデコーダ部自身
の異常については検出できない。第二実施例の場合は、
たとえば、ＣＰＵ自身は正常なアドレスを出している
が、アドレスデコーダ部が故障し、バーＣＳ1 信号又は
バーＣＳ2 信号がハイレベルに固定してしまった場合
も、異常を検出することができる。
【００３７】また、アドレスラッチ回路５６において、
ＮＧＣＳ2 信号が発生したときの不正なアドレスを一時
保持しておくことにより、この不正なアドレスを、ＣＰ
Ｕの割込み処理時に読み込んで、ＣＰＵが誤動作の原因
を特定するための情報として利用することができる。
ＮＧＣＳ2 信号が発生したときの不正なアドレスを一時
保持しておくことにより、この不正なアドレスを、ＣＰ
Ｕの割込み処理時に読み込んで、ＣＰＵが誤動作の原因
を特定するための情報として利用することができる。
【００３８】次に、本発明の第三実施例について図面を
参照して説明する。図８は本発明の第三実施例であるプ
ログラム暴走検出装置の概略構成図である。
参照して説明する。図８は本発明の第三実施例であるプ
ログラム暴走検出装置の概略構成図である。
【００３９】第三実施例のプログラム暴走検出装置は、
図８に示すように、アドレスデコーダ部６２と、ＡＮＤ
回路６４と、アドレスラッチ回路６６と、ＯＲ回路６８
と、ＬＥＤ７２と、レジスタ部７４とを備えるものであ
る。尚、第三実施例において、上記第一実施例と同様の
機能を有するものには同一の符号を付すことにより、そ
の詳細な説明を省略する。また、ＲＡＭ３４とＲＯＭ３
６のアドレスはＣＰＵ３２のアドレス空間に図２と同様
に割り当てられているとする。
図８に示すように、アドレスデコーダ部６２と、ＡＮＤ
回路６４と、アドレスラッチ回路６６と、ＯＲ回路６８
と、ＬＥＤ７２と、レジスタ部７４とを備えるものであ
る。尚、第三実施例において、上記第一実施例と同様の
機能を有するものには同一の符号を付すことにより、そ
の詳細な説明を省略する。また、ＲＡＭ３４とＲＯＭ３
６のアドレスはＣＰＵ３２のアドレス空間に図２と同様
に割り当てられているとする。
【００４０】アドレスデコーダ部６２は、ＣＰＵ３２か
らのアドレス信号をデコードすると共に、そのアドレス
信号に基づいてアクセスすべきＲＡＭ３４又はＲＯＭ３
６を選択するチップセレクト信号（バーＣＳ1 信号、バ
ーＣＳ2 信号）を発生するものである。このアドレスデ
コーダ部６２は、ＣＰＵ３２から送出されたアドレス信
号を監視し、そのアドレス信号が何も割り当てられてい
ないアドレス空間内のアドレスを指定しているときにこ
れを検出してアドレス異常信号（ＮＧＣＳ1 信号）を送
出するアドレス異常信号発生手段としての機能と、アド
レス信号が出力されたことを検出してアクセス信号（Ａ
ＣＳ信号）を出力するアクセス信号発生手段としての機
能とを有する。このため、このアドレスデコーダ６２と
しては、アドレス異常信号及びアクセス信号を出すため
の論理回路を組み込んだＰＬＤを使用している。ＮＧＣ
Ｓ1 信号は、ＯＲ回路６８及びレジスタ部７４に出力さ
れ、ＡＣＳ信号は、ＡＮＤ回路６４に出力される。
らのアドレス信号をデコードすると共に、そのアドレス
信号に基づいてアクセスすべきＲＡＭ３４又はＲＯＭ３
６を選択するチップセレクト信号（バーＣＳ1 信号、バ
ーＣＳ2 信号）を発生するものである。このアドレスデ
コーダ部６２は、ＣＰＵ３２から送出されたアドレス信
号を監視し、そのアドレス信号が何も割り当てられてい
ないアドレス空間内のアドレスを指定しているときにこ
れを検出してアドレス異常信号（ＮＧＣＳ1 信号）を送
出するアドレス異常信号発生手段としての機能と、アド
レス信号が出力されたことを検出してアクセス信号（Ａ
ＣＳ信号）を出力するアクセス信号発生手段としての機
能とを有する。このため、このアドレスデコーダ６２と
しては、アドレス異常信号及びアクセス信号を出すため
の論理回路を組み込んだＰＬＤを使用している。ＮＧＣ
Ｓ1 信号は、ＯＲ回路６８及びレジスタ部７４に出力さ
れ、ＡＣＳ信号は、ＡＮＤ回路６４に出力される。
【００４１】ＡＮＤ回路６４には、ＡＣＳ信号、バーＣ
Ｓ1 信号及びバーＣＳ2 信号が入力する。ＡＮＤ回路６
４は、ＡＣＳ信号が出力されているのにバーＣＳ1 信号
又はバーＣＳ2 信号が出力されていないときにこれを検
出してチップセレクト異常信号（ＮＧＣＳ2 信号）を送
出するチップセレクト異常信号発生手段としての役割を
果たす。ＮＧＣＳ2 信号は、ＯＲ回路６８及びレジスタ
部７４に出力される。
Ｓ1 信号及びバーＣＳ2 信号が入力する。ＡＮＤ回路６
４は、ＡＣＳ信号が出力されているのにバーＣＳ1 信号
又はバーＣＳ2 信号が出力されていないときにこれを検
出してチップセレクト異常信号（ＮＧＣＳ2 信号）を送
出するチップセレクト異常信号発生手段としての役割を
果たす。ＮＧＣＳ2 信号は、ＯＲ回路６８及びレジスタ
部７４に出力される。
【００４２】ＯＲ回路６８は、ＮＧＣＳ1 信号及びＮＧ
ＣＳ2 信号のいずれかがハイレベルとなると、異常が発
生したと判定して、ＣＰＵ３２に信号を送るものであ
る。ＣＰＵ３２は、ＯＲ回路６８からの信号を受ける
と、ＮＭＩをかけ、所定の割込み処理を行う。また、ア
ドレスラッチ回路６６は、ＯＲ回路６８からの出力がハ
イレベルになったときに、アドレスバス４２からの不正
なアドレス信号を一時保持するものである。
ＣＳ2 信号のいずれかがハイレベルとなると、異常が発
生したと判定して、ＣＰＵ３２に信号を送るものであ
る。ＣＰＵ３２は、ＯＲ回路６８からの信号を受ける
と、ＮＭＩをかけ、所定の割込み処理を行う。また、ア
ドレスラッチ回路６６は、ＯＲ回路６８からの出力がハ
イレベルになったときに、アドレスバス４２からの不正
なアドレス信号を一時保持するものである。
【００４３】レジスタ部７４は、ＮＧＣＳ1 信号とＮＧ
ＣＳ2 信号の出力を一時記憶するものである。ＣＰＵ３
２は、このレジスタ部７４に記憶された情報をＮＭＩ処
理時に読み込むことにより、アドレス信号が異常である
のか、チップセレクト信号が異常であるのかを識別する
ことができる。図９にＮＧＣＳ1 信号及びＮＧＣＳ2信
号の出力に基づいて異常の原因を特定するためのロジッ
クを示す。ＮＧＣＳ1信号とＮＧＣＳ2 信号とが共にハ
イレベルである場合には、アドレス信号が異常であると
判定される。この場合、ＮＧＣＳ2 信号がハイレベルと
なっているのは、ＮＧＣＳ1 信号がハイレベルであるこ
とに起因するものと考えられる。アドレス信号が異常と
なる原因としては、ＣＰＵ３２のプログラムに誤りがあ
るか、ＣＰＵ３２自身のアドレスの出力がローレベル又
はハイレベルに固定されていることが考えられるので、
プログラム上何ら問題がなければ、ＣＰＵ３２を交換す
る必要がある。また、ＮＧＣＳ1 信号がハイレベルで、
ＮＧＣＳ2 信号がローレベルである場合、又はＮＧＣＳ
1 信号がローレベルで、ＮＧＣＳ2 信号がハイレベルで
ある場合には、チップセレクト信号が異常であると判定
される。チップセレクト信号が異常となる原因として
は、アドレスデコーダ部６２からのバーＣＳ1信号又は
バーＣＳ2 信号の出力がローレベル又はハイレベルに固
定されていることが考えられるので、この場合は、アド
レスデコーダ部６２を交換する必要がある。但し、ＮＧ
ＣＳ1 信号がハイレベルで、ＮＧＣＳ2 信号がローレベ
ルとなる可能性は、ほとんどないと思われる。そして、
ＮＧＣＳ1 信号とＮＧＣＳ2 信号とが共にローレベルで
ある場合は、正常であると判定される。
ＣＳ2 信号の出力を一時記憶するものである。ＣＰＵ３
２は、このレジスタ部７４に記憶された情報をＮＭＩ処
理時に読み込むことにより、アドレス信号が異常である
のか、チップセレクト信号が異常であるのかを識別する
ことができる。図９にＮＧＣＳ1 信号及びＮＧＣＳ2信
号の出力に基づいて異常の原因を特定するためのロジッ
クを示す。ＮＧＣＳ1信号とＮＧＣＳ2 信号とが共にハ
イレベルである場合には、アドレス信号が異常であると
判定される。この場合、ＮＧＣＳ2 信号がハイレベルと
なっているのは、ＮＧＣＳ1 信号がハイレベルであるこ
とに起因するものと考えられる。アドレス信号が異常と
なる原因としては、ＣＰＵ３２のプログラムに誤りがあ
るか、ＣＰＵ３２自身のアドレスの出力がローレベル又
はハイレベルに固定されていることが考えられるので、
プログラム上何ら問題がなければ、ＣＰＵ３２を交換す
る必要がある。また、ＮＧＣＳ1 信号がハイレベルで、
ＮＧＣＳ2 信号がローレベルである場合、又はＮＧＣＳ
1 信号がローレベルで、ＮＧＣＳ2 信号がハイレベルで
ある場合には、チップセレクト信号が異常であると判定
される。チップセレクト信号が異常となる原因として
は、アドレスデコーダ部６２からのバーＣＳ1信号又は
バーＣＳ2 信号の出力がローレベル又はハイレベルに固
定されていることが考えられるので、この場合は、アド
レスデコーダ部６２を交換する必要がある。但し、ＮＧ
ＣＳ1 信号がハイレベルで、ＮＧＣＳ2 信号がローレベ
ルとなる可能性は、ほとんどないと思われる。そして、
ＮＧＣＳ1 信号とＮＧＣＳ2 信号とが共にローレベルで
ある場合は、正常であると判定される。
【００４４】また、レジスタ部７４は、ＮＧＣＳ1 信号
又はＮＧＣＳ2 信号がハイレベルになったときに、信号
を出力し、ＬＥＤ７２を点灯する。このＬＥＤ７２を設
けたことにより、特に、プログラムの開発を行っている
場合に、ＬＥＤ７２が点灯すれば、アドレスのないとこ
ろにプログラムを作ってしまったということがわかる。
この場合、アドレスラッチ回路６６に保持されたアドレ
スを読み取り、プログラム上にそのアドレスを指定した
部分がないかどうかを調べて、その部分のプログラムを
書き直すようにすれば、プログラムを容易に修正するこ
とができる。
又はＮＧＣＳ2 信号がハイレベルになったときに、信号
を出力し、ＬＥＤ７２を点灯する。このＬＥＤ７２を設
けたことにより、特に、プログラムの開発を行っている
場合に、ＬＥＤ７２が点灯すれば、アドレスのないとこ
ろにプログラムを作ってしまったということがわかる。
この場合、アドレスラッチ回路６６に保持されたアドレ
スを読み取り、プログラム上にそのアドレスを指定した
部分がないかどうかを調べて、その部分のプログラムを
書き直すようにすれば、プログラムを容易に修正するこ
とができる。
【００４５】第三実施例のプログラム暴走検出装置で
は、ＣＰＵから送出されたアドレス信号を監視し、アド
レスが非実装エリアを指し示しているときにこれを検出
してＮＧＣＳ1 信号を送出するアドレス異常信号発生手
段（アドレスデコーダ部）と、アドレスデコーダ部から
のＡＣＳ信号が出力されているのにバーＣＳ1 信号及び
バーＣＳ2 信号のいずれも出力されていないときにこれ
を検出してＮＧＣＳ2 信号を送出するチップセレクト異
常信号発生手段（ＡＮＤ回路）とを有することにより、
ＮＧＣＳ1 信号又はＮＧＣＳ2 信号が発生した場合に
は、ＣＰＵから送られるアドレスに異常が発生し、プロ
グラムが暴走したと判定することができる。しかも、ア
ドレス信号及び、バーＣＳ1 信号及びバーＣＳ2 信号を
監視しているため、異常が発生したことを迅速に検出す
ることができる。
は、ＣＰＵから送出されたアドレス信号を監視し、アド
レスが非実装エリアを指し示しているときにこれを検出
してＮＧＣＳ1 信号を送出するアドレス異常信号発生手
段（アドレスデコーダ部）と、アドレスデコーダ部から
のＡＣＳ信号が出力されているのにバーＣＳ1 信号及び
バーＣＳ2 信号のいずれも出力されていないときにこれ
を検出してＮＧＣＳ2 信号を送出するチップセレクト異
常信号発生手段（ＡＮＤ回路）とを有することにより、
ＮＧＣＳ1 信号又はＮＧＣＳ2 信号が発生した場合に
は、ＣＰＵから送られるアドレスに異常が発生し、プロ
グラムが暴走したと判定することができる。しかも、ア
ドレス信号及び、バーＣＳ1 信号及びバーＣＳ2 信号を
監視しているため、異常が発生したことを迅速に検出す
ることができる。
【００４６】また、レジスタ部でＮＧＣＳ1 信号とＮＧ
ＣＳ2 信号の出力を一時記憶しておくことにより、異常
の原因がＣＰＵの側にあるのか、又はアドレスデコーダ
部の側にあるのかを特定することができる。更に、アド
レスラッチ回路において、ＮＧＣＳ1 信号又はＮＧＣＳ
2 信号が発生したときの不正なアドレスを一時保持して
おくことにより、この不正なアドレスを、ＣＰＵの割込
み処理時に読み込んで、ＣＰＵが誤動作の原因を特定す
るための情報として利用することができる。
ＣＳ2 信号の出力を一時記憶しておくことにより、異常
の原因がＣＰＵの側にあるのか、又はアドレスデコーダ
部の側にあるのかを特定することができる。更に、アド
レスラッチ回路において、ＮＧＣＳ1 信号又はＮＧＣＳ
2 信号が発生したときの不正なアドレスを一時保持して
おくことにより、この不正なアドレスを、ＣＰＵの割込
み処理時に読み込んで、ＣＰＵが誤動作の原因を特定す
るための情報として利用することができる。
【００４７】尚、本発明は上記の各実施例に限定される
ものではなく、その要旨の範囲内において種々の変形が
可能である。たとえば、アドレスラッチ回路は一段では
なく、ＦＩＦＯ（first-in first-out）等で多段になる
ように構成してもよい。プログラムの暴走はＮＭＩ処理
により止められるが、アドレス異常信号又はチップセレ
クト異常信号が出力されてからでもアドレス信号が次か
ら次へと送られる可能性がある。この場合、アドレスラ
ッチ回路をたとえば三段又は四段に構成しておけば、そ
れぞれのステップで各アドレスを記憶することができ
る。
ものではなく、その要旨の範囲内において種々の変形が
可能である。たとえば、アドレスラッチ回路は一段では
なく、ＦＩＦＯ（first-in first-out）等で多段になる
ように構成してもよい。プログラムの暴走はＮＭＩ処理
により止められるが、アドレス異常信号又はチップセレ
クト異常信号が出力されてからでもアドレス信号が次か
ら次へと送られる可能性がある。この場合、アドレスラ
ッチ回路をたとえば三段又は四段に構成しておけば、そ
れぞれのステップで各アドレスを記憶することができ
る。
【００４８】また、上記の各実施例では、ＣＰＵがアド
レス異常信号又はチップセレクト異常信号を受けたとき
に、ＮＭＩ割込みをかける場合について説明したが、Ｃ
ＰＵはマスク可能な通常の割込みをかけるようにしても
よい。
レス異常信号又はチップセレクト異常信号を受けたとき
に、ＮＭＩ割込みをかける場合について説明したが、Ｃ
ＰＵはマスク可能な通常の割込みをかけるようにしても
よい。
【００４９】更に、上記の第二実施例においてアドレス
デコーダ部５２とＡＮＤ回路５４とを一つのＰＬＤに組
み込んだり、また、上記の第三実施例においてアドレス
デコーダ部６２とＡＮＤ回路６４とＯＲ回路６８とを一
つのＰＬＤに組み込んだりしてもよい。これにより、簡
単に所望の回路を構成することができる。
デコーダ部５２とＡＮＤ回路５４とを一つのＰＬＤに組
み込んだり、また、上記の第三実施例においてアドレス
デコーダ部６２とＡＮＤ回路６４とＯＲ回路６８とを一
つのＰＬＤに組み込んだりしてもよい。これにより、簡
単に所望の回路を構成することができる。
【００５０】
【発明の効果】以上説明したように請求項１記載の発明
によれば、アドレス信号を監視しアドレス信号が何も割
り当てられていないアドレス空間内のアドレスを指定し
ているときにこれを検出してアドレス異常信号を送出す
るアドレス異常信号発生手段と、アクセス信号発生手段
からのアクセス信号が出力されているのにアドレスデコ
ーダからのチップセレクト信号が出力されていないとき
にこれを検出してチップセレクト異常信号を送出するチ
ップセレクト異常信号発生手段とを有することにより、
従来のウォッチドッグタイマを用いる場合に比べて、異
常が発生したことを迅速に検出することができ、また、
記憶手段でアドレス異常信号とチップセレクト異常信号
を一時記憶しておくことにより、異常の原因が中央処理
装置の側にあるのか、又はアドレスデコーダの側にある
のかを特定することができると共に、アドレス保持手段
が、アドレス異常信号又はチップセレクト異常信号を受
けたときにアドレス信号で指定されたアドレスを一時保
持することにより、このアドレスを、誤動作の原因を特
定するための情報として利用することができるプログラ
ム暴走検出装置を提供することができる。
によれば、アドレス信号を監視しアドレス信号が何も割
り当てられていないアドレス空間内のアドレスを指定し
ているときにこれを検出してアドレス異常信号を送出す
るアドレス異常信号発生手段と、アクセス信号発生手段
からのアクセス信号が出力されているのにアドレスデコ
ーダからのチップセレクト信号が出力されていないとき
にこれを検出してチップセレクト異常信号を送出するチ
ップセレクト異常信号発生手段とを有することにより、
従来のウォッチドッグタイマを用いる場合に比べて、異
常が発生したことを迅速に検出することができ、また、
記憶手段でアドレス異常信号とチップセレクト異常信号
を一時記憶しておくことにより、異常の原因が中央処理
装置の側にあるのか、又はアドレスデコーダの側にある
のかを特定することができると共に、アドレス保持手段
が、アドレス異常信号又はチップセレクト異常信号を受
けたときにアドレス信号で指定されたアドレスを一時保
持することにより、このアドレスを、誤動作の原因を特
定するための情報として利用することができるプログラ
ム暴走検出装置を提供することができる。
【００５１】請求項２記載の発明によれば、アドレス異
常信号発生手段、アドレスデコーダ、アクセス信号発生
手段、及びチップセレクト異常信号発生手段を一つのＰ
ＬＤに組み込んだことにより、簡単に所望の回路を構成
することができるプログラム暴走検出装置を提供するこ
とができる。
常信号発生手段、アドレスデコーダ、アクセス信号発生
手段、及びチップセレクト異常信号発生手段を一つのＰ
ＬＤに組み込んだことにより、簡単に所望の回路を構成
することができるプログラム暴走検出装置を提供するこ
とができる。
【００５２】請求項３記載の発明によれば、アドレス信
号を監視しアドレス信号が何も割り当てられていないア
ドレス空間内のアドレスを指定しているときにこれを検
出してアドレス異常信号を送出するアドレス異常信号発
生手段を有することにより、中央処理装置から送られる
アドレスに異常が発生したことを迅速に検出することが
でき、また、アドレス保持手段がアドレス異常信号を受
けたときにアドレス信号で指定されたアドレスを一時保
持することにより、このアドレスを、誤動作の原因を特
定するための情報として利用することができるプログラ
ム暴走検出装置を提供することができる。
号を監視しアドレス信号が何も割り当てられていないア
ドレス空間内のアドレスを指定しているときにこれを検
出してアドレス異常信号を送出するアドレス異常信号発
生手段を有することにより、中央処理装置から送られる
アドレスに異常が発生したことを迅速に検出することが
でき、また、アドレス保持手段がアドレス異常信号を受
けたときにアドレス信号で指定されたアドレスを一時保
持することにより、このアドレスを、誤動作の原因を特
定するための情報として利用することができるプログラ
ム暴走検出装置を提供することができる。
【００５３】請求項４記載の発明によれば、アクセス信
号発生手段からのアクセス信号が出力されているのにア
ドレスデコーダからのチップセレクト信号が出力されて
いないときにこれを検出してチップセレクト異常信号を
送出するチップセレクト異常信号発生手段を有すること
により、中央処理装置のプログラムの異常や、中央処理
装置又はアドレスデコーダの故障が発生したことを迅速
に検出することができ、また、アドレス保持手段がチッ
プセレクト異常信号を受けたときにアドレス信号で指定
されたアドレスを一時保持することにより、このアドレ
スを、誤動作の原因を特定するための情報として利用す
ることができるプログラム暴走検出装置を提供すること
ができる。
号発生手段からのアクセス信号が出力されているのにア
ドレスデコーダからのチップセレクト信号が出力されて
いないときにこれを検出してチップセレクト異常信号を
送出するチップセレクト異常信号発生手段を有すること
により、中央処理装置のプログラムの異常や、中央処理
装置又はアドレスデコーダの故障が発生したことを迅速
に検出することができ、また、アドレス保持手段がチッ
プセレクト異常信号を受けたときにアドレス信号で指定
されたアドレスを一時保持することにより、このアドレ
スを、誤動作の原因を特定するための情報として利用す
ることができるプログラム暴走検出装置を提供すること
ができる。
【００５４】請求項５記載の発明によれば、アドレス異
常信号又はチップセレクト異常信号を受けたときに警報
を発する警報手段を設けたことにより、異常が発生した
ことをオペレータに容易に知らせることができるプログ
ラム暴走検出装置を提供することができる。
常信号又はチップセレクト異常信号を受けたときに警報
を発する警報手段を設けたことにより、異常が発生した
ことをオペレータに容易に知らせることができるプログ
ラム暴走検出装置を提供することができる。
【図１】本発明の第一実施例であるプログラム暴走検出
装置の概略構成図である。
装置の概略構成図である。
【図２】ＣＰＵのアドレス空間に各デバイスを割り当て
たメモリマップを示す図である。
たメモリマップを示す図である。
【図３】各信号のタイミングを説明するための図であ
る。
る。
【図４】アドレスデコーダ部の状態をステートマシン表
記で示した図（状態遷移図）である。
記で示した図（状態遷移図）である。
【図５】本発明の第二実施例であるプログラム暴走検出
装置の概略構成図である。
装置の概略構成図である。
【図６】各信号のタイミングを説明するための図であ
る。
る。
【図７】アドレスデコーダ部の状態をステートマシン表
記で示した図（状態遷移図）である。
記で示した図（状態遷移図）である。
【図８】本発明の第三実施例であるプログラム暴走検出
装置の概略構成図である。
装置の概略構成図である。
【図９】アドレス異常信号及びチップセレクト異常信号
の出力に基づいて異常の原因を特定するためのロジック
を示す図である。
の出力に基づいて異常の原因を特定するためのロジック
を示す図である。
１２，５２，６２ アドレスデコーダ部 １４ インバータ回路 １６，５６，６６ アドレスラッチ回路 １８ ラッチ回路 ２２，７２ ＬＥＤ ３２ ＣＰＵ ３４ ＲＡＭ ３６ ＲＯＭ ４２ アドレスバス ４４ データバス ５４，６４ ＡＮＤ回路 ６８ ＯＲ回路 ７４ レジスタ部
Claims (5)
- 【請求項１】 中央処理装置から送出されたアドレス信
号を監視し、前記アドレス信号が何も割り当てられてい
ないアドレス空間内のアドレスを指定しているときにこ
れを検出してアドレス異常信号を前記中央処理装置に送
出するアドレス異常信号発生手段と、 前記アドレス信号に基づいて所定のデバイスを選択する
ためのチップセレクト信号を出力するアドレスデコーダ
と、 前記アドレス信号が出力されたことを検出してアクセス
信号を出力するアクセス信号発生手段と、 前記アクセス信号が出力されているのに前記チップセレ
クト信号が出力されていないときにこれを検出してチッ
プセレクト異常信号を前記中央処理装置に送出するチッ
プセレクト異常信号発生手段と、 前記アドレス異常信号又は前記チップセレクト異常信号
を受けたときに前記アドレス信号で指定されたアドレス
を一時保持するアドレス保持手段と、 前記アドレス異常信号及び前記チップセレクト異常信号
を一時記憶する記憶手段と、 を備えることを特徴とするプログラム暴走検出装置。 - 【請求項２】 前記アドレス異常信号発生手段、前記ア
ドレスデコーダ、前記アクセス信号発生手段、及び前記
チップセレクト異常信号発生手段を一つのＰＬＤに組み
込んだことを特徴とする請求項１記載のプログラム暴走
検出装置。 - 【請求項３】 中央処理装置から送出されたアドレス信
号を監視し、前記アドレス信号が何も割り当てられてい
ないアドレス空間内のアドレスを指定しているときにこ
れを検出してアドレス異常信号を前記中央処理装置に送
出するアドレス異常信号発生手段と、 前記アドレス異常信号を受けたときに前記アドレス信号
で指定されたアドレスを一時保持するアドレス保持手段
と、 を備えることを特徴とするプログラム暴走検出装置。 - 【請求項４】 中央処理装置から送出されたアドレス信
号に基づいて所定のデバイスを選択するためのチップセ
レクト信号を出力するアドレスデコーダと、前記アドレ
ス信号が出力されたことを検出してアクセス信号を出力
するアクセス信号発生手段と、 前記アクセス信号が出力されているのに前記チップセレ
クト信号が出力されていないときにこれを検出してチッ
プセレクト異常信号を前記中央処理装置に送出するチッ
プセレクト異常信号発生手段と、 前記チップセレクト異常信号を受けたときに前記アドレ
ス信号で指定されたアドレスを一時保持するアドレス保
持手段と、 を備えることを特徴とするプログラム暴走検出装置。 - 【請求項５】 前記アドレス異常信号又は前記チップセ
レクト異常信号を受けたときに警報を発する警報手段を
備えることを特徴とする請求項１、２、３又は４記載の
プログラム暴走検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7107870A JPH08278902A (ja) | 1995-04-07 | 1995-04-07 | プログラム暴走検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7107870A JPH08278902A (ja) | 1995-04-07 | 1995-04-07 | プログラム暴走検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08278902A true JPH08278902A (ja) | 1996-10-22 |
Family
ID=14470180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7107870A Withdrawn JPH08278902A (ja) | 1995-04-07 | 1995-04-07 | プログラム暴走検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08278902A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006079230A (ja) * | 2004-09-08 | 2006-03-23 | Nec Electronics Corp | 半導体回路装置及び暴走検出方法 |
| JP2007004257A (ja) * | 2005-06-21 | 2007-01-11 | Nidec Sankyo Corp | Ｃｐｕを搭載した回路装置 |
-
1995
- 1995-04-07 JP JP7107870A patent/JPH08278902A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006079230A (ja) * | 2004-09-08 | 2006-03-23 | Nec Electronics Corp | 半導体回路装置及び暴走検出方法 |
| JP4522799B2 (ja) * | 2004-09-08 | 2010-08-11 | ルネサスエレクトロニクス株式会社 | 半導体回路装置及び暴走検出方法 |
| JP2007004257A (ja) * | 2005-06-21 | 2007-01-11 | Nidec Sankyo Corp | Ｃｐｕを搭載した回路装置 |
| JP4621825B2 (ja) * | 2005-06-21 | 2011-01-26 | 日本電産サンキョー株式会社 | Ｃｐｕを搭載した回路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020702 |