JPH08265687A - Video signal processor - Google Patents

Abstract

PURPOSE: To record a nonstandard video signal in a device digitizing an image signal and recording the signal. CONSTITUTION: The horizontal synchronizing signals hd separated in a synchronizing signal separator 2 are supplied to a clock selector 3 and an HPLL 5. The clock selector 3 delays the clock signals oscillated at the inside at several ns ticks, selects the signal whose rise edge is closest to the rise edge of the hd from the signals and outputs the signal to a switch 4. At the same time, the HPLL generates the clock clk 2 synchronized with the horizontal synchronizing signal hd and the horizontal synchronizing signal hd 2 that this clock is frequency-divided at a PLL and outputs them to the switch 4. A synchronization detector 13 detects whether scewness exists in an input signal or not and whether the clock generated at the HPLL 5 is synchronized with the horizontal synchronizing signal hd or not. Based on the detection result, the switch 4 is switched to an F side or to a P side.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ジッター，スキュー，
疑似同期信号等を含んだ非標準映像信号をディジタル記
録する映像信号処理装置に関するものである。BACKGROUND OF THE INVENTION The present invention relates to jitter, skew,
The present invention relates to a video signal processing device for digitally recording a non-standard video signal including a pseudo sync signal and the like.

【０００２】[0002]

【従来の技術】近年、映像信号をディジタル化して記録
再生するＤ１，Ｄ２及びＤ３ビデオテープレコーダ（以
下、ＶＴＲと略）等が開発されている。また、民生用機
器としてのディジタルＶＴＲも開発されてきた。これら
ディジタルＶＴＲは基本的にジッターやスキューがあま
りない映像信号や同期信号の安定した標準信号を記録対
象に開発されている。2. Description of the Related Art In recent years, D1, D2 and D3 video tape recorders (hereinafter abbreviated as VTRs) for digitizing and recording and reproducing video signals have been developed. Also, a digital VTR as a consumer device has been developed. Basically, these digital VTRs have been developed for recording stable standard signals such as video signals and sync signals that have little jitter or skew.

【０００３】以下に、従来の映像信号処理装置について
説明する。図４は、従来の映像信号処理装置のブロック
図である。同図において、５１は映像信号の入力端子、
５２は入力された映像信号から水平同期信号ｈｄ及び垂
直同期信号ｖｄを分離する同期信号分離器、５３は内蔵
するクロック発振器から供給された１３．５ＭＨｚのク
ロックを一定時間間隔で遅延した複数のクロック群から
ｈｄ信号の立ち上がりエッジに最も近い立ち上がりエッ
ジを有するクロックｃｌｋを選択し、出力するクロック
選択器である。５４は入力映像信号をアナログからディ
ジタルに変換するアナログディジタル変換器（以下ＡＤ
変換器と略）、５５は水平同期信号ｈｄ及び垂直同期信
号ｖｄから信号処理器５７で用いる水平及び垂直制御信
号ｉｎｈ，ｉｎｖを生成する同期信号生成器、５６はフ
レーム周波数で位相比較し、信号処理器５７で用いる１
８ＭＨｚのクロックを生成するＶＰＬＬである。５７は
信号処理器で、付加されたメモリ５８を用いてシャフリ
ング、ＤＣＴ（テ゛ィスクリートコサイン変換）、ＶＬＣ（可変長符
号）等の各種信号処理を行う。５９は記録再生器で、信
号処理器５７から出力させた信号を記録メディアに記録
／再生する。A conventional video signal processing device will be described below. FIG. 4 is a block diagram of a conventional video signal processing device. In the figure, 51 is a video signal input terminal,
Reference numeral 52 is a sync signal separator that separates a horizontal sync signal hd and a vertical sync signal vd from the input video signal, and 53 is a plurality of clocks obtained by delaying a 13.5 MHz clock supplied from an internal clock oscillator at regular time intervals. It is a clock selector that selects and outputs a clock clk having a rising edge closest to the rising edge of the hd signal from the group. Reference numeral 54 denotes an analog-digital converter (hereinafter referred to as AD) which converts an input video signal from analog to digital.
(Abbreviated as a converter), 55 is a sync signal generator that generates horizontal and vertical control signals inh and inv used in the signal processor 57 from the horizontal sync signal hd and the vertical sync signal vd, and 56 is a signal for phase comparison at the frame frequency. 1 used in processor 57
It is a VPLL that generates a clock of 8 MHz. A signal processor 57 performs various signal processing such as shuffling, DCT (discrete cosine transform) and VLC (variable length code) using the added memory 58. A recording / reproducing device 59 records / reproduces the signal output from the signal processor 57 on a recording medium.

【０００４】図５は映像信号と各種同期信号を説明する
ためのタイミング図、図６はクロック選択器５３の動作
を説明するためのタイミング図である。FIG. 5 is a timing chart for explaining the video signal and various synchronizing signals, and FIG. 6 is a timing chart for explaining the operation of the clock selector 53.

【０００５】以上のように構成された従来の映像信号処
理装置について、以下その動作を説明する。The operation of the conventional video signal processing device configured as described above will be described below.

【０００６】入力端子５１に入力された映像信号は同期
信号分離器５２に供給され、水平同期信号ｈｄ及び垂直
同期信号ｖｄが分離される。図５に同期信号ｈｄ及びｖ
ｄのタイミングを示す。クロック選択器５３は内部に１
３．５ＭＨｚの発振器を内蔵しており、この発振器から
出力されたクロックを１．５ｎｓ間隔に５０段遅延す
る。クロック選択器５３はこの遅延クロック群の中から
同期信号分離器５２から供給された水平同期信号ｈｄの
立ち上がりエッジに最も立ち上がりエッジが近いクロッ
クｃｌｋを選択し出力する。図６にクロック選択器５３
の動作タイミングを示す。図６内でｄｃｌｋ１〜４が遅
延クロック群の信号で、ｃｌｋが選択された信号であ
る。ＡＤ変換器５４は入力端子５１に供給された映像信
号をクロックｃｌｋを用いてディジタル信号に変換し、
信号処理器５７に出力する。The video signal input to the input terminal 51 is supplied to the sync signal separator 52, and the horizontal sync signal hd and the vertical sync signal vd are separated. Sync signals hd and v are shown in FIG.
The timing of d is shown. The clock selector 53 has an internal 1
It has a built-in 3.5 MHz oscillator and delays the clock output from this oscillator by 50 stages at intervals of 1.5 ns. The clock selector 53 selects and outputs the clock clk having the closest rising edge to the rising edge of the horizontal synchronizing signal hd supplied from the synchronizing signal separator 52 from the delay clock group. The clock selector 53 shown in FIG.
The operation timing of is shown. In FIG. 6, dclk1 to dclk4 are signals of the delay clock group, and clk is a selected signal. The AD converter 54 converts the video signal supplied to the input terminal 51 into a digital signal using the clock clk,
The signal is output to the signal processor 57.

【０００７】同期信号生成器５５は同期信号分離器５２
から供給された水平同期信号から水平制御信号ｉｎｈを
生成する。同時にＶＰＬＬ５６は、同期信号生成器５５
で垂直同期信号ｖｄに検出ミス等の保護を施した信号と
ｉｎｖ信号（１８ＭＨｚのクロックを分周しフレーム周
波数とした信号）を用いて位相比較を行う。ＶＰＬＬ５
６は電圧制御発振器の発振周波数が１８ＭＨｚでフレー
ム周波数で位相比較するＰＬＬである。ＶＰＬＬ５６は
垂直制御信号ｉｎｖを信号処理器５７に出力する。信号
処理器５７は水平制御信号ｉｎｈに基づきＡＤ変換器５
４から供給された信号から記録メディアに記録する有効
データを抽出し、かつ付加されたメモリ５８を用いシャ
フリング、圧縮、誤り訂正、変調等の各種ディジタル処
理を行う。ディジタル信号処理された信号は記録再生器
５９に供給され記録メディアに記録再生される。なお記
録は垂直制御信号ｉｎｖに同期して行われる。The sync signal generator 55 is a sync signal separator 52.
The horizontal control signal inh is generated from the horizontal synchronizing signal supplied from At the same time, the VPLL 56 outputs the sync signal generator 55.
Then, phase comparison is performed using a signal obtained by protecting the vertical synchronization signal vd from detection errors and the like and an inv signal (a signal obtained by dividing a clock of 18 MHz into a frame frequency). VPLL5
Reference numeral 6 is a PLL for performing phase comparison at the frame frequency when the oscillation frequency of the voltage controlled oscillator is 18 MHz. The VPLL 56 outputs the vertical control signal inv to the signal processor 57. The signal processor 57 is based on the horizontal control signal inh and the AD converter 5
The effective data to be recorded on the recording medium is extracted from the signal supplied from No. 4 and various digital processes such as shuffling, compression, error correction and modulation are performed using the added memory 58. The signal subjected to the digital signal processing is supplied to the recording / reproducing device 59 and recorded / reproduced on / from a recording medium. Recording is performed in synchronization with the vertical control signal inv.

【０００８】[0008]

【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、ジッターに対しては正常の動作を行う
が、弱電界時のチューナから供給された映像信号が入力
された場合、水平同期信号近辺に発生する疑似水平同期
信号でクロック選択器が誤動作し、映像信号がライン毎
に揺すられ大きな画質劣化を発生するという問題点を有
していた。However, in the above-mentioned conventional configuration, although the normal operation is performed with respect to the jitter, when the video signal supplied from the tuner at the time of the weak electric field is input, the horizontal synchronizing signal is input. There is a problem that the clock selector malfunctions due to a pseudo horizontal synchronizing signal generated in the vicinity, and the video signal is shaken line by line, which causes a large deterioration in image quality.

【０００９】本発明は上記従来の問題点を解決するもの
で、ジッターを有した映像信号と弱電界時のチューナか
ら出力された映像信号の両方に安定に動作する映像信号
処理装置を提供することを目的とする。The present invention solves the above-mentioned conventional problems, and provides a video signal processing device which operates stably for both a video signal having jitter and a video signal output from a tuner when a weak electric field is applied. With the goal.

【００１０】[0010]

【課題を解決するための手段】この目的を達成するため
に本発明の映像信号処理装置は、入力された映像信号か
ら第１の水平同期信号を分離する分離器と、分離器から
出力された第１の水平同期信号に同期した第１のクロッ
クを生成し、かつこのクロックを分周し、入力された水
平同期信号に周波数及び位相が同期した第２の水平同期
信号を生成するＰＬＬと、分離器から出力された水平同
期信号の立ち上がりまたは立ち下がりエッジに基づき、
同一時間間隔毎に遅延された複数段のクロックから１信
号を選択し、第２のクロックとして出力するクロック選
択器と、第１及び第２の水平同期信号を入力とし、２信
号の位相差が予め定められた値以内か否かを判定する同
期検出器と、同期検出器の出力結果に基づき第１または
第２の水平同期信号のどちらか一方を出力する第１のス
イッチと、同期検出器の出力結果に基づき第１または第
２のクロックのどちらか一方を出力する第２のスイッチ
と、第２のスイッチの出力信号で入力映像信号をアナロ
グディジタル変換する変換器と、変換器の出力信号を第
１のスイッチから供給された水平同期信号のタイミング
に基づき有効データを抽出した後、各種の信号処理を施
す信号処理器とを持つ構成を有している。In order to achieve this object, a video signal processing apparatus of the present invention has a separator for separating a first horizontal synchronizing signal from an input video signal and an output from the separator. A PLL that generates a first clock that is synchronized with the first horizontal synchronization signal, divides this clock, and generates a second horizontal synchronization signal whose frequency and phase are synchronized with the input horizontal synchronization signal; Based on the rising or falling edge of the horizontal sync signal output from the separator,
A clock selector that selects one signal from a plurality of stages of clocks delayed at the same time interval and outputs it as a second clock, and the first and second horizontal synchronization signals are input, and the phase difference between the two signals is A synchronization detector that determines whether the value is within a predetermined value, a first switch that outputs one of the first and second horizontal synchronization signals based on the output result of the synchronization detector, and the synchronization detector A second switch that outputs one of the first and second clocks based on the output result of, a converter that performs analog-digital conversion of the input video signal with the output signal of the second switch, and the output signal of the converter With a signal processor that performs various signal processing after extracting valid data based on the timing of the horizontal synchronizing signal supplied from the first switch.

【００１１】また、この目的を達成するために本発明の
映像信号処理装置は入力された映像信号から第１の水平
同期信号を分離する分離器と、分離器から出力された第
１の水平同期信号に同期した第１のクロックを生成し、
かつこのクロックを分周し、入力された水平同期信号に
周波数及び位相が同期した第２の水平同期信号を生成す
るＰＬＬと、分離器から出力された水平同期信号の立ち
上がりまたは立ち下がりエッジに基づき、同一時間間隔
毎に遅延された複数段のクロックから１信号を選択し、
第２のクロックとして出力するクロック選択器と、第１
及び第２の水平同期信号を入力とし、２信号の位相差が
予め定められた値以内か否かを判定する第１の同期検出
器と、第１の水平同期信号のフィールド間のスキュー時
間を測定し、この値が予め定められた値以内か否かを判
定する第２の同期検出器と、第１及び第２の同期検出器
の出力結果に基づき第１または第２の水平同期信号のど
ちらか一方を出力する第１のスイッチと、第１及び第２
の同期検出器の出力結果に基づき第１または第２のクロ
ックのどちらか一方を出力する第２のスイッチと、第２
のスイッチの出力信号で入力映像信号をアナログディジ
タル変換する変換器と、変換器の出力信号を第１のスイ
ッチから供給された水平同期信号のタイミングに基づき
有効データを抽出した後、各種の信号処理を施す信号処
理器とを持つ構成を有している。In order to achieve this object, the video signal processing device of the present invention comprises a separator for separating a first horizontal synchronizing signal from an input video signal and a first horizontal synchronizing signal output from the separator. Generate a first clock synchronized with the signal,
Based on the PLL that divides this clock and generates the second horizontal synchronizing signal whose frequency and phase are synchronized with the input horizontal synchronizing signal, and the rising or falling edge of the horizontal synchronizing signal output from the separator. , Select one signal from a plurality of stages of clocks delayed at the same time interval,
A clock selector for outputting as a second clock;
And a second horizontal synchronization signal as an input, and a skew time between a field of the first horizontal synchronization signal and a first synchronization detector that determines whether or not the phase difference between the two signals is within a predetermined value. A second synchronization detector that measures and determines whether or not this value is within a predetermined value, and a first or second horizontal synchronization signal based on the output results of the first and second synchronization detectors. A first switch for outputting either one, and a first and a second
A second switch that outputs one of the first and second clocks based on the output result of the synchronization detector of
A converter for analog-digital converting an input video signal with the output signal of the switch and a valid signal is extracted from the output signal of the converter based on the timing of the horizontal synchronizing signal supplied from the first switch, and then various signal processing is performed. And a signal processor for performing.

【００１２】[0012]

【作用】本発明は上記した構成により、入力された映像
信号にスキューが無く、水平同期信号にＰＬＬがアンロ
ック状態になる程周波数変動がないと判断した場合（一
般にチューナから供給されたテレビジョン信号）、ＰＬ
Ｌで生成したクロック及び水平同期信号を基に以後の各
種信号処理を行う。しかしスキューや周波数変動の大き
い信号（ＶＴＲの再生信号やファミコン出力等の映像信
号）が供給され場合は、クロック選択器で生成されたク
ロック及び同期信号分離器で分離された水平同期信号に
基づいて以後の各種信号処理を行う。その結果、各種の
非標準信号（大きなジッターを持った映像信号、弱電界
時のチューナから供給された映像信号のように疑似同期
信号を有する映像信号、水平周波数と垂直周波数が正規
の関係にない映像信号）が供給された場合も安定にかつ
元の映像信号を劣化させること無く、記録メディアに記
録再生することが可能になる。According to the present invention, when it is determined that there is no skew in the input video signal and there is no frequency fluctuation in the horizontal synchronizing signal such that the PLL is in the unlocked state (generally, the television supplied from the tuner). Signal), PL
Based on the clock and horizontal synchronizing signal generated in L, various signal processing thereafter is performed. However, if a signal with large skew or frequency fluctuation (a video signal such as a VTR playback signal or NES output) is supplied, it is based on the clock generated by the clock selector and the horizontal sync signal separated by the sync signal separator. Various subsequent signal processing is performed. As a result, various non-standard signals (video signals with large jitter, video signals with pseudo sync signals such as video signals supplied from a tuner in a weak electric field, horizontal frequency and vertical frequency are not in a normal relationship Even when a video signal is supplied, it is possible to stably record and reproduce on a recording medium without degrading the original video signal.

【００１３】[0013]

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００１４】図１は、本発明の実施例における映像信号
処理装置のブロック図である。同図において、１は映像
信号が供給される入力端子、２は水平及び垂直同期信号
ｈｄ，ｖｄを分離する同期信号分離器、３は水平同期信
号に内部で生成した１３．５ＭＨｚの信号を複数段遅延
し、その中から同期したクロック（ｃｌｋ１）を選択し
出力するクロック選択器、４はスイッチ、５は１３．５
ＭＨｚのクロック（ｃｌｋ２）を電圧制御発振器（以下
ＶＣＯと略）で生成するＰＬＬ（図ではＨＰＬＬと記
述）である。ＨＰＬＬ５は水平同期信号ｈｄと１５．７
ｋＨｚで位相比較を行う。そしてＨＰＬＬ５は生成した
水平同期信号ｈｄ２及び生成クロックｃｌｋ２をスイッ
チ４に出力する。６はＡＤ変換器で、入力端子１に供給
された映像信号をスイッチ４から供給されたクロックｓ
ｃｌｋを用いてディジタル信号に変換し、信号処理器７
に出力する。８は同期信号生成器で、スイッチ４から供
給された水平同期信号ｓｈｄから水平制御信号ｉｎｈを
生成する。９はＶＰＬＬで、垂直同期信号ｖｄと内部発
振した１８ＭＨｚのクロックを分周したｉｎｖとの位相
比較を行うＰＬＬである。１０はメモリ、１１は記録再
生器、１２ａはスキュー検出器、１２ｂはロック検出
器、１３は１２ａ，１２ｂで構成された同期検出器であ
る。FIG. 1 is a block diagram of a video signal processing apparatus according to an embodiment of the present invention. In the figure, 1 is an input terminal to which a video signal is supplied, 2 is a sync signal separator for separating horizontal and vertical sync signals hd and vd, and 3 is a horizontal sync signal having a plurality of internally generated 13.5 MHz signals. A clock selector that delays by one stage and selects and outputs a synchronized clock (clk1) from among them.
This is a PLL (described as HPLL in the figure) that generates a MHz clock (clk2) by a voltage controlled oscillator (hereinafter abbreviated as VCO). The HPLL5 has a horizontal synchronizing signal hd and 15.7.
Phase comparison is performed at kHz. Then, the HPLL 5 outputs the generated horizontal synchronizing signal hd2 and the generated clock clk2 to the switch 4. Reference numeral 6 denotes an AD converter, which converts the video signal supplied to the input terminal 1 to the clock s supplied from the switch 4.
It is converted into a digital signal by using clk, and the signal processor 7
Output to. Reference numeral 8 denotes a sync signal generator, which generates a horizontal control signal inh from the horizontal sync signal shd supplied from the switch 4. Reference numeral 9 denotes a VPLL, which is a PLL for performing a phase comparison between the vertical synchronizing signal vd and an inv obtained by dividing the internally oscillated 18 MHz clock. Reference numeral 10 is a memory, 11 is a recording / reproducing device, 12a is a skew detector, 12b is a lock detector, and 13 is a synchronization detector composed of 12a and 12b.

【００１５】図２はロック検出器１２ｂの動作説明図、
図３はスキュー検出器１２ａの動作説明図である。FIG. 2 is an operation explanatory view of the lock detector 12b,
FIG. 3 is an operation explanatory diagram of the skew detector 12a.

【００１６】以上のように構成された本実施例の映像信
号処理装置について、以下その動作を説明する。The operation of the video signal processing apparatus of the present embodiment constructed as above will be described below.

【００１７】入力端子１に入力された映像信号は同期信
号分離器２に供給され、水平同期信号ｈｄ及び垂直同期
信号ｖｄが分離される。図５に同期信号ｈｄ及びｖｄを
示す。同期信号分離器２で分離された水平同期信号ｈｄ
はＨＰＬＬ５及びクロック選択器３に供給される。ＨＰ
ＬＬ５では入力された１５．７ｋＨｚのｈｄと、生成さ
れた１３．５ＭＨｚ信号（ＶＣＯ出力）を８５８分周し
たｖｃｏｄｉｖと位相比較を行う。その動作タイミング
を図２のａ部に示す。図中のｐｃｏｕｔはＨＰＬＬ５が
ロックした場合のＨＰＬＬ５内の位相比較器の出力信号
ｐｃｏｕｔを示す。位相比較器の出力信号ｐｃｏｕｔは
水平同期信号ｈｄの"Ｌ"期間内でｖｃｏｄｉｖが"Ｈ"の
期間は"Ｈ"、"Ｌ"の期間は"Ｌ"となり、その他の期間は
中間電位になる。その結果、入力された映像信号の水平
同期信号周波数がＨＰＬＬ５のプルイン内であれば、ｖ
ｃｏｄｉｖの立ち下がりエッジは水平同期信号ｈｄの"
Ｌ"期間の間でロック状態になる。しかしプルイン以上
または以下の周波数であれば図２のｂ部に示すようにｖ
ｃｏｄｉｖの立ち下がりエッジの大部分は水平同期信号
ｈｄの"Ｌ"期間外に存在することになる。ＨＰＬＬ５は
内部で生成したクロックｃｌｋ２及び水平同期信号ｈｄ
２をスイッチ４に出力する。The video signal input to the input terminal 1 is supplied to the sync signal separator 2 to separate the horizontal sync signal hd and the vertical sync signal vd. FIG. 5 shows the synchronizing signals hd and vd. Horizontal sync signal hd separated by the sync signal separator 2
Are supplied to the HPLL 5 and the clock selector 3. HP
In LL5, the phase comparison is performed between the input hd of 15.7 kHz and the generated 13.5 MHz signal (VCO output) by 858, which is the frequency of vcodiv. The operation timing is shown in part a of FIG. Pcout in the figure indicates the output signal pcout of the phase comparator in the HPLL5 when the HPLL5 is locked. The output signal pcout of the phase comparator is “H” during the “L” period of vcodiv in the “L” period of the horizontal synchronizing signal hd, is “L” during the period of “L”, and has an intermediate potential in the other periods. . As a result, if the horizontal synchronizing signal frequency of the input video signal is within the pull-in of HPLL5, v
The falling edge of codiv is "" of the horizontal sync signal hd.
The lock state is established during the L "period. However, if the frequency is equal to or higher than the pull-in, as shown in part b of FIG.
Most of the falling edges of codiv exist outside the "L" period of the horizontal synchronizing signal hd. HPLL5 is a clock clk2 generated internally and a horizontal synchronization signal hd.
2 is output to the switch 4.

【００１８】水平同期信号ｈｄが供給されたクロック選
択器３は内部にクリスタル精度の１３．５ＭＨｚの発振
器を内蔵しており、この発振器から出力されたクロック
を１．５ｎｓ間隔に５０段遅延する。そしてクロック選
択器３はこの遅延クロック群の中から同期信号分離器２
から供給された水平同期信号ｈｄの立ち上がりエッジに
最も近い立ち上がりエッジを持つクロックｃｌｋ１を選
択し、スイッチ４に出力する。この動作タイミングを図
６に示す。図中のｄｃｌｋ１〜４が遅延クロックでｃｌ
ｋが選択クロックｃｌｋ１である。The clock selector 3 to which the horizontal synchronizing signal hd is supplied has a crystal-precision 13.5 MHz oscillator built therein, and delays the clock output from this oscillator by 50 stages at intervals of 1.5 ns. The clock selector 3 selects the sync signal separator 2 from the delay clock group.
The clock clk1 having the rising edge closest to the rising edge of the horizontal synchronizing signal hd supplied from is selected and output to the switch 4. This operation timing is shown in FIG. Dclk1 to 4 in the figure are delay clocks cl
k is the selected clock clk1.

【００１９】同期検出器１３はスキュー検出器１２ａ及
びロック検出器１２ｂで構成されている。スキュー検出
器１２ａは同期信号分離器２から供給されたｈｄのフィ
ールド間の水平同期信号のスキュー時間が予め定めた時
間以内かどうかを検出する（１水平同期期間が８５８ク
ロックで、偏差が±３クロック以上でスキューと判断す
る）。図３にその動作の具体的内容を示す。スキュー検
出器１２ａに供給された水平同期信号ｈｄの５１８番目
のライン番号の同期信号で"Ｌ"期間が１３．５ＭＨｚク
ロックで５０個連続できた場合、ｈｄｐｏｉｎｔが立ち
内部のカウンタが自走し始める。内部カウンタ（出力信
号がｃｏｕｎｔ）は０から８５７でアップカウントす
る。そしてライン番号２０のラインでかつ内部カウンタ
の値が８５５〜２の時ｌｏｃｋｗｄを"Ｈ”にする。ス
キュー検出器１２ａはｌｏｃｋｗｄが"Ｈ"の期間にｈｄ
ｐｏｉｎｔが立てばスキューが無いと判断し、ｌｏｃｋ
ｗｄが"Ｈ"期間以外で立てばスキュー有りと判断する。The synchronization detector 13 is composed of a skew detector 12a and a lock detector 12b. The skew detector 12a detects whether the skew time of the horizontal sync signal between the fields of hd supplied from the sync signal separator 2 is within a predetermined time (one horizontal sync period is 858 clocks, and the deviation is ± 3). Judge as skew above the clock). FIG. 3 shows the specific contents of the operation. When 50 "L" periods can be continuously generated at the 13.5 MHz clock by the synchronization signal of the 518th line number of the horizontal synchronization signal hd supplied to the skew detector 12a, hdpoint is raised and the internal counter starts self-running. . The internal counter (output signal is count) counts up from 0 to 857. When the line number is 20 and the value of the internal counter is 855-2, lockwd is set to "H". The skew detector 12a is hd while the lockwd is "H".
If the point rises, it is determined that there is no skew, and lock
If wd stands outside the "H" period, it is determined that there is skew.

【００２０】ロック検出器１２ｂは図２を用いて前述し
たように水平同期信号ｈｄの"Ｌ"期間にｖｃｏｄｉｖの
立ち下がりエッジ（ｌｏｃｋｉｎｆが"Ｈ"）が存在する
か否がで判定する。５２５ライン中の８０％が水平同期
信号ｈｄが"Ｌ"期間にｌｏｃｋｉｎｆが"Ｈ"が立つので
あればロックと判断する。同期検出器１３はスキュー検
出器１２ａとロック検出器１２ｂでスキューが無くかつ
ロックしていると判断した場合、スイッチ４をＦ側に切
り替える。そしてそれ以外の場合はＰ側に切り替える。As described above with reference to FIG. 2, the lock detector 12b determines whether or not the falling edge of vcodiv (lockinf is "H") is present in the "L" period of the horizontal synchronizing signal hd. If 80% of the 525 lines have the lockinf of "H" during the "L" period of the horizontal synchronizing signal hd, it is determined to be locked. When the synchronization detector 13 determines that the skew detector 12a and the lock detector 12b have no skew and is locked, it switches the switch 4 to the F side. And in other cases, it is switched to the P side.

【００２１】ＡＤ変換器６は入力端子１に供給された映
像信号をスイッチ４から供給されたクロックｓｃｌｋを
用いてディジタル信号に変換し、信号処理器７に出力す
る。同期信号生成器８はスイッチ４から供給された水平
同期信号ｓｈｄから水平制御信号ｉｎｈを生成する。同
時にＶＰＬＬ９は、垂直同期信号ｖｄに同期信号生成器
８で同期抜け時の挿入等の保護を施した信号と、１８Ｍ
Ｈｚのクロック（内蔵されたＶＣＯで生成した信号）を
分周しフレーム周波数とした信号ｉｎｖを位相比較す
る。そして、ＶＰＬＬ９は垂直制御信号ｉｎｖを信号処
理器７に出力する。信号処理器７は水平制御信号ｉｎｈ
に基づきＡＤ変換器６から供給された信号から記録メデ
ィアに記録する有効データを抽出し、かつ付加されたメ
モリ１０を用いシャフリング，圧縮，誤り訂正，変調等
の各種ディジタル処理を行う。ディジタル信号処理され
た信号は記録再生器１１に供給され記録メディアに記録
再生される。なお記録は垂直制御信号ｉｎｖに同期して
行われる。The AD converter 6 converts the video signal supplied to the input terminal 1 into a digital signal using the clock sclk supplied from the switch 4 and outputs the digital signal to the signal processor 7. The sync signal generator 8 generates a horizontal control signal inh from the horizontal sync signal shd supplied from the switch 4. At the same time, the VPLL 9 receives the vertical sync signal vd, which is protected by the sync signal generator 8 such as insertion at the time of sync loss, and 18M.
The frequency of the Hz clock (the signal generated by the built-in VCO) is divided, and the signal inv having the frame frequency is compared in phase. Then, the VPLL 9 outputs the vertical control signal inv to the signal processor 7. The signal processor 7 receives the horizontal control signal inh
Based on the above, effective data to be recorded in the recording medium is extracted from the signal supplied from the AD converter 6, and various digital processes such as shuffling, compression, error correction and modulation are performed using the added memory 10. The signal subjected to the digital signal processing is supplied to the recording / reproducing device 11 and recorded / reproduced on / from a recording medium. Recording is performed in synchronization with the vertical control signal inv.

【００２２】以上説明したように本発明は （１）ＰＬＬを用いて入力信号のジッターを抑圧する場
合、プルインが狭くかつステップ応答時間が大きくなり
スキューに早く応答できなくなる。 （２）正規の放送規格を満足する電波（チューナ）から
復調された映像信号の周波数変動幅は３０ｐｐｍ以内
（ＲＳ−１７０Ａ規格）である。 （３）弱電界は主にチューナからの入力信号である。 （４）クロック選択器はプルインが広く、応答速度もラ
イン毎に応答するため応答が早い。つまり弱電界のよう
に水平同期信号近辺に疑似同期信号が存在する信号以外
は安定にかつ画質の劣化を発生させることなく動作す
る。As described above, according to the present invention, (1) when the jitter of the input signal is suppressed by using the PLL, the pull-in is narrow and the step response time becomes large, so that the skew cannot be quickly responded. (2) The frequency fluctuation width of the video signal demodulated from the radio wave (tuner) that satisfies the regular broadcasting standard is within 30 ppm (RS-170A standard). (3) The weak electric field is mainly an input signal from the tuner. (4) The clock selector has a wide pull-in and the response speed is fast because it responds line by line. That is, it operates stably except for a signal such as a weak electric field in which the pseudo sync signal exists in the vicinity of the horizontal sync signal without causing deterioration of image quality.

【００２３】以上のことに基づきスキュー及び周波数変
動の無い信号をＰＬＬで生成したクロック及び水平同期
信号で以後の処理を行うことでクロック選択器でクロッ
クを生成する場合より格段に弱電界時の水平制御信号の
安定性が向上する。On the basis of the above, by performing the subsequent processing with the clock and horizontal synchronizing signal generated by the PLL, the signal having no skew or frequency fluctuation, the horizontal when the electric field is significantly weaker than when the clock is generated by the clock selector. The stability of the control signal is improved.

【００２４】また、スキューや周波数変動の存在する信
号はクロック選択器で生成したクロック及び元の水平同
期信号で処理を行う。その結果、スキューが大きな映像
信号が入力された場合にＰＬＬの応答時間がテレビジョ
ンの垂直ブランキング期間以上になり映像が曲がった現
象になる事を防止する。よって非標準信号が入力されて
も安定に劣化なく記録することを可能にする。Further, a signal having skew or frequency fluctuation is processed by the clock generated by the clock selector and the original horizontal synchronizing signal. As a result, it is possible to prevent the phenomenon that the response time of the PLL becomes longer than the vertical blanking period of the television when the image signal having a large skew is input and the image is bent. Therefore, even if a non-standard signal is input, it is possible to stably record without deterioration.

【００２５】また本実施例では同期検出器１３内にロッ
ク検出器１２ｂとともにスキュー検出器１２ａを付加し
た。この結果、ＨＰＬＬ５はジッタ抑圧度をより重視し
た設計が行えより弱電界時の特性が向上する。つまり、
スキューを持つ映像信号が入力された場合の応答時間を
考慮する必要が無くなるからである。本実施例では同期
検出器をスキュー検出器１２ａとロック検出器１２ｂの
２構成としたが、ロック検出器１２ｂだけでも良い。但
し、スキュー検出器を併用する事で弱電界時の特性が向
上できる。またスキューによるモニタに先頭位置で発生
するスキュー歪みを完全に除去できる。In this embodiment, the lock detector 12b and the skew detector 12a are added to the synchronization detector 13. As a result, the HPLL 5 can be designed with more emphasis on the degree of jitter suppression, and the characteristics in a weak electric field are improved. That is,
This is because it is not necessary to consider the response time when a video signal having a skew is input. In the present embodiment, the synchronization detector has the two configurations of the skew detector 12a and the lock detector 12b, but the lock detector 12b may be used alone. However, by using the skew detector together, the characteristics under a weak electric field can be improved. Further, it is possible to completely remove the skew distortion generated at the head position on the monitor due to the skew.

【００２６】なおＨＰＬＬ５で用いるＶＣＯはクリスタ
ルを用いた構成やセラミックを用いた構成等いろいろ考
えられる。また記録媒体はＶＴＲ、ディスク以外にケー
ブル伝送等のいろいろのメディアが考えられる。またク
ロック選択器３では水平同期信号の立ち上がりエッジを
用いたが、立ち下がりエッジでも良い。The VCO used in the HPLL5 may have various configurations such as a crystal structure and a ceramic structure. In addition to the VTR and disk, various recording media such as cable transmission can be considered. The clock selector 3 uses the rising edge of the horizontal synchronizing signal, but may use the falling edge.

【００２７】以上のように本実施例によれば、入力され
た映像信号から第１の水平同期信号を分離する分離器
と、分離器から出力された第１の水平同期信号に同期し
た第１のクロックを生成し、かつこのクロックを分周
し、入力された水平同期信号に周波数及び位相が同期し
た第２の水平同期信号を生成するＰＬＬと、分離器から
出力された水平同期信号の立ち上がりまたは立ち下がり
エッジに基づき、同一時間間隔毎に遅延された複数段の
クロックから１信号を選択し、第２のクロックとして出
力するクロック選択器と、第１及び第２の水平同期信号
を入力とし、２信号の位相差が予め定められた値以内か
否かを判定する同期検出器と、同期検出器の出力結果に
基づき第１または第２の水平同期信号のどちらか一方を
出力する第１のスイッチとを設ける。そして、入力され
た映像信号にスキューが無くＰＬＬのプルインの範囲内
の周波数変動である映像信号は、ＰＬＬで生成したクロ
ック及び水平同期信号を基に以後の信号処理を行う。し
かしスキューや周波数変動の大きな信号（ＶＴＲの再生
信号やファミコン出力等）はクロック選択器で生成され
たクロック及び同期信号分離器で分離された水平同期信
号に基づいて以後の各種信号処理を行う。その結果、各
種の非標準信号（大きなジッターを持った映像信号、弱
電界時のチューナから供給された映像信号のように疑似
同期信号を有する映像信号、水平周波数と垂直周波数が
正規の関係にない映像信号）が供給された場合も安定に
処理し記録再生することが可能になる。As described above, according to the present embodiment, the separator for separating the first horizontal synchronizing signal from the input video signal and the first horizontal synchronizing signal output from the separator are synchronized with each other. And a PLL for generating a second horizontal synchronizing signal whose frequency and phase are synchronized with the input horizontal synchronizing signal, and a rising edge of the horizontal synchronizing signal output from the separator. Alternatively, a clock selector that selects one signal from a plurality of stages of clocks that are delayed at the same time interval based on the falling edge and outputs the second clock, and the first and second horizontal synchronization signals as inputs A synchronization detector that determines whether the phase difference between the two signals is within a predetermined value, and a first that outputs either the first or second horizontal synchronization signal based on the output result of the synchronization detector. The switch Providing a door. Then, the input video signal has no skew and has a frequency fluctuation within the range of the pull-in of the PLL, and the subsequent signal processing is performed based on the clock and the horizontal synchronization signal generated by the PLL. However, a signal having a large skew or a large frequency fluctuation (a VTR reproduction signal, a NES output, etc.) is subjected to various signal processing thereafter based on the clock generated by the clock selector and the horizontal synchronizing signal separated by the synchronizing signal separator. As a result, various non-standard signals (video signals with large jitter, video signals with pseudo sync signals such as video signals supplied from a tuner in a weak electric field, horizontal frequency and vertical frequency are not in a normal relationship Even when a video signal) is supplied, stable processing and recording / reproduction can be performed.

【００２８】[0028]

【発明の効果】以上のように本発明は、入力された映像
信号がスキュー及び周波数変動の少ない映像信号の場合
は、ＰＬＬで生成したクロック及び水平同期信号を基に
以後の信号処理を行い、スキューや周波数変動の大きい
場合は、クロック選択器で生成されたクロック及び同期
信号分離器で分離された水平同期信号に基づいて以後の
各種信号処理を行うことで、各種の非標準信号（大きな
ジッターを持った映像信号、弱電界時のチューナから供
給された映像信号のように疑似同期信号を有する映像信
号、水平周波数と垂直周波数が正規の関係にない映像信
号）が供給された場合も安定に処理し記録再生すること
が可能になる。As described above, according to the present invention, when the input video signal is a video signal with little skew and frequency fluctuation, subsequent signal processing is performed based on the clock and horizontal synchronizing signal generated by the PLL, If there is a large amount of skew or frequency fluctuations, various non-standard signals (large jitter) can be processed by performing subsequent signal processing based on the clock generated by the clock selector and the horizontal sync signal separated by the sync signal separator. Stable even when a video signal with a signal, a video signal with a pseudo sync signal such as a video signal supplied from a tuner in a weak electric field, or a video signal in which the horizontal frequency and the vertical frequency are not in a normal relationship) is supplied. It becomes possible to process, record, and reproduce.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例における映像信号処理装置のブ
ロック図FIG. 1 is a block diagram of a video signal processing device according to an embodiment of the present invention.

【図２】本発明の映像信号処理装置内のロック検出器の
動作説明図FIG. 2 is an operation explanatory diagram of a lock detector in the video signal processing device of the present invention.

【図３】本発明の映像信号処理装置内のスキュー検出器
の動作説明図FIG. 3 is an operation explanatory diagram of a skew detector in the video signal processing device of the present invention.

【図４】従来の映像信号処理装置のブロック図FIG. 4 is a block diagram of a conventional video signal processing device.

【図５】従来の映像信号処理装置内の同期信号分離器の
動作説明図FIG. 5 is an operation explanatory diagram of a sync signal separator in a conventional video signal processing device.

【図６】従来の映像信号処理装置内のクロック選択器の
動作説明図FIG. 6 is an operation explanatory diagram of a clock selector in a conventional video signal processing device.

【符号の説明】[Explanation of symbols]

１ 映像信号の入力端子 ２ 同期信号分離器 ３ クロック選択器 ４ スイッチ ５ ＨＰＬＬ ６ アナログディジタル変換器 ７ 信号処理器 ８ 同期信号生成器 ９ ＶＰＬＬ １０ メモリ １１ 記録再生器 １２ａ スキュー検出器 １２ｂ ロック検出器 １３ 同期検出器 1 video signal input terminal 2 sync signal separator 3 clock selector 4 switch 5 HPLL 6 analog-digital converter 7 signal processor 8 sync signal generator 9 VPLL 10 memory 11 recording / reproducing device 12a skew detector 12b lock detector 13 Sync detector

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加代 孝男 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Takao Kashiro 1006 Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 入力された映像信号から水平同期信号を
分離し、第１の水平同期信号として出力する分離器と、 前記分離器から供給された第１の水平同期信号に同期し
た第１のクロックを生成し、かつこのクロックを分周
し、入力された水平同期信号に周波数及び位相が同期し
た第２の水平同期信号を生成するＰＬＬと、 前記分離器から出力された水平同期信号の立ち上がりま
たは立ち下がりエッジに基づき、同一時間間隔に遅延さ
れた複数個のクロック信号から１信号を選択し、第２の
クロックとして出力するクロック選択器と、 前記第１及び第２の水平同期信号を入力とし、２信号の
位相差が予め定められた値以内か否かを判定する同期検
出器と、 前記同期検出器の判定結果に基づき前記第１または第２
の水平同期信号のどちらか一方を出力する第１のスイッ
チと、 前記同期検出器の判定結果に基づき前記第１または第２
のクロックのどちらか一方を出力する第２のスイッチ
と、 第２のスイッチの出力信号で入力された映像信号をアナ
ログディジタル変換する変換器と、 前記変換器の出力信号を前記第１のスイッチから供給さ
れた水平同期信号のタイミングに基づき有効データを抽
出した後、各種の信号処理を施す信号処理器とを備えた
ことを特徴とする映像信号処理装置。1. A separator for separating a horizontal synchronizing signal from an input video signal and outputting it as a first horizontal synchronizing signal, and a first synchronizing with the first horizontal synchronizing signal supplied from the separator. A PLL that generates a clock and divides this clock to generate a second horizontal synchronization signal whose frequency and phase are synchronized with the input horizontal synchronization signal; and a rising edge of the horizontal synchronization signal output from the separator. Alternatively, a clock selector that selects one signal from a plurality of clock signals delayed at the same time interval based on a falling edge and outputs the selected signal as a second clock, and inputs the first and second horizontal synchronization signals And a synchronization detector that determines whether or not the phase difference between the two signals is within a predetermined value, and the first or second synchronization detector based on the determination result of the synchronization detector.
A first switch for outputting one of the horizontal synchronization signals of the above, and the first or second switch based on the determination result of the synchronization detector.
A second switch that outputs one of the clocks, a converter that converts the video signal input by the output signal of the second switch from analog to digital, and an output signal of the converter from the first switch. A video signal processing device, comprising: a signal processor that performs various signal processing after extracting valid data based on the timing of the supplied horizontal synchronization signal. 【請求項２】 入力された映像信号から水平同期信号を
分離し、第１の水平同期信号として出力する分離器と、 前記分離器から供給された第１の水平同期信号に同期し
た第１のクロックを生成し、かつこのクロックを分周
し、入力された水平同期信号に周波数及び位相が同期し
た第２の水平同期信号を生成するＰＬＬと、 前記分離器から出力された水平同期信号の立ち上がりま
たは立ち下がりエッジに基づき、同一時間間隔毎に遅延
された複数個のクロック信号から１信号を選択し、第２
のクロックとして出力するクロック選択器と、 前記第１及び第２の水平同期信号を入力とし、２信号の
位相差が予め定められた値以内か否かを判定する第１の
同期検出器と、 前記第１の水平同期信号のフィールド間のスキュー時間
を測定し、この値が予め定められた値以内か否かを判定
する第２の同期検出器と、 前記第１及び第２の同期検出器の出力結果に基づき前記
第１または第２の水平同期信号のどちらか一方を出力す
る第１のスイッチと、 前記第１及び第２の同期検出器の出力結果に基づき前記
第１または第２のクロックのどちらか一方を出力する第
２のスイッチと、 第２のスイッチの出力信号で入力映像信号をアナログデ
ィジタル変換する変換器と、 前記変換器の出力信号を前記第１のスイッチから供給さ
れた水平同期信号のタイミングに基づき有効データを抽
出した後、各種の信号処理を施す信号処理器とを備えた
ことを特徴とする映像信号処理装置。2. A separator for separating a horizontal synchronizing signal from an input video signal and outputting it as a first horizontal synchronizing signal, and a first synchronizing device for synchronizing with the first horizontal synchronizing signal supplied from the separator. A PLL that generates a clock and divides this clock to generate a second horizontal synchronization signal whose frequency and phase are synchronized with the input horizontal synchronization signal; and a rising edge of the horizontal synchronization signal output from the separator. Alternatively, one signal is selected from a plurality of clock signals delayed at the same time interval based on the falling edge, and the second signal is selected.
A clock selector which outputs as a clock, and a first sync detector which inputs the first and second horizontal sync signals and determines whether or not the phase difference between the two signals is within a predetermined value, A second synchronization detector that measures a skew time between fields of the first horizontal synchronization signal and determines whether or not this value is within a predetermined value; and the first and second synchronization detectors. A first switch that outputs one of the first and second horizontal sync signals based on the output result of the first and second sync detectors, and the first or second switch based on the output results of the first and second sync detectors. A second switch for outputting either one of the clocks; a converter for converting the input video signal into an analog-digital signal by the output signal of the second switch; and an output signal of the converter supplied from the first switch. Horizontal sync signal After extracting the valid data based on the timing, the video signal processing apparatus characterized by comprising a signal processing unit for performing various kinds of signal processing.