JPH08265111A - 周波数逓倍装置及びデジタル制御発振装置 - Google Patents

Abstract

(57)【要約】 【目的】 外部基準信号を簡単な構成で逓倍できる周波
数逓倍装置を提供する。 【構成】 リング状に連結した３２個の反転回路からな
り各反転回路での反転動作時間Ｔｄの３２倍の時間（３
２・Ｔｄ）を１周期として位相が互いに「２・Ｔｄ」だ
けずれた１６個のクロック信号を出力するリングオシレ
ータを有し、そのクロック信号の位相差時間を制御分解
能として、周波数制御データＣＤに対応した周期の出力
信号ＰＯＵＴを出力するデジタル制御発振回路（ＤＣ
Ｏ）２と、基準信号ＰＲＥＦの１周期内に上記リングオ
シレータから出力されたクロック信号ＲＣＫをカウント
し、そのカウント値に応じた周波数制御データＣＤをＤ
ＣＯ２へ出力するカウンタ・データラッチ回路４と、上
記両回路２，４の動作を制御する制御回路６と、からク
ロック逓倍装置１を構成する。すると、ＤＣＯ２から
は、基準信号ＰＲＥＦを１６（＝３２／２）逓倍した発
振信号が出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部から入力された基
準信号の周波数を所定数倍に逓倍した発振信号を出力す
る周波数逓倍装置、及びその周波数逓倍装置を構成する
のに好適なデジタル制御発振装置に関する。

【０００２】

【従来の技術】従来より、例えば、外部から入力される
数１０ＫＨｚの基準信号（基準クロック）を逓倍して数
ＭＨｚの発振信号を出力する、所謂クロック逓倍装置と
して、２進デジタルデータに対応した周期の発振信号を
発生するデジタル制御式の発振装置を備えたデジタル制
御式のＰＬＬ（Phase Locked Loop）装置がある。

【０００３】そしてこの種のＰＬＬ装置では、外部から
入力された基準信号の周期を符号化し、その値を所定の
逓倍数で割った値を発振装置にセットすることにより、
発振装置から基準信号の周波数を所定数倍に逓倍した発
振信号を出力させている。

【０００４】

【発明が解決しようとする課題】ところで、上記従来の
ＰＬＬ装置において、外部基準信号の周期を符号化する
ためには、例えば特開平５−１０２８０１号公報に開示
されているようなパルス位相差符号化回路を用いて、外
部基準信号の立ち上がりエッジから次の立ち上がりエッ
ジまでの時間差を符号化することが考えられる。

【０００５】しかしながら、上記パルス位相差符号化回
路は、多数の反転回路をリング状に連結したパルス周回
回路を主要部とし、一方のパルスエッジが入力されたと
きにパルス周回回路にパルス信号を周回させ、他方のパ
ルスエッジが入力されたときに、上記パルス信号がパル
ス周回回路を何周したか及びパルス周回回路上の何れの
反転回路まで達したかを検出する、といった手順で２つ
のパルスエッジ間の時間差を符号化するように構成され
ているため、回路構成が複雑であり、ＰＬＬ装置が大型
化してしまうという問題がある。

【０００６】また、上記デジタル制御式のＰＬＬ装置に
おいて、発振装置は、水晶発振器等の固定発振器から出
力される基本クロックを時間分解能として、発振信号の
周波数を可変制御するように構成されており、発振装置
には数百ＭＨｚ程度の基本クロックしか入力することが
できないため、可変制御可能な発振信号の周波数は、最
大でも数ＭＨｚ程度であった。

【０００７】そこで、本願出願人は、このようなＰＬＬ
装置に使用でき、発振周波数を数Ｈｚ〜数十ＭＨｚの広
範囲で制御可能な発振装置として、特開平５−１０２８
０１号公報に開示されている如く、奇数個の反転回路を
リング状に連結したパルス周回回路と、このパルス周回
回路での反転回路の連結段数を外部からのデジタルデー
タに応じて偶数個単位で増減させるスイッチング回路
と、パルス周回回路内を周回するパルス信号を取り出す
ための出力端子と、パルス周回回路内を周回するパルス
信号をカウントし、パルス信号が外部からのデジタルデ
ータにより指定された回数だけ周回したことを検出する
カウンタと、このカウンタによりパルス信号が指定回数
だけ周回したことが検出されると、出力端子からのパル
ス信号が反転するタイミングで出力信号を出力する出力
回路と、を備えたデジタル制御発振装置を提案した。

【０００８】そして、この発振装置では、パルス周回回
路での反転回路の連結段数ｘと各反転回路の反転動作時
間Ｔｄとにより、パルス信号がパルス周回回路を１周す
るのに要する時間（パルス周回時間）Ｔ（Ｔ＝ｘ・Ｔ
ｄ）が決定され、そのパルス周回時間Ｔとカウンタがパ
ルス信号をカウントするカウント数Ｎとにより、出力回
路から出力信号が出力される周期、即ち発振周期ＨＴ
（ＨＴ＝ｘ・Ｔｄ・Ｎ）が決定される。

【０００９】よって、反転回路の連結段数ｘとカウンタ
のカウント値Ｎとを夫々デジタルデータによって変更す
ることにより、所望周期の発振出力を得ることができ、
更に、パルス信号がパルス周回回路を初回に周回すると
きにだけ反転回路の連結段数をｘ１に設定し、２周目以
降には、反転回路の連結段数をｘ１よりも小さいｘ２に
設定するといった具合いに、パルス信号を周回させる反
転回路の段数を、パルス信号がパルス周回回路を周回し
ている途中で切り替えるようにすれば、発振周期は、Ｔ
ｄ・（ｘ１＋ｘ２・（Ｎ−１））となるため、各反転回
路での反転動作時間Ｔｄの２倍の時間を最小分解能とし
て、発振周期をより詳細に制御できる。

【００１０】しかしながら、上記提案したデジタル制御
発振装置において、パルス信号がパルス周回回路を周回
している途中で、反転回路の段数をｘ１からｘ２に変更
した場合には、出力回路から出力信号が出力された後に
（発振周期の１周期が経過した後に）、今度は反転回路
の連結段数をｘ２よりも大きなｘ１に戻さなければなら
ず、このときには、増加させる各反転回路の入・出力レ
ベルを予測できないため、パルス周回回路内のパルス信
号を一旦消滅させてパルス周回回路を安定状態にしてか
らでないと、次にパルス信号を周回させることができな
い。よって、上記提案した発振装置においては、発振出
力の１周期毎に、強制的に所定時間だけパルス周回回路
の動作を停止させ、パルス信号が完全に消滅してから、
再度、パルス周回回路を作動させるようにしている。

【００１１】そして、このように発振周期の１周期毎に
パルス周回回路の停止・始動を繰り返さなければならな
いため、発振周期ＨＴは、正確には、上述したようにＴ
ｄ・（ｘ１＋ｘ２・（Ｎ−１））とはならず、この値に
パルス周回回路の一旦停止時間Ｔａを加えた時間とな
り、発振周期を外部からのデジタルデータに比例して設
定することができず、また、パルス周回回路を一旦停止
させなければならないため、発振周期をより短く設定す
るには限界があった。

【００１２】従って、このようなデジタル制御発振装置
をＰＬＬ装置に用いた場合には、外部からのデジタルデ
ータに忠実な発振出力を行うことができないこととな
る。一方、このようなデジタル制御発振装置としては、
例えば、米国特許第５０４５８１１号に開示されている
如く、奇数個の反転回路をリング状に連結したパルス周
回回路と、このパルス周回回路内を周回するパルス信号
をカウントして、そのカウント値が、外部からのデジタ
ルデータにより指定された値に達すると所定の出力信号
を出力するカウンタと、カウンタから出力信号が出力さ
れるとパルス周回回路のパルス周回動作を一旦停止さ
せ、所定の遅延時間経過後にパルス周回回路を再始動さ
せる、複数の反転回路からなる遅延回路と、その遅延回
路内の反転回路の連結段数を外部からのデジタルデータ
に応じて増減させるスイッチング回路と、から構成され
たものも提案されている。

【００１３】そして、この発振装置においては、カウン
タからの出力信号を発振出力として使用することがで
き、その発振周期は、パルス周回回路を構成する反転回
路の連結段数ｘ３及びその各反転回路の反転動作時間Ｔ
ｄで決まるパルス周回時間（ｘ３・Ｔｄ）にカウンタの
カウント数Ｎを乗じた時間（ｘ３・Ｔｄ・Ｎ）と、遅延
回路を構成する反転回路の連結段数ｘ４及びその各反転
回路の反転動作時間Ｔｄで決まる遅延時間（ｘ４・Ｔ
ｄ）と、を加算した時間、即ち、Ｔｄ・（ｘ３・Ｎ＋ｘ
４）となる。

【００１４】ところが、この発振装置においては、カウ
ンタのカウント数Ｎと、反転回路の連結段数ｘ４とは、
全く別個に制御されるため、外部からのデジタルデータ
をそのまま使用して発振周期を制御することができな
い。よって、上述したようなＰＬＬ装置に用いた場合に
は、外部基準信号の周期を符号化して得たデジタルデー
タを、カウント数Ｎと連結段数ｘ４とを夫々表すデータ
に変換して発振装置へ入力させるための複雑な変換回路
を追加しなければならない。

【００１５】尚、特開平６−６１８４８号公報には、複
数の反転回路をリング状に連結したリングオシレータ
（パルス周回回路）と、その各反転回路からの出力を夫
々入力すると共に、そのうちの１つを選択して出力クロ
ックとする選択回路とを備え、選択回路からの出力クロ
ックと入力参照クロック（外部基準信号）との位相差に
応じて、選択回路が選択する出力を切り換えるようにし
たＰＬＬ装置が開示されているが、このＰＬＬ装置で
は、入力参照クロックに位相同期したクロックを出力す
ることはできても、入力参照クロックを逓倍して出力す
ることはできない。

【００１６】本発明は、こうした問題に鑑みなされたも
のであり、外部からの基準信号を簡単な構成で逓倍する
ことができる周波数逓倍装置と、この周波数逓倍装置を
構成するのに好適なデジタル制御発振装置を提供するこ
とを目的としている。

【００１７】

【課題を解決するための手段】即ち、上記目的を達成す
るためになされた請求項１に記載の本発明は、外部から
入力される基準信号の周波数を所定数倍に逓倍した出力
信号を発生する周波数逓倍装置であって、所定の位相差
を有する複数のクロック信号を所定周期で発生する多相
クロック発生源を有すると共に、該多相クロック発生源
から出力される多相クロックの位相差時間を単位とし
て、外部から入力された周波数制御データに対応した発
振信号を生成し、該発振信号を上記出力信号として外部
に出力するデジタル制御発振装置と、上記基準信号の所
定周期分の時間内に上記多相クロック発生源から出力さ
れた所定のクロック信号をカウントするクロックカウン
ト手段と、該クロックカウント手段にてカウントされた
カウント値を表すデジタルデータを、上記周波数制御デ
ータとして上記デジタル制御発振装置へ出力するデータ
出力手段と、上記クロックカウント手段を上記基準信号
に基づく所定のタイミングで動作させる動作制御手段
と、を備えたことを特徴としている。

【００１８】また、請求項２に記載の本発明は、請求項
１に記載の周波数逓倍装置において、上記データ出力手
段から出力される周波数制御データのうち下位ｎビット
を除く上位ビットからなる第１データと該第１データが
表す値に１を加算した第２データとの何れか一方を、上
記出力信号の１周期毎に上記デジタル制御発振装置へ出
力するデータ切換手段と、上記下位ｎビットのデータが
表す値と２ⁿ との比に応じた割合で、上記データ切換手
段に上記第２データの方を出力させる切換制御手段と、
を備えたことを特徴としている。

【００１９】一方、請求項３に記載の本発明は、入力信
号を反転して出力する反転回路が複数個リング状に連結
され、各反転回路によってパルス信号を順次反転して周
回させることにより、予め定められた複数の反転回路か
ら所定の位相差を有するパルス信号を順次出力させるパ
ルス周回回路と、該パルス周回回路内の所定の反転回路
から出力されるパルス信号をカウントし、該カウント値
が、外部から入力された上記パルス周回回路内でのパル
ス信号の周回回数を表すデジタルデータに達した旨を検
出するカウント手段と、上記パルス周回回路から出力さ
れる特定のパルス信号を基準とした位相の順番を表すデ
ジタルデータを入力し、該入力データに応じたパルス信
号が、上記カウント手段にてカウント値が上記周回回数
を表すデジタルデータに達した旨が検出された後に上記
パルス周回回路から出力されたことを検出するパルス検
出手段と、該パルス検出手段により上記入力データに応
じたパルス信号の出力されたことが検出されると、所定
の出力信号を出力する出力手段と、上記パルス検出手段
での検出動作が１回終了すると、上記特定のパルス信号
を基準とした位相の順番を表す外部からのデジタルデー
タと上記パルス検出手段の現在の入力データとを加算し
たデジタルデータを、上記パルス検出手段の新たな入力
データとして出力するデータ更新手段と、該データ更新
手段から出力されたデジタルデータの値が、上記パルス
周回回路から出力されるパルス信号の数を超えた場合
に、上記カウント手段が上記検出動作を行うまでにカウ
ントすべきパルス信号のカウント数を１つ増加させるカ
ウント数変更手段と、を備えたデジタル制御発振装置で
あって、上記パルス周回回路から出力される複数のパル
ス信号は、上記特定のパルス信号を基準として位相が早
いものから順に予め複数のグループに分けられており、
且つ、上記カウント手段は、上記複数のグループのうち
位相が最も早いグループ以外のグループに所属するパル
ス信号をカウントするように構成され、更に、上記パル
ス検出手段は、上記カウント手段にてカウント値が上記
周回回数を表すデジタルデータに達した旨が検出される
と、上記パルス信号の各グループに夫々対応すると共
に、少なくとも対応するグループの全パルス信号が上記
パルス周回回路から連続して出力されるまでの間アクテ
ィブレベルとなる複数の検出信号を、上記カウント手段
がカウントするパルス信号が所属するグループ及び該グ
ループよりも位相の遅いグループに対応するものは上記
特定のパルス信号が出力された後にアクティブレベルと
なるように出力する検出信号出力手段と、上記各検出信
号に夫々対応して設けられると共に、対応する検出信号
がデータ端子に入力され、クロック端子にパルス信号が
入力されると上記データ端子に入力されている信号のレ
ベルをラッチして出力する複数のラッチ回路と、上記パ
ルス周回回路から出力されるパルス信号のうちの１つを
上記入力データに応じて選択し、該選択したパルス信号
を、上記複数のラッチ回路のうち当該パルス信号の所属
するグループに対応した検出信号が入力されたラッチ回
路のクロック端子へ出力するセレクト手段と、を備え、
上記出力手段は、上記ラッチ回路の何れかからアクティ
ブレベルの出力があると所定の出力信号を出力すること
を特徴としている。

【００２０】また、請求項４に記載の本発明は、入力信
号を反転して出力する反転回路が複数個リング状に連結
され、各反転回路によってパルス信号を順次反転して周
回させることにより、予め定められた複数の反転回路か
ら所定の位相差を有するパルス信号を順次出力させるパ
ルス周回回路と、該パルス周回回路内の所定の反転回路
から出力されるパルス信号をカウントし、該カウント値
が、外部から入力された上記パルス周回回路内でのパル
ス信号の周回回数を表すデジタルデータに達した旨を検
出するカウント手段と、上記パルス周回回路から出力さ
れる特定のパルス信号を基準とした位相の順番を表すデ
ジタルデータを入力し、該入力データに応じたパルス信
号が、上記カウント手段にてカウント値が上記周回回数
を表すデジタルデータに達した旨が検出された後に上記
パルス周回回路から出力されたことを検出するパルス検
出手段と、該パルス検出手段により上記入力データに応
じたパルス信号の出力されたことが検出されると、所定
の出力信号を出力する出力手段と、上記パルス検出手段
での検出動作が１回終了すると、上記特定のパルス信号
を基準とした位相の順番を表す外部からのデジタルデー
タと上記パルス検出手段の現在の入力データとを加算し
たデジタルデータを、上記パルス検出手段の新たな入力
データとして出力するデータ更新手段と、該データ更新
手段から出力されたデジタルデータの値が、上記パルス
周回回路から出力されるパルス信号の数を超えた場合
に、上記カウント手段が上記検出動作を行うまでにカウ
ントすべきパルス信号のカウント数を１つ増加させるカ
ウント数変更手段と、を備えたデジタル制御発振装置で
あって、上記パルス周回回路から出力される複数のパル
ス信号は、上記特定のパルス信号を基準として位相が早
いものから順に予め複数のグループに分けられており、
且つ、上記カウント手段は、上記複数のグループのうち
位相が最も早いグループ以外のグループに所属するパル
ス信号をカウントするように構成され、更に、上記パル
ス検出手段は、上記カウント手段にてカウント値が上記
周回回数を表すデジタルデータに達した旨が検出される
と、上記パルス信号の各グループに夫々対応すると共
に、少なくとも対応するグループの全パルス信号が上記
パルス周回回路から連続して出力されるまでの間アクテ
ィブレベルとなる複数の検出信号を、上記カウント手段
がカウントするパルス信号が所属するグループ及び該グ
ループよりも位相の遅いグループに対応するものは上記
特定のパルス信号が出力された後にアクティブレベルと
なるように出力する検出信号出力手段と、上記各検出信
号に夫々対応して設けられると共に、対応する検出信号
がデータ端子に入力され、クロック端子にパルス信号が
入力されると上記データ端子に入力されている信号のレ
ベルをラッチして出力する複数のラッチ回路と、上記入
力データを２つに分けた一方のデータに応じて上記パル
ス信号の各グループから夫々候補となるパルス信号を選
択し、該選択した各パルス信号を、当該パルス信号の所
属するグループに対応した検出信号が入力されたラッチ
回路のクロック端子へ夫々出力する第１のセレクト手段
と、上記入力データのうち上記第１のセレクト手段に入
力さたデータ以外のデータに応じて、上記各ラッチ回路
の出力を択一的に選択して出力する第２のセレクト手段
と、を備え、上記出力手段は、上記第２のセレクト手段
からアクティブレベルの出力があると所定の出力信号を
出力することを特徴としている。

【００２１】また更に、請求項５に記載の本発明は、入
力信号を反転して出力する反転回路が複数個リング状に
連結され、各反転回路によってパルス信号を順次反転し
て周回させることにより、予め定められた複数の反転回
路から所定の位相差を有するパルス信号を順次出力させ
るパルス周回回路と、該パルス周回回路内の所定の反転
回路から出力されるパルス信号をカウントし、該カウン
ト値が、外部から入力された上記パルス周回回路内での
パルス信号の周回回数を表すデジタルデータに達した旨
を検出するカウント手段と、上記パルス周回回路から出
力される特定のパルス信号を基準とした位相の順番を表
すデジタルデータを入力し、該入力データに応じたパル
ス信号が、上記カウント手段にてカウント値が上記周回
回数を表すデジタルデータに達した旨が検出された後に
上記パルス周回回路から出力されたことを検出するパル
ス検出手段と、該パルス検出手段により上記入力データ
に応じたパルス信号の出力されたことが検出されると、
所定の出力信号を出力する出力手段と、上記パルス検出
手段での検出動作が１回終了すると、上記特定のパルス
信号を基準とした位相の順番を表す外部からのデジタル
データと上記パルス検出手段の現在の入力データとを加
算したデジタルデータを、上記パルス検出手段の新たな
入力データとして出力するデータ更新手段と、該データ
更新手段から出力されたデジタルデータの値が、上記パ
ルス周回回路から出力されるパルス信号の数を超えた場
合に、上記カウント手段が上記検出動作を行うまでにカ
ウントすべきパルス信号のカウント数を１つ増加させる
カウント数変更手段と、を備えたデジタル制御発振装置
であって、上記パルス周回回路から出力される複数のパ
ルス信号は、上記特定のパルス信号を基準として位相が
早いものから順に予め複数のグループに分けられてお
り、且つ、上記カウント手段は、上記複数のグループの
うち位相が最も早いグループ以外のグループに所属する
パルス信号をカウントするように構成され、更に、上記
パルス検出手段は、上記カウント手段にてカウント値が
上記周回回数を表すデジタルデータに達した旨が検出さ
れると、上記パルス信号の各グループに夫々対応すると
共に、少なくとも対応するグループの全パルス信号が上
記パルス周回回路から連続して出力されるまでの間アク
ティブレベルとなる複数の検出信号を、上記カウント手
段がカウントするパルス信号が所属するグループ及び該
グループよりも位相の遅いグループに対応するものは上
記特定のパルス信号が出力された後にアクティブレベル
となるように出力する検出信号出力手段と、上記パルス
周回回路から出力される複数のパルス信号に夫々対応し
て設けられ、対応するパルス信号がクロック端子に入力
されると共に、そのパルス信号が所属するグループに対
応した上記検出信号がデータ端子に入力される複数のラ
ッチ回路と、上記ラッチ回路の出力のうち、上記入力デ
ータに応じたパルス信号がクロック端子に入力されたラ
ッチ回路の出力を択一的に選択して出力するセレクト手
段と、を備え、上記出力手段は、上記セレクト手段から
アクティブレベルの出力があると所定の出力信号を出力
することを特徴としている。

【００２２】そして、請求項６に記載の本発明は、請求
項３ないし請求項５の何れかに記載のデジタル制御発振
装置において、上記データ更新手段は、上記出力手段に
より出力信号が出力されると、上記パルス検出手段に対
する上記入力データの更新動作を行うことを特徴として
いる。

【００２３】また、請求項７に記載の本発明は、請求項
３ないし請求項５の何れかに記載のデジタル制御発振装
置において、上記データ更新手段は、上記検出信号出力
手段にて最も位相の遅れた検出信号の出力が終了する
と、上記パルス検出手段に対する上記入力データの更新
動作を行うことを特徴としている。

【００２４】そして、請求項８に記載の本発明は、請求
項１又は請求項２に記載の周波数逓倍装置において、上
記デジタル制御発振装置は、請求項３ないし請求項７の
何れかに記載のデジタル制御発振装置であることを特徴
としている。

【００２５】

【作用及び発明の効果】上記のように構成された請求項
１に記載の周波数逓倍装置においては、所定の位相差を
有する複数のクロック信号を所定周期で発生する多相ク
ロック発生源を有したデジタル制御発振装置を備えてお
り、このデジタル制御発振装置は、多相クロック発生源
から出力される多相クロックの位相差時間を単位とし
て、外部から入力された周波数制御データに対応した発
振信号を生成し、この発振信号を当該周波数逓倍装置の
出力信号として外部に出力する。

【００２６】そして、クロックカウント手段が、外部か
ら入力される基準信号の所定周期分の時間内に、デジタ
ル制御発振装置の多相クロック発生源から出力された所
定のクロック信号をカウントし、データ出力手段が、ク
ロックカウント手段にてカウントされたカウント値を表
すデジタルデータを、周波数制御データとしてデジタル
制御発振装置へ出力する。また、動作制御手段が、クロ
ックカウント手段を基準信号に基づく所定のタイミング
で動作させる。

【００２７】ここで、外部から入力される基準信号の１
周期をＴREF ，多相クロック発生源の出力周期（即ち、
各クロック信号の１周期）をＴC ，多相クロックの位相
差時間をＴP ，クロックカウント手段がカウント動作を
行う基準信号の周期数をＮ1とすると、クロックカウン
ト手段のカウント値Ｃ及びデータ出力手段から出力され
る周波数制御データＤの値は、Ｃ＝Ｄ＝（Ｎ1 ・ＴREF
）／ＴC となり、デジタル制御発振装置から出力され
る発振信号の周期ＴOUT は、ＴOUT ＝Ｄ・ＴP ＝Ｎ1 ・
ＴREF ・（ＴP ／ＴC ）となる。

【００２８】よって、例えば、Ｎ1 ＝１であるとき、即
ち、クロックカウント手段が、基準信号の１周期内に多
相クロック発生源から出力されたクロック信号をカウン
トする場合には、デジタル制御発振装置からは、基準信
号の周期ＴREF を多相クロック発生源から出力されるク
ロック信号の総数（ＴC ／ＴP ）で割った周期で、発振
信号が出力される。換言すれば、基準信号の周波数ＦRE
F を多相クロック信号の総数（ＴC ／ＴP ）で逓倍した
発振信号が当該装置の出力信号として外部へ出力され
る。また例えば、Ｎ1 ＝２であるとき、即ち、クロック
カウント手段が、基準信号の２周期内に多相クロック発
生源から出力されたクロック信号をカウントする場合に
は、基準信号の周波数ＦREF を、多相クロック信号の総
数を２で割った値（ＴC ／２・ＴP ）で逓倍した発振信
号が出力される。

【００２９】つまり、本発明の周波数逓倍装置では、ク
ロックカウント手段によって、基準信号の所定周期分の
時間を、多相クロック発生源から出力されるクロック信
号の周期を分解能として符号化し、その値を表す周波数
制御データを、多相クロックの位相差時間を制御分解能
とするデジタル制御発振装置へ入力するようにしている
ため、クロックカウント手段が、基準信号の１周期内に
多相クロック発生源から出力されたクロック信号の数を
カウントするように構成すれば、基準信号を多相クロッ
ク発生源から出力されるクロック信号の総数（ＴC ／Ｔ
P ）倍に逓倍した発振信号が得られる。また、クロック
信号をカウントするときの基準信号の周期数Ｎ1 を増加
すれば、その周期数Ｎ1 に反比例して出力周波数を下げ
ることができる。

【００３０】そして、本発明の周波数逓倍装置によれ
ば、基準信号の所定周期分の時間内に多相クロック発生
源から出力されたクロック信号をカウントする、といっ
た非常に簡単な構成で、基準信号の周波数を所定数倍に
逓倍した発振信号を出力できる。また、本発明の周波数
逓倍装置によれば、基準信号の周期の符号化と出力周波
数の制御とを、同じ多相クロック発生源を用いて行って
いるため、周囲温度や電源電圧等の動作条件が変動して
も、安定した逓倍動作を行うことができる。

【００３１】尚、データ出力手段から出力される周波数
制御データを、所定数Ｎ2 で除算して、デジタル制御発
振装置へ入力するように構成すれば、基準信号を逓倍し
た、より高周波の出力信号を出力することができる。次
に、請求項２に記載の周波数逓倍装置では、請求項１に
記載の周波数逓倍装置に、データ切換手段と切換制御手
段とを設けている。そして、データ切換手段は、データ
出力手段から出力される周波数制御データのうち下位ｎ
ビットを除く上位ビットからなる第１データと、その第
１データが表す値に１を加算した第２データとの何れか
一方を、出力信号の１周期毎にデジタル制御発振装置へ
出力するのであるが、切換制御手段が、上記下位ｎビッ
トのデータが表す値と２ⁿ との比に応じた割合で、デー
タ切換手段に第２データの方を出力させる。

【００３２】つまり、請求項２に記載の周波数逓倍装置
では、データ出力手段から出力される周波数制御データ
を２ⁿ で割った場合の小数点以上の値を表すデータ（第
１データ）が、デジタル制御発振装置へ入力されるよう
にし、且つ、周波数制御データの下位ｎビットのデータ
が表す値と２ⁿ との比に応じた頻度、即ち周波数制御デ
ータを２ⁿ で割った場合の小数点以下の値に応じた頻度
で、デジタル制御発振装置へ入力されるデータ（第１デ
ータ）に１が加算されるようにしている。よって、デー
タ出力手段からの周波数制御データが２ⁿ で割り切れな
い場合（下位ｎビットのデータ値が０でない場合）に
は、デジタル制御発振装置へ、その除算結果のうち小数
点以下の値に応じた頻度で、小数点以上のデータ値に１
を加算したデータ（第２データ）が、周波数制御データ
として入力されることとなり、この結果、発振信号の周
期の平均値を、周波数制御データを２ⁿ で割った値に正
確に対応させることができる。そして、これにより、請
求項１に記載の周波数逓倍装置に対して、２ⁿ 倍の周波
数を有する発振信号が正確に得られる。

【００３３】よって、請求項２に記載の周波数逓倍装置
によれば、例えば、基準信号の周波数を多相クロック信
号の総数（ＴC ／ＴP ）倍した発振信号を出力させる場
合に、クロックカウント手段が基準信号の２ⁿ 周期内に
多相クロック発生源から出力されるクロック信号をカウ
ントするように構成することにより、基準信号をより正
確に逓倍することができる。

【００３４】即ち、クロックカウント手段のカウント値
にはクロック信号の１周期分の誤差が生じるため、クロ
ックカウント手段がクロック信号を基準信号の２ⁿ 周期
分カウントするようにして、周波数制御データのビット
数をｎビット増加させ、更に、その周波数制御データを
２ⁿ で除算したデータをデジタル制御発振装置へ入力す
れば、クロックカウント手段でのカウント誤差による影
響を小さくすることができる。

【００３５】そして、この場合、上述したように、周波
数制御データを２ⁿ で割った値（即ち、この場合には基
準信号の１周期分に対応するカウント値）に正確に対応
した発振信号を得ることができるため、デジタル制御発
振装置から、基準信号の周波数を（ＴC ／ＴP ）倍した
発振信号を正確に出力させることができるのである。ま
た、発振信号の周期は、周波数制御データへの１の加算
の有無によって変化することになるが、この変化量は、
多相クロックの位相差時間だけであるため極めて小さ
い。

【００３６】このように、請求項２に記載の周波数逓倍
装置によれば、クロックカウント手段によるカウント誤
差をより小さくして、基準信号をより正確に逓倍した出
力信号を得ることができる。一方、請求項３に記載のデ
ジタル制御発振装置においては、反転回路を複数個リン
グ状に連結したパルス周回回路を備えており、このパル
ス周回回路は、その各反転回路によってパルス信号を順
次反転して周回させることにより、予め定められた複数
の反転回路から所定の位相差を有するパルス信号を順次
出力させる。

【００３７】そして、カウント手段が、パルス周回回路
内の所定の反転回路から出力されるパルス信号をカウン
トして、そのカウント値が、外部から入力されたパルス
周回回路内でのパルス信号の周回回数を表すデジタルデ
ータに達した旨を検出し、パルス検出手段が、パルス周
回回路から出力される特定のパルス信号を基準とした位
相の順番を表すデジタルデータを入力して、その入力デ
ータに応じたパルス信号が、カウント手段にてカウント
値が上記周回回数を表すデジタルデータに達した旨が検
出された後にパルス周回回路から出力されたことを検出
する。

【００３８】そして更に、パルス検出手段によって上記
入力データに応じたパルス信号の出力されたことが検出
されると、出力手段が、所定の出力信号を出力する。よ
って、当該発振装置が動作を開始したときに、上記特定
のパルス信号からみてＫ番目の位相を表すデジタルデー
タがパルス検出手段に入力されている場合には、カウン
ト手段にてカウント値が上記周回回数を表すデジタルデ
ータに達した旨が検出された後に、パルス検出手段によ
って、パルス周回回路から位相がＫ番目のパルス信号が
出力されたことが検出されると、出力手段から１周期目
の出力信号が出力される。

【００３９】このようにしてパルス検出手段での検出動
作が１回終了すると、データ更新手段が、パルス周回回
路から出力される特定のパルス信号を基準とした位相の
順番を表す外部からのデジタルデータとパルス検出手段
の現在の入力データとを加算したデジタルデータを、パ
ルス検出手段の新たな入力データとして出力する。

【００４０】よって、外部から入力された位相の順番を
表すデジタルデータの値がＤP であるとすれば、次回
（２周期目）以降には、パルス検出手段によって、位相
が（Ｋ＋ＤP ），（Ｋ＋２・ＤP ），（Ｋ＋３・Ｄ
P），…番目のパルス信号が検出される。即ち、パルス
検出手段が検出するパルス信号が、前回検出したパルス
信号からみて位相がＤP 番目だけずれたものに順次更新
されていく。

【００４１】従って、出力手段からは、パルス周回回路
を構成する反転回路の総段数ｙと各反転回路での反転動
作時間Ｔｄとカウント手段がカウントするパルス信号の
周回回数Ｍとにより決定される一定時間（ｙ・Ｔｄ・
Ｍ）と、パルス周回回路から出力される各パルス信号の
位相差時間ＴP と特定のパルス信号を基準とした位相の
順番を表す外部からのデジタルデータの値ＤP とにより
決定される一定時間（ＴP ・ＤP ）と、を加算した一定
時間（ｙ・Ｔｄ・Ｍ＋ＴP ・ＤP ）毎に、出力信号が出
力されることとなる。

【００４２】尚、データ検出手段に入力されるデータの
初期値ＫがＤP であれば、出力手段からは、１周期目か
ら上記一定時間（ｙ・Ｔｄ・Ｍ＋ＴP ・ＤP ）毎に出力
信号が出力される。そして、データ更新手段から出力さ
れたデジタルデータの値がパルス周回回路から出力され
るパルス信号の数を超えると、次回に出力信号が出力さ
れるまでの時間が、パルス周回回路をパルス信号が１周
する時間（ｙ・Ｔｄ）だけ短くなってしまうため、カウ
ント数変更手段が、カウント手段が上述の検出動作を行
うまでにカウントすべきパルス信号のカウント数を１つ
増加させる。

【００４３】つまり、請求項３に記載のデジタル制御発
振装置においては、出力信号の１周期毎に、外部から入
力されている位相の順番を表すデジタルデータを順次累
算して、その累算したデータをパルス検出手段の入力デ
ータとして使用するようにしており、パルス検出手段で
検出されるパルス信号が、特定のパルス信号よりも位相
が早いものになった場合には、パルス信号の周回回数を
カウントするカウント数を１つ増加して桁上げを行うよ
うにしている。そしてこれにより、パルス周回回路を停
止させずに、全く同じ周期で出力信号が出力できる。

【００４４】このように、請求項３に記載のデジタル制
御発振装置によれば、外部から入力するデジタルデータ
によって、カウント手段がカウントするパルス信号の周
回回数とパルス検出手段が検出すべきパルス信号とを変
更することにより、出力信号の出力周期、即ち、当該装
置の発振周期を任意の値に変更することができる。

【００４５】そして、発振周期は、パルス周回回路内で
のパルス信号の周回回数を多くすればするほど出力信号
の出力周波数を低下させ、逆に、周回回数を少なくすれ
ば出力信号の出力周波数をパルス周回回路内でのパルス
信号の周回周期に対応した高周波にすることができるた
め、パルス信号の周回回数により出力信号の出力周波数
を略決定し、その微調整を、パルス検出手段で検出する
パルス信号を変更することにより行うというように、パ
ルス信号の出力周波数を数Ｈｚ〜数十ＭＨｚの広範囲に
わたって高分解能でデジタル制御することが可能とな
る。

【００４６】そして特に、請求項３に記載のデジタル制
御発振装置によれば、上述した従来装置のようにパルス
周回回路を停止させることなく、発振させることができ
るため、外部から入力するデジタルデータの値に比例し
た発振周期を設定することができ、制御性が極めて良好
となる。また、パルス周回回路を一旦停止させる必要が
ないため、発振周期をより短く設定することができる。

【００４７】ところで、このデジタル制御発振装置にお
いては、カウント手段がカウントするパルス信号は所定
の反転回路から出力される同じ位相のものであるのに対
し、パルス検出手段が検出するパルス信号は、その位相
が順次ずれていく。よって、パルス検出手段が、カウン
ト手段でカウントするパルス信号よりも位相の早いパル
ス信号を前回に検出し、その次に、カウント手段でカウ
ントするパルス信号よりも位相の遅いパルス信号を検出
する場合には、前回に出力信号が出力されてから次に出
力信号が出力されるまでの時間が、パルス周回回路をパ
ルス信号が１周する時間（パルス周回時間）だけ短くな
る。

【００４８】そこで、パルス周回回路から出力されるパ
ルス信号のうちで位相が最も遅いパルス信号と位相の基
準となる特定のパルス信号（位相が最も早いパルス信
号）との間の位相を持つパルス信号をカウントするよう
に構成することが考えられるが、このようにすると、パ
ルス検出手段が位相の早いパルス信号を検出しなければ
ならない場合に、カウント手段でのカウントが終了して
から検出すべきパルス信号が発生するまでの時間が非常
に短くなるため、パルス信号の発生を安定して検出する
ことができなくなる。

【００４９】即ち、パルス検出手段としては、パルス周
回回路から出力されるパルス信号のうちの１つを入力デ
ータに応じて選択して出力するセレクタ回路と、このセ
レクタ回路からのパルス信号がクロック端子に入力され
ると共に、カウント手段からの検出信号がデータ端子に
入力されるラッチ回路とを用い、カウント手段から検出
信号が出力された後にセレクト回路からパルス信号が出
力されるとラッチ回路が検出信号をラッチして出力す
る、といった構成が考えられる。しかし、この場合に
は、ラッチ回路のデータ端子に検出信号が入力されてか
らクロック端子にパルス信号が入力されるまでにある程
度の時間が確保されていないと、ラッチ回路を安定して
動作させることができないのである。

【００５０】そこで特に、請求項３に記載のデジタル制
御発振装置では、パルス周回回路から出力される複数の
パルス信号を、特定のパルス信号を基準として位相が早
いものから順に予め複数のグループに分けると共に、カ
ウント手段が、上記複数のグループのうち位相が最も早
いグループ以外のグループに所属するパルス信号をカウ
ントするようにし、更に、パルス検出手段を、検出信号
出力手段と複数のラッチ回路とセレクト手段とで構成し
ている。

【００５１】そして、検出信号出力手段は、カウント手
段にてカウント値が上記周回回数を表すデジタルデータ
に達した旨が検出されると、上記パルス信号の各グルー
プに夫々対応すると共に、少なくとも対応するグループ
の全パルス信号がパルス周回回路から連続して出力され
るまでの間アクティブレベルとなる複数の検出信号を出
力するのであるが、カウント手段がカウントするパルス
信号が所属するグループ及びそのグループよりも位相の
遅いグループに対応する検出信号は、上記特定のパルス
信号が出力された後にアクティブレベルとなるように出
力する。

【００５２】また、複数のラッチ回路は、検出信号出力
手段から出力される上記各検出信号に夫々対応して設け
られており、対応する検出信号がデータ端子に入力され
て、クロック端子にパルス信号が入力されるとデータ端
子に入力されている信号のレベルをラッチして出力す
る。そして、セレクト手段は、パルス周回回路から出力
されるパルス信号のうちの１つを、上記位相の順番を表
す入力データに応じて選択し、その選択したパルス信号
を、複数のラッチ回路のうち当該パルス信号の所属する
グループに対応した検出信号が入力されたラッチ回路の
クロック端子へ出力する。

【００５３】つまり、請求項３に記載のデジタル制御発
振装置においては、検出信号出力手段が出力する複数の
検出信号と、その各検出信号が夫々データ端子に入力さ
れる複数のラッチ回路とが、夫々、特定のパルス信号を
基準として位相が早いものから順に分けられたパルス信
号の各グループに対応しており、セレクト手段が、パル
ス周回回路から出力されるパルス信号のうちの１つを、
位相の順番を表す入力データに応じて選択し、その選択
したパルス信号を、そのパルス信号の所属するグループ
に対応したラッチ回路のクロック端子へ出力するように
している。

【００５４】よって、カウント手段にてカウント値が上
記周回回数を表すデジタルデータに達した旨が検出され
て、今回検出すべきパルス信号のグループに対応した検
出信号が検出信号出力手段から出力された後、パルス周
回回路からそのパルス信号が出力されると、そのパルス
信号のグループに対応したラッチ回路からのみ、アクテ
ィブレベルの信号が出力される。そして、出力手段は、
ラッチ回路の何れかからアクティブレベルの出力がある
と、パルス周回回路から位相の順番を表す入力データに
応じたパルス信号が出力されたとして、所定の出力信号
を出力する。

【００５５】ここで、請求項３に記載のデジタル制御発
振装置では、カウント手段が位相の最も早いグループ以
外のグループに所属するパルス信号をカウントし、しか
も、そのパルス信号が所属するグループ及びそのグルー
プよりも位相の遅いグループに対応する検出信号は、特
定のパルス信号が出力された後に出力されるように構成
されている。よって、少なくとも、カウント手段がカウ
ントするパルス信号及びそのパルス信号よりも位相の遅
いパルス信号については、カウント手段で周回回数の検
出が行われた直後に、そのパルス信号がパルス周回回路
から出力されても、それは無効となって次の周回で同位
相のパルス信号が出力されたときに検出される。

【００５６】従って、請求項３に記載のデジタル制御発
振装置によれば、パルス検出手段が、カウント手段でカ
ウントするパルス信号よりも位相の早いパルス信号を前
回に検出し、その次に、カウント手段でカウントするパ
ルス信号よりも位相の遅いパルス信号を検出する場合で
も、正確な周期で出力信号を出すことができる。

【００５７】そして更に、請求項３に記載のデジタル制
御発振装置によれば、カウント手段がカウントするパル
ス信号として、位相が比較的早いものを選ぶことができ
るため、カウント手段でカウントするパルス信号が所属
するグループよりも位相が早いグループについては、そ
のグループに対応する検出信号をカウント手段での検出
直後に出力させて、ラッチ回路のデータ端子に検出信号
が入力されてからクロック端子にパルス信号が入力され
るまでの時間を十分に大きく設定することができる。よ
って、各ラッチ回路は、対応するグループ中の何れかの
パルス信号がセレクト手段から出力されたときに、検出
信号を確実にラッチして出力することができ、確実な周
波数制御が可能となる。

【００５８】次に、請求項４に記載のデジタル制御発振
装置では、請求項３に記載のデジタル制御発振装置に対
して、パルス検出手段が、上記セレクト手段に代えて第
１のセレクト手段と第２のセレクト手段とを備え、出力
手段が、第２のセレクト手段からアクティブレベルの出
力があると出力信号を出力する点が異なっている。

【００５９】そして、第１のセレクト手段は、位相の順
番を表す入力データを２つに分けた一方のデータに応じ
て、パルス信号の各グループから夫々候補となるパルス
信号を選択し、その選択した各パルス信号を、各パルス
信号の所属するグループに対応した検出信号が入力され
たラッチ回路のクロック端子へ夫々出力する。そして更
に、第２のセレクト手段は、位相の順番を表す入力デー
タのうち第１のセレクト手段に入力さたデータ以外のデ
ータに応じて、各ラッチ回路の出力を択一的に選択して
出力する。

【００６０】つまり、請求項３に記載のデジタル制御発
振装置では、セレクト手段が、パルス周回回路から出力
されるパルス信号のうちの１つを入力データに応じて択
一的に選択し、その選択したパルス信号を、対応する１
つのラッチ回路のクロック端子へ出力するように構成さ
れていたが、請求項４に記載のデジタル制御発振装置で
は、第１のセレクト手段によって、パルス信号の各グル
ープから夫々１つずつパルス信号を選択して、その選択
した各パルス信号を、各自に対応するラッチ回路のクロ
ック端子へ出力し、最終的に、第２のセレクト手段によ
って、各ラッチ回路の出力を択一的に選択して出力する
ようにしている。

【００６１】よって、第２のセレクト手段からは、請求
項３に記載のデジタル制御発振装置にて何れかのラッチ
回路が検出信号をラッチして出力するのと全く同じタイ
ミングで、アクティブレベルの信号が出力される。そし
て、出力手段は、第２のセレクト手段からアクティブレ
ベルの出力があると、パルス周回回路から位相の順番を
表す入力データに応じたパルス信号が出力されたとして
出力信号を出力する。

【００６２】従って、このような請求項４に記載のデジ
タル制御発振装置によっても、請求項３に記載のデジタ
ル制御発振装置と全く同様に、パルス信号の周回回数を
表すデジタルデータ及び検出すべきパルス信号の位相の
順番を表すデジタルデータに応じた正確な周期で発振信
号を出力できる。

【００６３】次に、請求項５に記載のデジタル制御発振
装置では、請求項３に記載のデジタル制御発振装置に対
して、ラッチ回路とセレクト手段の設け方が異なってい
る。即ち、請求項５に記載のデジタル制御発振装置で
は、パルス周回回路から出力される複数のパルス信号に
夫々対応してラッチ回路が設けられており、その各クロ
ック端子には、対応するパルス信号が直接入力される。
また、データ端子には、検出信号出力手段から出力され
る検出信号のうち、クロック端子に入力されたパルス信
号が所属するグループに対応した検出信号が入力されて
いる。

【００６４】そして、セレクト手段は、複数のラッチ回
路の出力のうち、位相の順番を表す入力データに応じた
パルス信号がクロック端子に入力されたラッチ回路の出
力を、択一的に選択して出力する。このような請求項５
に記載のデジタル制御発振装置においても、カウント手
段にてカウント値がパルス信号の周回回数を表すデジタ
ルデータに達した旨が検出されると、検出信号出力手段
から、パルス信号の各グループに夫々対応した検出信号
が出力される。そして、各ラッチ回路は、そのデータ端
子に検出信号出力手段からの検出信号が入力されている
間に、パルス周回回路から対応するパルス信号が出力さ
れると、その検出信号を夫々ラッチして出力するが、そ
の出力のうち、位相の順番を表す入力データに応じたパ
ルス信号がクロック端子に入力されたラッチ回路の出力
だけが、セレクト手段により選択されて出力される。

【００６５】よって、セレクト手段からは、請求項３に
記載のデジタル制御発振装置にて何れかのラッチ回路が
検出信号をラッチして出力するのと全く同じタイミング
で、アクティブレベルの信号が出力される。そして、出
力手段は、セレクト手段からアクティブレベルの出力が
あると、パルス周回回路から位相の順番を表す入力デー
タに応じたパルス信号が出力されたとして出力信号を出
力する。

【００６６】従って、このような請求項５に記載のデジ
タル制御発振装置によっても、請求項３及び請求項４に
記載のデジタル制御発振装置と全く同様に、パルス信号
の周回回数を表すデジタルデータ及び検出すべきパルス
信号の位相の順番を表すデジタルデータに応じた正確な
周期で発振信号を出力できる。

【００６７】尚、上記請求項３ないし請求項５の何れか
に記載のデジタル制御発振装置においては、パルス検出
手段での検出動作が１回終了すると、データ更新手段
が、特定のパルス信号を基準とした位相の順番を表す外
部からのデジタルデータとパルス検出手段の現在の入力
データとを加算したデジタルデータを、パルス検出手段
の新たな入力データとして出力するようにし、この更新
動作によって、パルス検出手段が検出するパルス信号の
位相が、順次ずれていくようにしている。

【００６８】そして、データ更新手段がパルス検出手段
に対する入力データの更新動作を行うタイミング、即
ち、パルス検出手段での検出動作が１回終了したことを
検出するタイミングとしては、請求項６に記載のよう
に、出力手段によって出力信号が出力されたタイミング
に設定してもよいし、また、請求項７に記載のように、
検出信号出力手段にて最も位相の遅れた検出信号の出力
が終了したタイミングに設定してもよい。

【００６９】一方、請求項１又は請求項２に記載の周波
数逓倍装置において、そのデジタル制御発振装置内の多
相クロック発生源としては、例えば、同じ発振周波数の
固定発振器（水晶発振器等）を複数用意し、各発振器の
発振開始タイミングを制御することにより、各発振器か
ら所定の位相差で個々にクロック信号を発生させるよう
にしてもよいが、請求項８に記載のように、上述した請
求項３ないし請求項７の何れかに記載のデジタル制御発
振装置を使用すれば、装置をより小型化することができ
る。

【００７０】そして、この場合、装置構成を小型化する
ことができるため、ＬＳＩの動作クロックを発生するた
めのクロック発生装置として用いることができる。即
ち、ＬＳＩの内部に設けられた反転回路と、ＬＳＩの内
部又は外部に設けられた抵抗器及びコンデンサとによっ
て発振回路を構成し、この発振回路からの発振信号を、
当該周波数逓倍装置により逓倍してＬＳＩの動作クロッ
クを生成すればよい。

【００７１】しかも、このようにＬＳＩの動作クロック
を生成するように構成すれば、発振回路の発振周波数が
周囲温度や動作電圧の変動に対して影響されないよう
に、抵抗器の抵抗値やコンデンサの容量を十分に大きく
して発振周波数を低く設定しても、ＬＳＩには逓倍され
た後の高い周波数の動作クロックを入力することがで
き、安価で耐環境性にも優れた発振回路を提供すること
ができるようになる。

【００７２】

【実施例】以下に本発明の実施例を図面と共に説明す
る。まず図１は、第１実施例のクロック逓倍装置１の構
成を表すブロック図である。

【００７３】尚、本実施例のクロック逓倍装置１は、外
部から入力される基準信号ＰＲＥＦを、１ビットの逓倍
数切換信号ＤＶ１に応じて１６倍又は３２倍に周波数逓
倍した出力信号ＰＯＵＴを生成するためのものであり、
外部からの動作開始信号ＰＳＴＢを受けて出力信号ＰＯ
ＵＴの出力を開始する。

【００７４】図１に示すように、本実施例のクロック逓
倍装置１は、外部からHighレベルの制御信号ＰＡが入力
されているときに、後述するように所定の位相差Ｔｇを
有する１６個のパルス信号（以下、クロック信号とい
う）Ｒ１〜Ｒ１６を順次出力するリングオシレータを有
し、そのクロック信号Ｒ１〜Ｒ１６を用いて、１２ビッ
トの周波数制御データＣＤ（ＣＤ１〜ＣＤ１２）に対応
した周期の出力信号ＰＯＵＴを生成するデジタル制御発
振回路（ＤＣＯ）２と、デジタル制御発振回路２のリン
グオシレータから出力されるクロック信号Ｒ１〜Ｒ１６
の内の所定のクロック信号（以下、出力クロックとい
う）ＲＣＫを用いて、基準信号ＰＲＥＦの１周期を符号
化し、その値に応じた周波数制御データＣＤ１〜ＣＤ１
２をデジタル制御発振回路２へ出力するカウンタ・デー
タラッチ回路４と、上記両回路２，４の動作タイミング
を制御する制御回路６とから構成されている。

【００７５】尚、以下の説明において、デジタル制御発
振回路２のリングオシレータから出力される１６個のク
ロック信号Ｒ１〜Ｒ１６をまとめて多相クロックとい
う。ここでまず、制御回路６は、図２に示す如く、３個
のＤタイプフリップフロップ（以下、ラッチ回路とい
う）ＤＦ８ａ〜ＤＦ８ｃにより構成されて基準信号ＰＲ
ＥＦをカウントする３ビットカウンタ８と、３ビットカ
ウンタ８の１ビット目のデータＱ１，２ビット目のデー
タＱ２，及び３ビット目のデータＱ３の反転値を入力す
るアンドゲート１０ａと、３ビットカウンタ８の１ビッ
ト目のデータＱ１，２ビット目のデータＱ２の反転値，
及び３ビット目のデータＱ３を入力するアンドゲート１
０ｂと、３ビットカウンタ８の１ビット目から３ビット
目までの全データＱ１〜Ｑ３を入力するアンドゲート１
０ｃと、外部からの動作開始信号ＰＳＴＢがデータ端子
に入力されると共に、アンドゲート１０ｃの出力信号Ｃ
ＬＲがクロック端子に入力されたラッチ回路１２とから
構成されており、３ビットカウンタ８及びラッチ回路１
２は、外部からの制御信号ＰＡがLow レベルのときにリ
セットされる。

【００７６】尚、３ビットカウンタ８は、各ラッチ回路
ＤＦ８ａ〜ＤＦ８ｃのＱバー端子がデータ端子に接続さ
れ、且つ、前段のラッチ回路のＱバー端子が次段のラッ
チ回路のクロック端子に接続された周知の分周カウンタ
として構成されており、初段のラッチ回路ＤＦ８ａのク
ロック端子に基準信号ＰＲＥＦが入力されている。

【００７７】このように構成された制御回路６において
は、制御信号ＰＡがHighレベルであるときに、図４に示
す如く、３ビットカウンタ８が基準信号ＰＲＥＦをカウ
ントする。そして、そのカウント値が「３」のときに、
アンドゲート１０ａからカウンタ・データラッチ回路４
へHighレベルのカウント許可信号ＵＣＥが出力され、カ
ウント値が「５」のときに、アンドゲート１０ｂからデ
ジタル制御発振回路２へHighレベルのデータラッチ信号
ＤＬＳが出力され、更に、カウント値が「７」のとき
に、アンドゲート１０ｃからカウンタ・データラッチ回
路４へHighレベルのカウントクリア信号ＣＬＲが出力さ
れる。また、外部からHighレベルの動作開始信号ＰＳＴ
Ｂが入力されると、その信号ＰＳＴＢは、カウントクリ
ア信号ＣＬＲが出力されるタイミングでラッチ回路１２
によりラッチされ、デジタル制御発振回路２へ、発振動
作を開始させるための制御信号ＰＣとして出力される。

【００７８】次に、カウンタ・データラッチ回路４は、
図３に示す如く、１３個のラッチ回路ＤＦ１４ａ〜ＤＦ
１４ｍ（ＤＦ１４ｂ〜ＤＦ１４ｌは符号省略）から構成
され、制御回路６からカウント許可信号ＵＣＥが出力さ
れているときに、上記リングオシレータからの出力クロ
ックＲＣＫをカウントするクロックカウント手段として
の１３ビットカウンタ１４と、１３ビットカウンタ１４
から出力される１３ビットのデータＤＴ１〜ＤＴ１３を
ＤＴ１から順に夫々２個単位で入力し、その各信号を外
部から入力される逓倍数切換信号ＤＶ１に応じて択一的
に出力する、１２個のセレクタＳＬからなるシフト回路
１６と、１２個のラッチ回路ＤＦ１８ａ〜ＤＦ１８ｌ
（ＤＦ１８ｂ〜ＤＦ１８ｋは符号省略）からなり、シフ
ト回路１６を構成する各セレクタＳＬからの１２ビット
のデータＤＬ１〜ＤＬ１２を、デジタル制御発振回路２
から出力されるラッチタイミング信号ＤＬＣの立ち上が
りタイミングでラッチして、そのラッチした１２ビット
のデータを周波数制御データＣＤ１〜ＣＤ１２としてデ
ジタル制御発振回路２へ出力する、データ出力手段とし
てのデータラッチ回路１８とから構成されている。

【００７９】尚、データラッチ回路１８に入力されるラ
ッチタイミング信号ＤＬＣは、制御回路６からデータラ
ッチ信号ＤＬＳが出力されるタイミングに同期してデジ
タル制御発振回路２から出力されるものである。ここ
で、１３ビットカウンタ１４は、１３個のラッチ回路Ｄ
Ｆ１４ａ〜ＤＦ１４ｍによって、制御回路６内の３ビッ
トカウンタ８と全く同様に構成されているが、初段のラ
ッチ回路ＤＦ１４ａのデータ端子には、そのＱバー出力
がアンドゲート２０を介して入力されており、そのアン
ドゲート２０の他方の入力端子には、制御回路６からの
カウント許可信号ＵＣＥが入力されている。そして、各
ラッチ回路ＤＦ１４ａ〜ＤＦ１４ｍのクリア端子には、
制御回路６からのカウントクリア信号ＣＬＲが入力され
ている。

【００８０】また、シフト回路１６を構成する１２個の
各セレクタＳＬは、逓倍数切換信号ＤＶ１が「１」のと
きに、図３において左側の入力信号、即ちデータＤＴ１
〜ＤＴ１３の下位ビットの方を出力し、逓倍数切換信号
ＤＶ１が「０」のときに、図３において右側の入力信
号、即ちデータＤＴ１〜ＤＴ１３の上位ビットの方を出
力するように接続されている。よって、逓倍数切換信号
ＤＶ１が「１」のときには、１３ビットカウンタ１４か
ら出力されるデータＤＴ１〜ＤＴ１３のうち、下位１２
ビットのデータＤＴ１〜ＤＴ１２がデータラッチ回路１
８へ出力され、逓倍数切換信号ＤＶ１が「０」のときに
は、１３ビットカウンタ１４から出力されるデータＤＴ
１〜ＤＴ１３が１ビット左シフトされて、２ビット目か
ら１３ビット目までのデータＤＴ２〜ＤＴ１３がデータ
ラッチ回路１８へ出力される。

【００８１】このように構成されたカウンタ・データラ
ッチ回路４においては、図４に示すように、１３ビット
カウンタ１４が、制御回路６からカウント許可信号ＵＣ
Ｅが出力されている間だけ、リングオシレータからの出
力クロックＲＣＫをカウントする。すると、そのカウン
ト値を表すデータＤＴ１〜ＤＴ１２或いはそのカウント
値を２で割った値を表すＤＴ２〜ＤＴ１３が、シフト回
路１６を介してデータラッチ回路１８に入力される。

【００８２】そして、制御回路６からデータラッチ信号
ＤＬＳが出力され、それに同期してデジタル制御発振回
路２からラッチタイミング信号ＤＬＣが出力されると、
データラッチ回路１８がシフト回路１６からのデータＤ
Ｌ１〜ＤＬ１２（ＤＴ１〜ＤＴ１２又はＤＴ２〜ＤＴ１
３）をラッチし、そのラッチした１２ビットのデータＣ
Ｄ１〜ＣＤ１２を周波数制御データとしてデジタル制御
発振回路２へ出力する。そしてその後、制御回路６から
カウントクリア信号ＣＬＲが出力されると、１３ビット
カウンタ１４がクリアされる。

【００８３】即ち、カウンタ・データラッチ回路４は、
動作制御手段としての制御回路６からの各信号に応じて
基準信号ＰＲＥＦの８周期を１単位として動作し、基準
信号ＰＲＥＦの３周期目の間（ＵＣＥ＝High）で、リン
グオシレータからの出力クロックＲＣＫをカウントする
ことにより、基準信号ＰＲＥＦの１周期を計時し、その
カウント値又はそのカウント値を２で割った値を表す１
２ビットデータを、基準信号ＰＲＥＦの５周期目（ＤＬ
Ｃ＝High）でラッチし、基準信号の７周期目（ＣＬＲ＝
High）で、カウントした値をクリアする、といった動作
を繰り返す。

【００８４】次に、カウンタ・データラッチ回路４（デ
ータラッチ回路１８）からの周波数制御データＣＤ１〜
ＣＤ１２に対応した周期の出力信号ＰＯＵＴを発生する
デジタル制御発振回路２について説明する。図５に示す
ように、本実施例のデジタル制御発振回路２には、後述
するように合計３２個の反転回路をリング状に接続して
構成され、外部からの制御信号ＰＡがHighレベルになる
と所定の位相差Ｔｇを有する１６個の多相クロックＲ１
〜Ｒ１６を出力すると共に、そのうちのクロック信号Ｒ
１３を出力クロックＲＣＫとしてカウンタ・データラッ
チ回路４（１３ビットカウンタ１４）へ出力する、パル
ス周回回路としてのリングオシレータ２２と、リングオ
シレータ２２からの多相クロックＲ１〜Ｒ１６を受け、
後述する４ビットのセレクトデータＤ１〜Ｄ４に対応し
たクロック信号を択一的に選択して、その選択したクロ
ック信号がＲ１〜Ｒ８であれば出力端子Ｐ１から出力
し、選択したクロック信号がＲ９〜Ｒ１６であれば出力
端子Ｐ２から出力する、セレクト手段としてのパルスセ
レクタ２４と、カウンタ・データラッチ回路４から入力
された周波数制御データＣＤの内の上位８ビット（ＣＤ
５〜ＣＤ１２＝ＣＤＨ）がプリセットされ、リングオシ
レータ２２から出力されるクロック信号Ｒ１３の立ち上
がりタイミングでダウンカウントを行う、カウント手段
としてのダウンカウンタ２６とが備えられている。

【００８５】尚、ダウンカウンタ２６は、セット端子を
備えた周知のカウンタとして構成されており、セット端
子に入力されるセット信号ＳＥＴがHighレベルのとき
に、クロック信号（リングオシレータ２２からのクロッ
ク信号Ｒ１３）が立ち上がると、周波数制御データＣＤ
の上位８ビットＣＤＨがプリセットされる。そして、セ
ット信号がLow レベルのときには、リングオシレータ２
２からのクロック信号Ｒ１３が立ち上がる度に、そのカ
ウント値を１ずつ減少させ、カウント値が「２」のとき
に出力信号ＣＮ２をHighレベルにし、また、カウント値
が「１」のときに出力信号ＣＮ１をHighレベルにする。

【００８６】また、デジタル制御発振回路２には、後述
する第２検出信号ＡＤ２の立ち下がりタイミングで５ビ
ットの入力データをラッチし、そのラッチデータをセレ
クトデータＤ１〜Ｄ５として出力する５ビットレジスタ
（以下、単にレジスタという）２８と、レジスタ２８か
らのセレクトデータの内の下位４ビットＤ１〜Ｄ４とカ
ウンタ・データラッチ回路４から入力された周波数制御
データＣＤの内の下位４ビット（ＣＤ１〜ＣＤ４＝ＣＤ
Ｌ）とを加算し、４ビットの加算結果Ｄ１〜Ｄ４とキャ
リー信号Ｄ５からなる５ビットのデータＤ１〜Ｄ５をレ
ジスタ２８に入力する加算器３０と、レジスタ２８から
出力されるセレクトデータＤ１〜Ｄ５の内のキャリー信
号Ｄ５が「０」であるときには、ダウンカウンタ２６の
出力信号ＣＮ２を選択し、またキャリー信号Ｄ５が
「１」であるときには、ダウンカウンタ２６の出力信号
ＣＮ１を選択して、出力信号ＳＬＯとして出力するセレ
クタ３２と、セレクタ３２からの出力信号ＳＬＯをリン
グオシレータ２２から出力されるクロック信号Ｒ１３の
立ち上がりタイミングでラッチして、第１検出信号ＡＤ
１として出力するラッチ回路３４と、ラッチ回路３４か
らの第１検出信号ＡＤ１をリングオシレータ２２から出
力されるクロック信号Ｒ５の立ち上がりタイミングでラ
ッチして、第２検出信号ＡＤ２として出力するラッチ回
路３６と、ラッチ回路３６からの第２検出信号ＡＤ２を
反転してレジスタ２８のクロック端子へ入力させるイン
バータ３８と、外部からの制御信号ＰＡがLow レベルの
ときにクリアされ、制御回路６からの制御信号ＰＣをリ
ングオシレータ２２から出力されるクロック信号Ｒ１３
の立ち上がりタイミングでラッチするラッチ回路４０
と、ラッチ回路４０からの出力信号ＰＣＡを反転させた
信号とラッチ回路３４からの第１検出信号ＡＤ１との論
理和をとり、その論理和信号をダウンカウンタ２６のセ
ット信号ＳＥＴとして出力するオアゲート４２とが備え
られている。

【００８７】また更に、デジタル制御発振回路２には、
ラッチ回路３４からの第１検出信号ＡＤ１を、パルスセ
レクタ２４の出力端子Ｐ１からクロック信号が出力され
るタイミングでラッチするラッチ回路４４と、ラッチ回
路３６からの第２検出信号ＡＤ２を、パルスセレクタ２
４の出力端子Ｐ２からクロック信号が出力されるタイミ
ングでラッチするラッチ回路４６と、ラッチ回路４４の
出力信号ＰＱ１とラッチ回路４６の出力信号ＰＱ２との
論理和をとるオアゲート４８と、このオアゲート４８か
らの出力信号ＡＱを所定時間だけ遅延して、出力信号Ｐ
ＯＵＴとして外部に出力するバッファ５０と、オアゲー
ト４８からの出力信号ＡＱとバッファ５０からの出力信
号ＰＯＵＴとの否定論理積をとるナンドゲート５２と、
ナンドゲート５２からの出力信号とラッチ回路４０から
の出力信号ＰＣＡとの論理積をとるアンドゲート５４
と、アンドゲート５４の出力信号を増幅して、ラッチ回
路４４，４６のクリア信号ＡＣＲとして出力するバッフ
ァ５６と、ラッチ回路３４からの第１検出信号ＡＤ１と
ラッチ回路３６からの第２検出信号ＡＤ２との論理和を
とるオアゲート５８と、オアゲート５８からの出力信号
ＡＤ３を出力信号ＰＯＵＴの立ち上がりタイミングでラ
ッチするラッチ回路６０と、パルスセレクタ２４の出力
端子Ｐ１から出力されるクロック信号を反転した信号，
オアゲート４８からの出力信号ＡＱ，及びラッチ回路６
０からの出力信号ＰＱ３を入力し、これら各信号の否定
論理和信号ＰＳ１を、ラッチ回路４４のクロック端子に
入力させるノアゲート６２と、パルスセレクタ２４の出
力端子Ｐ２から出力されるクロック信号を反転した信
号，オアゲート４８からの出力信号ＡＱ，及びラッチ回
路６０からの出力信号ＰＱ３を入力し、これら各信号の
否定論理和信号ＰＳ２を、ラッチ回路４６のクロック端
子に入力させるノアゲート６４とが備えられている。

【００８８】尚、本実施例のデジタル制御発振回路２で
は、レジスタ２８及び加算器３０がデータ更新手段に対
応し、セレクタ３２がカウント数変更手段に対応し、ラ
ッチ回路３４，３６が検出信号出力手段に対応してい
る。また、ラッチ回路４４，４６が本発明のラッチ回路
に相当し、オアゲート４８及びバッファ５０が出力手段
に対応している。

【００８９】そして更に、デジタル制御発振回路２に
は、カウンタ・データラッチ回路４（データラッチ回路
１８）へラッチタイミング信号ＤＬＣを出力するための
回路として、制御回路６からのデータラッチ信号ＤＬＳ
とラッチ回路４０からの出力信号ＰＣＡを反転した信号
との論理積をとるアンドゲート６６と、ラッチ回路４０
からの出力信号ＰＣＡがLow レベルのときにクリアされ
ると共に、制御回路６からのデータラッチ信号ＤＬＳを
第２検出信号ＡＤ２の立ち下がりタイミングでラッチす
るラッチ回路６８と、アンドゲート６６の出力信号ＣＫ
３とラッチ回路６８の出力信号ＤＬＢとの論理和をと
り、その論理和信号をラッチタイミング信号ＤＬＣとし
て出力するオアゲート７０とが設けられている。

【００９０】ここで、リングオシレータ２２は、図６に
示す如く、反転回路として、２個の２入力ナンドゲート
（以下、単にナンドゲートという）ＮＡＮＤ１，３２
と、３０個のインバータＩＮＶ２〜３１とを備えてい
る。これら各反転回路は、前段の出力端が次段の入力端
へと順次リング状に接続されており、ナンドゲートＮＡ
ＮＤ１のナンドゲートＮＡＮＤ３２に接続されない方の
入力端子には、外部からの制御信号ＰＡが入力され、ま
た、ナンドゲートＮＡＮＤ３２のインバータＩＮＶ３１
に接続されない方の入力端子（以下、この入力端子を制
御用端子という）にはインバータＩＮＶ１８の出力信号
が入力されている。

【００９１】そして、ナンドゲートＮＡＮＤ１から数え
て偶数段目に接続された反転回路の出力端には、夫々、
多相クロックＲ１〜Ｒ１６を出力するための出力端子が
設けられており、これらの全出力端子がパルスセレクタ
２４に接続されると共に、クロック信号Ｒ１３を出力す
るための出力端子がダウンカウンタ２６及びラッチ回路
３４のクロック端子に接続され、クロック信号Ｒ５を出
力するための出力端子がラッチ回路３６のクロック端子
に接続されている。

【００９２】このように構成されたリングオシレータ２
２の動作については、特開平６−２１６７２１号公報に
詳細に記載されているが、図７を用いて簡単に説明する
と、まず、制御信号ＰＡがLow レベルであるときは、ナ
ンドゲートＮＡＮＤ１の出力Ｐ０１は強制的にHighレベ
ルとなるため、ナンドゲートＮＡＮＤ１から数えて偶数
段目のインバータの出力はLow レベルとなり、奇数段目
のインバータの出力はHighレベルとなって安定する。但
し、この初期状態において、ナンドゲートＮＡＮＤ３２
の制御用端子に入力されたインバータＩＮＶ１８の出力
Ｐ１８はLow レベルであるため、ナンドゲートＮＡＮＤ
３２だけは、偶数段目に接続されているにも関わらずHi
ghレベルを出力する。そして、制御信号ＰＡをLow レベ
ルからHighレベルに変化させると、当該リングオシレー
タ２２には、ナンドゲートＮＡＮＤ１の反転動作の開始
に伴い、奇数段目の反転回路の立ち下がり出力及び偶数
段目の反転回路の立ち上がり出力として順次伝達するメ
インエッジ（図７において点印で示すエッジ）と、この
メインエッジがインバータＩＮＶ１８からナンドゲート
ＮＡＮＤ３２の制御用端子に入力されてナンドゲートＮ
ＡＮＤ３２の出力Ｐ３２がインバータＩＮＶ３１の出力
Ｐ３１よりも先に反転することに伴い、奇数段目の反転
回路の立ち上がり出力及び偶数段目の反転回路の立ち下
がり出力として順次伝達するリセットエッジ（図７にお
いて×印で示すエッジ）とが、同一周回上に周回する。

【００９３】即ち、本実施例のリングオシレータ２２に
おいては、同一周回上に発生タイミングの異なる２つの
パルス信号（メインエッジとリセットエッジ）を周回さ
せるようにしており、ナンドゲートＮＡＮＤ１は、自己
が発生させたメインエッジが戻ってくる前にリセットエ
ッジによって出力が反転され、ナンドゲートＮＡＮＤ３
２は、自己が発生させたリセットエッジが戻ってくる前
にメインエッジによって出力が反転されるというよう
に、リングオシレータ２２は安定状態になることなく、
パルス信号を常に周回させることとなる。

【００９４】そして、リングオシレータ２２の上記各出
力端子からは、各反転回路での反転動作時間Ｔｄの３２
倍の時間（３２・Ｔｄ）を１周期とする多相クロックＲ
１〜Ｒ１６が出力され、しかも隣接する端子から出力さ
れるクロックの位相差は、夫々、反転動作時間Ｔｄの２
倍の時間Ｔｇとなる。

【００９５】一方、パルスセレクタ２４は、図８に示す
ように、リングオシレータ２２からの多相クロックＲ１
〜Ｒ８が夫々一方の入力端子に入力され、レジスタ２８
から出力されるセレクトデータＤ１〜Ｄ５の４ビット目
Ｄ４が他方の入力端子に入力された８個のオアゲートＯ
Ｒ１〜ＯＲ８（ＯＲ２〜ＯＲ７は符号省略），及びリン
グオシレータ２２からの多相クロックＲ９〜Ｒ１６が夫
々一方の入力端子に入力され、セレクトデータＤ１〜Ｄ
５の４ビット目Ｄ４の反転値が他方の入力端子に入力さ
れた８個のオアゲートＯＲ９〜ＯＲ１６（ＯＲ１０〜Ｏ
Ｒ１５は符号省略）からなるオアゲート群７２と、オア
ゲートＯＲ１〜ＯＲ１６からの出力信号を、ＯＲ１から
順に夫々２個単位で入力し、その各信号をセレクトデー
タＤ１〜Ｄ５の１ビット目Ｄ１に応じて択一的に出力す
る、８個のセレクタＳＬからなる第１セレクタ群７４
と、第１セレクタ群７４を構成する各セレクタＳＬから
の出力信号を夫々２個単位で入力し、その各信号をセレ
クトデータＤ１〜Ｄ５の２ビット目Ｄ２に応じて択一的
に出力する、４個のセレクタＳＬからなる第２セレクタ
群７６と、第２セレクタ群７６を構成する各セレクタＳ
Ｌからの出力信号を夫々２個単位で入力し、その各信号
をセレクトデータＤ１〜Ｄ５の３ビット目Ｄ３に応じて
択一的に出力する、２個のセレクタＳＬからなる第３セ
レクタ群７８とから構成されている。

【００９６】そして、第１セレクタ群７４から第３セレ
クタ群７８までを構成する各セレクタＳＬは、夫々に対
応するセレクトデータのビット（Ｄ１〜Ｄ３）が「０」
のときに、図８において右側の入力信号、即ちオアゲー
トＯＲ１〜ＯＲ１６の番号（１〜１６）が小さい方に対
応する信号を出力するように接続されている。よって、
対応するセレクトデータのビットが「１」のときには、
図８において左側の入力信号が出力されることとなる。

【００９７】また、第３セレクタ群７８を構成する２つ
のセレクタＳＬのうち、オアゲートＯＲ１〜ＯＲ８（ク
ロック信号Ｒ１〜Ｒ８）に対応するセレクタＳＬの出力
端子Ｐ１が、図５におけるノアゲート６２に接続され、
オアゲートＯＲ９〜ＯＲ１６（クロック信号Ｒ９〜Ｒ１
６）に対応するセレクタＳＬの出力端子Ｐ２が、図５に
おけるノアゲート６４に接続されている。

【００９８】このように構成されたパルスセレクタ２４
において、セレクトデータＤ１〜Ｄ４のデジタル値が
「０〜７」であれば（即ちＤ４＝「０」であれば）、リ
ングオシレータ２２からのクロック信号Ｒ１〜Ｒ８のう
ち、そのデジタル値に「１」を加えた番号のクロック信
号が出力端子Ｐ１から出力されると共に、出力端子Ｐ２
のレベルはHighレベルに保持される。また、セレクトデ
ータＤ１〜Ｄ４のデジタル値が「８〜１５」であれば
（即ちＤ４＝「１」であれば）、リングオシレータ２２
からのクロック信号Ｒ９〜Ｒ１６のうち、そのデジタル
値に「１」を加えた番号のクロック信号が出力端子Ｐ２
から出力されると共に、出力端子Ｐ１のレベルはHighレ
ベルに保持される。

【００９９】例えば、セレクトデータＤ１〜Ｄ４として
「５」を表わす「０１０１」が入力されると、まず、第
１セレクタ群７４の８個の各セレクタＳＬは、セレクト
データの１ビット目Ｄ１が「１」であることから、夫
々、オアゲートＯＲ２，ＯＲ４，ＯＲ６，ＯＲ８，ＯＲ
１０，ＯＲ１２，ＯＲ１４，ＯＲ１６からの出力信号を
選択して出力し、第２セレクタ群７６の４個の各セレク
タＳＬは、セレクトデータの２ビット目Ｄ２が「０」で
あることから、第１セレクタ群７４からの出力信号のう
ち、オアゲートＯＲ２，ＯＲ６，ＯＲ１０，ＯＲ１４か
らの出力信号を夫々選択して出力し、第３セレクタ群７
８の２個の各セレクタＳＬは、セレクトデータの３ビッ
ト目Ｄ３が「１」であることから、第２セレクタ群７６
からの出力信号のうち、オアゲートＯＲ６，ＯＲ１４か
らの出力信号を夫々選択して出力する。そしてこのと
き、セレクトデータの４ビット目Ｄ４が「０」であるこ
とから、オアゲートＯＲ９〜ＯＲ１６の出力信号は全て
Highレベルに固定される。よって、出力端子Ｐ１からは
リングオシレータ２２のクロック信号Ｒ６が出力され、
出力端子Ｐ２の方はHighレベルに保持される。

【０１００】また同様に、例えば、セレクトデータＤ１
〜Ｄ４として「１３」を表わす「１１０１」が入力され
ると、オアゲートＯＲ１〜ＯＲ８の出力信号は全てHigh
レベルに固定されるため、出力端子Ｐ２からリングオシ
レータ２２のクロック信号Ｒ１４が出力され、出力端子
Ｐ１の方はHighレベルに保持される。

【０１０１】次に、上記のように構成されたデジタル制
御発振回路２の動作について、周波数制御データＣＤの
下位４ビットＣＤＬ（ＣＤ１〜ＣＤ４）として「１」を
示す「０００１」が入力されている場合を例に挙げて、
図９を用いて説明する。尚、図９は、当該発振回路２が
動作を開始して、２周期目の動作に至るまでの状態を表
している。また、図９において「ＣＮＴ値」は、ダウン
カウンタ２６のカウンタ値を示している。

【０１０２】まず、リングオシレータ２２に入力される
制御信号ＰＡがHighレベルになって、リングオシレータ
２２がパルス信号の周回動作を開始すると、パルスセレ
クタ２４には、リングオシレータ２２をメインエッジが
１周するのに要する時間（３２・Ｔｄ）を１周期とし
て、位相が夫々Ｔｇ（＝２・Ｔｄ）だけずれた多相クロ
ックＲ１〜Ｒ１６が入力される。また、ダウンカウンタ
２６及びラッチ回路３４，４０には、リングオシレータ
２２から出力される多相クロックＲ１〜Ｒ１６のうち、
Ｒ１を基準として１３番目の位相を持つクロック信号Ｒ
１３が入力され、ラッチ回路３６には、クロック信号Ｒ
１３に対してリングオシレータ２２内でパルス信号が半
周するのに要する時間（１６・Ｔｄ）だけ位相がずれた
クロック信号Ｒ５（Ｒ１を基準として５番目の位相を持
つクロック信号）が入力される。尚、リングオシレータ
２２からカウンタ・データラッチ回路４（１３ビットカ
ウンタ１４）へは、クロック信号Ｒ１３が出力クロック
ＲＣＫとして出力される。

【０１０３】そして、当該装置１の外部から制御回路６
へ動作開始信号ＰＳＴＢが未だ入力されていないときに
は、図９に示すように制御回路６からの制御信号ＰＣは
Lowレベルであるため、ラッチ回路４０はクロック信号
Ｒ１３によりLow レベルの制御信号ＰＣをラッチして、
Low レベルの出力信号ＰＣＡを出力する。よって、オア
ゲート４２から出力されるセット信号ＳＥＴがHighレベ
ルになるため、ダウンカウンタ２６には、クロック信号
Ｒ１３の立ち上がりタイミングで、カウンタ・データラ
ッチ回路４からの周波数制御データＣＤの上位８ビット
ＣＤＨ（ＣＤ５〜ＣＤ１２）がプリセットされる。ま
た、アンドゲート５４によりバッファ５６からはクリア
信号ＡＣＲがLow レベルで出力されるため、ラッチ回路
４４，４６はリセットされる。

【０１０４】従って、制御信号ＰＣがLow レベルであれ
ば、ダウンカウンタ２６，セレクタ３２，ラッチ回路３
４，３６，４４，４６の各出力ＣＮ１，ＣＮ２，ＳＬ
Ｏ，ＡＤ１，ＡＤ２，ＰＱ１，ＰＱ２は全てLow レベル
に保持され、出力信号ＰＯＵＴもLow レベルに保持され
る。また、ラッチ回路３４，３６から夫々出力される第
１検出信号ＡＤ１及び第２検出信号ＡＤ２がLow レベル
に保持されるため、ラッチ回路６０がクリアされて、そ
の出力信号ＰＱ３もLow レベルになる。

【０１０５】尚、ラッチ回路４０の出力信号ＰＣＡがLo
w レベルである間は、制御回路６から出力されたデータ
ラッチ信号ＤＬＳは、アンドゲート６６及びオアゲート
７０を介して、そのままカウンタ・データラッチ回路４
（データラッチ回路１８）へ、ラッチタイミング信号Ｄ
ＬＣとして出力されるため、カウンタ・データラッチ回
路４から当該デジタル制御発振回路２へは、上述したよ
うに基準信号ＰＲＥＦの１周期内にリングオシレータ２
２から出力された出力クロックＲＣＫ（Ｒ１３）をカウ
ントした値（即ち、基準信号ＰＲＥＦの１周期を出力ク
ロックＲＣＫを分解能として符号化した値）、或いはそ
の値を２で割った値を表す周波数制御データＣＤ１〜Ｃ
Ｄ１２が入力される。

【０１０６】また、ラッチ回路４０の出力信号ＰＣＡが
Low レベルであるときに、レジスタ２８はリセットされ
るようになっており、パルスセレクタ２４に入力される
４ビットのセレクトデータＤ１〜Ｄ４及びセレクタ３２
に入力されるキャリー信号Ｄ５の初期値は全て「０」に
なっている。よって、図９の信号ＰＳ１に示すように、
ラッチ回路４４のクロック端子には、パルスセレクタ２
４の出力端子Ｐ１からノアゲート６２を介して、リング
オシレータ２２からの多相クロックＲ１〜Ｒ１６のうち
位相の最も早いクロック信号Ｒ１が入力され、また、パ
ルスセレクタ２４の出力端子Ｐ２はHighレベルに保持さ
れるため、図９の信号ＰＳ２に示すように、ラッチ回路
４６のクロック端子はHighレベルに保持される。

【０１０７】そして、その後、図９に示すように制御信
号ＰＣがHighレベルになると、ラッチ回路４０からの出
力信号ＰＣＡが次のクロック信号Ｒ１３に同期してHigh
レベルになるため、ダウンカウンタ２６のセット信号Ｓ
ＥＴがLow レベルになると共に、ラッチ回路４４，４６
のクリア信号ＡＣＲがHighレベルになる。

【０１０８】すると、それ以後、ダウンカウンタ２６
は、その直前にカウンタ・データラッチ回路４から出力
された周波数制御データＣＤの上位８ビット分（ＣＤ５
〜ＣＤ１２）の値を初期値として、クロック信号Ｒ１３
が入力される度にダウンカウントを行い、そのカウンタ
値が「２」になると出力信号ＣＮ２をHighレベルにし、
カウンタ値が「１」になると出力信号ＣＮ１をHighレベ
ルにする。

【０１０９】ここで、制御信号ＰＣが立ち上がった直後
には、レジスタ２８からのキャリー信号Ｄ５は「０」で
あるため、セレクタ３２は、ダウンカウンタ２６の出力
信号ＣＮ２，ＣＮ１のうち、ＣＮ２の方を選択して出力
する。そして、このようにセレクタ３２から出力される
出力信号ＳＬＯは、リングオシレータ２２から出力され
るクロック信号Ｒ１３の立ち上がりタイミングでラッチ
回路３４によりラッチされるため、ラッチ回路３４から
は、セレクタ３２からの出力信号ＳＬＯをリングオシレ
ータ２２内でのパルス信号の１周回時間（１６×Ｔｇ＝
３２×Ｔｄ）分遅延した信号が、第１検出信号ＡＤ１と
して出力されることになる。

【０１１０】よって、ラッチ回路４０の出力信号ＰＣＡ
が立ち上がって、ダウンカウンタ２６がダウンカウント
を最初に開始した場合には、図９に示すように、ダウン
カウンタ２６のカウント値が「２」になっているとき
に、セレクタ３２からの出力ＣＬＯがHighレベルとな
り、その後、リングオシレータ２２の１周回時間経過し
た時点（換言すれば、ダウンカウンタ２６のカウント値
が値１になった時点）で、ラッチ回路３４からの第１検
出信号ＡＤ１がHighレベルとなる。

【０１１１】そして、ラッチ回路３４からの第１検出信
号ＡＤ１はクロック信号Ｒ１３の１周期分だけHighレベ
ルになるため、その間に、パルスセレクタ２４の出力端
子Ｐ１からリングオシレータ２２のクロック信号Ｒ１が
出力されると、ラッチ回路４４の出力信号ＰＱ１がHigh
レベルになる。

【０１１２】すると、オアゲート４８からの出力信号Ａ
ＱがHighレベルになって、ノアゲート６２，６４の出力
ＰＳ１，ＰＳ２がLow レベルに保持され、ラッチ回路４
４，４６のクロック端子へ立ち上がりエッジが入力され
るのが防止されると共に、バッファ５０での動作遅延時
間が経過した後、バッファ５０からHighレベルの出力信
号ＰＯＵＴが出力される。また、出力信号ＰＯＵＴが出
力されると、ラッチ回路６０の出力ＰＱ３もHighレベル
となって、ノアゲート６２，６４からラッチ回路４４，
４６のクロック端子へ立ち上がりエッジが入力されるの
が防止される。

【０１１３】そして、このように出力信号ＰＯＵＴが出
力されると、ナンドゲート５２の出力がLow レベルにな
るため、アンドゲート５４及びバッファ５６を介して、
ラッチ回路４４，４６のクリア信号ＡＣＲがLow レベル
となり、ラッチ回路４４，４６がクリアされる。する
と、オアゲート４８の出力信号ＡＱがLow レベルになっ
て、ラッチ回路４４，４６のクリア信号ＡＣＲがHighレ
ベルに戻ると共に、バッファ５０での動作遅延時間の経
過後に、出力信号ＰＯＵＴがLow レベルに戻る。

【０１１４】尚、ラッチ回路３４からの第１検出信号Ａ
Ｄ１は、リングオシレータ２２から次に出力されるクロ
ック信号Ｒ５の立ち上がりタイミングでラッチ回路３６
によりラッチされるため、ラッチ回路３６からラッチ回
路４６のデータ端子へは、第１検出信号ＡＤ１をリング
オシレータ２２内でのパルス信号の１／２周回時間（８
×Ｔｇ＝１６×Ｔｄ）だけ遅延した信号が、第２検出信
号ＡＤ２として出力される。しかし、この場合には、パ
ルスセレクタ２４に入力されているセレクトデータＤ１
〜Ｄ４のデジタル値が「０〜７」であり、ラッチ回路４
６のクロック端子はHighレベルに固定されているため、
ラッチ回路４６の出力信号ＰＱ２はLowレベルのままと
なる。

【０１１５】また、ラッチ回路３６からの第２検出信号
ＡＤ２がHighレベルからLow レベルに変化すると、ラッ
チ回路６８が、制御回路６からのデータラッチ信号ＤＬ
Ｓをラッチし、そのラッチした信号をラッチタイミング
信号ＤＬＣとしてカウンタ・データラッチ回路４へ出力
する。よって、制御信号ＰＣがHighレベルに変化して当
該発振回路２が発振動作を開始すると、制御回路６から
のデータラッチ信号ＤＬＳは、第２検出信号ＡＤ２の立
ち下がりタイミングに同期して、カウンタ・データラッ
チ回路４へ出力されることとなる。

【０１１６】以上が、制御信号ＰＣが立ち上がってから
出力信号ＰＯＵＴが最初にHighレベルに変化するまでの
動作、即ち、当該発振回路２の１周期目の動作である。
次に、当該デジタル制御発振回路２の２周期目の動作に
ついて説明する。まず、図９に示すように、ラッチ回路
３４からの第１検出信号ＡＤ１がHighレベルになると、
ダウンカウンタ２６のセット信号ＳＥＴがHighレベルに
なるため、リングオシレータ２２から次にクロック信号
Ｒ１３が出力されると、ダウンカウンタ２６には周波数
制御データＣＤの上位８ビットＣＤＨ（ＣＤ５〜ＣＤ１
２）が新たにセットされる。

【０１１７】一方、加算器３０は、パルスセレクタ２４
への現在のセレクトデータＤ１〜Ｄ４とカウンタ・デー
タラッチ回路４から入力された周波数制御データＣＤの
下位４ビットＣＤＬ（ＣＤ１〜ＣＤ４）とを加算して、
４ビットの加算結果Ｄ１〜Ｄ４とキャリー信号Ｄ５から
なる５ビットのデータＤ１〜Ｄ５をレジスタ２８に出力
しているため、ラッチ回路３６からの第２検出信号ＡＤ
２がHighレベルからLow レベルに変化すると、レジスタ
２８は、その５ビットの入力データをラッチして出力す
る。

【０１１８】よって、ラッチ回路３６からの第２検出信
号ＡＤ２が立ち下がると、パルスセレクタ２４へは、前
回のセレクトデータＤ１〜Ｄ４と周波数制御データＣＤ
の下位４ビットＣＤＬ（ＣＤ１〜ＣＤ４）とを加算した
４ビットデータが、新たなセレクトデータＤ１〜Ｄ４と
して入力されることとなり、周波数制御データＣＤの下
位４ビットＣＤＬとして「０００１」が入力されている
場合の２周期目の動作においては、パルスセレクタ２４
に、「０００１」のセレクトデータＤ１〜Ｄ４が新たに
入力されて、リングオシレータ２２の出力端子Ｐ１から
は、リングオシレータ２２から出力される多相クロック
Ｒ１〜Ｒ１６のうち、Ｒ１を基準として２番目の位相を
持つクロック信号Ｒ２が出力されることとなる。

【０１１９】そして、その後は上述した１周期目の動作
の場合と同様に、ダウンカウンタ２６がクロック信号Ｒ
１３の立ち上がりタイミングでダウンカウントを行い、
そのカウンタ値が２になってセレクタ３２の出力信号Ｓ
ＬＯがHighレベルに変化し、ラッチ回路３４からの第１
検出信号ＡＤ１がHighレベルになった後、リングオシレ
ータ２２からクロック信号Ｒ２が出力されると、ラッチ
回路４４の出力信号ＰＱ１がHighレベルになって、バッ
ファ５０からHighレベルの出力信号ＰＯＵＴが出力され
る。

【０１２０】また更に、その後の３周期から８周期目ま
での動作においても、ラッチ回路３６の第２検出信号Ａ
Ｄ２が立ち下がる毎に（出力信号ＰＯＵＴがHighレベル
になる毎に）、パルスセレクタ２４に入力されるセレク
トデータＤ１〜Ｄ４が「００１０」，「００１１」，
…，「０１１１」といった具合いに１ずつ増加して、リ
ングオシレータ２２のクロック信号Ｒ３，Ｒ４，…，Ｒ
８がパルスセレクタ２４により順次選択されてラッチ回
路４４のクロック端子へ出力されることとなり、その他
は２周期目の動作と同様である。

【０１２１】一方、このようにパルスセレクタ２４への
セレクトデータＤ１〜Ｄ４が更新されていき、そのデジ
タル値が「７」を超えて「８〜１５」の値になると、今
度は、パルスセレクタ２４の出力端子Ｐ１がHighレベル
に固定されると共に、パルスセレクタ２４の出力端子Ｐ
２の方から、セレクトデータＤ１〜Ｄ４に対応したクロ
ック信号が出力されるようになる。

【０１２２】よって、周波数制御データＣＤの下位４ビ
ットＣＤＬとして「０００１」が入力されている場合の
９周目から１６周目の動作、即ちセレクトデータＤ１〜
Ｄ４のデジタル値が「８〜１５」であるときの動作にお
いては、今度は、ラッチ回路４４の出力信号ＰＱ１がLo
w レベルのままとなり、ラッチ回路３６からHighレベル
の第２検出信号ＡＤ２が出力されている間に、パルスセ
レクタ２４の出力端子Ｐ２からクロック信号Ｒ９〜Ｒ１
６の何れかが出力されると、ラッチ回路４６の出力信号
ＰＱ２がHighレベルとなって、バッファ５０からHighレ
ベルの出力信号ＰＯＵＴが出力されるようになる。

【０１２３】ここで、本実施例のデジタル制御発振回路
２において、リングオシレータ２２から出力される多相
クロックＲ１〜Ｒ１６を、位相が早いものから順にＲ１
〜Ｒ８とＲ９〜Ｒ１６との２つのグループに分けると共
に、ダウンカウンタ２６が位相の遅い方のグループに所
属するクロック信号Ｒ１３をカウントするようにし、更
に、クロック信号の各グループに夫々対応させてラッチ
回路４４，４６を設け、セレクトデータＤ１〜Ｄ４が、
パルスセレクタ２４にてクロック信号Ｒ９〜Ｒ１６の何
れかを選択する「８〜１５」であるときには、ラッチ回
路３４からの第１検出信号ＡＤ１に対しリングオシレー
タ２２内でのパルス信号の１／２周回時間だけ遅れてラ
ッチ回路３６から出力される第２検出信号ＡＤ２を、ク
ロック信号Ｒ９〜Ｒ１６の出力タイミングでラッチ回路
４６によりラッチし、そのラッチ回路４６の出力信号Ｐ
Ｑ２がHighレベルになると、出力信号ＰＯＵＴを出力す
るようにしているのは、以下の理由による。

【０１２４】即ち、このデジタル制御発振回路２におい
ては、ダウンカウンタ２６が常に同じクロック信号Ｒ１
３をカウントするのに対し、パルスセレクタ２４が選択
するクロック信号は順次ずれていく。よって、例えば、
図５において、ラッチ回路３６，４６を排除すると共
に、パルスセレクタ２４が、セレクトデータＤ１〜Ｄ４
に応じて選択したクロック信号をラッチ回路４４のクロ
ック端子だけへ出力するように構成した場合には、パル
スセレクタ２４が、クロック信号Ｒ１３よりも位相の早
いクロック信号Ｒ１〜Ｒ１２を前回に選択し、その次
に、クロック信号Ｒ１３よりも位相の遅いクロック信号
Ｒ１４〜Ｒ１６を選択する場合に、前回に出力信号ＰＯ
ＵＴが出力されてから次に出力信号ＰＯＵＴが出力され
るまでの時間が、リングオシレータ２２内でのパルス信
号の１周回時間分だけ短くなってしまう。

【０１２５】そこで、ダウンカウンタ２６が、位相が最
も遅いクロック信号Ｒ１６と位相が最も早いクロック信
号Ｒ１との間の位相を持つクロック信号（例えば、図６
においてナンドゲートＮＡＮＤ１の出力Ｐ０１を反転し
たクロック信号）をカウントするように構成することが
考えられるが、このようにすると、パルスセレクタ２４
が位相の早いクロック信号を選択する場合に、ラッチ回
路４４においては、データ端子の信号レベルが変化した
直後にクロック端子の信号レベルが立ち上がることとな
り、ラッチ動作が不安定になってしまう。

【０１２６】また、上述のようにラッチ回路３６，４６
を排除した構成では、パルスセレクタ２４がダウンカウ
ンタ２６でカウントするクロック信号Ｒ１３よりも位相
の遅いクロック信号を選択する場合に、ラッチ回路４４
においては、データ端子の信号レベルが変化した直後に
クロック端子の信号レベルが立ち上がることとなるた
め、ラッチ動作が不安定になる。

【０１２７】そこで、本実施例のデジタル制御発振回路
２では、ラッチ回路３４，３６から夫々出力される第１
検出信号ＡＤ１及び第２検出信号ＡＤ２と、それらが夫
々データ端子に入力されるラッチ回路４４，４６とを、
クロック信号Ｒ１〜Ｒ８のグループとクロック信号Ｒ９
〜Ｒ１６のグループとに夫々対応させ、パルスセレクタ
２４が、セレクトデータＤ１〜Ｄ４に応じて選択したク
ロック信号を、ラッチ回路４４，４６のうち、そのクロ
ック信号が所属するグループに対応したラッチ回路のク
ロック端子だけへ出力するようにしている。そして、ク
ロック信号Ｒ９〜Ｒ１６に対応するラッチ回路４６のデ
ータ端子に出力される第２検出信号ＡＤ２は、クロック
信号Ｒ１〜Ｒ８に対応するラッチ回路４４への第１検出
信号ＡＤ１よりもパルス信号の１／２周回時間（１６・
Ｔｄ＝８・Ｔｇ）だけ位相を遅らせるようにして、位相
が最も早いクロック信号Ｒ１が出力された後でHighレベ
ルになるようにしている。

【０１２８】よって、本実施例のデジタル制御発振回路
２においては、少なくとも、ダウンカウンタ２６がカウ
ントするクロック信号Ｒ１３及びそのクロック信号Ｒ１
３よりも位相が遅いクロック信号Ｒ１４〜Ｒ１６につい
ては、ラッチ回路３４から第１検出信号ＡＤ１が出力さ
れた直後に、そのクロック信号がリングオシレータ２２
から出力されても、それは無効となって、次の周回で同
位相のクロック信号が出力されたときに、第２検出信号
ＡＤ２がラッチ回路４６にてラッチされ、出力信号ＰＯ
ＵＴが出力されることとなる。

【０１２９】従って、パルスセレクタ２４が、ダウンカ
ウンタ２６でカウントするクロック信号Ｒ１３よりも位
相の早いパルス信号Ｒ１〜Ｒ１２を前回に選択し、その
次に、クロック信号Ｒ１３よりも位相の遅いクロック信
号Ｒ１４〜Ｒ１６を選択するような場合でも、正確な周
期で出力信号ＰＯＵＴを出すことができる。

【０１３０】しかも、本実施例のデジタル制御発振回路
２では、各ラッチ回路４４，４６のデータ端子に第１検
出信号ＡＤ１或いは第２検出信号ＡＤ２が入力されてか
ら、そのクロック端子にクロック信号が入力されるまで
の時間は、最低でも、リングオシレータ２２内でのパル
ス信号の１／４周回時間（８・Ｔｄ＝４・Ｔｇ）だけは
確保されるため、各ラッチ回路４４，４６は、対応する
グループ中の何れかのクロック信号がパルスセレクタ２
４から出力されたときに、第１検出信号ＡＤ１或いは第
２検出信号ＡＤ２を確実にラッチして出力することがで
き、この結果、確実な周波数制御が可能となる。

【０１３１】ところで、上述したようにパルスセレクタ
２４へのセレクトデータＤ１〜Ｄ４が更新されていき、
そのデジタル値がクロック信号Ｒ１６に対応する「１１
１１」を超えてキャリー信号Ｄ５が「１」になると、セ
レクタ３２は、ダウンカウンタ２６の出力信号ＣＮ２，
ＣＮ１のうち、カウント値が「１」になったときにHigh
レベルとなるＣＮ１の方を出力する。よって、ラッチ回
路３４は、その後、リングオシレータ２２の１周回時間
経過した時点（換言すれば、ダウンカウンタ２６のカウ
ント値が値０になった時点）で、Highレベルの信号を出
力する。

【０１３２】これは以下の理由による。即ち、ダウンカ
ウンタ２６は、リングオシレータ２２から出力されるク
ロック信号Ｒ１３により常に一定周期（１６×Ｔｇ）で
ダウンカウントを行うため、パルスセレクタ２４がリン
グオシレータ２２から今回選択するクロック信号が、前
回選択したクロック信号よりも前段のものになったと
き、つまり、パルスセレクタ２４に入力されるセレクト
データＤ１〜Ｄ４の値が前回値よりも小さくなったとき
に、出力信号ＰＯＵＴの周期が、リングオシレータ２２
におけるパルス信号の１周回時間分だけ短くなってしま
う。

【０１３３】そこで、レジスタ２８から出力されるキャ
リー信号Ｄ５が「１」のときにだけ、セレクタ３２がダ
ウンカウンタ２６の出力信号ＣＮ１を選択するようにし
て、ラッチ回路３４，３６から各検出信号ＡＤ１，ＡＤ
２が出力されるまでにダウンカウンタ２６がカウントす
るカウント数を実質的に１つ増加させているのである。

【０１３４】以上のように、本実施例のデジタル制御発
振回路２においては、ダウンカウンタ２６がクロック信
号Ｒ１３をカウントすることによって、リングオシレー
タ２２内でのパルス信号の周回回数が周波数制御データ
ＣＤの上位８ビットＣＤＨに対応した回数に達したこと
を検出し、その検出後に、リングオシレータ２２からパ
ルスセレクタ２４で選択されたクロック信号が出力され
ると、出力信号ＰＯＵＴをHighレベルに変化させるよう
にしており、パルスセレクタ２４がクロック信号を選択
するためのセレクトデータＤ１〜Ｄ４を、出力信号ＰＯ
ＵＴの１周期毎に、周波数制御データＣＤの下位４ビッ
トＣＤＬを累積加算して更新するようにしている。ま
た、そのセレクトデータＤ１〜Ｄ４の値が前回値よりも
小さくなった場合には、ダウンカウンタ２６がカウント
するカウント数を１つ増加させるようにして、発振周期
が、リングオシレータ２２をパルス信号が１周する時間
だけ短くなってしまうことを防止している。

【０１３５】よって、２周期目以降の動作においては、
パルスセレクタ２４によって選択されるクロック信号の
位相番号がＣＤＬの値ずつずれていき、当該発振回路２
からは、パルス信号がリングオシレータ２２を周波数制
御データＣＤの上位８ビットＣＤＨが示す回数だけ周回
する時間（３２・Ｔｄ・ＣＤＨ）と、反転回路２段分の
遅延時間（多相クロックの位相差時間Ｔｇ）に周波数制
御データＣＤの下位４ビットＣＤＬを乗じた時間（２・
Ｔｄ・ＣＤＬ）と、を加算した時間（３２・Ｔｄ・ＣＤ
Ｈ＋２・Ｔｄ・ＣＤＬ）毎に、Highレベルの出力信号Ｐ
ＯＵＴが出力されることとなる。

【０１３６】そして、本実施例のデジタル制御発振回路
２によれば、外部から入力する周波数制御データＣＤを
変更することにより、出力信号ＰＯＵＴの出力周期（当
該装置の発振周期）を任意に調整することができ、しか
も、その発振周期は、ダウンカウンタ２６のカウント
数、即ち周波数制御データＣＤの上位８ビットＣＤＨに
より大まかに決定でき、周波数制御データＣＤの下位４
ビットＣＤＬにより２個の反転回路の反転動作時間２・
Ｔｄ単位で微調整ができるため、発振周期を広範囲に、
且つ高分解能でデジタル制御することが可能となる。し
かも、リングオシレータ２２を停止させることなく発振
動作させることができるため、周波数制御データの値に
比例した発振周期を設定することができ、制御性が極め
て良好となる。また、リングオシレータ２２を一旦停止
させる必要がないため、発振周期をより短く設定するこ
とができるようになる。

【０１３７】以上のようなデジタル制御発振回路２を備
えた本実施例のクロック逓倍装置１においては、外部か
ら制御信号ＰＡを入力すれば、リングオシレータ２２が
パルス信号の周回動作を開始して、カウンタ・データラ
ッチ回路４に出力クロックＲＣＫ（クロック信号Ｒ１
３）を出力するようになり、外部から基準信号ＰＲＥＦ
を入力すれば、その３周期目の間に、カウンタ・データ
ラッチ回路４の１３ビットカウンタ１４が、リングオシ
レータからの出力クロックＲＣＫをカウントするため、
出力クロックＲＣＫの１周期（３２・Ｔｄ）を単位とし
て、基準信号ＰＲＥＦの１周期を符号化した１３ビット
のデータＤＴ１〜ＤＴ１３が生成される。

【０１３８】そして、逓倍数切換信号ＤＶ１をHighレベ
ル（「１」）で入力すれば、基準信号ＰＲＥＦの５周期
目に、上記１３ビットデータＤＴ１〜ＤＴ１３の内の下
位１２ビットＤＴ１〜ＤＴ１２が、カウンタ・データラ
ッチ回路４のデータラッチ回路１８でラッチされ、その
ラッチされた１２ビットデータが、デジタル制御発振回
路２へ周波数制御データＣＤとして出力される。また、
逓倍数切換信号ＤＶ１をLow レベル（「０」）で入力す
れば、基準信号ＰＲＥＦの５周期目に、上記１３ビット
データＤＴ１〜ＤＴ１３の内の上位１２ビットＤＴ２〜
Ｔ１３が、カウンタ・データラッチ回路４のデータラッ
チ回路１８でラッチされ、そのラッチされた１２ビット
データが周波数制御データＣＤとして出力される。

【０１３９】そして、基準信号ＰＲＥＦの７周期目に、
外部からの動作開始信号ＰＳＴＢが制御回路６にてラッ
チされ、そのラッチされた信号が、デジタル制御発振回
路２へ制御信号ＰＣとして出力される。従って、当該ク
ロック逓倍装置１を作動させる場合には、制御信号ＰＡ
を立ち上げて基準信号ＰＲＥＦを５個以上入力した後、
動作開始信号ＰＳＴＢを立ち上げればよい。すると、基
準信号ＰＲＥＦの７周期目に同期して制御信号ＰＣがHi
ghレベルとなり、デジタル制御発振回路２は、カウンタ
・データラッチ回路４からの周波数制御データＣＤ（Ｃ
Ｄ１〜ＣＤ１２）に応じた発振周期で、出力信号ＰＯＵ
Ｔを出力する。

【０１４０】尚、デジタル制御発振回路２が発振動作を
開始した後も、カウンタ・データラッチ回路４は基準信
号ＰＲＥＦの８周期毎に周波数制御データＣＤを生成し
て出力するため、デジタル制御発振回路２は、その最新
の周波数制御データＣＤに基づいて発振動作を行う。

【０１４１】ここで、１３ビットカウンタ１４からの１
３ビットのデータＤＴ１〜ＤＴ１３は、基準信号ＰＲＥ
Ｆの１周期を、リングオシレータからの出力クロックＲ
ＣＫの１周期（３２・Ｔｄ）を分解能として符号化した
ものであり、これに対してデジタル制御発振回路２は、
入力される周波数制御データＣＤに応じて、多相クロッ
クＲ１〜Ｒ１６の位相差時間Ｔｇ（２・Ｔｄ）を分解能
として発振周期を制御するため、逓倍数切換信号ＤＶ１
が「１」であれば、デジタル制御発振回路２からは、基
準信号ＰＲＥＦをリングオシレータ２２から出力される
クロック信号の総数（１６）倍に逓倍した発振信号が出
力される。

【０１４２】また、逓倍数切換信号ＤＶ１を「０」にす
れば、デジタル制御発振回路２からは、基準信号ＰＲＥ
Ｆを３２（＝１６×２）倍に逓倍した発振信号が出力さ
れる。このように、本実施例のクロック逓倍装置１によ
れば、基準信号ＰＲＥＦの１周期分の時間内にリングオ
シレータ２２から出力された出力クロックＲＣＫをカウ
ントする、といった非常に簡単な構成で、基準信号ＰＲ
ＥＦの周波数を所定数倍に逓倍した発振信号を出力でき
る。そして、本実施例のクロック逓倍装置１によれば、
基準信号ＰＲＥＦの周期の符号化と出力周波数の制御と
を、共通のリングオシレータ２２を用いて行っているた
め、周囲温度や電源電圧等の動作条件が変動しても、安
定した逓倍動作を行うことができる。

【０１４３】一方、デジタル制御発振回路２内において
多相クロックＲ１〜Ｒ１６を発生するための多相クロッ
ク発生源としては、例えば、同じ発振周波数の固定発振
器（水晶発振器等）を複数用意し、各発振器の発振開始
タイミングを制御することにより、各発振器から所定の
位相差で個々にクロック信号を発生させるようにしても
よいが、本実施例では、反転回路をリング状に接続した
リングオシレータ２２を使用しているため、装置をより
小型化することができる。

【０１４４】そして、装置構成を小型化することができ
るため、本実施例のクロック逓倍装置１は、ＬＳＩの動
作クロックを発生するためのクロック発生装置として用
いることができる。即ち、ＬＳＩの内部に設けられた反
転回路と、ＬＳＩの内部又は外部に設けられた抵抗器及
びコンデンサとによって発振回路を構成し、この発振回
路からの発振信号を、当該クロック逓倍装置１により逓
倍してＬＳＩの動作クロックを生成すればよい。

【０１４５】しかも、このようにＬＳＩの動作クロック
を生成するように構成すれば、発振回路の発振周波数が
周囲温度や動作電圧の変動に対して影響されないよう
に、抵抗器の抵抗値やコンデンサの容量を十分に大きく
して発振周波数を低く設定しても、ＬＳＩには逓倍され
た後の高い周波数の動作クロックを入力することがで
き、安価で耐環境性にも優れた発振回路を提供すること
ができる。

【０１４６】次に、第２実施例として、上記第１実施例
のクロック逓倍装置１に対し２ⁿ 倍（本実施例ではｎ＝
３）の周波数で発振信号を正確に出力できるクロック逓
倍装置について説明する。まず図１０は、第２実施例の
クロック逓倍装置８０の構成を表すブロック図である。
図１０に示すように、第２実施例のクロック逓倍装置８
０は、第１実施例のクロック逓倍装置１に対し、カウン
タ・データラッチ回路４から出力される１２ビットの周
波数制御データＣＤ（ＣＤ１〜ＣＤ１２）を受けて、９
ビットの周波数制御データＤＤ（ＤＤ１〜ＤＤ９）をデ
ジタル制御発振回路２へ入力させる、周波数微調回路８
２を追加して備えている点が異なる。

【０１４７】そして、本第２実施例では、図５に示した
デジタル制御発振回路２において、加算器３０には、周
波数制御データＣＤの下位４ビットＣＤＬに代えて、周
波数微調回路８２からの周波数制御データＤＤの下位４
ビットＤＤ１〜ＤＤ４が入力され、また、ダウンカウン
タ２６には、周波数制御データＣＤの上位８ビットＣＤ
Ｈに代えて、周波数微調回路８２からの周波数制御デー
タＤＤの上位５ビットＤＤ５〜ＤＤ９が入力される。つ
まり、この第２実施例において、デジタル制御発振回路
２は、周波数微調回路８２からの９ビットの周波数制御
データＤＤに応じた周期で出力信号ＰＯＵＴを出力す
る。

【０１４８】ここで、周波数微調回路８２は、図１１に
示すように、カウンタ・データラッチ回路４から出力さ
れた周波数制御データＣＤの上位９ビットＣＤ４〜ＣＤ
１２を受け、この上位９ビットデータが表わす値に定数
「１」を加算したデジタルデータを出力する定数加算器
８０ａと、カウンタ・データラッチ回路４から出力され
た周波数制御データＣＤの上位９ビットＣＤ４〜ＣＤ１
２（以下、第１データという）と定数加算器８０ａから
出力されたデジタルデータ（以下、第２データという）
との内の何れか一方を選択して出力するセレクタ８０ｂ
と、セレクタ８０ｂから出力される９ビットデータを、
デジタル制御発振回路２から出力信号ＰＯＵＴに同期し
て出力されるクロック信号ＦＤＣの立ち上がりタイミン
グでラッチし、そのラッチしたデータを周波数制御デー
タＤＤ１〜ＤＤ９としてデジタル制御発振回路２へ出力
する９ビットレジスタ（以下、単にレジスタという）８
０ｃと、カウンタ・データラッチ回路４から出力された
周波数制御データＣＤの下位３ビットＣＤ１〜ＣＤ３を
受け、デジタル制御発振回路２から出力されるクロック
信号ＦＤＣ（出力信号ＰＯＵＴ）に同期し、且つ、その
下位３ビットＣＤ１〜ＣＤ３に対応した頻度で、セレク
タ８０ｂに第２データを出力させるためのセレクト信号
を出力するパルス発生回路８０ｄとから構成されてい
る。

【０１４９】尚、クロック信号ＦＤＣは、図５に示すよ
うに、第２検出信号ＡＤ２の反転信号又は出力信号ＰＯ
ＵＴと、アンドゲート６６の出力信号ＣＫ３との論理和
をとるオアゲート８３の出力信号である。よって、クロ
ック信号ＦＤＣは、ラッチ回路４０の出力信号ＰＣＡが
Low レベルであるとき（即ち、本クロック逓倍装置８０
の初期動作時）には、制御回路６からデータラッチ信号
ＤＬＳが出力される度に立ち上がり、ラッチ回路４０の
出力信号ＰＣＡがHighレベルになった後は、出力信号Ｐ
ＯＵＴが出力される度に立ち上がる。そして、この様に
オアゲート８３の出力信号を周波数微調回路８２のクロ
ック信号ＦＤＣとして用いているのは、本クロック逓倍
装置８０の初期動作時には、デジタル制御発振回路２へ
周波数制御データＤＤを設定するためのダミークロック
として、アンドゲート６６の出力信号ＣＫ３を用い、デ
ジタル制御発振回路２が動作を開始した後は、出力信号
ＰＯＵＴが出力される度に、デジタル制御発振回路２へ
新たな周波数制御データＤＤが入力されるようにするた
めである。

【０１５０】また、セレクタ８０ｂは、パルス発生回路
８０ｄからセレクト信号が出力されているとき（つまり
パルス発生回路８０ｄの出力がHighレベルであるとき）
に、定数加算器８０ａからの第２データを選択し、パル
ス発生回路８０ｄからセレクト信号が出力されていない
とき（つまりパルス発生回路８０ｄの出力がLow レベル
であるとき）には、カウンタ・データラッチ回路４から
直接入力される第１データを選択する。そして、本第２
実施例では、セレクタ８０ｂ及びレジスタ８０ｃがデー
タ切換手段に相当し、パルス発生回路８０ｄが切換制御
手段に相当する。次に、パルス発生回路８０ｄは、カウ
ンタ・データラッチ回路４から出力される周波数制御デ
ータＣＤの下位３ビットＣＤ１〜ＣＤ３に夫々対応した
３個のセレクタＳ１，Ｓ２，Ｓ３と、デジタル制御発振
回路２からのクロック信号ＦＤＣ（出力信号ＰＯＵＴ）
をカウントすると共に、上記各セレクタＳ１〜Ｓ３に対
して、夫々、セレクト信号を出力する３ビットカウンタ
ＣＴとから構成されている。

【０１５１】ここで、各セレクタＳ１〜Ｓ３は、夫々、
２つの入力端子を有し、３ビットカウンタＣＴから出力
されるセレクト信号に応じて、各入力端子に入力された
信号のうちの一方を選択して出力するものである。そし
て、セレクタＳ１の一方の入力端子には、カウンタ・デ
ータラッチ回路４から出力される周波数制御データＣＤ
の下位３ビットＣＤ１〜ＣＤ３のうちの最下位ビットＣ
Ｄ１が、セレクタＳ２の一方の入力端子には、下位３ビ
ットＣＤ１〜ＣＤ３のうちの中位ビットＣＤ２が、セレ
クタＳ３の一方の入力端子には、下位３ビットＣＤ１〜
ＣＤ３のうちの最上位ビットＣＤ３が、夫々入力されて
いる。

【０１５２】また、最下位ビットＣＤ１を受けるセレク
タＳ１の他方の入力端子は、データ値「０」のレベルと
なるように接地されており、セレクタＳ２，Ｓ３の他方
の入力端子には、夫々、一方の入力端子に自己が受ける
ビットより１ビット下位のビットを受けるセレクタから
の出力信号、つまりセレクタＳ１，Ｓ２からの出力信号
がそのまま入力され、最上位ビットＣＤ３を受けるセレ
クタＳ３からの出力信号は、セレクト信号としてセレク
タ８０ｂに出力される。

【０１５３】一方、最下位ビットＣＤ１を受けるセレク
タＳ１のセレクト信号入力端子には、３ビットカウンタ
ＣＴの３個の出力端子のうち、カウントデータの最上位
ビット（Ｑ３＝ＭＳＢ）を出力する出力端子が接続さ
れ、中位ビットＣＤ２を受けるセレクタＳ２のセレクト
信号入力端子には、３ビットカウンタＣＴの３個の出力
端子のうち、カウントデータの中位ビット（Ｑ２）を出
力する出力端子が接続され、最上位ビットＣＤ３を受け
るセレクタＳ３のセレクト信号入力端子には、３ビット
カウンタＣＴの３個の出力端子のうち、カウントデータ
の最下位ビット（Ｑ１＝ＬＳＢ）を出力する出力端子が
接続されている。

【０１５４】尚、各セレクタＳ１〜Ｓ３は、セレクト信
号入力端子に接続された３ビットカウンタＣＴの出力端
子から値１を表わす信号（つまりHighレベルの信号）が
出力されているときに、カウンタ・データラッチ回路４
から直接入力される方のデータ（図１１において上側の
入力データ）を選択し、セレクト信号入力端子に接続さ
れた３ビットカウンタＣＴの出力端子から値０を表わす
信号（つまりLow レベルの信号）が出力されているとき
には、他方の入力端子に入力されたデータ（図１１にお
いて下側の入力データ）を選択して出力する。

【０１５５】このように構成された周波数微調回路８２
において、各セレクタＳ１〜Ｓ３のセレクト信号入力端
子には、周波数制御データＣＤの上位ビットを受けるセ
レクタ程、高い周期でカウンタ・データラッチ回路４か
ら直接入力される方のデータを選択するように、３ビッ
トカウンタＣＴの各ビットのカウント値が夫々入力され
るため、各セレクタＳ１〜Ｓ３が受けるビットが「１」
であるとき、パルス発生回路８０ｄからは、そのビット
に対応して、最上位ビットＣＤ３からＣＤ１の順に「２
のＸ乗（Ｘ：１，２，３）分の１」の頻度で、パルス信
号が出力される。

【０１５６】従って、例えば周波数制御データＣＤの下
位３ビットＣＤ１〜ＣＤ３が「１０１」である場合に
は、その最上位ビットＣＤ３と最下位ビットＣＤ１が
「１」となっているため、パルス発生回路８０ｄから
は、出力信号ＰＯＵＴの２回に１回及び８回に１回の割
でパルス信号が出力されることになり、セレクタ８０ｂ
には、出力信号ＰＯＵＴが８回出力される間に、合計５
回、セレクト信号が入力されることになる。

【０１５７】一方、このようにパルス発生回路８０ｄか
ら出力されるパルス信号をセレクト信号として受けるセ
レクタ８０ｂは、セレクト信号の入力時に、定数加算器
８０ａからの第２データを選択し、セレクト信号が入力
されていないときには、周波数制御データＣＤ４の上位
９ビットＣＤ４〜ＣＤ１２からなる第１データを選択し
て出力する。

【０１５８】従って、例えば、カウンタ・データラッチ
回路４から入力される周波数制御データＣＤが「１１０
００００００１０１」である場合、デジタル制御発振回
路２には、出力信号ＰＯＵＴを出力する度に、２回に１
回及び８回に１回の割で、上位９ビットデータ「１１０
００００００」に値１を加算した「１１００００００
１」が入力され、それ以外は上位９ビットデータ「１１
０００００００」がそのまま入力されることになり、デ
ジタル制御発振回路２は、この入力データに応じた周期
で出力信号ＰＯＵＴを発生する。

【０１５９】つまり、第２実施例のクロック逓倍装置８
０では、基本的には、カウンタ・データラッチ回路４か
ら出力される周波数制御データＣＤを８（２ⁿ ：ｎ＝
３）で割った場合の小数点以上の値を表すデータ（第１
データ）が、デジタル制御発振回路２へ入力されるよう
にし、且つ、周波数制御データＣＤの下位３ビットのデ
ータＣＤ１〜ＣＤ３が表す値と８との比に応じた頻度、
即ち周波数制御データＣＤを８で割った場合の小数点以
下の値に応じた頻度で、デジタル制御発振回路２へ入力
されるデータ（第１データ）に１が加算されるようにし
ている。

【０１６０】よって、カウンタ・データラッチ回路４か
らの周波数制御データＣＤが８で割り切れない場合（下
位３ビットＣＤ１〜ＣＤ３のデータ値が０でない場合）
には、デジタル制御発振回路２へ、その除算結果のうち
小数点以下の値に応じた頻度で、小数点以上のデータ値
に１を加算したデータ（第２データ）が、周波数制御デ
ータとして入力されることとなり、この結果、出力信号
ＰＯＵＴの発生周期の平均値を、周波数制御データＣＤ
を８で割った値に正確に対応させることができる。そし
て、これにより、第１実施例のクロック逓倍装置１に対
して、８倍の周波数を有する発振信号が正確に得られ
る。

【０１６１】よって、第２実施例のクロック逓倍装置８
０によれば、例えば、基準信号ＰＲＥＦの周波数を多相
クロックＲ１〜Ｒ１６の総数倍（１６倍）した発振信号
を出力させる場合に、制御回路６が、基準信号ＰＲＥＦ
の１６周期を１単位として動作すると共に、基準信号Ｐ
ＲＥＦの８周期分だけカウント許可信号ＵＣＥを出力す
るようにして、カウンタ・データラッチ回路４の１３ビ
ットカウンタ１４が、基準信号ＰＲＥＦの８周期内にリ
ングオシレータ２２から出力された出力クロックＲＣＫ
をカウントするように構成すれば、基準信号ＰＲＥＦを
より正確に逓倍することができる。

【０１６２】即ち、１３ビットカウンタ１４のカウント
値には、最大で出力クロックＲＣＫの１周期分（３２・
Ｔｄ）の誤差が生じるため、１３ビットカウンタ１４が
出力クロックＲＣＫを基準信号ＰＲＥＦの８周期分カウ
ントするようにして、周波数制御データＣＤのビット数
を３ビット増加させ、更に、その周波数制御データＣＤ
を８で除算したデータをデジタル制御発振回路２へ入力
すれば、１３ビットカウンタ１４でのカウント誤差によ
る影響を小さくすることができる。

【０１６３】そして、第２実施例のクロック逓倍装置８
０では、上述したように、周波数制御データＣＤを８で
割った値（即ち、この場合には基準信号ＰＲＥＦの１周
期分に対応するカウント値）に正確に対応した発振信号
を得ることができるため、デジタル制御発振回路２か
ら、基準信号ＰＲＥＦの周波数を１６倍した発振信号を
正確に出力させることができるのである。また、発振信
号の周期は、周波数制御データＣＤへの１の加算の有無
によって変化することになるが、この変化量は、多相ク
ロックＲ１〜Ｒ１６の位相差時間Ｔｇだけであるため極
めて小さい。

【０１６４】このように、第２実施例のクロック逓倍装
置８０によれば、基準信号ＰＲＥＦをより正確に逓倍し
た出力信号ＰＯＵＴを得ることができる。次に、第３実
施例のクロック逓倍装置について説明する。第３実施例
のクロック逓倍装置は、第１実施例のクロック逓倍装置
１に対して、デジタル制御発振回路の構成だけが異なっ
ている。

【０１６５】即ち、図１２に示すように、第３実施例の
クロック逓倍装置に設けられたデジタル制御発振回路８
４は、図５に示した第１実施例のデジタル制御発振回路
２に対して、インバータ３８を排除すると共に、レジス
タ２８とラッチ回路６８のクロック端子に、バッファ５
０からの出力信号ＰＯＵＴを入力するようにしている。

【０１６６】そして、このようなデジタル制御発振回路
８４では、ラッチ回路３６からの第２検出信号ＡＤ２が
立ち下がったタイミングではなく、出力信号ＰＯＵＴが
立ち上がったタイミングで、パルスセレクタ２４へのセ
レクトデータＤ１〜Ｄ４が更新されると共に、制御回路
６からのデータラッチ信号ＤＬＳがカウンタ・データラ
ッチ回路４へ出力される点だけが異なり、その他の動作
は、第１実施例のデジタル制御発振回路２と全く同様で
ある。

【０１６７】よって、このようなデジタル制御発振回路
８４を備えた第３実施例のクロック逓倍装置によって
も、第１実施例のクロック逓倍装置１と全く同様の効果
を得ることができる。次に、第４実施例のクロック逓倍
装置について説明する。尚、第４実施例のクロック逓倍
装置も、第１実施例のクロック逓倍装置１に対して、デ
ジタル制御発振回路の構成だけが異なっているため、そ
の相違点を中心に説明する。

【０１６８】図１３に示すように、第４実施例のクロッ
ク逓倍装置に設けられたデジタル制御発振回路８６は、
第１実施例のデジタル制御発振回路２（図５）に対し
て、パルスセレクタ８８が、レジスタ２８から出力され
るセレクトデータＤ１〜Ｄ５の内の下位３ビットＤ１〜
Ｄ３に応じて、多相クロックＲ１〜Ｒ１６の内の２つの
クロック信号を選択し、その選択した各クロック信号を
２つの出力端子Ｐ１，Ｐ２から夫々出力する点、及び、
ラッチ回路４４の出力信号ＰＱ１とラッチ回路４６の出
力信号ＰＱ２との何れか一方を、レジスタ２８から出力
されるセレクトデータＤ１〜Ｄ５の内の４ビット目Ｄ４
に応じて選択するセレクタ９０を、オアゲート４８に代
えて備えている点、だけが異なっている。

【０１６９】尚、本第４実施例のデジタル制御発振回路
８６では、パルスセレクタ８８が第１のセレクト手段に
相当し、セレクタ９０が第２のセレクト手段に相当す
る。ここで、セレクタ９０は、セレクトデータＤ１〜Ｄ
５の４ビット目Ｄ４が「０」のときに、ラッチ回路４４
の出力信号ＰＱ１をバッファ５０に出力し、セレクトデ
ータＤ１〜Ｄ５の４ビット目Ｄ４が「１」のときに、ラ
ッチ回路４６の出力信号ＰＱ２をバッファ５０に出力す
る。

【０１７０】一方、パルスセレクタ８８は、図１４に示
すように、第１実施例のデジタル制御発振回路２に設け
られたパルスセレクタ２４（図８）に対して、オアゲー
ト群７２を備えておらず、第１セレクタ群７４を構成す
る各セレクタＳＬに、リングオシレータ２２からの多相
クロックＲ１〜Ｒ１６を、Ｒ１から順に夫々２個単位で
直接入力するようにしている点が異なっている。

【０１７１】よって、このようなパルスセレクタ８８に
おいては、入力されるセレクトデータＤ１〜Ｄ３のデジ
タル値に「１」を加えた番号のクロック信号が出力端子
Ｐ１から出力され、また、セレクトデータＤ１〜Ｄ３の
デジタル値に「９」を加えた番号のクロック信号が出力
端子Ｐ２から出力される。例えば、セレクトデータＤ１
〜Ｄ３として「５」を表わす「１０１」が入力される
と、出力端子Ｐ１からはクロック信号Ｒ６が出力され、
出力端子Ｐ２からはクロック信号Ｒ１４が出力される。

【０１７２】つまり、各出力端子Ｐ１，Ｐ２からは、リ
ングオシレータ２２から出力される多相クロックＲ１〜
Ｒ１６のうち、３ビットのセレクトデータＤ１〜Ｄ３に
対応するクロック信号と、そのクロック信号に対して位
相が半周期だけ遅れたクロック信号（位相番号が「８」
だけ大きいクロック信号）とが、夫々出力される。

【０１７３】このように構成されたデジタル制御発振回
路８６において、例えば、レジスタ２８からセレクトデ
ータＤ１〜Ｄ５として、「０」を表す「０００００」が
出力されている場合には、図１５に示すように、パルス
セレクタ８８の各出力端子Ｐ１，Ｐ２から各ラッチ回路
４４，４６のクロック端子へは、夫々、クロック信号Ｒ
１とクロック信号Ｒ９が出力される。尚、図１５は、図
９の場合と全く同様に、周波数制御データＣＤの下位４
ビットＣＤＬとして「１」を示す「０００１」が入力さ
れている場合に、当該デジタル制御発振回路８６が動作
を開始して、２周期目の動作に至るまでの状態を表して
いる。

【０１７４】そして、ダウンカウンタ２６のカウント値
が「２」になると、セレクタ３２からの出力ＣＬＯがHi
ghレベルになり、更にその後、リングオシレータ２２か
らクロック信号Ｒ１３が出力されると（ダウンカウンタ
２６のカウント値が「１」になると）、ラッチ回路３４
からHighレベルの第１検出信号ＡＤ１が出力されるが、
その第１検出信号ＡＤ１がHighレベルになっている間
に、パルスセレクタ８８の出力端子Ｐ１からリングオシ
レータ２２のクロック信号Ｒ１が出力されると、ラッチ
回路４４の出力信号ＰＱ１がHighレベルになる。

【０１７５】すると、この例の場合には、セレクトデー
タの４ビット目Ｄ４が「０」であり、セレクタ９０は、
ラッチ回路４４の出力を選択しているため、図１５に示
す如く、ラッチ回路４４からHighレベルの出力信号ＰＱ
１が出力されたタイミングで、セレクタ９０の出力ＡＱ
がHighレベルとなり、バッファ５０での動作遅延時間が
経過した後に、出力信号ＰＯＵＴが出力される。

【０１７６】尚、周波数制御データＣＤの下位４ビット
ＣＤＬとして「０００１」が入力されている場合の２周
期目の動作では、レジスタ２８からのセレクトデータＤ
１〜Ｄ５が「００００１」に更新されるため、図１５に
示すように、パルスセレクタ８８の各出力端子Ｐ１，Ｐ
２からは、夫々、クロック信号Ｒ２とクロック信号Ｒ１
０が出力されることとなる。

【０１７７】一方、例えば、レジスタ２８からセレクト
データＤ１〜Ｄ５として、「８」を表す「０１０００」
が出力されている場合にも、パルスセレクタ８８の各出
力端子Ｐ１，Ｐ２からは、夫々、クロック信号Ｒ１とク
ロック信号Ｒ９が出力される。

【０１７８】そして、この場合にも、ダウンカウンタ２
６でのカウント動作に伴って、ラッチ回路３４からHigh
レベルの第１検出信号ＡＤ１が出力され、その第１検出
信号ＡＤ１がHighレベルになっている間に、パルスセレ
クタ８８の出力端子Ｐ１からリングオシレータ２２のク
ロック信号Ｒ１が出力されると、ラッチ回路４４の出力
信号ＰＱ１がHighレベルになる。

【０１７９】ところが、この場合には、セレクトデータ
の４ビット目Ｄ４が「１」であり、セレクタ９０は、ラ
ッチ回路４６の出力を選択しているため、ラッチ回路４
４からHighレベルの出力信号ＰＱ１が出力されても、セ
レクタ９０の出力ＡＱはLowレベルのままである。

【０１８０】そしてその後、リングオシレータ２２から
クロック信号Ｒ５が出力されて、ラッチ回路３６からの
第２検出信号ＡＤ２がHighレベルとなり、その第２検出
信号ＡＤ２がHighレベルになっている間に、パルスセレ
クタ８８の出力端子Ｐ２からリングオシレータ２２のク
ロック信号Ｒ９が出力されて、ラッチ回路４６の出力信
号ＰＱ２がHighレベルになると、そのタイミングでセレ
クタ９０の出力ＡＱがHighレベルになり、その後、バッ
ファ５０から出力信号ＰＯＵＴが出力される。

【０１８１】つまり、第１実施例のデジタル制御発振回
路２では、パルスセレクタ２４が、４ビットのセレクト
データＤ１〜Ｄ４に応じて、多相クロックＲ１〜Ｒ１６
の内の１つを択一的に選択し、その選択したセレクト信
号を、ラッチ回路４４，４６のうち、対応する方のクロ
ック端子へ出力するように構成されていたが、第４実施
例のデジタル制御発振回路８６では、パルスセレクタ８
８が、セレクトデータＤ１〜Ｄ４の内の下位３ビットＤ
１〜Ｄ３に応じて、多相クロックＲ１〜Ｒ８と多相クロ
ックＲ９〜Ｒ１６とからなる２つのグループから、夫々
１つずつクロック信号を選択して、その選択した各クロ
ック信号を、夫々に対応するラッチ回路４４，４６のク
ロック端子へ出力し、最終的に、セレクタ９０が、セレ
クトデータＤ１〜Ｄ４の内の４ビット目Ｄ４に応じて、
ラッチ回路４４，４６の出力を択一的に選択するように
している。

【０１８２】よって、セレクタ９０からは、第１実施例
のデジタル制御発振回路２にてラッチ回路４４，４６の
何れか一方からHighレベルの信号が出力されるのと全く
同じタイミングで、Highレベルの信号が出力される。従
って、このようなデジタル制御発振回路８６によって
も、第１実施例のデジタル制御発振回路２と全く同様
に、外部から入力される周波数制御データに比例した正
確な周期で発振信号を出力できる。よって、このような
デジタル制御発振回路８６を備えたクロック逓倍装置に
よっても、第１実施例のクロック逓倍装置１と全く同様
の効果を得ることができる。

【０１８３】尚、上記第４実施例のデジタル制御発振回
路８６においても、図１２に示した第３実施例のデジタ
ル制御発振回路８４と全く同様に、インバータ３８を排
除して、バッファ５０からの出力信号ＰＯＵＴをレジス
タ２８とラッチ回路６８のクロック端子に入力するよう
に構成してもよい。

【０１８４】次に、第５実施例のクロック逓倍装置につ
いて説明する。尚、第５実施例のクロック逓倍装置も、
第１実施例のクロック逓倍装置１に対して、デジタル制
御発振回路の構成だけが異なっているため、その相違点
を中心に説明する。まず図１６に示すように、第５実施
例のクロック逓倍装置に設けられたデジタル制御発振回
路９２は、第１実施例のデジタル制御発振回路２（図
５）に対して、主に、第１検出信号ＡＤ１及び第２検出
信号ＡＤ２を夫々ラッチするラッチ回路と、複数の信号
からセレクトデータＤ１〜Ｄ４に対応した信号を択一的
に選択するパルスセレクタとの設け方が異なっている。
尚、図１６において、図５に示したラッチ回路４０，６
８、アンドゲート６６、及びオアゲート７０からなる部
分は省略されている。

【０１８５】即ち、第５実施例のデジタル制御発振回路
９２と第１実施例のデジタル制御発振回路２との相違点
は、下記の（１）〜（３）である。 （１）まず、本実施例の発振回路９２では、ラッチ回路
４４，４６の代わりに、リングオシレータ２２から出力
される多相クロックＲ１〜Ｒ１６の夫々に対応して設け
られた１６個のラッチ回路からなるラッチ回路群９４を
備えている。そして、パルスセレクタ９６が、そのラッ
チ回路群９４から出力される１６個の信号Ｌ１〜Ｌ１６
の内の１つを、レジスタ２８から出力されるセレクトデ
ータＤ１〜Ｄ４に応じて択一的に選択して出力するよう
に構成されている。

【０１８６】（２）次に、本実施例の発振回路９２で
は、オアゲート４８，５８、アンドゲート５４、バッフ
ァ５６、ラッチ回路６０、ノアゲート６２，６４を備え
ておらず、その代わりに、パルスセレクタ９６の出力信
号ＰＳが立ち上がると（Low レベルからHighレベルに変
化すると）、Highレベルの入力信号をラッチして、その
ラッチした信号をバッファ５０に出力するラッチ回路９
８を備えている。

【０１８７】そして、図１８に示すように、ラッチ回路
９８の出力ＡＱがHighレベルになると、バッファ５０で
の動作遅延時間経過後にバッファ５０からHighレベルの
出力信号ＰＯＵＴが出力され、これと同時にナンドゲー
ト５２からラッチ回路９８のクリア端子へLow レベルの
クリア信号が出力されて、ラッチ回路９８がリセットさ
れるように構成されている。つまり、パルスセレクタ９
６の出力信号ＰＳが立ち上がると、バッファ５０の動作
遅延に応じた時間だけHighレベルの出力信号ＰＯＵＴが
出力される。

【０１８８】尚、本実施例では、ラッチ回路９８，バッ
ファ５０，及びナンドゲート５２が出力手段に対応して
いる。 （３）また、本実施例の発振回路９２では、ラッチ回路
３４から出力される第１検出信号ＡＤ１を、遅延線ＴＬ
によって、リングオシレータ２２内でのパルス信号の１
／２周回時間（１６・Ｔｄ）だけ遅延させることによ
り、第２検出信号ＡＤ２を生成するようにしている。

【０１８９】ここで、ラッチ回路群９４は、図１７に示
す如く、リングオシレータ２２からの多相クロックＲ１
〜Ｒ１６が夫々クロック端子に入力される１６個のラッ
チ回路ＤＦ９４ａ〜ＤＦ９４ｐからなり、クロック端子
に多相クロックＲ１〜Ｒ８の内の何れかが入力される８
個のラッチ回路ＤＦ９４ａ〜ＤＦ９４ｈについては、そ
のデータ端子にラッチ回路３４からの第１検出信号ＡＤ
１が入力されるように構成されている。また、クロック
端子に多相クロックＲ９〜Ｒ１６の内の何れかが入力さ
れる８個のラッチ回路ＤＦ９４ｉ〜ＤＦ９４ｐについて
は、そのデータ端子に遅延線ＴＬからの第２検出信号Ａ
Ｄ２が入力されるように構成されている。

【０１９０】そして、各ラッチ回路ＤＦ９４ａ〜ＤＦ９
４ｐの出力信号Ｌ１〜Ｌ１６が、パルスセレクタ９６に
出力される。一方、パルスセレクタ９６は、ラッチ回路
群９４からの出力信号Ｌ１〜Ｌ１６を夫々入力し、４ビ
ットのセレクトデータＤ１〜Ｄ４が示す値に対応した番
号の信号を選択して出力するものである。尚、その構成
としては、例えば、図１４に示したパルスセレクタ８８
に対して、第３セレクタ群７８を構成する各セレクタＳ
Ｌからの出力信号を入力するセレクタを追加して設け、
そのセレクタが、セレクトデータＤ１〜Ｄ４の４ビット
目Ｄ４に応じて出力信号を選択するようにしたものであ
る。

【０１９１】このように構成された第５実施例のデジタ
ル制御発振回路９２においても、図１８に示すように、
レジスタ２８からのキャリー信号Ｄ５が「０」であれ
ば、ダウンカウンタ２６のカウント値が「１」になった
時点で、ラッチ回路３４からクロック信号Ｒ１〜Ｒ８に
対応した第１検出信号ＡＤ１がHighレベルで出力され
る。また、レジスタ２８からのキャリー信号Ｄ５が
「１」であれば、ダウンカウンタ２６のカウント値が
「０」になった時点で、ラッチ回路３４から第１検出信
号ＡＤ１がHighレベルで出力される。そして、このよう
にHighレベルの第１検出信号ＡＤ１が出力された後、リ
ングオシレータ２２内でのパルス信号の１／２周回時間
が経過すると、遅延線ＴＬからクロック信号Ｒ９〜Ｒ１
６に対応した第２検出信号ＡＤ２がHighレベルで出力さ
れる。

【０１９２】尚、図１８は、図９の場合と全く同様に、
周波数制御データＣＤの下位４ビットＣＤＬとして
「１」を示す「０００１」が入力されている場合に、当
該デジタル制御発振回路９２が動作を開始して、２周期
目の動作に至るまでの状態を表している。

【０１９３】そして、ラッチ回路群９４の各ラッチ回路
ＤＦ９４ａ〜ＤＦ９４ｐは、各自のデータ端子に入力さ
れている上記検出信号ＡＤ１，ＡＤ２がHighレベルであ
る間に、リングオシレータ２２から自己に対応するクロ
ック信号が出力されると、Highレベルの信号（検出信号
ＡＤ１，ＡＤ２）を夫々ラッチして出力するため、ラッ
チ回路群９４からの出力信号Ｌ１〜Ｌ１６は、Ｌ１〜Ｌ
１６の順で順次Highレベルに変化していくこととなる
が、出力信号Ｌ１〜Ｌ１６のうち、レジスタ２８からの
セレクトデータＤ１〜Ｄ４に応じたクロック信号がクロ
ック端子に入力されたラッチ回路の出力信号だけが、パ
ルスセレクタ９６から出力される。

【０１９４】よって、例えば、セレクトデータＤ１〜Ｄ
４がクロック信号Ｒ１５に対応した「１１１０」の場合
には、ラッチ回路ＤＦ９４ａ〜ＤＦ９４ｎの出力信号Ｌ
１〜Ｌ１４がHighレベルに変化しても、パルスセレクタ
９６の出力信号ＰＳはLow レベルのままであり、ラッチ
回路ＤＦ９４ｏの出力信号Ｌ１５がHighレベルに変化し
たタイミングで、パルスセレクタ９６からラッチ回路９
８のクロック端子へ、立ち上がりエッジが入力されるこ
ととなる。

【０１９５】このように、パルスセレクタ９６からは、
第１実施例のデジタル制御発振回路２にてラッチ回路４
４，４６の何れか一方からHighレベルの信号が出力され
るのと全く同じタイミングで、Highレベルの信号が出力
され、それに伴って出力信号ＰＯＵＴが出力される。

【０１９６】従って、このようなデジタル制御発振回路
９２によっても、第１実施例のデジタル制御発振回路２
と全く同様に、外部から入力される周波数制御データに
比例した正確な周期で発振信号を出力できる。よって、
このようなデジタル制御発振回路９２を備えたクロック
逓倍装置によっても、第１実施例のクロック逓倍装置１
と全く同様の効果を得ることができる。

【０１９７】尚、上記第５実施例のデジタル制御発振回
路９２においても、図１２に示した第３実施例のデジタ
ル制御発振回路８４と全く同様に、インバータ３８を排
除して、バッファ５０からの出力信号ＰＯＵＴをレジス
タ２８のクロック端子に入力するように構成してもよ
い。

【０１９８】ここで、上述した第１〜第５実施例の各ク
ロック逓倍装置に備えられたデジタル制御発振回路２，
８４，８６，９２は、多相クロックＲ１〜Ｒ１６を発生
させるためのリングオシレータ２２を偶数個の反転回路
で構成したものであったが、次に第６実施例として、リ
ングオシレータを奇数個の反転回路で構成した場合のデ
ジタル制御発振回路について説明する。

【０１９９】まず図１９に示すように、第６実施例のデ
ジタル制御発振回路１０２は、図１３に示した第４実施
例のデジタル制御発振回路８６とほぼ同様に構成されて
いるが、下記（ａ）〜（ｃ）の点で相違している。 （ａ）まず、本実施例の発振回路１０２では、リングオ
シレータ１０４が、図２０に示す如く１５個の反転回路
で構成されており、パルスセレクタ１０６は、リングオ
シレータ１０４から出力される多相クロックＲ１〜Ｒ８
の内の１つを、レジスタ２８から出力されるセレクトデ
ータＤ１〜Ｄ３に応じて択一的に選択し、その選択した
信号を出力端子Ｐ１から出力するように構成されてい
る。

【０２００】（ｂ）そして、本実施例の発振回路１０２
では、パルスセレクタ１０６の出力端子はＰ１だけであ
るため、ノアゲート６４が排除されており、ラッチ回路
４６のクロック端子には、ノアゲート６２の出力信号Ｐ
Ｓ１を反転した信号が入力されている。

【０２０１】（ｃ）また、本実施例の発振回路１０２で
は、リングオシレータ１０４から出力される多相クロッ
クＲ１〜Ｒ８のうち、５番目の位相を持つクロック信号
Ｒ５が、カウンタ・データラッチ回路４へ出力されると
共に、そのクロック信号Ｒ５を反転した信号が、ダウン
カウンタ２６及び第１検出信号ＡＤ１を出力するラッチ
回路３４の各クロック端子に入力されている。尚、第２
検出信号ＡＤ２を出力するラッチ回路３６のクロック端
子には、第４実施例の場合と同様にクロック信号Ｒ５が
入力される。

【０２０２】ここで、リングオシレータ１０４は、図２
０に示すように、１個のナンドゲートＮＡＮＤと１４個
のインバータＩＮＶとからなる１５個の反転回路を、リ
ング状に接続して構成されており、ナンドゲートＮＡＮ
ＤのインバータＩＮＶとは反対側の入力端子に、外部か
らの制御信号ＰＡが入力されている。

【０２０３】そして、ナンドゲートＮＡＮＤから数えて
奇数段目に接続された反転回路の出力端には、夫々、多
相クロックＲ１〜Ｒ８を出力するための出力端子が設け
られている。また、ナンドゲートＮＡＮＤの反転動作時
間は、他のインバータＩＮＶの反転動作時間Ｔｄの２倍
（２・Ｔｄ）に設定されている。

【０２０４】このように構成されたリングオシレータ１
０４において、制御信号ＰＡがLowレベルのときには、
ナンドゲートＮＡＮＤの出力が強制的にHighレベルとな
り、次段のインバータＩＮＶの出力がLow レベルとな
り、更に次段のインバータＩＮＶの出力がHighレベルと
なるというように、各反転回路が順次反転し、ナンドゲ
ートＮＡＮＤには、出力信号と同じレベルの信号が入力
されることとなり、リングオシレータ１０４は、この状
態で安定する。

【０２０５】そして、制御信号ＰＡをHighレベルに変化
させると、ナンドゲートＮＡＮＤが反転動作を開始し、
各インバータＩＮＶの反転動作時間Ｔｄのほぼ１６倍の
時間（１６・Ｔｄ）を経過した時点で、ナンドゲートＮ
ＡＮＤに出力信号と同一レベルの信号が入力され、再び
ナンドゲートＮＡＮＤの出力レベルが反転する、といっ
た動作を繰り返す。

【０２０６】従って、リングオシレータ１０４の上記各
出力端子からは、上記時間（１６・Ｔｄ）の２倍の時間
（３２・Ｔｄ）を１周期とする多相クロックＲ１〜Ｒ８
が出力され、隣接する端子から出力されるクロック信号
の位相差は、夫々、上記反転動作時間Ｔｄの２倍の時間
（２・Ｔｄ）となる。

【０２０７】一方、パルスセレクタ１０６は、図１４に
示したパルスセレクタ８８と同様のものであるが、本実
施例ではリングオシレータ１０４が８本の出力端子しか
備えていないため、図１４の構成に対して、第１セレク
タ群７４，第２セレクタ群７６，及び第３セレクタ群７
８が、夫々、４個，２個，１個のセレクタＳＬからなる
ように構成されている。

【０２０８】ここで、上述したように、本実施例のリン
グオシレータ１０４からは、リングオシレータ１０４内
でパルスエッジが２周するのに要する時間（３２・Ｔ
ｄ）を１周期とし、且つ、位相がインバータＩＮＶの反
転動作時間Ｔｄの２倍の時間（２・Ｔｄ）だけずれた、
８個の多相クロックＲ１〜Ｒ８が出力されるが、各クロ
ック信号Ｒ１〜Ｒ８を夫々反転させた信号をクロック信
号Ｒ９〜Ｒ１６とすれば、リングオシレータ１０４から
は、第１〜第５実施例で用いたリングオシレータ２２と
全く同様の１６個の多相クロックＲ１〜Ｒ１６を取り出
すことができる。

【０２０９】つまり、クロック信号Ｒｎ（ｎ＝１〜８）
を反転させた信号は、クロック信号Ｒｎに対して位相が
半周期ずれたものとなるため、クロック信号Ｒｎを反転
させた信号を、夫々、クロック信号Ｒn+8 として用いれ
ば、第１〜第５実施例のリングオシレータ２２から出力
される多相クロックＲ１〜Ｒ１６と全く同じ周期及び位
相差を有する１６個の多相クロックを得ることができ
る。

【０２１０】よって、本第６実施例のデジタル制御発振
回路１０２において、ダウンカウンタ２６及びラッチ回
路３４のクロック端子に入力される信号（クロック信号
Ｒ５の反転信号）は、第４実施例におけるデジタル制御
発振回路８６にてクロック信号Ｒ１３が立ち上がるのと
全く同じタイミングで立ち上がることとなる。

【０２１１】また、パルスセレクタ１０６の出力端子Ｐ
１から出力されるクロック信号を反転した信号は、第４
実施例にてパルスセレクタ８８の出力端子Ｐ２から出力
されるクロック信号と同じ位相のものとなるため、本第
６実施例において、ラッチ回路４６のクロック端子に
は、第４実施例の場合と全く同様に、セレクトデータＤ
１〜Ｄ３のデジタル値に「９」を加えた番号のクロック
信号が入力されることとなる。

【０２１２】従って、図２１に示すように、本第６実施
例のデジタル制御発振回路１０２は、第４実施例のデジ
タル制御発振回路８６と全く同様に動作することとな
る。尚、図２１は、図１５の場合と同様に、周波数制御
データＣＤの下位４ビットＣＤＬとして「０００１」が
入力されている場合に、当該デジタル制御発振回路１０
２が動作を開始して、２周期目の動作に至るまでの状態
を表している。

【０２１３】よって、このようなデジタル制御発振回路
１０２によっても、第１〜第５実施例のデジタル制御発
振回路２，８４，８６，９２と全く同様に、外部から入
力される周波数制御データに比例した正確な周期で発振
信号を出力できる。

【図面の簡単な説明】

【図１】 第１実施例のクロック逓倍装置の構成を表す
ブロック図である。

【図２】 図１の制御回路の構成を表す回路図である。

【図３】 図１のカウンタ・データラッチ回路の構成を
表す回路図である。

【図４】 制御回路及びカウンタ・データラッチ回路の
動作を表すタイムチャートである。

【図５】 図１のデジタル制御発振回路の構成を表す回
路図である。

【図６】 図５のリングオシレータの構成を表す回路図
である。

【図７】 図６のリングオシレータの動作を表すタイム
チャートである。

【図８】 図５のパルスセレクタの構成を表す回路図で
ある。

【図９】 図５のデジタル制御発振回路の動作を表すタ
イムチャートである。

【図１０】 第２実施例のクロック逓倍装置の構成を表
すブロック図である。

【図１１】 図１０の周波数微調回路の構成を表す回路
図である。

【図１２】 第３実施例のデジタル制御発振回路の構成
を表す回路図である。

【図１３】 第４実施例のデジタル制御発振回路の構成
を表す回路図である。

【図１４】 図１３のパルスセレクタの構成を表す回路
図である。

【図１５】 図１３のデジタル制御発振回路の動作を表
すタイムチャートである。

【図１６】 第５実施例のデジタル制御発振回路の構成
を表す回路図である。

【図１７】 図１６のラッチ回路群の構成を表す回路図
である。

【図１８】 図１６のデジタル制御発振回路の動作を表
すタイムチャートである。

【図１９】 第６実施例のデジタル制御発振回路の構成
を表す回路図である。

【図２０】 図１９のリングオシレータの構成を表す回
路図である。

【図２１】 図１９のデジタル制御発振回路の動作を表
すタイムチャートである。

【符号の説明】

１，８０…クロック逓倍装置 ４…カウンタ・データ
ラッチ回路 ２，８４，８６，９２，１０２…デジタル制御発振回路 ６…制御回路 １４…１３ビットカウンタ １６…
シフト回路 １８…データラッチ回路 ２２，１０４…リングオシ
レータ ２４，８８，９６，１０６…パルスセレクタ ２６…
ダウンカウンタ ２８…レジスタ ３０…加算器 ３２，９０…セレ
クタ ３４，３６，４４，４６…ラッチ回路 ４８…オアゲ
ート ８２…周波数微調回路 ９４…ラッチ回路群 ＴＬ
…遅延線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴田 正 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 外部から入力される基準信号の周波数を
   所定数倍に逓倍した出力信号を発生する周波数逓倍装置
   であって、 所定の位相差を有する複数のクロック信号を所定周期で
   発生する多相クロック発生源を有すると共に、該多相ク
   ロック発生源から出力される多相クロックの位相差時間
   を単位として、外部から入力された周波数制御データに
   対応した発振信号を生成し、該発振信号を上記出力信号
   として外部に出力するデジタル制御発振装置と、 上記基準信号の所定周期分の時間内に上記多相クロック
   発生源から出力された所定のクロック信号をカウントす
   るクロックカウント手段と、 該クロックカウント手段にてカウントされたカウント値
   を表すデジタルデータを、上記周波数制御データとして
   上記デジタル制御発振装置へ出力するデータ出力手段
   と、 上記クロックカウント手段を上記基準信号に基づく所定
   のタイミングで動作させる動作制御手段と、 を備えたことを特徴とする周波数逓倍装置。
2. 【請求項２】 請求項１に記載の周波数逓倍装置におい
   て、 上記データ出力手段から出力される周波数制御データの
   うち下位ｎビットを除く上位ビットからなる第１データ
   と該第１データが表す値に１を加算した第２データとの
   何れか一方を、上記出力信号の１周期毎に上記デジタル
   制御発振装置へ出力するデータ切換手段と、 上記下位ｎビットのデータが表す値と２ⁿ との比に応じ
   た割合で、上記データ切換手段に上記第２データの方を
   出力させる切換制御手段と、 を備えたことを特徴とする周波数逓倍装置。
3. 【請求項３】 入力信号を反転して出力する反転回路が
   複数個リング状に連結され、各反転回路によってパルス
   信号を順次反転して周回させることにより、予め定めら
   れた複数の反転回路から所定の位相差を有するパルス信
   号を順次出力させるパルス周回回路と、 該パルス周回回路内の所定の反転回路から出力されるパ
   ルス信号をカウントし、該カウント値が、外部から入力
   された上記パルス周回回路内でのパルス信号の周回回数
   を表すデジタルデータに達した旨を検出するカウント手
   段と、 上記パルス周回回路から出力される特定のパルス信号を
   基準とした位相の順番を表すデジタルデータを入力し、
   該入力データに応じたパルス信号が、上記カウント手段
   にてカウント値が上記周回回数を表すデジタルデータに
   達した旨が検出された後に上記パルス周回回路から出力
   されたことを検出するパルス検出手段と、 該パルス検出手段により上記入力データに応じたパルス
   信号の出力されたことが検出されると、所定の出力信号
   を出力する出力手段と、 上記パルス検出手段での検出動作が１回終了すると、上
   記特定のパルス信号を基準とした位相の順番を表す外部
   からのデジタルデータと上記パルス検出手段の現在の入
   力データとを加算したデジタルデータを、上記パルス検
   出手段の新たな入力データとして出力するデータ更新手
   段と、 該データ更新手段から出力されたデジタルデータの値
   が、上記パルス周回回路から出力されるパルス信号の数
   を超えた場合に、上記カウント手段が上記検出動作を行
   うまでにカウントすべきパルス信号のカウント数を１つ
   増加させるカウント数変更手段と、 を備えたデジタル制御発振装置であって、 上記パルス周回回路から出力される複数のパルス信号
   は、上記特定のパルス信号を基準として位相が早いもの
   から順に予め複数のグループに分けられており、且つ、
   上記カウント手段は、上記複数のグループのうち位相が
   最も早いグループ以外のグループに所属するパルス信号
   をカウントするように構成され、更に、上記パルス検出
   手段は、 上記カウント手段にてカウント値が上記周回回数を表す
   デジタルデータに達した旨が検出されると、上記パルス
   信号の各グループに夫々対応すると共に、少なくとも対
   応するグループの全パルス信号が上記パルス周回回路か
   ら連続して出力されるまでの間アクティブレベルとなる
   複数の検出信号を、上記カウント手段がカウントするパ
   ルス信号が所属するグループ及び該グループよりも位相
   の遅いグループに対応するものは上記特定のパルス信号
   が出力された後にアクティブレベルとなるように出力す
   る検出信号出力手段と、 上記各検出信号に夫々対応して設けられると共に、対応
   する検出信号がデータ端子に入力され、クロック端子に
   パルス信号が入力されると上記データ端子に入力されて
   いる信号のレベルをラッチして出力する複数のラッチ回
   路と、 上記パルス周回回路から出力されるパルス信号のうちの
   １つを上記入力データに応じて選択し、該選択したパル
   ス信号を、上記複数のラッチ回路のうち当該パルス信号
   の所属するグループに対応した検出信号が入力されたラ
   ッチ回路のクロック端子へ出力するセレクト手段と、を
   備え、 上記出力手段は、上記ラッチ回路の何れかからアクティ
   ブレベルの出力があると所定の出力信号を出力すること
   を特徴とするデジタル制御発振装置。
4. 【請求項４】 入力信号を反転して出力する反転回路が
   複数個リング状に連結され、各反転回路によってパルス
   信号を順次反転して周回させることにより、予め定めら
   れた複数の反転回路から所定の位相差を有するパルス信
   号を順次出力させるパルス周回回路と、 該パルス周回回路内の所定の反転回路から出力されるパ
   ルス信号をカウントし、該カウント値が、外部から入力
   された上記パルス周回回路内でのパルス信号の周回回数
   を表すデジタルデータに達した旨を検出するカウント手
   段と、 上記パルス周回回路から出力される特定のパルス信号を
   基準とした位相の順番を表すデジタルデータを入力し、
   該入力データに応じたパルス信号が、上記カウント手段
   にてカウント値が上記周回回数を表すデジタルデータに
   達した旨が検出された後に上記パルス周回回路から出力
   されたことを検出するパルス検出手段と、 該パルス検出手段により上記入力データに応じたパルス
   信号の出力されたことが検出されると、所定の出力信号
   を出力する出力手段と、 上記パルス検出手段での検出動作が１回終了すると、上
   記特定のパルス信号を基準とした位相の順番を表す外部
   からのデジタルデータと上記パルス検出手段の現在の入
   力データとを加算したデジタルデータを、上記パルス検
   出手段の新たな入力データとして出力するデータ更新手
   段と、 該データ更新手段から出力されたデジタルデータの値
   が、上記パルス周回回路から出力されるパルス信号の数
   を超えた場合に、上記カウント手段が上記検出動作を行
   うまでにカウントすべきパルス信号のカウント数を１つ
   増加させるカウント数変更手段と、 を備えたデジタル制御発振装置であって、 上記パルス周回回路から出力される複数のパルス信号
   は、上記特定のパルス信号を基準として位相が早いもの
   から順に予め複数のグループに分けられており、且つ、
   上記カウント手段は、上記複数のグループのうち位相が
   最も早いグループ以外のグループに所属するパルス信号
   をカウントするように構成され、 更に、上記パルス検出手段は、 上記カウント手段にてカウント値が上記周回回数を表す
   デジタルデータに達した旨が検出されると、上記パルス
   信号の各グループに夫々対応すると共に、少なくとも対
   応するグループの全パルス信号が上記パルス周回回路か
   ら連続して出力されるまでの間アクティブレベルとなる
   複数の検出信号を、上記カウント手段がカウントするパ
   ルス信号が所属するグループ及び該グループよりも位相
   の遅いグループに対応するものは上記特定のパルス信号
   が出力された後にアクティブレベルとなるように出力す
   る検出信号出力手段と、 上記各検出信号に夫々対応して設けられると共に、対応
   する検出信号がデータ端子に入力され、クロック端子に
   パルス信号が入力されると上記データ端子に入力されて
   いる信号のレベルをラッチして出力する複数のラッチ回
   路と、 上記入力データを２つに分けた一方のデータに応じて上
   記パルス信号の各グループから夫々候補となるパルス信
   号を選択し、該選択した各パルス信号を、当該パルス信
   号の所属するグループに対応した検出信号が入力された
   ラッチ回路のクロック端子へ夫々出力する第１のセレク
   ト手段と、 上記入力データのうち上記第１のセレクト手段に入力さ
   たデータ以外のデータに応じて、上記各ラッチ回路の出
   力を択一的に選択して出力する第２のセレクト手段と、
   を備え、 上記出力手段は、上記第２のセレクト手段からアクティ
   ブレベルの出力があると所定の出力信号を出力すること
   を特徴とするデジタル制御発振装置。
5. 【請求項５】 入力信号を反転して出力する反転回路が
   複数個リング状に連結され、各反転回路によってパルス
   信号を順次反転して周回させることにより、予め定めら
   れた複数の反転回路から所定の位相差を有するパルス信
   号を順次出力させるパルス周回回路と、 該パルス周回回路内の所定の反転回路から出力されるパ
   ルス信号をカウントし、該カウント値が、外部から入力
   された上記パルス周回回路内でのパルス信号の周回回数
   を表すデジタルデータに達した旨を検出するカウント手
   段と、 上記パルス周回回路から出力される特定のパルス信号を
   基準とした位相の順番を表すデジタルデータを入力し、
   該入力データに応じたパルス信号が、上記カウント手段
   にてカウント値が上記周回回数を表すデジタルデータに
   達した旨が検出された後に上記パルス周回回路から出力
   されたことを検出するパルス検出手段と、 該パルス検出手段により上記入力データに応じたパルス
   信号の出力されたことが検出されると、所定の出力信号
   を出力する出力手段と、 上記パルス検出手段での検出動作が１回終了すると、上
   記特定のパルス信号を基準とした位相の順番を表す外部
   からのデジタルデータと上記パルス検出手段の現在の入
   力データとを加算したデジタルデータを、上記パルス検
   出手段の新たな入力データとして出力するデータ更新手
   段と、 該データ更新手段から出力されたデジタルデータの値
   が、上記パルス周回回路から出力されるパルス信号の数
   を超えた場合に、上記カウント手段が上記検出動作を行
   うまでにカウントすべきパルス信号のカウント数を１つ
   増加させるカウント数変更手段と、 を備えたデジタル制御発振装置であって、 上記パルス周回回路から出力される複数のパルス信号
   は、上記特定のパルス信号を基準として位相が早いもの
   から順に予め複数のグループに分けられており、且つ、
   上記カウント手段は、上記複数のグループのうち位相が
   最も早いグループ以外のグループに所属するパルス信号
   をカウントするように構成され、 更に、上記パルス検出手段は、 上記カウント手段にてカウント値が上記周回回数を表す
   デジタルデータに達した旨が検出されると、上記パルス
   信号の各グループに夫々対応すると共に、少なくとも対
   応するグループの全パルス信号が上記パルス周回回路か
   ら連続して出力されるまでの間アクティブレベルとなる
   複数の検出信号を、上記カウント手段がカウントするパ
   ルス信号が所属するグループ及び該グループよりも位相
   の遅いグループに対応するものは上記特定のパルス信号
   が出力された後にアクティブレベルとなるように出力す
   る検出信号出力手段と、 上記パルス周回回路から出力される複数のパルス信号に
   夫々対応して設けられ、対応するパルス信号がクロック
   端子に入力されると共に、そのパルス信号が所属するグ
   ループに対応した上記検出信号がデータ端子に入力され
   る複数のラッチ回路と、 上記ラッチ回路の出力のうち、上記入力データに応じた
   パルス信号がクロック端子に入力されたラッチ回路の出
   力を択一的に選択して出力するセレクト手段と、を備
   え、 上記出力手段は、上記セレクト手段からアクティブレベ
   ルの出力があると所定の出力信号を出力することを特徴
   とするデジタル制御発振装置。
6. 【請求項６】 請求項３ないし請求項５の何れかに記載
   のデジタル制御発振装置において、 上記データ更新手段は、上記出力手段により出力信号が
   出力されると、上記パルス検出手段に対する上記入力デ
   ータの更新動作を行うことを特徴とするデジタル制御発
   振装置。
7. 【請求項７】 請求項３ないし請求項５の何れかに記載
   のデジタル制御発振装置において、 上記データ更新手段は、上記検出信号出力手段にて最も
   位相の遅れた検出信号の出力が終了すると、上記パルス
   検出手段に対する上記入力データの更新動作を行うこと
   を特徴とするデジタル制御発振装置。
8. 【請求項８】 請求項１又は請求項２に記載の周波数逓
   倍装置において、 上記デジタル制御発振装置は、請求項３ないし請求項７
   の何れかに記載のデジタル制御発振装置であることを特
   徴とする周波数逓倍装置。