JP5127342B2 - 受信装置および方法 - Google Patents
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Description
このように、従来の非同期信号受信技術は調歩同期を行うために受信系のクロックとして高精度な装置が必要であり、コストアップ、装置規模の増大、消費電力の増大の課題がある。
前記信号判定装置は、データ列を入力する第1入力端子と、発振信号を入力する第2入力端子と、前記データ列に含まれる特定ビット列を検出する検出手段と、前記特定ビット列の第1番目のビットの1ビット幅の期間に前記発振信号の発振数をカウントしてカウント数n1とし、前記特定ビット列の第2番目のビットの1ビット幅の期間に前記発振信号の発振数をカウントしてカウント数n2とするカウント手段と、前記カウント数n1がカウント数(n2−a)以上かつカウント数(n2+a)以下であるかを判定するカウント数判定手段と、前記カウント数n1がカウント数(n2−a)以上かつカウント数(n2+a)以下である場合には、前記データ列の最下位ビットでは小数点以下を繰り上げたn1/2のタイミングを生成し、最下位ビットよりも後ではn1のタイミングを生成する生成手段と、前記タイミングで前記データ列からデータ列を取得データ列として取得する取得手段と、予め設定されたデータ列を記憶している記憶手段と、前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致しているかどうかを判定するデータ列判定手段と、前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致していると判定された場合に、この判定結果を出力する出力手段と、を具備し、
前記受信装置は、第1電源と、前記データ列のビットレート以上の発振周波数で発振する第1発振手段と、前記信号判定装置と前記第1発振手段へ前記第1電源から電源の供給を制御する第1制御手段と、をさらに具備し、
前記主装置は、前記データ列を受信する受信手段と、前記データ列のビットレート以上の発振周波数で発振する第2発振手段と、第2電源と、前記受信手段と前記第2発振手段へ前記第2電源から電源の供給を制御する第2制御手段と、前記受信手段と前記第2発振手段とへ電源の供給が行われているか否かの情報を前記第1制御手段へ送信する送信手段と、を具備し、
前記第1制御手段は前記情報に応じて電源の供給を行う、または電源の供給を遮断したりすることを特徴とする。
(第1の実施形態)
第1の実施形態の受信装置について図1を参照して説明する。
本実施形態の受信装置は、信号判定装置100、発振部102、電源109、電源制御部110を含む。信号判定装置100は、特定ビット検出部101、カウンタ103、タイミング生成部104、データ取得部105、データ判定部106、メモリ107、判断部108を含む。データ入力端子は特定ビット検出部101に接続し、発振部102はカウンタ103とタイミング生成部104に接続している。
特定のビットは、例えば、第1番目のビットが1、第2番目のビットが0である。他に、特定のビットは、第1番目のビットが0、第2番目のビットが1でもよい。また、特定のビットは、第1番目のビット、第2番目のビット、第3番目のビットがそれぞれ1、0、1、もしくは、0、1、0であってもよい。なお、特定のビットは、マンチェスター符号化されていてもよい。マンチェスター符号化については本実施形態の最後で述べる。
図2の(a)は、特定ビット検出部101が入力する入力信号例を示す。図2の(b)は、発振部102が出力するクロック信号を示す。図2の(c)、(d)は、特定ビット検出部101から出力されてカウンタ103に入力される、特定ビット検出部101の検出結果出力信号を示す。図2の(e)は、タイミング生成部104が出力する出力タイミング信号を示す。図2の(f)、(g)は、カウンタ103が出力するカウントデータ列を示す。図2の(h)は、データ取得部105で収集された受信信号のデータ列を示す。図2の(i)は、メモリ107に記憶されているデータ列を示す。
スタート時において特定ビット検出部101と発振部102には電源が与えられている。特定ビット検出部101が、入力信号がHighであると検出した場合はステップS302へ進み、Highでないと検出した場合は「R」へ進み、本処理を終了または別の処理を開始する(ステップS301)。Highでないと検出した場合はスタートへ戻る。Highであると検出した場合は発振部102のクロック1周期分待ち(ステップS302)、カウンタ103のカウント数nはn+1となる(ステップS303)。このタイミングで特定ビット検出部101の入力信号がLowであった場合はステップS305へ進み、Lowではない場合にはステップS302へ戻る(ステップS304)。ステップS302からステップS304のループを繰返すことによって、カウンタ103は入力信号の1ビット分のビット幅に対応したカウント数nを得る。
第2の実施形態の受信装置について図4を参照して説明する。
本実施形態の受信装置は、信号判定装置100、第1の発振部102、第1の電源109、第1の電源制御部110、主装置400を含む。主装置400は、主信号受信装置401、第2の発振部402、第2の電源制御部403、第2の電源404を含む。図1で示した信号判定装置100へデータ信号が入力され判定結果を主装置400へ伝える。また、信号判定装置100には第1の電源制御部110により電源が供給されると共に、第1の発振部102によりクロック信号が供給される。
第2の発振部402は、ある値の発振周波数のクロック信号を主信号受信装置401へ出力する。
第3の実施形態の受信装置について図5を参照して説明する。
本実施形態の受信装置は、アンテナ501、信号復調装置502、信号判定装置100、第1の発振部102、第1の電源109、第1の電源制御部110、主装置400を含む。
Claims (16)
- データ列を入力する入力端子と、
前記データ列のビットレート以上の発振周波数で発振する発振手段と、
前記データ列に含まれる特定ビット列を検出する検出手段と、
前記特定ビット列の第1番目のビットの1ビット幅の期間に前記発振手段の発振数をカウントしてカウント数n1とし、前記特定ビット列の第2番目のビットの1ビット幅の期間に前記発振手段の発振数をカウントしてカウント数n2とするカウント手段と、
前記カウント数n1がカウント数(n2−a)以上かつカウント数(n2+a)以下(aは自然数)であるかを判定するカウント数判定手段と、
前記カウント数n1がカウント数(n2−a)以上かつカウント数(n2+a)以下であると判定された場合には、前記特定ビット列の先頭ビットから3番目のビットでは小数点以下を繰り上げたn1/2のタイミングを生成し、4番目のビット以降のビットではn1のタイミングを生成する生成手段と、
前記タイミングで前記データ列からデータ列を取得データ列として取得する取得手段と、
を具備することを特徴とする受信装置。 - 前記特定ビット列の第1、第2番目のビットはそれぞれ1、0または0、1であることを特徴とする請求項1に記載の受信装置。
- 前記特定ビット列の第1、第2、第3番目のビットはそれぞれ1、0、1または0、1、0であることを特徴とする請求項1に記載の受信装置。
- 前記特定ビット列はマンチェスター符号化されていることを特徴とする請求項1に記載の受信装置。
- 前記入力端子が入力するデータ列のビット数は、前記カウント数n1よりも短い列であることを特徴とする請求項1から請求項4のいずれか1項に記載の受信装置。
- 前記特定ビット列は、前記データ列の先頭に位置することを特徴とする請求項1から請求項5のいずれか1項に記載の受信装置。
- 予め設定されたデータ列を記憶している記憶手段と、
前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致しているかどうかを判定するデータ列判定手段と、
前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致していると判定された場合に、この判定結果を出力する出力手段と、
をさらに具備することを特徴とする請求項1に記載の受信装置。 - 前記記憶手段は、データ列を識別情報として記憶していることを特徴とする請求項7に記載の受信装置。
- 電源と、
前記発振手段、前記カウント手段、前記カウント数判定手段、前記生成手段、前記取得手段、前記記憶手段、前記データ列判定手段、前記出力手段、および、前記電源に接続していて、これらの手段への電源供給を制御する制御手段と、をさらに具備し、
前記制御手段は、前記検出手段が特定ビット列を検出した場合に前記カウント手段と前記カウント数判定手段と前記生成手段へ電源を供給し、前記カウント数判定手段が前記カウント数n1がカウント数(n2−a)以上かつカウント数(n2+a)以下であると判定した場合に前記取得手段へ電源を供給し、前記取得手段が前記取得データ列を取得した場合に前記記憶手段と前記データ列判定手段と前記出力手段へ電源を供給し、前記前記記憶手段に記憶されている前記データ列と前記取得データ列とが一致していないと判定された場合に前記カウント手段と前記カウント数判定手段と前記生成手段と前記取得手段と前記記憶手段と前記データ列判定手段と前記出力手段への電源の供給を遮断することを特徴とする請求項7または請求項8に記載の受信装置。 - 前記入力端子が入力するデータ列は、特定ビット列を含め複数回繰返し信号のデータ列であり、
前記データ列判定手段は、複数回の繰り返し信号のデータ列と、前記記憶手段に記憶されている前記データ列とが一致するかどうかを判定し、
前記出力手段は、複数回の繰り返し信号のデータ列と、前記記憶手段に記憶されている前記データ列とが一致した場合に判定結果を出力することを特徴とする請求項7から請求項9のいずれか1項に記載の受信装置。 - aの値は、0≦a≦n1×0.2である自然数であることを特徴とする請求項1から請求項10のいずれか1項に記載の受信装置。
- データ列を入力して所望のデータ列であるかを判定する信号判定装置と、この判定結果を取得する主装置とを含む受信装置であって、
前記信号判定装置は、
データ列を入力する第1入力端子と、
発振信号を入力する第2入力端子と、
前記データ列に含まれる特定ビット列を検出する検出手段と、
前記特定ビット列の第1番目のビットの1ビット幅の期間に前記発振信号の発振数をカウントしてカウント数n1とし、前記特定ビット列の第2番目のビットの1ビット幅の期間に前記発振信号の発振数をカウントしてカウント数n2とするカウント手段と、
前記カウント数n1がカウント数(n2−a)以上かつカウント数(n2+a)以下(aは自然数)であるかを判定するカウント数判定手段と、
前記カウント数n1がカウント数(n2−a)以上かつカウント数(n2+a)以下であると判定された場合には、前記データ列の最下位ビットでは小数点以下を繰り上げたn1/2のタイミングを生成し、最下位ビットよりも後ではn1のタイミングを生成する生成手段と、
前記タイミングで前記データ列からデータ列を取得データ列として取得する取得手段と、
予め設定されたデータ列を記憶している記憶手段と、
前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致しているかどうかを判定するデータ列判定手段と、
前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致していると判定された場合に、この判定結果を出力する出力手段と、を具備し、
前記受信装置は、
第1電源と、
前記データ列のビットレート以上の発振周波数で発振する第1発振手段と、
前記信号判定装置と前記第1発振手段へ前記第1電源から電源の供給を制御する第1制御手段と、をさらに具備し、
前記主装置は、
前記データ列を受信する受信手段と、
前記データ列のビットレート以上の発振周波数で発振する第2発振手段と、
第2電源と、
前記受信手段と前記第2発振手段へ前記第2電源から電源の供給を制御する第2制御手段と、
前記受信手段と前記第2発振手段とへ電源の供給が行われているか否かの情報を前記第1制御手段へ送信する送信手段と、を具備し、
前記第1制御手段は前記情報に応じて電源の供給を行う、または電源の供給を遮断したりすることを特徴とする受信装置。 - 前記第2制御手段が電源の供給を行う場合には、前記第1制御手段は前記情報を受け取り電源の供給を遮断し、前記第2制御手段が電源の供給を遮断する場合には、前記第1制御手段は前記情報を受け取り電源の供給を行うことを特徴とする請求項12に記載の受信装置。
- aの値は、0≦a≦n1×0.2である自然数であることを特徴とする請求項12または請求項13のいずれか1項に記載の受信装置。
- データ列を入力し、
前記データ列のビットレート以上の発振周波数で発振し、
前記データ列に含まれる特定ビット列を検出し、
前記特定ビット列の第1番目のビットの1ビット幅の期間に前記発振手段の発振数をカウントしてカウント数n1とし、前記特定ビット列の第2番目のビットの1ビット幅の期間に前記発振手段の発振数をカウントしてカウント数n2とし、
前記カウント数n1がカウント数(n2−a)以上かつカウント数(n2+a)以下(aは自然数)であるかを判定し、
前記カウント数n1がカウント数(n2−a)以上かつカウント数(n2+a)以下であると判定された場合には、前記データ列の最下位ビットでは小数点以下を繰り上げたn1/2のタイミングを生成し、最下位ビットよりも後ではn1のタイミングを生成し、
前記タイミングで前記データ列からデータ列を取得データ列として取得することを特徴とする受信方法。 - データ列を入力して所望のデータ列であるかを判定する信号判定装置と、この判定結果を取得する主装置とを含む受信装置で使用される受信方法であって、
前記信号判定装置では、
データ列を入力し、
発振信号を入力し、
前記データ列に含まれる特定ビット列を検出し、
前記特定ビット列の第1番目のビットの1ビット幅の期間に前記発振信号の発振数をカウントしてカウント数n1とし、前記特定ビット列の第2番目のビットの1ビット幅の期間に前記発振信号の発振数をカウントしてカウント数n2とし、
前記カウント数n1がカウント数(n2−a)以上かつカウント数(n2+a)以下(aは自然数)であるかを判定し、
前記カウント数n1がカウント数(n2−a)以上かつカウント数(n2+a)以下であると判定された場合には、前記データ列の最下位ビットでは小数点以下を繰り上げたn1/2のタイミングを生成し、最下位ビットよりも後ではn1のタイミングを生成し、
前記タイミングで前記データ列からデータ列を取得データ列として取得し、
予め設定されたデータ列を記憶している記憶手段を用意し、
前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致しているかどうかを判定し、
前記記憶手段に記憶されている前記データ列と、前記取得データ列とが一致していると判定された場合に、この判定結果を出力することを具備し、
前記受信装置では、
第1電源を用意し、
前記データ列のビットレート以上の発振周波数で発振する第1発振手段を用意し、
前記信号判定装置と前記第1発振手段へ前記第1電源から電源の供給を制御する制御手段を用意することをさらに具備し、
前記主装置では、
前記データ列を受信する受信手段を用意し、
前記データ列のビットレート以上の発振周波数で発振する第2発振手段を用意し、
第2電源を用意し、
前記受信手段と前記第2発振手段へ前記第2電源から電源の供給を制御し、
前記受信手段と前記第2発振手段とへ電源の供給が行われているか否かの情報を前記制御手段へ送信することを具備し、
前記制御手段は前記情報に応じて電源の供給を行う、または電源の供給を遮断したりすることを特徴とする受信方法。
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