JPH08264765A - パワーチップキャリア及びこれを用いたパワー半導体装置 - Google Patents

パワーチップキャリア及びこれを用いたパワー半導体装置

Info

Publication number
JPH08264765A
JPH08264765A JP7067333A JP6733395A JPH08264765A JP H08264765 A JPH08264765 A JP H08264765A JP 7067333 A JP7067333 A JP 7067333A JP 6733395 A JP6733395 A JP 6733395A JP H08264765 A JPH08264765 A JP H08264765A
Authority
JP
Japan
Prior art keywords
electrode
cathode
anode
side internal
internal electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7067333A
Other languages
English (en)
Other versions
JP3307145B2 (ja
Inventor
Hitoshi Onuki
仁 大貫
Mitsuo Kato
光雄 加藤
Toshiaki Morita
俊章 守田
Mitsuo Sato
満雄 佐藤
Kazuji Yamada
一二 山田
Hideo Kobayashi
秀男 小林
Hiroshi Nagase
長瀬  博
Masateru Suwa
正輝 諏訪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP06733395A priority Critical patent/JP3307145B2/ja
Publication of JPH08264765A publication Critical patent/JPH08264765A/ja
Application granted granted Critical
Publication of JP3307145B2 publication Critical patent/JP3307145B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]

Landscapes

  • Die Bonding (AREA)

Abstract

(57)【要約】 【目的】本発明の目的は、高信頼でしかも大容量化に適
したパワーチップキャリアの構造を提供することにあ
る。 【構成】MOS制御型パワー半導体の両主面上の電極と
これらの外側に位置する内部電極とが金属学的に接合さ
れたパワーチップキャリア。 【効果】パワー半導体の両主面を内部電極と接続したこ
とにより、冷却効率,高信頼性を有する単位モジュール
が得らる。これを並列接続することによりモジュールの
大容量化が可能になる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、MOS制御型パワー半
導体、特に、トランジスタ(IGBT等)、あるいはト
ランジスタとサイリスタとの複合型半導体(IGCT
等)及びダイオードを搭載した、単位パワーチップキャ
リア及びこれらを同一金属基板間に挟み加圧し並列動作
を可能にした大容量半導体装置に関する。
【0002】
【従来の技術】インバータ装置をはじめとする電力用変
換器の高性能化,低騒音化に対応するため、高速、低損
失のスイッチング素子の開発が強く望まれている。この
半導体素子として、IGBT(Insulated Gate Bipolar
Transistor )及びIGCT(Insulated Gate Control
led Thyristor )がある。IGBTは、例えば電子技術
1991年8月号pp.17ー71に示されているよう
に電圧駆動であり、高速動作が可能である。更に、電圧
制御であることから、従来の電流制御素子であるGTO
サイリスタに比べ、オン電圧を低く出来るため、素子の
低損失が可能である。また、IGCTはIGBTに比
べ、更にオン電圧の低減,大電流化が可能である。しか
し、IGBTあるいはIGCT等のMOS制御型半導体
はチップの大面積化がプロセス歩留りの点から難しいた
め、大電力のスイッチングを行う際、チップの並列接続
が不可欠であり、このためにはモジュール化が不可欠で
ある。
【0003】図1(a),(b)は従来の片面冷却型IG
BTモジュールの平面及び断面構造を示した図である。
図において、101はIGBTチップ、102はコレク
タ(アノード)側支持電極板、103はボンデイングワ
イヤ、104はAlN基板、105は半田層、106は
エミッタ電極端子、107はAl電極、108はゲート
電極端子、109はコレクタ(アノード)電極端子及び1
10はダイオードチップを示している。IGBTチップ
101内部で生じた熱は銅回路板であるコレクタ側電極
端子109,AlN基板104及びMo,銅等の金属基
板であるコレクタ側電極支持板102を通して外部へ放
散する。このような片面冷却型IGBTモジュールの例とし
て、例えば三菱電機技報vol 67,No.9,1993,
PP.90−93に示されている。
【0004】一方、平成6年電気学会全国大会資料(N
o.507)に開示されている加圧接触型パッケージ構造
のIGBTを図2に示す。この構造はIGBTチップ2
01のコレクタあるいはアノード側を下部のコレクタ側
電極板203に接合層202により接合し、エミッタ上
に設けた加圧用電極205を凸部を有するエミッタ電極
板204で加圧圧接した点に特徴がある。また、ゲート
電極206はワイヤ207によりゲート端子208に接
続されている。両面から冷却が可能なため、熱抵抗が低
く、信頼性も高い。
【0005】
【発明が解決しようとする課題】従来の片面冷却型構造
では、冷却効率が低いため基板上に高密度にIGBTを
実装するとチップ温度が上昇して、半田接合部及びワイ
ヤボンデイング部が劣化し易い。また、ゲート電極(1
08のチップ側電極に対応)直下には脆く、薄いゲート
酸化膜が存在するため、ワイヤボンデイング時のチップ
ダメージが発生し易く、接合部の信頼性に問題が生じ
る。更に、上記構造の場合、シリーズ化に対応するため
には、その都度モジュール構造の設計を行う必要が生じ
る。
【0006】また、加圧接触型パッケージ構造では、エ
ミッタ側は圧接構造となっているため、加圧した状態で
通電すると、チップ温度は上昇する。その結果、加圧電
極はIGBTチップよりも伸びるため偏荷重になり易
く、接触抵抗の変動が起こり易い。また、ごみ,ずれ等
のハンドリングにも問題を生じ易い。更に、加圧用電極
をチップ上に設けているため、MOS制御部のチップ面
積に閉める割合が小さくなり、面積当りの電流容量が小
さくなる。
【0007】本発明の目的は、信頼性,ハンドリング
性,製造性及び冷却効率に優れたパワーチップキャリア
を提供することにある。
【0008】また、本発明の他の目的は上記パワーチッ
プキャリアを基本にして大容量化,シリーズ化が容易な
パワー半導体装置を提供することにある。
【0009】
【課題を解決するための手段】本発明のチップキャリア
によれば、MOS制御型パワー半導体素子のカソード電
極及びアノード電極とがカソード側内部電極及びアノー
ド側内部電極に金属学的に接合されている。
【0010】実施態様によれば、カソード電極及びアノ
ード電極はAlを第1層にし、接合され最上層がAg又
はAuで構成され、中間層はCr,Ti又はNiから構
成される接着層を有する。また、カソード側内部電極及
びアノード側内部電極はNiを第1層にし、接合される
最上層がAg又はAuで構成された接着層を有する。更
に、カソード電極とカソード側内部電極との接合、及
び、上記アノード電極とアノード側内部電極との接合は
AgとAg、又は、AgとAuとの相互拡散により金属
学的接合されていることが好ましい。このAgとAg、
又は、AgとAuとの相互拡散による金属学的接合は2
50℃以下で行われることが望ましい。
【0011】本発明のパワー半導体装置によれば、上述
のパワーチツプキャリアを複数用い、これらのパワーチ
ツプキャリアのそれぞれのカソード側内部電極及びアノ
ード側内部電極に金属学的に接合した複数の絶縁基板
と、カソード側内部電極に接合した絶縁基板と、及び、
アノード側内部電極に接合した絶縁基板とに加圧接続さ
れ、複数パワーチツプキャリアを並列的に固定する第1
及び第2の外部電極とを有する。
【0012】カソード側内部電極に接合した絶縁基板と
第1の外部電極間に海面金属層、又は、超弾性合金層を
有することが望ましいを特徴とする半導体装置。
【0013】
【作用】本発明構造では半導体素子基板のアノード,カ
ソード両主面上の各電極と内部電極とが金属学的に接合
されているため、界面に空気層が介在する圧接構造に比
べ、両面からの十分な冷却が可能であリ、熱抵抗が低
い。さらに、圧接構造特有の偏荷重現象も起こりにく
く、ごみ,ずれ等のハンドリング性を悪化させることも
ない。例えば、本発明を適用したIGBTモジュールの
場合、VCE(飽和電圧)の加圧力依存性は極めて小さ
くなる。すなわち、加圧力を小さくできる。以上のこと
から本発明構造は小型化,高信頼化に有利である。更
に、樹脂封止してあるため用途によっては絶縁板を接続
しない状態、すなわち単位モジュールのままでも使用で
きる。
【0014】本発明の金属学的接合は250度以下の温
度での接合がよいが、特に120〜150度付近の温度
で接続すれば、内部電極はW,MoあるいはCu−Al
N,Cu−SiC,Cu−W,Cu−Mo等の低熱膨張
係数の材料ばかりなくCu,Al等の熱膨張係数の比較
的大きい材料でも可能になる。低温であるため、熱膨張
係数のミスマッチが大きくても、接合部に発生する熱応
力を小さくできるからである。
【0015】本発明のパワー半導体装置では上述のパワ
ーチップキャリアをモジュール単位とし並列接続によ
り、従来モジュールに比べ、かなり小型化して達成でき
る。
【0016】すなわち、MOS制御型半導体ではチップ
歩留りの点から、チップを3cm角以上にすることは難し
いため、チップ容量としてはたかだか、百アンペア程度
であり、これを数千アンペアまで大容量化するためには
多数のチップを同時に動作させる必要がある。従って、
従来の片側冷却方式のモジュールでは冷却効率を考慮す
るとかなり寸法的に大きなものになる。また容量に応じ
てチップの位置,端子の位置等の設計,作製したモジュ
ールの信頼性評価等が必要となり、シリーズ化が困難で
ある。
【0017】本発明のパワー半導体装置によれば、上述
した小型で、冷却効率が高い高信頼性を有するパワーチ
ップキャリアを用いており、しかも、それぞれのパワー
チップキャリアは第1及び第2の外部電極により並列接
続されている。従って、シリーズ化が容易にでき、小型
でしかも信頼性に富む大容量のパワー半導体装置が実現
できる。
【0018】また、カソード側内部電極に接合した絶縁
基板と第1の外部電極間に海面金属層、又は、超弾性合
金層を有することにより、それぞれのパワーチップキャ
リアには均一に加圧されるため、信頼性が更に増す。
【0019】
【実施例】以下、本発明を実施例により具体的に説明す
る。
【0020】図3(a),(b)は本発明のパワーチップ
キャリアの断面構造の一例を示す。また、図4はパワー
チップキャリアに使用するIGBTの断面図を示す。図
3において、301はSi基体、302はゲート、30
3はカソード電極、304はコレクタ(アノード)側電
極、305はカソード側接着層、306はコレクタ(ア
ノード)側接着層、307はカソード側内部電極、30
8はコレクタ(アノード)側内部電極、309はゲート
電極、310はボンデイングワイヤ、311はゲート端
子、312は絶縁支持基板、313は樹脂、314はカ
ソード側絶縁基板との接着層、315はコレクタ(アノ
ード)側絶縁板との接着層、316,317は絶縁基板
を示す。図3(a)の特徴はSi基体301のカソード
電極303及びコレクタ(アノード)電極304と内部
電極307,308とが強固に金属学的に接着され、I
GBTの周囲に配置されたゲート電極309がワイヤに
よりゲート端子311に接続され、樹脂313で封止さ
れた構造にある。またゲート電極309は図4のエミッ
タ電極405の間に位置するゲート電極302に接続し
ている。なお、図4の406はカソード電極303とゲ
ート302とを絶縁する絶縁膜である。
【0021】この構造において、IGBTの容量はそれ
ぞれSi基体の性能,大きさにもよるが、500〜30
00V,50〜300A程度であり、この容量の範囲で
あれば、この状態で使用出来る。また、IGBTのカソ
ードおよびコレクタ電極が内部電極307及び308と
接着されているため、両面から熱を逃す(両面冷却)こ
とができ、熱抵抗,信頼性の点で従来技術に比べ極めて
有利である。それでワイヤボンデイング部も劣化しにく
い。
【0022】カソード電極303,コレクタ電極304
の電極構造としてはAl/Cr/Ni/Ag,Al/N
i/Ti/Ni/AuあるいはAl/Cr/Ag,Al
/Ni/Au,Al/Cr/Ag等Alを第一層にし、
最上層はAg、あるいはAuで、中間に密着性向上のC
r,Ti層、バリアであるNi層からなっていれば良
い。一方、内部電極307及び308の接着層はNi/
Agからなる。AgとAgあるいはAuの相互拡散によ
り250℃以下の温度での金属接合が完了する。
【0023】これに対し、図1に示した片面冷却型で
は、105で示す半田接続の場合、IGBTチップの裏
面にはAl/Cr/Ni/Ag処理をしているが、エミ
ッタ電極板106上にはNiめっきが施され、Pb−S
nあるいはSn−Sb半田で接続される。この場合に
は、Agが半田に拡散し、両側の界面にNiとSnの化
合物が生成して接着が完了する。NiとSnの化合物は
250℃以上の温度にならなければ十分に成長しない、
AlN基板102と基板104との半田接続も同様にN
iとSnとの化合物が生成して接合が完了する。Niと
Snの化合物の生成は接合温度ばかりでなくNiめっき
膜表面の酸化膜(NiO,Ni23)、汚れ及び半田中
のガスにもかなりの影響を受け、界面及び半田中に大き
なボイド等の欠陥が生じたりして接合にばらつきが大き
い。
【0024】本実施例では内部電極、絶縁基板上のAg
あるいはAu膜の中の炭素濃度を30at%以下にする
だけで、カソード及びアノード電極上のAu,Ag膜と
の低温拡散接合が可能である。炭素は拡散接合を阻害す
る。炭素濃度を30at%以下にするためにはAgの微
粒子を用いる場合には、有機溶剤からの炭素を除去する
ためAg粒子を塗布した内部電極あるいは絶縁基板を2
50℃の温度に大気中で加熱すればよい。蒸着あるいは
スパッタによりAuあるいはAg膜を形成する場合に
は、炭素を無くせるため加熱処理は不要である。
【0025】図3(b)に示した構造は、更に大容量化
を目的として、図3(a)に示したチップキャリアを多
数に並列接続させるために、絶縁基板316,317が
内部電極307,308とAgからなる接続層314,
315により同様に低温接合されている。なお、ゲート
電極309はIGBT基体301の周囲に配置してあ
り、ワイヤボンデイング時にゲート302の酸化膜のダ
メージが起こりにい構造となっている。ワイヤの他に薄
板でゲート電極と外部端子とを接続してもよい。この場
合にはアノード及びカソード電極の低温接着と同様の方
法で接合するのがよい。
【0026】図3(c)はMo内部電極上にNiめっき膜
を介して粉末あるいはスパッタによりAg膜を設け、同
様の方法によりAg膜を設けたMo内部電極と重ね、2
00℃に大気中で加熱して接着したサンプルの接合強度
比とAg膜中の炭素濃度との関係を示す。Agが30a
t%以上になると接合強度が著しく低下することが分か
る。
【0027】図5は図4においてゲート502とカソー
ド電極503の間にTIW,TiN等の高融点金属ある
いは窒化物層506を設けたIGBTの構造を示す。図
において505はエミッタ電極、507はゲート酸化物
を示す。この図に示す構造のIGBT基体を用いて図3
(a),(b)に示すパワーチップキヤリアを同様に作製
することも可能である、強度の高い高融点金属化合物層
506がゲート502の上部に存在することにより、ゲ
ート酸化物507が外部応力から保護され、信頼性が向
上する。
【0028】図6は図4及び図5に示したIGBTチッ
プを用いた単位モジュール、すなわちパワーチップキャ
リアの断面図を示している。本構造の特徴は図6(a)に
示すようにエミッタ電極614とカソード側内部電極6
07の凸部とが接着層605により固相接合され、ゲー
ト602上カソード電極603には内部電極が接合され
ていない点にある。熱のヒートシンクとなるエミッタ電
極614に内部電極607が直接接続されているため、
ゲート602上のカソード電極603上に接続されるよ
りは熱の冷却効率は向上する。その他は図3(a)で示
した構造と同様である。
【0029】図6(b)は更に大容量化を目指して、図
6(a)を多数に並列接続するために絶縁基板617,
618と内部電極607,608とを接続層615,6
16により低温金属接合した構造を示す。
【0030】以上の実施例において、接着層はAg層か
らなり、その密度は後述するように60〜100%の範
囲にあれば、電気伝導度、応力緩和の点から好ましい。
この密度は、使用するAg粒子の大きさ、接合温度によ
って変化する。また、内部電極607,608として、
Mo,Wのような低熱膨張係数の材料を使用する場合に
は、200度以上の温度に加熱して、接合層の密度も1
00%に近ずけてもよい。一方、内部電極607,60
8としてCu,Al及びこれらとW,Mo,AlN,S
iCらの低熱膨張係数の材料との複合材料を使用する場
合には、200度以下の低温で接合することが信頼性を確
保する点で望ましい。
【0031】以上IGBT基体を用いたパワーチップキ
ャリアの構造について実施例を述べてきたが、本発明は
MOS制御型トランジスタの他にもMOS制御型サイリ
スタにも適用可能である。
【0032】図7に本発明のパワーチップキャリアに用
いるMOS制御型サイリスタ(IGCT)の断面構造を示す。
図において、701はIGCT、702はゲート酸化
膜、703はポリSiゲート、704はサイリスタ上の
絶縁膜、705はカソード、706はアノード側Al/
Cr/Ni/Ag膜、及び、707はエミッタ電極であ
る。サイリスタ上の絶縁膜704は、例えばPSG(Ph
ospo−Silicate−Glass)あるいはSiO2 を用いる。
【0033】図4に示したIGBTではエミッタ電極4
05の長さに対するゲート上のカソード電極403の長
さの比が小さい方が高耐圧化、ON電圧の低減に有効で
あるのに対し、IGCTでは図7におけるエミッタ電極
707の長さが小さい方が高耐圧化、ON電圧の低減に
有効である。すなわち、カソード側内部電極との接合面
積を大きくできるため、接合部の信頼性、冷却効率の点
でもパワーチップキャリアに適合した素子であると言え
る。
【0034】図8は図7に示したIGCTを用いて作製
したパワーチップキャリアの断面図を示す。図8(a)
は数百Aまでの容量の範囲で使用する場合である。図に
おいて、801はIGCT基体、802はゲート絶縁
膜、803はゲート、804は絶縁膜、805はカソー
ド電極、806はエミッタ電極、807はコレクタ側電
極、808はカソード側接着層、809はコレクタ側接
着層、810はカソード側内部電極、811はコレクタ
側内部電極、812はゲート電極、813はボンデイン
グワイヤ、814は樹脂、815は絶縁支持基板であ
る。カソード電極805及びコレクタ電極807はAl
/Cr/Ni/Ag,Al/Cr/Ag及びAl/Cr
/Agで構成される。カソード側内部電極810、及び
コレクタ側内部電極811上の接合層808,809は
Agで構成さる。Ag同志の拡散によりそれぞれカソー
ド電極膜805とカソード側内部電極810、及び、コ
レクタ側電極807とコレクタ側内部電極811とが低
温接合されている。IGCT基体801それ自体がON
電圧が低いことに加えて、カソード電極805の面積が
大きいため、冷却効率、信頼性の特に優れたパワーチッ
プキャリアができる。またゲート電極812はワイヤボ
ンデイング813によりゲート端子816に接続されて
いる。図8(b)は更に内部電極810,811と絶縁板
819,820とを接合したものである。
【0035】図9に2個のチップキャリア901を並べ
て、カソード内部電極902同志を接続903,コレク
タ電極904同志を接続905,ゲート電極906同志
を接続907し、絶縁板908の上下から冷却フィン9
10付外部電極909により挟み、ネジ911により締
めつけ、加圧し、並列動作させることにより、大容量化
して使用するための構造を示す。図において、2個のチ
ップキャリアを均一に加圧するために、カソード側絶縁
物板908と冷却フィン付外部電極909との間には、
海綿状金属あるいは超弾性合金板912が設けられてい
る。本実施例は2個のパワーチップキャリアの場合であ
るが、キャリアの数を増やすことにより、大電力に対応
できる半導体装置が可能になるため、用途に応じてシリ
ーズ化が容易になる。
【0036】次にパワーチップキャリアの作製方法につ
いて述べる。図3及び図8に示す内部電極上にめっき,
スパッタ,蒸着等の手法により、Ni層を設け、この上
部に例えば有機溶媒に懸濁したAgの超微粒子(100
0Å未満)を均一に塗布する。次に、大気中において3
00度以上の温度に加熱し、Cを除去する。次の工程で
は、真空中において、同様に加熱し、Ag表面の酸化膜
を除去する。次にIGBT,IGCTの電極上のAg層と内
部電極表面のAg層と重ね、150〜250度の温度範
囲に加熱し接合する。絶縁板と接合する場合も同様にA
g層を用いて行い、ワイヤボンデイング、樹脂封止して
完成する。上記したAgの微粒子の他に、スパッタした
Ag,Au膜を用いる場合には、Mo等内部電極上のN
i膜上に常温から100℃の温度範囲において、スパッ
タ法によりAg膜を厚さ2〜20μm形成する。続い
て、MOSパワー半導体のアノード,カソード電極と重
ね100〜250℃の温度に大気中、N2 中で加熱して
接合する。
【0037】
【発明の効果】本発明によれば、信頼性が高い,低熱抵
抗,大容量のパワーチップキャリア、及び半導体装置を
提供することができる。
【図面の簡単な説明】
【図1】従来の片面冷却方式の半導体モジュールの構造
を示す図である。
【図2】従来の圧接型両面冷却方式のモジュール構造を
示す図である。
【図3】本発明のパワーチップキャリアを示す図であ
る。
【図4】本発明のパワーチップキャリアに使用するIG
BTの断面を示す図である。
【図5】本発明のパワーチップキャリアに使用するIG
BTの断面図である。
【図6】本発明のパワーチップキャリアを示す図であ
る。
【図7】本発明のパワーチップキャリアに使用するIG
CTの断面図である。
【図8】本発明のパワーチップキャリアを示す断面図で
ある。
【図9】本発明の大用量半導体の断面構造を示す図であ
る。
【符号の説明】
301…Si基体、302…ゲート、303…カソード
電極、304…コレクタ(アノード)側電極、305…
カソード側接着層、306…コレクタ(アノード)側接
着層、307…カソード側内部電極、308…コレクタ
(アノード)側内部電極、309…ゲート電極、310
…ボンデイングワイヤ、311…ゲート端子、312…
絶縁支持基板、313…樹脂、314…カソード側絶縁
基板との接着層、315…コレクタ(アノード)側絶縁
板との接着層、316,317…絶縁基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 満雄 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 山田 一二 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 小林 秀男 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 長瀬 博 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 諏訪 正輝 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内

Claims (16)

    【特許請求の範囲】
  1. 【請求項1】半導体基板の一方の主面に形成されたMO
    S制御型パワー半導体素子と、 上記の半導体基板の一方の主面上に形成された上記半導
    体素子のカソード電極と、 上記の半導体基板の一方の主面上に絶縁層を介して形成
    された上記半導体素子のゲート電極と、 上記半導体基板の他方の主面上に形成された上記半導体
    素子のアノード電極と、 上記カソード電極と金属学的に接合されたカソード側内
    部電極と、 上記アノード電極と金属学的に接合されたアノード側内
    部電極と、を有するパワーチツプキャリア。
  2. 【請求項2】請求項1において、上記カソード電極及び
    アノード電極はAlを第1層にし、接合され最上層がA
    g又はAuで構成され、中間層はCr,Ti又はNiか
    ら構成される接着層を有することを特徴とするパワーチ
    ツプキャリア。
  3. 【請求項3】請求項2において、上記カソード側内部電
    極及びアノード側内部電極はNiを第1層にし、接合さ
    れる最上層がAg又はAuで構成された接着層を有する
    ことを特徴とするパワーチツプキャリア。
  4. 【請求項4】請求項3において、上記カソード電極とカ
    ソード側内部電極との接合、及び、上記アノード電極と
    アノード側内部電極との接合はAgとAg、又は、Ag
    とAuとの相互拡散により金属学的接合されていること
    を特徴とするパワーチツプキャリア。
  5. 【請求項5】請求項4において、上記AgとAg、又
    は、AgとAuとの相互拡散により金属学的接合は25
    0℃以下で行われることを特徴とするパワーチツプキャ
    リア。
  6. 【請求項6】請求項5において、上記カソード側内部電
    極及びアノード側内部電極はMo若しくはW、又は、A
    l,CuとW,Mo,AlN若しくはSiCの複合材料
    からなることを特徴とするパワーチツプキャリア。
  7. 【請求項7】請求項1において、上記ゲート電極上には
    絶縁層を介して上記カソード電極が配置されていること
    を特徴とするパワーチツプキャリア。
  8. 【請求項8】請求項7において、上記ゲート電極上には
    TiW,TiN、又は、窒化物の層が形成されているこ
    とを特徴とするパワーチツプキャリア。
  9. 【請求項9】請求項7において、上記カソード側内部電
    極は上記カソード電極方向に凸部を有し、上記ゲート電
    極上では非接触であることを特徴とするパワーチツプキ
    ャリア。
  10. 【請求項10】請求項1から9までのいずれかの項にお
    いて、上記パワーチップキャリアが樹脂封止されている
    ことを特徴するパワーチツプキャリア。
  11. 【請求項11】半導体基板の一方の主面に形成されたM
    OS制御型パワー半導体素子と、上記の半導体基板の一
    方の主面上に形成された上記半導体素子のカソード電極
    と、上記の半導体基板の一方の主面上に絶縁層を介して
    形成された上記半導体素子のゲート電極と、上記の半導
    体基板の他方の主面上に形成された上記半導体素子のア
    ノード電極と、上記カソード電極と金属学的に接合され
    たカソード側内部電極と、上記アノード電極と金属学的
    に接合されたアノード側内部電極とを有する複数のパワ
    ーチツプキャリアと、 上記パワーチツプキャリアのそれぞれのカソード側内部
    電極及びアノード側内部電極に金属学的に接合した複数
    の絶縁基板と、 上記カソード側内部電極に接合した絶縁基板と、及び、
    上記アノード側内部電極に接合した絶縁基板とに加圧接
    続され、上記複数パワーチツプキャリアを並列的に固定
    する第1及び第2の外部電極と、を有するパワー半導体
    装置。
  12. 【請求項12】請求項11において、上記カソード側内
    部電極に接合した絶縁基板と上記第1の外部電極間に海
    面金属層、又は、超弾性合金層を有することを特徴とす
    るパワー半導体装置。
  13. 【請求項13】請求項11において、上記カソード側内
    部電極と上記絶縁基板間、及び、上記アノード側内部電
    極と上記絶縁基板間にはAg又はAuを主成分とする接
    合層を有することを特徴とするパワー半導体装置。
  14. 【請求項14】請求項11,12、または、13におい
    て、上記カソード電極及びアノード電極はAlを第1層
    にし、接合され最上層がAg又はAuで構成され、中間
    層はCr,Ti又はNiから構成される接着層を有する
    ことを特徴とするパワー半導体装置。
  15. 【請求項15】請求項14において、上記カソード側内
    部電極及びアノード側内部電極はNiを第1層にし、接
    合される最上層がAg又はAuで構成された接着層を有
    することを特徴とするパワー半導体装置。
  16. 【請求項16】請求項15において、上記カソード電極
    とカソード側内部電極との接合、及び、上記アノード電
    極とアノード側内部電極との接合はAgとAg、又は、
    AgとAuとの相互拡散により金属学的接合されている
    ことを特徴とするパワー半導体装置。
JP06733395A 1995-03-27 1995-03-27 パワーチップキャリア及びこれを用いたパワー半導体装置 Expired - Fee Related JP3307145B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP06733395A JP3307145B2 (ja) 1995-03-27 1995-03-27 パワーチップキャリア及びこれを用いたパワー半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06733395A JP3307145B2 (ja) 1995-03-27 1995-03-27 パワーチップキャリア及びこれを用いたパワー半導体装置

Publications (2)

Publication Number Publication Date
JPH08264765A true JPH08264765A (ja) 1996-10-11
JP3307145B2 JP3307145B2 (ja) 2002-07-24

Family

ID=13341998

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06733395A Expired - Fee Related JP3307145B2 (ja) 1995-03-27 1995-03-27 パワーチップキャリア及びこれを用いたパワー半導体装置

Country Status (1)

Country Link
JP (1) JP3307145B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7936065B2 (en) 2006-06-12 2011-05-03 Toyota Jidosha Kabushiki Kaisha Semiconductor devices and method of manufacturing them
US8558381B2 (en) 2009-03-23 2013-10-15 Toyota Jidosha Kabushiki Kaisha Semiconductor device
CN109659280A (zh) * 2018-12-27 2019-04-19 西安中车永电电气有限公司 一种压接式igbt内部封装结构

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52122472A (en) * 1976-04-07 1977-10-14 Mitsubishi Electric Corp Power semiconductor device
JPS53124974A (en) * 1977-04-06 1978-10-31 Mitsubishi Electric Corp Semiconductor device
JPS5417669A (en) * 1977-07-08 1979-02-09 Mitsubishi Electric Corp Semiconductor device
JPS5817626A (ja) * 1981-07-13 1983-02-01 フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン 低温度ダイ取り付け方法
JPS60176244A (ja) * 1984-02-22 1985-09-10 Sumitomo Electric Ind Ltd 半導体装置の接着部品
JPH01501027A (ja) * 1986-05-14 1989-04-06 セミクロン エレクトロニク ゲーエムベーハー 半導体構成要素
JPH01228139A (ja) * 1988-03-09 1989-09-12 Fuji Electric Co Ltd 二端子半導体の平形構造
JPH01228138A (ja) * 1988-03-09 1989-09-12 Fuji Electric Co Ltd 二端子半導体素子の外装構造
JPH02206125A (ja) * 1989-02-06 1990-08-15 Nippon Steel Corp バンプ形成方法および半導体素子接続方法
JPH0325258U (ja) * 1989-07-24 1991-03-15
JPH05206449A (ja) * 1992-01-29 1993-08-13 Hitachi Ltd 半導体モジュール及びそれを使った電力変換装置
JPH06232303A (ja) * 1993-02-05 1994-08-19 Fuji Electric Co Ltd 電力用半導体素子
JPH06310725A (ja) * 1993-04-21 1994-11-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH08167625A (ja) * 1994-12-14 1996-06-25 Hitachi Ltd 圧接型半導体装置の製造法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52122472A (en) * 1976-04-07 1977-10-14 Mitsubishi Electric Corp Power semiconductor device
JPS53124974A (en) * 1977-04-06 1978-10-31 Mitsubishi Electric Corp Semiconductor device
JPS5417669A (en) * 1977-07-08 1979-02-09 Mitsubishi Electric Corp Semiconductor device
JPS5817626A (ja) * 1981-07-13 1983-02-01 フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン 低温度ダイ取り付け方法
JPS60176244A (ja) * 1984-02-22 1985-09-10 Sumitomo Electric Ind Ltd 半導体装置の接着部品
JPH01501027A (ja) * 1986-05-14 1989-04-06 セミクロン エレクトロニク ゲーエムベーハー 半導体構成要素
JPH01228139A (ja) * 1988-03-09 1989-09-12 Fuji Electric Co Ltd 二端子半導体の平形構造
JPH01228138A (ja) * 1988-03-09 1989-09-12 Fuji Electric Co Ltd 二端子半導体素子の外装構造
JPH02206125A (ja) * 1989-02-06 1990-08-15 Nippon Steel Corp バンプ形成方法および半導体素子接続方法
JPH0325258U (ja) * 1989-07-24 1991-03-15
JPH05206449A (ja) * 1992-01-29 1993-08-13 Hitachi Ltd 半導体モジュール及びそれを使った電力変換装置
JPH06232303A (ja) * 1993-02-05 1994-08-19 Fuji Electric Co Ltd 電力用半導体素子
JPH06310725A (ja) * 1993-04-21 1994-11-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH08167625A (ja) * 1994-12-14 1996-06-25 Hitachi Ltd 圧接型半導体装置の製造法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7936065B2 (en) 2006-06-12 2011-05-03 Toyota Jidosha Kabushiki Kaisha Semiconductor devices and method of manufacturing them
US8558381B2 (en) 2009-03-23 2013-10-15 Toyota Jidosha Kabushiki Kaisha Semiconductor device
CN109659280A (zh) * 2018-12-27 2019-04-19 西安中车永电电气有限公司 一种压接式igbt内部封装结构

Also Published As

Publication number Publication date
JP3307145B2 (ja) 2002-07-24

Similar Documents

Publication Publication Date Title
US9673163B2 (en) Semiconductor device with flip chip structure and fabrication method of the semiconductor device
WO2015190559A1 (ja) パワーモジュールおよびその製造方法
US20060118816A1 (en) Press pack power semiconductor module
JP2000106374A (ja) 耐短絡性を有する絶縁ゲ―トバイポ―ラトランジスタ―モジュ―ル
JP6077773B2 (ja) パワーモジュール半導体装置
JP4645406B2 (ja) 半導体装置
JP7494271B2 (ja) 半導体装置及びパワーモジュール
Matsuda et al. Pressure contact assembly technology of high power devices
JPH0936186A (ja) パワー半導体モジュール及びその実装方法
JP4096741B2 (ja) 半導体装置
JP2014053403A (ja) パワーモジュール半導体装置
JP2004014599A (ja) 半導体装置およびその製造方法
JP3307145B2 (ja) パワーチップキャリア及びこれを用いたパワー半導体装置
JPH11214612A (ja) パワー半導体モジュール
JP2014032985A (ja) 半導体装置およびその製造方法
JPH09237868A (ja) 半導体モジュール
JPH10290000A (ja) 圧接型半導体装置
CN112889148B (zh) 具有自由浮动封装概念的功率半导体装置
JP2013175697A (ja) 半導体装置およびその製造方法
JP2001007281A (ja) パワー半導体モジュール
JP3809550B2 (ja) 高耐熱半導体素子及びこれを用いた電力変換器
WO2021181747A1 (ja) 半導体装置
US11728317B2 (en) Power module package
JP3394000B2 (ja) モジュール型半導体装置及びこれを用いた電力変換装置
JP2001110823A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080517

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080517

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090517

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees