JP2002196981A - データ処理装置 - Google Patents

データ処理装置

Info

Publication number
JP2002196981A
JP2002196981A JP2000391369A JP2000391369A JP2002196981A JP 2002196981 A JP2002196981 A JP 2002196981A JP 2000391369 A JP2000391369 A JP 2000391369A JP 2000391369 A JP2000391369 A JP 2000391369A JP 2002196981 A JP2002196981 A JP 2002196981A
Authority
JP
Japan
Prior art keywords
cache
instruction
ram
address
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000391369A
Other languages
English (en)
Inventor
Yasuhiro Yamazaki
恭啓 山崎
Taizo Sato
泰造 佐藤
Sukeyuki Uchiumi
祐之 内海
Hitoshi Yoda
斉 依田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2000391369A priority Critical patent/JP2002196981A/ja
Priority to TW090131653A priority patent/TW581966B/zh
Priority to EP01310811A priority patent/EP1217502B1/en
Priority to DE60127520T priority patent/DE60127520T2/de
Priority to US10/023,905 priority patent/US6760810B2/en
Priority to CNB011457651A priority patent/CN1155893C/zh
Priority to KR1020010082560A priority patent/KR100758185B1/ko
Publication of JP2002196981A publication Critical patent/JP2002196981A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0882—Page mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1028—Power efficiency
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【課題】 無駄な電力消費を避け、低電力で動作可能な
命令キャッシュを有するデータ処理装置を提供する。 【解決手段】 複数のキャッシュメモリ（１７、１８）
を有し、要求された命令を格納するキャッシュメモリを
イネーブル（１７）とし、それ以外のキャッシュメモリ
（１８）をディスエーブルとする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデータ処理装置に関
し、より特定すれば命令キャッシュを具備するマイクロ
プロセッサや画像処理プロセッサなどのデータ処理装置
に関する。
【０００２】
【従来の技術】従来、各種プロセッサは外部メモリ（Ｒ
ＡＭ）から命令を取り込み、実行ユニットで命令を実行
する。
【０００３】図１は、この種のマイクロプロセッサを示
すブロック図である。マイクロプロセッサ１０は実行ユ
ニット１１を有する。実行ユニット１１は、次の手順で
外部メモリとして機能する外部ＲＡＭ１２に格納してあ
る命令を実行する。まず、実行ユニット１１は命令アド
レスを外部ＲＡＭ１２に出力し（ステップ１）、対応す
る命令を受取る（ステップ２）。そして実行ユニット１
１は命令を解析／実行する(ステップ３)。その際、実行
ユニット１１は、データを読出す又は書込むためにデー
タアドレスを外部ＲＡＭ１２に出力し（ステップ４）、
データを読み書きする（ステップ５）。なお、ステップ
４と５は、命令によっては不必要な動作である。
【０００４】図１の構成では、命令を実行する毎に外部
ＲＡＭ１２にアクセスする必要があるため、命令の実行
に時間が掛かるという問題点を持つ。
【０００５】この問題点を解決するために、図２に示す
ように、マイクロプロセッサ１０Ａ内に命令キャッシュ
１３を設けることが行われている。命令キャッシュ１３
に要求する命令が無い場合には、ステップ１、２の手順
で命令が外部ＲＡＭ１２から読み出されて実行ユニット
１１に供給されると共に、命令キャッシュ１３に格納さ
れる。実行ユニット１１が同じ命令を要求した場合に
は、命令アドレスを受けた命令キャッシュ１３から対応
する命令が読み出され、実行ユニット１１に供給され
る。一般に、外部ＲＡＭ１２にアクセスする時間より
も、命令キャッシュ１３にアクセスする時間の方が短い
ため、命令を読出して実行するまでの時間を短縮するこ
とができる。
【０００６】図３は、図２に示す命令キャッシュ１３の
構成を示すブロック図である。命令キャッシュ１３は、
命令アドレスレジスタ１４、２つのタグＲＡＭ１５、１
６、２つのキャッシュＲＡＭ１７、１８、２つの比較器
１９、２０、ヒット／ミス判定論理回路２１及びセレク
タ２２を有する。タグＲＡＭ１５とキャッシュＲＡＭ１
７とは連動し（＃０系）、タグＲＡＭ１６とキャッシュ
ＲＡＭ１８とは連動している（＃１系）。
【０００７】命令キャッシュ１３は、図２に示す実行ユ
ニット１１からの命令アドレスを受け、対応する命令を
セレクタ２２から出力する。外部ＲＡＭ１２へは命令ア
ドレスを送り、外部ＲＡＭから該当するブロックを受取
る。ブロックとは、連続するアドレスで特定される複数
の命令の集まりである。
【０００８】図４に、逐次的に実行される命令を示す。
図４において、分岐命令（ｂｒａｎｃｈ）以外は連続す
る命令アドレスで特定される命令である。図４の右側の
矢印で示す順で命令が実行される。例えば、連続するア
ドレスで特定される４つの命令を１つのブロックとす
る。
【０００９】図３の命令アドレスレジスタ１４は、ブロ
ックオフセット、ラインアドレス及びタグアドレスの領
域に分割されている。２つのキャッシュＲＡＭ１７、１
８は、ラインアドレスとブロックアドレスでアクセスさ
れ、指定された命令を出力する。ラインアドレスは外部
ＲＡＭ１２内の命令をキャッシュＲＡＭ１７、１８に格
納する領域を限定するために用いられる。例えば、外部
ＲＡＭ１２のアドレスｘｘｘｘやｙｙｙｙに格納されて
いる命令は、キャッシュＲＡＭ１７、１８のｚｚｚに格
納されるようにする。キャッシュＲＡＭ１７、１８の任
意の記憶領域に格納可能としてしまうと、キャッシュＲ
ＡＭ１７、１８をアクセスするのに時間がかかってしま
う。
【００１０】なお、外部ＲＡＭ１２から読出した命令
は、２つのキャッシュＲＡＭ１７、１８に格納可能であ
る。この場合、連想度が２であると言う。キャッシュＲ
ＡＭ１７、１８は個々のメモリチップで構成されていて
も良いし、１つのメモリチップの記憶領域を分割したも
のであっても良い。
【００１１】ブロックオフセットは、ラインアドレスか
ら１ブロック分の命令を特定するものである。例えば、
図４の先頭にある加算命令“ａｄｄ”がラインアドレス
で特定され、ブロックオフセットが“００”から“０
１”、“１０”、“１１”と変化するすることで、命令
“ａｄｄ”、“ｓｕｂｃｃ”、“ｏｒ”、“ｓｅｔ”が
特定される。
【００１２】タグＲＡＭ１５、１６はラインアドレスを
受けて、タグアドレスを出力する。比較器１９、２０は
それぞれ、タグＲＡＭ１５、１６から読出されたタグア
ドレスを命令アドレスレジスタ１４から読出されたタグ
アドレスと比較して、両者が一致するかどうかを判断す
る。ラインアドレスで特定される命令がキャッシュＲＡ
Ｍ１７に格納されている場合には、比較器１９の比較結
果が一致する(キャッシュ・ヒット)。これに対し、ライ
ンアドレスで特定される命令がキャッシュＲＡＭ１８に
格納されている場合には、比較器２０の比較結果が一致
する（キャッシュ・ヒット）。
【００１３】ヒット／ミス判定論理回路２１は、比較器
１９と２０の出力信号に応じて、セレクタ２２を制御す
る。比較器１９が一致信号を出力すれば、セレクタ２２
はキャッシュＲＡＭ１７を選択し、比較器２０が一致信
号を出力すれば、セレクタ２２はキャッシュＲＡＭ１８
を選択する。選択された命令は、実行ユニット１１へ送
られる。
【００１４】図５は、上述した場合、つまりタグＲＡＭ
１５から読出されるタグアドレスと命令アドレスレジス
タ１４から読出されるタグアドレスとが一致した場合を
示す。図中、太線は読出し動作で使用しているアドレ
ス、命令、信号などの流れを示す。
【００１５】図６は、比較器１９と２０の比較結果がい
ずれも一致しなかった場合(キャッシュ・ミス)を示す。
図中、太線は書込み動作で使用しているアドレス、命
令、信号などの流れを示す。この場合には、外部ＲＡＭ
１２から命令を読出し、キャッシュＲＡＭ１７かキャッ
シュＲＡＭ１８に書込む。図６の場合はキャッシュＲＡ
Ｍ１７に読出した命令を書込む例である。また、ミスし
た命令アドレスのタグアドレスをキャッシュＲＡＭ１７
に対応するタグＲＡＭ１５に書込む。そして、キャッシ
ュＲＡＭ１７から格納した命令を読出し、セレクタ２２
を介して実行ユニット１１に供給する。
【００１６】
【発明が解決しようとする課題】しかしならが、上記従
来の命令キャッシュには次の問題点がある。
【００１７】図７は、図３に示す構成の命令キャッシュ
１３から命令を読出すシーケンスを示す図である。アド
レス等の流れを明確に図示するために、図３に示す構成
要素に付してある参照番号の一部のみ図示してある。ま
た、図７では、１つの命令は４バイト構成で、４つの命
令で１ブロックを構成する（つまり１ブロックは１６バ
イト）。また、ライン数は１２８である。読出しシーケ
ンスは、ステップ（ａ）から（ｅ）の順番である。
【００１８】実行ユニット１１から“０ｘ００００００
００”の命令アドレスが供給され、命令アドレスレジス
タ１４に格納されたとする。この場合、ラインアドレス
は“０００００００”で、ブロックオフセットは“０
０”である。ステップ（ａ）では、命令アドレスのタグ
アドレスは、タグＲＡＭ１５内から読出されたタグアド
レスと一致すると仮定するものとする。従って、ヒット
／ミス判定論理回路２１はセレクタ２２を制御してキャ
ッシュＲＡＭ１７を選択する。例えば、図４の加算命令
“ａｄｄ”がキャッシュＲＡＭ１７から読出される。
【００１９】次に、ステップ（ｂ）で命令アドレス“０
ｘ０００００００４”が命令アドレスレジスタ１４に格
納される。この場合、ブロックオフセットは“００”か
ら１インクリメントし、“０１”となる。ラインアドレ
スは変わらないので、引き続きキャッシュＲＡＭ１７が
選択され、ブロックオフセット“０１”に対応する命令
が選択される（図４の減算命令“ｓｕｂｃｃ”）。
【００２０】同様にして、命令アドレス“０ｘ００００
００８”、“０ｘ０００００００ｃ”に対しブロックオ
フセットが“１０”、“１１”となり、それぞれＯＲ命
令“ｏｒ”、セット命令“ｓｅｔ”がキャッシュＲＡＭ
１７から読出される（ステップ（ｃ）、（ｄ））。この
間もラインアドレスは変わらない。
【００２１】次に、ステップ（ｅ）で命令アドレスが
“０ｘ００００００１０”に変化すると、ラインアドレ
スは１インクリメントし、“００００００１”となる。
ステップ（ｅ）では、命令アドレスのタグアドレスは、
タグＲＡＭ１６内から読出されたタグアドレスと一致す
ると仮定するものとする。従って、ヒット／ミス判定論
理回路２１はセレクタ２２を制御してキャッシュＲＡＭ
１８を選択する。
【００２２】命令が連続したアドレスで特定されるステ
ップ（ａ）から（ｅ）では、選択されないキャッシュＲ
ＡＭ１８も読出し動作を行っている。なお、図中の太線
の丸印は、キャッシュＲＡＭがイネーブル状態（アクテ
ィブ状態や活性状態とも言う）にあることを示してい
る。従って、無駄な電力が消費されてしまうという問題
点があった。
【００２３】従って、本発明は上記従来技術の問題点を
解決し、無駄な電力消費を避け、低電力で動作可能な命
令キャッシュを有するデータ処理装置を提供することを
目的とする。
【００２４】
【課題を解決するための手段】上記課題は、命令キャッ
シュを有するデータ処理装置において、複数のキャッシ
ュメモリを有し、要求された命令を格納するキャッシュ
メモリをイネーブルとし、それ以外のキャッシュメモリ
をディスエーブル（インアクティブや非活性状態とも言
う）とするデータ処理装置で達成できる。要求された命
令を格納していないキャッシュメモリをディスエーブル
とするので、電力を消費しない。つまり、電力を消費す
るのは要求されたメモリを格納するキャッシュメモリの
みである。よって、無駄な電力消費を避け、低電力で動
作可能な命令キャッシュが実現できる。
【００２５】
【発明の実施の形態】図８は、本発明の原理を説明する
ための図である。前述した図７に示す読出しシーケンス
との相違を明確にするために、図８では、図７の構成に
本発明を適用した場合の読出しシーケンスを図示してあ
る。従って、図８に示す命令キャッシュの構成そのもの
は、便宜上図３や図７に示す従来の命令キャッシュの構
成としてある。
【００２６】本発明によれば、ステップ（ｂ）、（ｃ）
及び（ｄ）で、要求された命令を格納していないキャッ
シュＲＡＭ１８をディースエーブル状態とすることにあ
る（ディスエーブル状態にあるキャッシュＲＡＭ１８
は、太線の丸印で囲んでいない）。換言すれば、ステッ
プ（ｂ）、（ｃ）及び（ｄ）で、要求された命令を格納
するキャッシュＲＡＭ１７のみをイネーブル状態として
いる（イネーブル状態にあるキャッシュＲＡＭ１７を太
線の丸印で囲んである）。これにより、命令キャッシュ
で消費される電力を減らすことができる。
【００２７】なお、キャッシュＲＡＭをディスエーブル
状態にするには、これらに対するアドレス供給を停止す
ればよい。
【００２８】このように、要求された命令を格納してい
ないキャッシュＲＡＭをディスエーブル状態とすること
ができるのは、同一ブロック内の命令はラインアドレス
が同じなので、同一キャッシュＲＡＭ内に格納されてい
ることに着目したものである。ステップ（ａ）は同一ブ
ロックの最初の命令を読出す。この時はキャッシュＲＡ
Ｍ１７がヒットするのであるが、どちらがヒットするか
どうかを判断してミスするキャッシュＲＡＭ１８をディ
スエーブルとするには相当の時間を要してしまう。従っ
て、原理的にはキャッシュＲＡＭ１８をディスエーブル
状態に設定できるが、アクセス時間を犠牲にしてしまう
ので、ステップ（ａ）では両方のキャッシュＲＡＭをイ
ネーブル状態に設定する。
【００２９】ステップ（ｂ）では、ラインアドレスに変
化はない。つまり、ステップ（ｂ）では必ずステップ
（ａ）と同一のキャッシュＲＡＭ１７がヒットする。従
って、ステップ（ａ）でキャッシュ・ミスしたキャッシ
ュＲＡＭ１８をディスエーブル状態とする。ステップ
（ｃ）もラインアドレスに変化はないので、キャッシュ
ＲＡＭ１８をディスエーブル状態とする。
【００３０】そして、ラインアドレスが変化するステッ
プ（ｅ）ではステップ（ａ）と同様に、両方のキャッシ
ュＲＡＭ１７、１８をイネーブル状態に設定する。
【００３１】このように、同一ブロックの先頭にある命
令をのみ読出すときにすべてのキャッシュＲＡＭをイネ
ーブル状態に設定し、同一ブロック内の残りの命令を読
出すときはキャッシュ・ミスしたキャッシュＲＡＭをデ
ィスエーブル状態とすることにより、電力消費を削減す
ることが可能となる。
【００３２】図９は、本発明の一実施の形態による命令
キャッシュの構成を示すブロック図である。図中、図３
に示す構成要素と同一のものには同一の参照番号を付し
てある。なお、図９の構成は、図２に示す命令キャッシ
ュ１３を構成し、この命令キャッシュを有するマイクロ
プロセッサなどのデータ処理装置と外部ＲＡＭ１２とを
含んでシステムが構成される。
【００３３】図９に示す命令キャッシュは、図３に示す
ヒット／ミス判定論理回路２１に代えてヒット／ミス判
定論理回路２１Ａを用いる。ヒット／ミス判定論理回路
２１Ａは、セレクタ２２の制御に加え、図８を参照して
説明した制御、つまりラインアドレスに変化があるかど
うかを判定し、変化がない場合には直前のステップでキ
ャッシュ・ミスしたキャッシュＲＡＭをディスエーブル
状態に制御する制御を行うものである。そして、この制
御結果に応じたキャッシュＲＡＭ読出し有効信号２３及
び２４をそれぞれキャッシュＲＡＭ１７、１８に出力
し、これらをイネーブル状態かディスエーブル状態に設
定する。
【００３４】キャッシュＲＡＭ読出し有効信号２３、２
４は、論理ゲート１７ａ、１８ａに供給され、キャッシ
ュＲＡＭ読出し有効信号２３、２４がイネーブル（Ｏ
Ｎ）の時、アドレスがキャッシュＲＡＭ１７、１８に与
えられ、ディスエーブル（ＯＦＦ）の時、アドレスはキ
ャッシュＲＡＭ１７、１８に供給されない。また、キャ
ッシュＲＡＭ１７、１８が個別のチップで構成されてい
る場合には、各チップのチップ選択端子などにキャッシ
ュＲＡＭ読出し有効信号２３、２４を与える。
【００３５】図１０は、ヒット／ミス判定論理回路２１
Ａの一構成例を示す回路図である。ヒット／ミス判定論
理回路２１Ａは、ＡＮＤゲート２５、２６、フリップフ
ロップ２７及びＯＲゲート２８、３０及び３１、ＮＯＲ
ゲート２９を有する。ヒット／ミス判定論理回路２１Ａ
の入力信号は、比較器１９、２０の比較結果と、タグＲ
ＡＭ１５、１６から読出されたアドレスに有効な命令が
格納されているかどうかを示すエントリ有効信号３２、
３３、同一ラインアドレス内のブロックの先頭であるこ
とを示す信号３４、及びアドレスが分岐命令により新規
のものとなる事を示すブランチ検出信号３５である。ま
た、ヒット／ミス判定論理回路２１Ａの出力信号は、キ
ャッシュ・ミス信号３６、キャッシュＲＡＭ読出し有効
信号２３、２４及びセレクタ制御信号３７である。
【００３６】図１０の判定論理を図８と図９を参照しな
がら説明する。
【００３７】まず、命令アドレスがブロックの先頭であ
る場合、又は分岐命令によって新規のアドレスとなった
場合には、信号３４又は信号３５がＯＮ（ハイレベル）
となり、ＯＲゲート２８を介してＯＲゲート３０と３１
に供給される。そして、ＯＲゲート３０と３１はキャッ
シュＲＡＭ読出し有効信号２３、２４をＯＮ（ハイレベ
ル）とする。これにより、キャッシュＲＡＭ１７と１８
はイネーブル状態に設定される。この時、エントリ有効
信号３２と３３がオフの時（ローレベルの時）、ＡＮＤ
ゲート２５、２６の出力はローレベルであり、ＯＲゲー
トを介してローレベルのキャッシュ・ミス信号３６が出
力される。これが出力されると、図２に示す外部ＲＡＭ
１２にアクセスして命令の書込み動作が行われる（後述
する図１２の動作）。
【００３８】これに対し、比較器１９又は２０の出力が
タグアドレスの一致を示しており、対応するエントリ有
効信号３２又は３３が有効を示すハイレベル（ＯＮ）の
時、キャッシュ・ミス信号はハイレベルでキャッシュ・
ヒットを示す。例えば、比較器１９の出力がタグアドレ
スの一致を示すと、ＡＮＤゲート２５の出力はハイレベ
ルとなり、制御信号３７としてセレクタ２２に供給さ
れ、キャッシュＲＡＭ１７を選択するとともに、フリッ
プフロップ２７を１にセットする。これにより、キャッ
シュ・ヒットしたのは、＃０系（キャッシュＲＡＭ１
７）であることがフリップフロップ２７に記憶される。
他方、比較器２０の出力がタグアドレスの一致を示す
と、ＡＮＤゲート２６の出力はハイレベルとなる。この
時、制御信号３７はローレベルのままであり、セレクタ
２２はキャッシュＲＡＭ１８を選択する。なお、フリッ
プフロップ２７は０にリセットされたままである。つま
り、フリップフロック２７は、どのキャッシュメモリが
ヒットしたかを示すデータを記憶する記憶手段として機
能する。以上の動作が、図８のステップ（ａ）で行われ
る。
【００３９】次に、命令アドレスがブロックの先頭でな
い場合、又は分岐命令がない場合には、ＯＲゲートの出
力はローレベルとなる。そして、フリップフロップ２７
に格納された値を用いて、何れか一方のキャッシュＲＡ
Ｍを有効にする。フリップフロップ２７に１がセットさ
れていれば、ＯＲゲート３０の出力はハイレベル、ＯＲ
ゲート３１の出力はローレベルとなり、キャッシュＲＡ
Ｍ読出し有効信号２３がＯＮ、キャッシュＲＡＭ読出し
有効信号２４がＯＦＦとなる。他方、フリップフロップ
２７に０がセットされていれば、ＯＲゲート３０の出力
はローレベル、ＯＲゲート３１の出力はハイレベルとな
り、キャッシュＲＡＭ読出し有効信号２３がＯＦＦ、キ
ャッシュＲＡＭ読出し有効信号２４がＯＮとなる。セレ
クタ２２は、制御信号３７に従って、いずれか一方のキ
ャッシュＲＡＭを選択する。図８のステップ（ｂ）〜
（ｄ）では、同一ラインアドレス内の動作なのでＡＮＤ
ゲート２５の出力、つまり制御信号３７はハイレベルで
ある。よって、セレクタ２２はキャッシュＲＡＭ１７を
選択する。また、ステップ（ｂ）〜（ｄ）では、フリッ
プフロップ２７に１がセットされるので、キャッシュＲ
ＡＭ読出し信号２３がＯＮし続ける。
【００４０】このように、ヒット／ミス判定論理回路２
１Ａは、複数のキャッシュメモリを有する命令キャッシ
ュの制御方法であって、要求された命令を格納するキャ
ッシュメモリをイネーブルとし、それ以外のキャッシュ
メモリをディスエーブルとする制御方法を実現するもの
である。
【００４１】図１１は、上記判定論理に従い命令キャッ
シュから命令を読出す様子を示す図で、前述した図５に
相当するものである。また、図１２は、上記判定論理に
従いキャッシュ・ミス信号３６がＯＮになった場合の動
作を示すもので、前述した図６に相当するものである。
図２に示す外部ＲＡＭ１２から命令が読出され、図６を
参照して説明した動作と同様に、どちらかのキャッシュ
ＲＡＭ（図１２の例では、キャッシュＲＡＭ１７）に書
込まれる。
【００４２】以上、本発明の実施の形態を説明した。本
発明は上記実施の形態に限定されるものではない。例え
ば、キャッシュＲＡＭの数は３以上であっても良い。換
言すれば、連想度が３以上であっても良い。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
プロセッサの実行ユニットから要求された命令を格納し
ていないキャッシュメモリをディスエーブルとするの
で、無駄な電力消費を避け、低電力で動作可能な命令キ
ャッシュを有するデータ処理装置を提供することができ
る。
【図面の簡単な説明】
【図１】従来のマイクロプロセッサの構成を示す図であ
る。
【図２】従来のマイクロプロセッサの別の構成を示す図
である。
【図３】図２に示す命令キャッシュ１３の構成を示すブ
ロック図である。
【図４】逐次的に実行される命令の一例を示す図であ
る。
【図５】図３に示す命令キャッシュの動作を示す図であ
る。
【図６】図３に示す命令キャッシュの別の動作を示す図
である。
【図７】図３に示す命令キャッシュの読出し動作を各ス
テップごとに分解して示す図である。
【図８】本発明の原理を、図７の読出し動作に対比させ
て示す図である。
【図９】本発明の一実施の形態による命令キャッシュの
構成を示す図である。
【図１０】図９に示すヒット／ミス判定論理回路の一構
成例を示す回路図である。
【図１１】図８に示す命令キャッシュの動作を示す図で
ある。
【図１２】図８に示す命令キャッシュの別の動作を示す
図である。
【符号の説明】
１０ マイクロプロセッサ １１ 実行ユニット １２ 外部ＲＡＭ １３ 命令キャッシュ １４ 命令アドレスレジスタ １５、１６ タグＲＡＭ １７、１８ キャッシュＲＡＭ １９、２０ 比較器 ２１、２１Ａ ヒット／ミス判定論理回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 内海 祐之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 依田 斉 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B005 JJ00 KK00 LL01 MM01

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 命令キャッシュを有するデータ処理装置
    において、 複数のキャッシュメモリを有し、要求された命令を格納
    するキャッシュメモリをイネーブルとし、それ以外のキ
    ャッシュメモリをディスエーブルとするデータ処理装
    置。
  2. 【請求項２】 命令キャッシュを有するデータ処理装置
    において、 複数のキャッシュメモリと、 連続する命令のブロックの先頭にある命令を読出すとき
    に前記複数のキャッシュメモリをイネーブル状態とし、
    ブロック内のそれ以降の命令を読出すときは、先頭にあ
    る命令を読み出したキャッシュメモリのみイネーブル状
    態にし、他のキャッシュメモリはディスエーブル状態に
    制御する判定回路とを有するデータ処理装置。
  3. 【請求項３】 前記判定回路は、ブロックを指示するブ
    ロックアドレスを参照して前記複数のキャッシュメモリ
    のイネーブル状態及びディスエーブル状態を制御する請
    求項２記載のデータ処理装置。
  4. 【請求項４】 前記判定回路は、どのキャッシュメモリ
    がヒットしたかを示すデータを記憶する記憶手段を有
    し、この記憶手段のデータを用いて前記複数のキャッシ
    ュメモリのイネーブル状態及びディスエーブル状態を制
    御する請求項２記載のデータ処理装置。
  5. 【請求項５】 プロセッサとこれに接続される外部メモ
    リとを有し、 該プロセッサは命令キャッシュを具備し、該命令キャッ
    シュは複数のキャッシュメモリを有し、要求された命令
    を格納するキャッシュメモリをイネーブルとし、それ以
    外のキャッシュメモリをディスエーブルとするシステ
    ム。
  6. 【請求項６】 複数のキャッシュメモリを有する命令キ
    ャッシュの制御方法において、要求された命令を格納す
    るキャッシュメモリをイネーブルとし、それ以外のキャ
    ッシュメモリをディスエーブルとする制御方法。
JP2000391369A 2000-12-22 2000-12-22 データ処理装置 Pending JP2002196981A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2000391369A JP2002196981A (ja) 2000-12-22 2000-12-22 データ処理装置
TW090131653A TW581966B (en) 2000-12-22 2001-12-20 Data processor
EP01310811A EP1217502B1 (en) 2000-12-22 2001-12-21 Data processor having instruction cache with low power consumption
DE60127520T DE60127520T2 (de) 2000-12-22 2001-12-21 Prozessor mit Befehlscache mit niedrigem Stromverbrauch
US10/023,905 US6760810B2 (en) 2000-12-22 2001-12-21 Data processor having instruction cache with low power consumption
CNB011457651A CN1155893C (zh) 2000-12-22 2001-12-21 具有低电耗指令高速缓冲存储器的数据处理器
KR1020010082560A KR100758185B1 (ko) 2000-12-22 2001-12-21 데이터 처리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000391369A JP2002196981A (ja) 2000-12-22 2000-12-22 データ処理装置

Publications (1)

Publication Number Publication Date
JP2002196981A true JP2002196981A (ja) 2002-07-12

Family

ID=18857521

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000391369A Pending JP2002196981A (ja) 2000-12-22 2000-12-22 データ処理装置

Country Status (7)

Country Link
US (1) US6760810B2 (ja)
EP (1) EP1217502B1 (ja)
JP (1) JP2002196981A (ja)
KR (1) KR100758185B1 (ja)
CN (1) CN1155893C (ja)
DE (1) DE60127520T2 (ja)
TW (1) TW581966B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008217353A (ja) * 2007-03-02 2008-09-18 Fujitsu Ltd データ処理装置、およびメモリのリードアクティブ制御方法。
US8161272B2 (en) 2008-07-03 2012-04-17 Renesas Electronics Corporation Memory control circuit and integrated circuit including branch instruction detection and operation mode control of a memory

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7330954B2 (en) * 2002-04-18 2008-02-12 Intel Corporation Storing information in one of at least two storage devices based on a storage parameter and an attribute of the storage devices
JP2004171177A (ja) * 2002-11-19 2004-06-17 Renesas Technology Corp キャッシュシステムおよびキャッシュメモリ制御装置
US7263621B2 (en) * 2004-11-15 2007-08-28 Via Technologies, Inc. System for reducing power consumption in a microprocessor having multiple instruction decoders that are coupled to selectors receiving their own output as feedback
TW200821831A (en) * 2005-12-21 2008-05-16 Nxp Bv Schedule based cache/memory power minimization technique
US8200999B2 (en) * 2008-08-11 2012-06-12 International Business Machines Corporation Selective power reduction of memory hardware
JP5793061B2 (ja) * 2011-11-02 2015-10-14 ルネサスエレクトロニクス株式会社 キャッシュメモリ装置、キャッシュ制御方法、およびマイクロプロセッサシステム
US8503264B1 (en) 2011-11-18 2013-08-06 Xilinx, Inc. Reducing power consumption in a segmented memory
US9396117B2 (en) * 2012-01-09 2016-07-19 Nvidia Corporation Instruction cache power reduction
US9547358B2 (en) 2012-04-27 2017-01-17 Nvidia Corporation Branch prediction power reduction
US9552032B2 (en) 2012-04-27 2017-01-24 Nvidia Corporation Branch prediction power reduction
US8743653B1 (en) 2012-06-20 2014-06-03 Xilinx, Inc. Reducing dynamic power consumption of a memory circuit
CN104050092B (zh) 2013-03-15 2018-05-01 上海芯豪微电子有限公司 一种数据缓存***及方法
WO2018100331A1 (en) * 2016-11-29 2018-06-07 Arm Limited Storage circuitry responsive to a tag-matching command
CN113138657A (zh) * 2020-01-17 2021-07-20 炬芯科技股份有限公司 一种降低cache访问功耗的方法和电路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01154261A (ja) * 1987-12-11 1989-06-16 Toshiba Corp 情報処理装置
JPH0786847B2 (ja) * 1988-08-09 1995-09-20 松下電器産業株式会社 キャッシュメモリ
JPH04328656A (ja) * 1991-04-30 1992-11-17 Toshiba Corp キャッシュメモリ
US5913223A (en) * 1993-01-25 1999-06-15 Sheppard; Douglas Parks Low power set associative cache memory
JP3589485B2 (ja) 1994-06-07 2004-11-17 株式会社ルネサステクノロジ セットアソシアティブ方式のメモリ装置およびプロセッサ
JPH08263370A (ja) * 1995-03-27 1996-10-11 Toshiba Microelectron Corp キャッシュメモリシステム
US5724611A (en) * 1996-04-25 1998-03-03 Vlsi Technology, Inc. Automatic cache controller system and method therefor
US5911153A (en) * 1996-10-03 1999-06-08 International Business Machines Corporation Memory design which facilitates incremental fetch and store requests off applied base address requests
US5983310A (en) 1997-02-13 1999-11-09 Novell, Inc. Pin management of accelerator for interpretive environments
US5974505A (en) * 1997-09-02 1999-10-26 International Business Machines Corporation Method and system for reducing power consumption of a non-blocking cache within a data processing system
JPH11184752A (ja) 1997-12-19 1999-07-09 Hitachi Ltd データ処理装置及びデータ処理システム
US6138208A (en) * 1998-04-13 2000-10-24 International Business Machines Corporation Multiple level cache memory with overlapped L1 and L2 memory access
JP3439350B2 (ja) * 1998-10-02 2003-08-25 Ｎｅｃエレクトロニクス株式会社 キャッシュ・メモリ制御方法及びキャッシュ・メモリ制御装置
US6449694B1 (en) * 1999-07-27 2002-09-10 Intel Corporation Low power cache operation through the use of partial tag comparison
US6356990B1 (en) * 2000-02-02 2002-03-12 International Business Machines Corporation Set-associative cache memory having a built-in set prediction array
US6549986B1 (en) * 2000-06-20 2003-04-15 Conexant Systems, Inc. Low power instruction cache
US6535959B1 (en) * 2000-09-05 2003-03-18 Conexant Systems, Inc. Circuit and method for reducing power consumption in an instruction cache

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008217353A (ja) * 2007-03-02 2008-09-18 Fujitsu Ltd データ処理装置、およびメモリのリードアクティブ制御方法。
US8667259B2 (en) 2007-03-02 2014-03-04 Fujitsu Semiconductor Limited Data processor and memory read active control method
US8161272B2 (en) 2008-07-03 2012-04-17 Renesas Electronics Corporation Memory control circuit and integrated circuit including branch instruction detection and operation mode control of a memory
US8484445B2 (en) 2008-07-03 2013-07-09 Renesas Electronics Corporation Memory control circuit and integrated circuit including branch instruction and detection and operation mode control of a memory

Also Published As

Publication number Publication date
US20020080662A1 (en) 2002-06-27
KR100758185B1 (ko) 2007-09-13
CN1155893C (zh) 2004-06-30
DE60127520T2 (de) 2007-09-06
KR20020051874A (ko) 2002-06-29
US6760810B2 (en) 2004-07-06
EP1217502B1 (en) 2007-03-28
CN1367428A (zh) 2002-09-04
TW581966B (en) 2004-04-01
EP1217502A1 (en) 2002-06-26
DE60127520D1 (de) 2007-05-10

Similar Documents

Publication Publication Date Title
US5586283A (en) Method and apparatus for the reduction of tablewalk latencies in a translation look aside buffer
JP2002196981A (ja) データ処理装置
JPH11175391A (ja) フラッシュメモリにおける書込み／消去機能を拡張するための方法および装置
US6826670B2 (en) Accessing memory units in a data processing apparatus
JPH04242848A (ja) 走行モード別キャッシュメモリ制御方式
US7139919B2 (en) Information processing apparatus with central processing unit and main memory having power saving mode, and power saving controlling method
KR20010102441A (ko) 프로세서가 대기되는 동안 개시된 병렬 판독 및 직렬판독을 이용하는 세트 연관 캐시 관리 방법
US6748527B1 (en) Data processing system for performing software initialization
KR100298955B1 (ko) 데이타처리시스템
US5724548A (en) System including processor and cache memory and method of controlling the cache memory
JP2000207203A (ja) マイクロコントロ―ラ
US4628450A (en) Data processing system having a local memory which does not use a directory device with distributed resident programs and a method therefor
JP2927160B2 (ja) レジスタ装置
JP2003058420A (ja) Ｎａｎｄ型フラッシュメモリからのデータ読み出し方法
US6836828B2 (en) Instruction cache apparatus and method capable of increasing a instruction hit rate and improving instruction access efficiency
JPH06348592A (ja) ライトバッファ制御方式
JPH10247150A (ja) データ処理システム
JPH07152650A (ja) キャッシュ制御装置
JPH1049440A (ja) キャッシュメモリシステム
JPH1185613A (ja) キャッシュメモリ
JPH03175546A (ja) 命令キャッシュメモリ
JP2003271455A (ja) キャッシュメモリ制御装置およびキャッシュメモリシステム
JPH04304B2 (ja)
JPH1055308A (ja) キャッシュメモリ
JPH1055303A (ja) メモリシステム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050811

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080716

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080722

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080728

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20081118