JPH05216767A

JPH05216767A - エントリ置き換え制御方式

Info

Publication number: JPH05216767A
Application number: JP4019682A
Authority: JP
Inventors: Masayuki Miyazaki; 正亨宮崎
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 1992-02-05
Filing date: 1992-02-05
Publication date: 1993-08-27
Anticipated expiration: 2015-07-24
Also published as: JP3068935B2

Abstract

(57)【要約】【目的】ランダム制御によりＴＬＢもしくはキャッシ
ュ・メモリのエントリ置き換えを行うに際して、直前も
しくは過去数回の間にアクセスされたエントリについて
は、置き換えられることがないようにすること。【構成】ランダム・アドレス発生手段１はランダムな
アドレス信号を発生する。アクセス・アドレス記憶手段
３は、直前あるいは過去数回の間にアクセスされたＴＬ
Ｂもしくはキャッシュ・メモリ２のアドレスを記憶して
いる。ＴＬＢもしくはキャッシュ・メモリ２のエントリ
置き換えを行う場合、ランダム・アドレス発生手段１の
出力とアクセス・アドレス記憶手段３アドレスが比較器
４で比較され、両者が一致すると、セレクタ６は、直前
あるいは過去数回の間にアクセスされたアドレス信号と
は異なった信号を出力するアドレス生成手段５の出力を
選択し、ＴＬＢもしくはキャッシュ・メモリ２のエント
リの置き換えを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】トランスファー・ルックアサイド
・バッファ（以下、ＴＬＢと称す）やキャッシュ・メモ
リにおいて、ミス・ヒット時、既に登録されているアド
レスあるいはデータを、新たに登録するアドレスあるい
はデータと置き換えるエントリの置き換え制御が行われ
る。

【０００２】上記したエントリの置き換え制御方式とし
て、従来からＦＩＦＯ（First In First Out）制御や、
ＬＲＵ（Least Recently Used ）制御、あるいは、ラン
ダム制御が知られている。本発明は、上記したエントリ
の置き換え制御方式に関し、特に、ランダム制御による
エントリ置き換え制御方式に関するものである。

【０００３】

【従来の技術】図４は、動的アドレス変換におけるＴＬ
Ｂのランダム制御によるエントリ置き換え制御方式の従
来例を示す図である。同図において、１０１はランダム
・アドレス生成部、１０２はアドレス変換の対象となる
論理アドレス、１０３はＴＬＢ、１０４は比較器、１０
５は物理アドレスである。

【０００４】同図におけるランダム・アドレス生成部１
０１はＴＬＢのエントリ数の容量を持つカウンタ１０１
ａから構成される。カウンタ１０１ａはクロックにより
カウントアップしており、カウント値がエントリ数を越
えるとラップ・アラウンドする。ＴＬＢ１０３には、そ
の時点でアクセス頻度の高いページの論理アドレスとペ
ージ・アドレス（実アドレス）が対応付けて格納されて
おり、比較器１０４はＴＬＢ１０３の論理アドレスと論
理アドレス１０２のセグメント番号、ページ番号とを比
較し、両者が一致すると一致（ヒット）信号を出力し、
不一致であると不一致（ミス・ヒット）信号を出力す
る。

【０００５】同図において、アドレス変換モードで命令
により主記憶装置をアクセスする場合、ＴＬＢ１０３が
参照される。そして、与えられた論理アドレス１０２の
セグメント番号、ページ番号に対応したページ・アドレ
スがＴＬＢ１０３に格納されている場合には、比較器１
０４がヒット信号を出力する。

【０００６】ヒット信号が比較器１０４より出力される
と、ＴＬＢ１０３より即座にページ・アドレス（実アド
レス）が読みだされ、読みだされたページ・アドレスに
論理アドレス１０２のページ内変位を加えて物理アドレ
ス１０５が生成される。また、ミス・ヒット信号が比較
器１０４より出力されると、主記憶装置のアドレス管理
テーブルのセグメント・テーブル、ページ・テーブルを
参照して、ページ・アドレス（実アドレス）を得て、Ｔ
ＬＢのエントリを置換する。この場合、ＴＬＢにおける
置き換えアドレスは、ランダム・アドレス生成部１０１
のカウンタ１０１ａのカウント値により定まる。

【０００７】すなわち、ミス・ヒット時のカウンタ１０
１ａのカウント値により定まるＴＬＢのエントリと、新
たに登録される論理アドレス、ページ・アドレス（実ア
ドレス）が置き換えられる。ついで、ＴＬＢ１０３より
新たに登録したページ・アドレスが読みだされ、前記し
たように、読みだされたページ・アドレスに論理アドレ
ス１０２のページ内変位を加えて物理アドレス１０５が
生成される。

【０００８】上記した、従来のランダム制御によるエン
トリの置き換え制御においては、カウンタ１０１ａのカ
ウント値により置き換えるエントリのアドレスが定ま
り、その値はまったくランダムとなるから、直前にアク
セスされたエントリが置き換えられる可能性がある。一
般に直前にアクセスされたエントリは、今後アクセスさ
れる可能性が高く、直前にアクセスされたエントリが置
き換えられると、その後、そのエントリに対応した論理
アドレスがアクセスされた際、主記憶装置のアドレス管
理テーブルを参照し、再度、ＴＬＢに登録することとな
り、アドレス変換の効率を低下させることとなる。

【０００９】また、キャッシュ・メモリにおいても、ラ
ンダム制御によるエントリ置き換え制御方式を用いた場
合、上記したＴＬＢと同様な問題点があった。

【００１０】

【発明が解決しようとする課題】本発明は上記した従来
技術の欠点を改善するためになされたものであつて、ラ
ンダム制御によるＴＬＢもしくはキャッシュ・メモリの
エントリ置き換え制御方式において、直前あるいは過去
数回の間にアクセスされたエントリについては、置き換
えられることがないようにすることにより、効率的な制
御を行うことができる、エントリ置き換え制御方式を提
供することを目的とする。

【００１１】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。本発明は上記課題を解決するため、ラン
ダムなアドレス信号を発生するランダム・アドレス信号
発生手段１を備え、ＴＬＢもしくはキャッシュ・メモリ
２のエントリを上記ランダムなアドレス信号に基づき置
き換えるエントリ置き換え制御方式において、図１に示
すように、ＴＬＢもしくはキャッシュ・メモリ２を直前
あるいは過去所定回数の間にアクセスしたアドレス信号
を記憶するアクセス・アドレス記憶手段３と、ランダム
・アドレス信号発生手段１の出力とアクセス・アドレス
記憶手段３の出力を比較する比較手段４と、アクセス・
アドレス記憶手段３に記憶されたアドレス信号と異なっ
たアドレス信号を生成するアドレス生成手段５と、比較
手段４の出力に基づきランダム・アドレス信号発生手段
１の出力あるいはアドレス生成手段５の出力を選択的に
出力するセレクタ６とを設けたものである。

【００１２】そして、ＴＬＢもしくはキャッシュ・メモ
リ２のエントリの置き換えに際して、ランダム・アドレ
ス信号発生手段１が出力するアドレス信号とアクセス・
アドレス記憶手段３に記憶されたアドレス信号とが一致
した場合、セレクタ６によりアドレス生成手段５のアド
レス信号を選択し、選択されたアドレス信号に基づきＴ
ＬＢもしくはキャッシュ・メモリのエントリを置き換え
る。

【００１３】また、上記構成に加え、請求項２のよう
に、アクセス・アドレス記憶手段３の出力に所定数を加
算あるいは減算することにより、アクセス・アドレス記
憶手段３に記憶されたアドレス信号と異なったアドレス
信号を生成することができる。さらに、請求項３のよう
に、セット・アソシエイティブ方式のＴＬＢもしくはキ
ャッシュ・メモリ２に本発明を適用し、アドレス生成手
段５を、ＴＬＢもしくはキャッシュ・メモリ２の直前あ
るいは過去所定回数の間にアクセスされたウェイを記憶
するフラグ・レジスタ５ａと、フラグ・レジスタをサー
チすることにより直前あるいは過去所定回数の間にアク
セスされたウェイをサーチするサーチ部５ｂと、サーチ
部の出力に基づきアドレス信号を生成するアドレス生成
部５ｃから構成することができる。

【００１４】

【作用】ランダム・アドレス発生手段１はランダムなア
ドレス信号を発生する。また、アクセス・アドレス記憶
手段３は、直前あるいは過去所定回数の間にアクセスさ
れたＴＬＢもしくはキャッシュ・メモリ２のアドレスを
記憶している。ＴＬＢのエントリ置き換えを行う場合、
ランダム・アドレス発生手段１の出力とアクセス・アド
レス記憶手段３アドレスが比較器４で比較される。

【００１５】比較の結果、両者が不一致であると、セレ
クタ６はランダム・アドレス発生手段１の出力を選択
し、ＴＬＢもしくはキャッシュ・メモリのエントリはラ
ンダム・アドレス発生手段１の出力するアドレスにより
置き換えられる。比較の結果、両者が一致すると、セレ
クタ６は、アクセス・アドレス記憶手段３に記憶された
アドレス信号と異なったアドレス信号を出力するアドレ
ス生成手段５の出力を選択し、ＴＬＢもしくはキャッシ
ュ・メモリのエントリはアドレス生成手段５の出力する
アドレスにより置き換えられる。

【００１６】比較手段４により、直前あるいは過去所定
回数の間にアクセスされたアドレスとエントリの置き換
えを行うアドレスを比較して、両者が一致すると、直前
あるいは過去所定回数の間にアクセスされたアドレスと
は異なったアドレスにより、ＴＬＢもしくはキャッシュ
・メモリ２のエントリの置き換えをおこなうので、直前
あるいは過去所定回数の間にアクセスされたアドレスの
エントリの置き換え防止することができる。

【００１７】また、アドレス生成手段５を、アクセスさ
れたＴＬＢもしくはキャッシュ・メモリ２のウェイを記
憶するフラグ・レジスタ５ａと、フラグ・レジスタ５ａ
をサーチしアクセスされたウェイを検索するサーチ部５
ｂと、サーチ部５ｂの出力に基づきアドレス信号を生成
するアドレス生成部５ｃから構成することにより、セッ
ト・アソシエイティブ方式のＴＬＢもしくはキャッシュ
・メモリ２において、過去数回の間の各ウェイのアクセ
ス状態に基づき、エントリの置き換えアドレスを定める
ことができ、所定回数の間にアクセスされたウェイのエ
ントリの置き換え防止することができる。

【００１８】

【実施例】図２は本発明の第１の実施例を示す図であ
り、同図において、１１はカウンタ、１２はクロック信
号、１３は直前にアクセスされたアドレス、１４、１５
は第１および第２のレジスタ、１６は比較器、１７はセ
レクタである。同図は、本発明をＴＬＢに適用した場合
の１実施例を示す図であり、図２は図４におけるランダ
ム・アドレス生成部１０１に対応し、図２のセレクタ１
７の出力により図４に示したＴＬＢ１０３がアクセスさ
れる。

【００１９】同図におけるカウンタ１１は従来例におい
て示したカウンタ１０１ａと同様ＴＬＢのエントリ数の
容量を持ち、カウンタ１１はクロック信号１３によりカ
ウントアップしており、カウント値がエントリ数を越え
るとラップ・アラウンドする。また、第１のレジスタ１
４には、直前にアクセスされたアドレスが格納されてお
り、第２のレジスタ１５には直前にアクセスされたアド
レスに１加えた値が格納されている。

【００２０】つぎに、図２の動作を説明する。ＴＬＢの
ミス・ヒット時におけるＴＬＢのエントリ置き換えに際
して、カウンタ１１の値が読みだされ、比較器１６にお
いて、レジスタ１４に保持された直前にアクセスしたア
ドレスと比較される。カウンタ１１より読みだされた値
がレジスタ１４に保持された直前にアクセスしたアドレ
スと異なる場合には、セレクタ１７はカウンタ１１の出
力を選択し出力する。

【００２１】また、カウンタ１１より読みだされた値が
レジスタ１４に保持された直前にアクセスしたアドレス
と等しい場合には、セレクタ１７はレジスタ１５の出力
を選択して出力する。レジスタ１５には、前記したよう
に、直前にアクセスしたアドレスに１を加えた値が格納
されているので、カウンタ１１の出力値が直前にアクセ
スされたアドレスと等しい場合には、セレクタ１７より
直前にアクセスされたアドレスに１を加えたアドレスが
出力される。

【００２２】本実施例においては、上記のように、カウ
ンタ１１の値が直前にアクセスされたアドレスに等しい
場合には、直前にアクセスされたアドレスに１を加えた
アドレスが出力されるので、ＴＢＬのエントリの置き換
えにおいて、直前にアクセスされたエントリが置き換え
られることがなく、効率的なエントリの置き換え制御を
行うことができる。

【００２３】なお、上記実施例においては、直前にアク
セスされたアドレスに１を加えた値をレジスタ１５にセ
ットしているが、レジスタ１５にセットされる値は上記
値の限定されるものではなく、例えば、直前にアクセス
されたアドレスに所定数を加減算するなど、レジスタ１
４に保持されている値と異なった値がレジスタ１５にセ
ットされるように構成すればよい。

【００２４】図３は本発明の第２の実施例を示す図であ
り、同図は、タグ部がＥ行Ｓ列のマトリックスからな
り、列を指定するアドレスにより得られるＥ個の行アド
レスをアドレス変換の対象となる論理アドレスと比較し
て、一致した行アドレスについて、実アドレスを得るよ
うに構成したセット・アソシエイティブ方式によるＴＬ
Ｂに本発明を適用した例を示す図である。

【００２５】同図において、２１はカウンタ、２２はフ
ラグ・レジスタ、２３はアドレス発生部、２４はＴＬＢ
のタグ部、２５ないし２８は第１ないし第４のレジス
タ、２９は比較器、３０はサーチ部、３１はアドレス生
成部、３２はセレクタである。同図は、図２と同様、図
５におけるランダム・アドレス生成部１０１に対応し、
ＴＬＢのエントリ置き換え制御において、同図のセレク
タ３２の出力によりＴＬＢがアクセスされる。

【００２６】同図におけるカウンタ２１はＴＬＢがアク
セスされるごとに歩進するカウンタであり、第１ないし
第４のレジスタ２５ないし２８の内、アクセスされたア
ドレスを格納するレジスタを指定するとともに、カウン
タ２１のカウント値が１歩進する毎に、フラグ・レジス
タ２２に格納されたフラグ値を同図の右側に１列づつシ
フトする。

【００２７】フラグ・レジスタ２２の各行はＴＬＢのタ
グ部２４の各ウェイに対応しており、ＴＬＢのあるウェ
イがアクセスされると、そのウェイに対応したフラグ・
レジスタの行のビットが１となる。したがって、図３に
示すフラグ・レジスタ２２においては、ＴＬＢのタグ部
２４のアクセス状態を過去４回まで記憶することができ
る。

【００２８】アドレス発生部２３は例えば図２に示した
カウンタ１１と同様な構成をもち、ランダムなアドレス
信号を発生し、エントリ置き換えを行うウェイを指定す
る。第１のレジスタ２５には直前にアクセスされたＴＬ
Ｂのアドレスが記憶されており、第２のレジスタ２６は
その前にアクセスされたＴＬＢのアドレスが記憶されて
いる。同様に、第３のレジスタ２７は３回前にアクセス
されたＴＬＢのアドレスが、また、第４のレジスタ２８
には４回前にアクセスされたＴＬＢのアドレスが記憶さ
れている。

【００２９】比較器２９は第１ないし第４のレジスタ２
５ないし２８に格納されたアドレスとアドレス発生部２
３の出力を比較し、アドレス発生部２３の出力が第１な
いし第４のレジスタ２５ないし２８に格納されたアドレ
スのいずれかと一致すると一致信号を出力する。サーチ
部３０はフラグ・レジスタ２２を検索して、過去４回の
間にアクセスされたことのないＴＬＢのウェイを出力す
る。また、アドレス生成部３１はサーチ手段の検索結果
に基づき、エントリの置き換えアドレスを出力する。

【００３０】セレクタ３２は比較器２９の出力に応じ
て、アドレス発生部２３の出力あるいはアドレス生成部
３１の出力を選択する。次ぎに、図３の実施例の動作を
説明する。ＴＬＢがアクセスされると、アクセスされた
アドレスが第１ないし第４のレジスタ２５ないし２８に
順次格納されていくとともに、フラグ・レジスタ２２の
アクセスされたウェイに対応した行のフラグが１とな
り、その値はＴＬＢがアクセスされるごとに右側に１列
ずつシフトする。

【００３１】ここで、ＴＬＢのエントリ置き換えを行う
場合、アドレス発生部２３の出力と第１ないし第４のレ
ジスタに格納されたアドレスが比較器２９で比較され
る。比較器２９が不一致信号を出力すると、セレクタ３
２はアドレス発生部２３の出力を選択してＴＬＢに出力
する。すなわち、アドレス発生部２３の出力するアドレ
スが第１ないし第４のレジスタ２５ないし２８に格納さ
れた過去４回の間にアクセスされたアドレスと異なる場
合には、セレクタ３２はアドレス発生部２３の出力を選
択し、アドレス発生部２３の出力するアドレスによりＴ
ＬＢのエントリの置き換えが行われる。

【００３２】また、比較器２９が一致信号を出力する
と、サーチ部３０は過去４回の間にアクセスされたこと
のないウェイをフラグ・レジスタ２２のフラグによりサ
ーチし（フラグ・レジスタ２２の行が「０，０，０，
０」のウェイ）、アドレス生成部３１に出力する。アド
レス生成部３１はサーチ部３０のサーチ結果に基づき、
過去４回の間にアクセスされたことのないアドレスを生
成し、セレクタ３２に出力する。セレクタ３２は比較器
２９が不一致信号を出力しているので、アドレス生成部
３１の出力を選択しＴＬＢに出力する。

【００３３】すなわち、アドレス発生部２３の出力する
アドレスが第１ないし第４のレジスタ２５ないし２８に
格納された過去４回の間にアクセスされたアドレスのい
ずれかと一致する場合には、アドレス生成部３１により
過去４回の間にアクセスされた事のないアドレスを生成
し、そのアドレスにより、ＴＬＢのエントリの置き換え
が行われる。

【００３４】なお、アドレス生成部３１におけるアドレ
スの生成方法は種々考えられるが，例えば、過去４回の
間にアクセスされた事のないアドレスの内、最も小さい
もの、あるいは、最も大きなものが選択される。また、
セレクタ３２よりアドレスが出力されると、そのアドレ
スはカウンタ２１により指示される第１ないし第４のレ
ジスタ２５ないし２８に格納される（上記実施例の場合
には第１のレジスタ２５に格納される）。

【００３５】本実施例においては、上記のように、ＴＢ
Ｌのエントリの置き換えにおいて、過去４回の間にアク
セスされたエントリが置き換えられることがなく、効率
的なエントリの置き換え制御を行うことができる。ま
た、フラグ・レジスタ２２の行あるいは列を拡張するこ
とにより、置き換えを防止するウェイの拡張、あるい
は、置き換えを防止するアクセス回数の拡張をすること
ができる。さらに、任意の値をセットすることができる
エキストラ・レジスタを設け、エキストラ・レジスタに
より、フラグ・レジスタ２２の値を設定できるようにす
ることにより、特定のウェイの書換えを防止し、頻繁に
使用するウェイの内容を常時保持することが可能とな
る。

【００３６】なお、上記実施例においては、ＴＬＢのエ
ントリ置き換え制御について説明したが、本発明はＴＬ
Ｂのエントリ置き換え制御に限定されるものではなく、
キャッシュ・メモリにも適用することができる。

【００３７】

【発明の効果】以上説明したことから明らかなように、
本発明においては、置き換えられるアドレスを、直前も
しくは過去数回の間にアクセスされたアドレスと比較
し、それらが一致した場合、直前もしくは過去数回の間
にアクセスされたアドレスとは異なったアドレスを生成
し、エントリの置き換えを行うので、直前もしくは過去
数回の間にアクセスされたエントリが置き換えられるこ
とがなく、効率的な制御を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の第１の実施例を示す図である。

【図３】本発明の第２の実施例を示す図である。

【図４】従来例を示す図である。

【符号の説明】

１ランダム・アドレス発生手段３アクセス・アドレス記憶手段４比較手段５アドレス生成手段６，１７，３２セレクタ１１，２１カウンタ１４，１５，２５，２６，２７，２８レジスタ１６，２９比較器２２フラグ・レジスタ２３アドレス発生部３０サーチ部３１アドレス生成部

Claims

【特許請求の範囲】

【請求項１】ランダムなアドレス信号を発生するラン
ダム・アドレス信号発生手段(1) を備え、ＴＬＢもしく
はキャッシュ・メモリ(2) のエントリを上記ランダムな
アドレス信号に基づき置き換えるエントリ置き換え制御
方式において、ＴＬＢもしくはキャッシュ・メモリ(2) を直前あるいは
過去所定回数の間にアクセスしたアドレス信号を記憶す
るアクセス・アドレス記憶手段(3) と、ランダム・アドレス信号発生手段(1) の出力とアクセス
・アドレス記憶手段(3) の出力を比較する比較手段(4)
と、アクセス・アドレス記憶手段(3) に記憶されたアドレス
信号と異なったアドレス信号を生成するアドレス生成手
段(5) と、比較手段(4) の出力に基づきランダム・アドレス信号発
生手段(1) の出力あるいはアドレス生成手段(5) の出力
を選択的に出力するセレクタ(6) とを備え、ＴＬＢもしくはキャッシュ・メモリ(2) のエントリの置
き換えに際して、ランダム・アドレス信号発生手段(1)
が出力するアドレス信号とアクセス・アドレス記憶手段
(3) に記憶されたアドレス信号とが一致した場合、セレ
クタ(6) によりアドレス生成手段(5) のアドレス信号を
選択し、選択されたアドレス信号に基づきＴＬＢもしく
はキャッシュ・メモリのエントリを置き換えることを特
徴とするエントリ置き換え制御方式。
【請求項２】アドレス生成手段(5) が、アクセス・ア
ドレス記憶手段(3)の出力に所定数を加算あるいは減算
することにより、アクセス・アドレス記憶手段(3) に記
憶されたアドレス信号と異なったアドレス信号を生成す
ることを特徴とする請求項１のエントリ置き換え制御方
式。
【請求項３】ランダムなアドレス信号を発生するラン
ダム・アドレス信号発生手段(1) を備え、セット・アソ
シエイティブ方式のＴＬＢもしくはキャッシュ・メモリ
(2) のエントリを上記ランダムなアドレス信号に基づき
置き換えるエントリ置き換え制御方式において、ＴＬＢもしくはキャッシュ・メモリ(2) を直前あるいは
過去所定回数の間にアクセスしたアドレス信号を記憶す
るアクセス・アドレス記憶手段(3) と、ランダム・アドレス信号発生手段(1) の出力とアクセス
・アドレス記憶手段(3) の出力を比較する比較手段(4)
と、ＴＬＢもしくはキャッシュ・メモリ(2) の直前あるいは
過去所定回数の間にアクセスされたウェイを記憶するフ
ラグ・レジスタ(5a)と、フラグ・レジスタをサーチする
ことにより、直前あるいは過去所定回数の間にアクセス
されたウェイをサーチするサーチ部(5b)と、サーチ部の
出力に基づきアドレス信号を生成するアドレス生成部(5
c)から構成され、アクセス・アドレス記憶手段(3) に記
憶されたアドレス信号と異なったアドレス信号を生成す
るアドレス生成手段(5) と、比較手段(4) の出力に基づきランダム・アドレス信号発
生手段(1) の出力あるいはアドレス生成手段(5) の出力
を選択的に出力するセレクタ(6) とを備え、ＴＬＢもしくはキャッシュ・メモリ(2) のエントリの置
き換えに際して、ランダム・アドレス信号発生手段(1)
が出力するアドレス信号とアクセス・アドレス記憶手段
(3) に記憶されたアドレス信号とが一致した場合、セレ
クタ(6) によりアドレス生成手段(5) のアドレス信号を
選択し、選択されたアドレス信号に基づきＴＬＢもしく
はキャッシュ・メモリ(2) のエントリを置き換えること
を特徴とするエントリ置き換え制御方式。