JPH08255485A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08255485A JPH08255485A JP7060922A JP6092295A JPH08255485A JP H08255485 A JPH08255485 A JP H08255485A JP 7060922 A JP7060922 A JP 7060922A JP 6092295 A JP6092295 A JP 6092295A JP H08255485 A JPH08255485 A JP H08255485A
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- Japan
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- potential
- bit line
- transistor
- circuit
- data
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Abstract
(57)【要約】
【目的】 半導体記憶装置のデータの書き込み動作時の
消費電力を低減する回路。 【構成】 予めプリチャージされたビット線対(Bnj,
バーBnj)の一方のビット線の電位を引き下げることに
より、メモリセルMCにデータを書き込む半導体記憶装
置の書き込み動作時に、検出回路Sjが、ビット線dB
jが所定の電位になることに応答して検出信号を出力す
ることにより、ビット線Bjの電位がメモリセルに書き
込みが可能となる電位を越えて必要以上に引き下がらな
い。
消費電力を低減する回路。 【構成】 予めプリチャージされたビット線対(Bnj,
バーBnj)の一方のビット線の電位を引き下げることに
より、メモリセルMCにデータを書き込む半導体記憶装
置の書き込み動作時に、検出回路Sjが、ビット線dB
jが所定の電位になることに応答して検出信号を出力す
ることにより、ビット線Bjの電位がメモリセルに書き
込みが可能となる電位を越えて必要以上に引き下がらな
い。
Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置に関する
もので、例えばデータの書き込みの制御に利用して有効
な技術に関するものである。
もので、例えばデータの書き込みの制御に利用して有効
な技術に関するものである。
【0002】
【従来の技術】スタティックRAMにおけるメモリセル
は、ビット線対に接続される。このメモリセルへのデー
タの書き込みは、予め所定の電位にプリチャージされた
ビット線対の一方のビット線の電位が、メモリセルへの
書き込みが可能となる電位レベル(以下、書き込み可能
ビット線電位レベルと称する)に引き下げられ、メモリ
セルの双安定性が破壊されることで行なわれる。
は、ビット線対に接続される。このメモリセルへのデー
タの書き込みは、予め所定の電位にプリチャージされた
ビット線対の一方のビット線の電位が、メモリセルへの
書き込みが可能となる電位レベル(以下、書き込み可能
ビット線電位レベルと称する)に引き下げられ、メモリ
セルの双安定性が破壊されることで行なわれる。
【0003】具体的にはデータが与えられることに基づ
き、書き込み可能ビット線電位レベルよりも電位が低い
第2の電位が与えられる端子を有するデータ入力バッフ
ァ回路が、データが与えられた場合、制御信号に基づい
て、端子とビット線対の一方のビット線とを電気的に接
続することによりそのビット線の電位を第2の電位に設
定することで、書き込みが行なわれていた。
き、書き込み可能ビット線電位レベルよりも電位が低い
第2の電位が与えられる端子を有するデータ入力バッフ
ァ回路が、データが与えられた場合、制御信号に基づい
て、端子とビット線対の一方のビット線とを電気的に接
続することによりそのビット線の電位を第2の電位に設
定することで、書き込みが行なわれていた。
【0004】なお書き込み可能ビット線電位レベルはメ
モリセルのゲート長、ゲート幅で決定される。
モリセルのゲート長、ゲート幅で決定される。
【0005】
【発明が解決しようとする課題】しかしながら、従来の
スタティックRAMでは、書き込み動作時にデータ入力
バッファ回路がビット線の電位を書き込み可能ビット線
電位レベルよりも低い電位である第2の電位まで引き下
げてしまうので、そのため消費電力が大きくなってしま
うという問題があった。
スタティックRAMでは、書き込み動作時にデータ入力
バッファ回路がビット線の電位を書き込み可能ビット線
電位レベルよりも低い電位である第2の電位まで引き下
げてしまうので、そのため消費電力が大きくなってしま
うという問題があった。
【0006】
【課題を解決するための手段】前記課題を解決するため
に、本発明の半導体記憶装置は、第1のビット線と、第
1のビット線に第1の電位を与える第1のプリチャージ
回路と、第1のビット線に接続される第1のメモリセル
と、第1のデータが与えられることに基づき第2の電位
が与えられる第1の端子を有し、第1のデータが与えら
れる場合、第1の制御信号に基づき、第1の端子と第1
のビット線とを電気的に接続することにより第1のビッ
ト線の電位を第1の電位から第2の電位の方向に遷移さ
せ、かつ検出信号に基づいて第1の端子と第1のビット
線とを電気的に分離する第1のデータ入力バッファ回路
と、第2のビット線と、第2のビット線に第1の電位を
与える第2のプリチャージ回路と、第2のビット線に接
続される第2のメモリセルと、第2のデータが与えられ
ることに基づき第2の電位が与えられる第2の端子を有
し、第2のデータが与えられる場合、第2の制御信号に
基づき第2の端子と第2のビット線とを電気的に接続す
ることにより第2のビット線の電位を第1の電位から第
2の電位の方向に遷移させる第2のデータ入力バッファ
回路と、第1のビット線の電位が第2の電位に設定され
る前に第2のビット線に第1の電位と第2の電位の間の
所定の電位が与えられることに応答して第1のデータ入
力バッファ回路に検出信号を与える検出回路とを有する
ことを特徴とする。
に、本発明の半導体記憶装置は、第1のビット線と、第
1のビット線に第1の電位を与える第1のプリチャージ
回路と、第1のビット線に接続される第1のメモリセル
と、第1のデータが与えられることに基づき第2の電位
が与えられる第1の端子を有し、第1のデータが与えら
れる場合、第1の制御信号に基づき、第1の端子と第1
のビット線とを電気的に接続することにより第1のビッ
ト線の電位を第1の電位から第2の電位の方向に遷移さ
せ、かつ検出信号に基づいて第1の端子と第1のビット
線とを電気的に分離する第1のデータ入力バッファ回路
と、第2のビット線と、第2のビット線に第1の電位を
与える第2のプリチャージ回路と、第2のビット線に接
続される第2のメモリセルと、第2のデータが与えられ
ることに基づき第2の電位が与えられる第2の端子を有
し、第2のデータが与えられる場合、第2の制御信号に
基づき第2の端子と第2のビット線とを電気的に接続す
ることにより第2のビット線の電位を第1の電位から第
2の電位の方向に遷移させる第2のデータ入力バッファ
回路と、第1のビット線の電位が第2の電位に設定され
る前に第2のビット線に第1の電位と第2の電位の間の
所定の電位が与えられることに応答して第1のデータ入
力バッファ回路に検出信号を与える検出回路とを有する
ことを特徴とする。
【0007】
【作用】第1のビット線の電位が第2の電位に設定され
る前に第2のビット線に第1の電位と第2の電位の間の
所定の電位が与えられることに応答して、検出回路が第
1のデータ入力バッファ回路に検出信号を与え、これに
基づき第1のデータ入力バッファ回路が第1の端子と第
1のビット線を電気的に切り離すので、これ以後、第1
のビット線の電位は第2の電位の方向に遷移しない。
る前に第2のビット線に第1の電位と第2の電位の間の
所定の電位が与えられることに応答して、検出回路が第
1のデータ入力バッファ回路に検出信号を与え、これに
基づき第1のデータ入力バッファ回路が第1の端子と第
1のビット線を電気的に切り離すので、これ以後、第1
のビット線の電位は第2の電位の方向に遷移しない。
【0008】
【実施例】図1は本発明に係る半導体記憶装置の第1の
実施例の回路図であり、以下、図1を参照して第1の実
施例を説明する。
実施例の回路図であり、以下、図1を参照して第1の実
施例を説明する。
【0009】データ入力端子Inに接続されるデータ入
力バッファKnはインバータAA1,AA2,AA3か
ら構成される。インバータAA1はトランジスタEnに
接続される。インバータAA3はトランジスタFnに接
続される。トランジスタEnはデータ線Dnの一端に接続
され、データ線Dnの他端はトランジスタGn1とトラン
ジスタGnjに接続される。トランジスタGn1はビット線
Bn1の一端に接続され、ビット線Bn1の他端はトランジ
スタLn1に接続される。またトランジスタLn1は電源に
接続されており、書き込み動作に先立ちビット線Bn1が
所定の電位に設定される。トランジスタGnjはビット線
Bnjの一端に接続され、ビット線Bnjの他端はトランジ
スタLnjに接続される。トランジスタLnjは電源に接続
されており、書き込み動作に先立ちビット線Bnjが所定
の電位に設定される。トランジスタFnはデータ線バー
Dnの一端に接続され、データ線バーDnの他端はトラン
ジスタHn1とトランジスタHnjに接続される。トランジ
スタHn1はビット線バーBn1の一端に接続され、ビット
線バーBn1の他端はトランジスタMn1に接続される。ま
たトランジスタMn1は電源に接続されており、書き込み
動作に先立ちビット線バーBn1が所定の電位に設定さ
れる。トランジスタHnjはビット線バーBnjの一端に接
続され、ビット線バーBnjの他端はトランジスタMnjに
接続される。またトランジスタMnjは、電源に接続され
ており、書き込み動作に先立ちビット線バーBnjが所定
の電位に設定される。ビット線Bn1とビット線バーBn1
との間にはメモリセルMCがi個並列に接続される。ビ
ット線Bnjとビット線バーBnjとの間にもメモリセルM
Cがi個並列に接続される。データ線Dnにはトランジ
スタUnが接続される。トランジスタUnはさらに電源に
接続される。データ線バーDnにはトランジスタVnが接
続される。トランジスタVnはさらに電源に接続され
る。データ線対(Dn,バーDn)にはセンスアンプAn
が接続される。トランジスタGn1のゲートとトランジス
タHn1のゲートとはカラム線C1に接続される。トラン
ジスタGnjのゲートとトランジスタHnjのゲートとはカ
ラム線Cjに接続される。カラム線C1,Cjはカラムデ
コーダCDに接続される。又カラムデコーダCDはアド
レス入力端子CAに接続される。以上説明したトランジ
スタEn、Fn、Gn1、Gnj、Hn1、Hnj、Ln1、Lnj、
Mn1、Mnj、Un、VnはNMOSトランジスタである。
また添え字i,j,nは任意の自然数であり、上記で説明
した回路がデータ入力バッファK1〜Knに応じてn個形
成される。数jはカラム線の数であると同時に各データ
入力バッファK1〜Knに接続されたビット線対{例えば
データ入力バッファKnでは(Bn1,バーBn1)〜(Bn
j,バーBnj)}の数である。数jは任意の自然数である
が本実施例では紙面と説明の簡略化のためj=2として
説明している。また1つのビット線対に接続された各メ
モリセルに各ワード線W1〜Wiがそれぞれ接続される。
この各ワード線W1〜Wiはさらに他のビット線対に接続
された各メモリセルにもそれぞれ接続される。こうして
メモリセルアレイが構成される。ワード線W1〜Wiはロ
ーデコーダRDに接続される。またローデコーダRDは
アドレス入力端子RAに接続される。またこれとはべつ
にまたダミー書き込み回路DWが形成され、このダミー
書き込み回路DWのデータ入力バッファdKは前記のデ
ータ入力端子の1つである例えばデータ入力端子Inに
接続され、またトランジスタdEとトランジスタdFに
接続される。トランジスタdEはデータ線dDの一端に
接続され、データ線dDの他端はトランジスタdG1と
トランジスタdGjに接続される。トランジスタdG1は
ビット線dB1の一端に接続され、ビット線dB1の他端
はトランジスタdL1に接続される。トランジスタdL1
はさらに電源に接続され、書き込み動作に先立ちビット
線dB1が所定の電位に設定される。トランジスタdGj
はビット線dBjの一端に接続され、ビット線dBjの他
端はトランジスタdLjに接続される。トランジスタd
Ljはさらに電源に接続され、書き込み動作に先立ちビ
ット線dBjが所定の電位に設定される。トランジスタ
dFはデータ線バーdDの一端に接続され、データ線バ
ーdDの他端はトランジスタdH1とトランジスタdHj
に接続される。トランジスタdH1はビット線バーdB1
の一端に接続され、ビット線バーdB1の他端はトラン
ジスタdM1に接続される。トランジスタdM1はさらに
電源に接続され、書き込み動作に先立ちビット線バーd
B1が所定の電位に設定される。トランジスタdHjはビ
ット線バーdBjの一端に接続され、ビット線バーdBj
の他端はトランジスタdMjに接続される。トランジス
タdMjはさらに電源に接続され、書き込み動作に先立
ちビット線バーdBjが所定の電位に設定される。また
カラム線C1がトランジスタdG1のゲートとトランジス
タdH1のゲートに接続され、カラム線Cjがトランジス
タdGjのゲートとトランジスタdHjのゲートとに接続
される。ここでトランジスタdE、dF、dG1、dG
j、dH1、dHj、dL1、dLj、dM1、dMjはNM
OSトランジスタである。またビット線dB1とビット
線バーdB1との間にメモリセルMCがi個並列に接続
され、ビット線dBjとビット線バーdBjとの間にもメ
モリセルMCがi個並列に接続される。ビット線対(d
B1,バーdB1)に接続された各メモリセルに各ワード
線W1〜Wiがそれぞれ接続される。ビット線対(dB
j,バーdBj)に接続された各メモリセルに前記各ワー
ド線W1〜Wiがそれぞれ接続される。書き込み制御端子
WEはトランジスタdEとトランジスタdFとの各ゲー
トと書き込み制御回路Tと検出回路S1の入力端子IS1
と検出回路Sjの入力端子ISjに接続される。また検出
回路S1はビット線dB1とビット線バーdB1と書き込
み制御回路Tとに接続される。同様に検出回路Sjはビ
ット線dBjとビット線バーdBjと書き込み制御回路T
とに接続される。書き込み制御回路Tは出力端子RCと
出力端子RVとを有している。出力端子RCは各トラン
ジスタE1〜En,F1〜Fnのゲートに接続される。出力
端子RVはトランジスタU1〜Un,V1〜Vnのゲートと
に接続される。
力バッファKnはインバータAA1,AA2,AA3か
ら構成される。インバータAA1はトランジスタEnに
接続される。インバータAA3はトランジスタFnに接
続される。トランジスタEnはデータ線Dnの一端に接続
され、データ線Dnの他端はトランジスタGn1とトラン
ジスタGnjに接続される。トランジスタGn1はビット線
Bn1の一端に接続され、ビット線Bn1の他端はトランジ
スタLn1に接続される。またトランジスタLn1は電源に
接続されており、書き込み動作に先立ちビット線Bn1が
所定の電位に設定される。トランジスタGnjはビット線
Bnjの一端に接続され、ビット線Bnjの他端はトランジ
スタLnjに接続される。トランジスタLnjは電源に接続
されており、書き込み動作に先立ちビット線Bnjが所定
の電位に設定される。トランジスタFnはデータ線バー
Dnの一端に接続され、データ線バーDnの他端はトラン
ジスタHn1とトランジスタHnjに接続される。トランジ
スタHn1はビット線バーBn1の一端に接続され、ビット
線バーBn1の他端はトランジスタMn1に接続される。ま
たトランジスタMn1は電源に接続されており、書き込み
動作に先立ちビット線バーBn1が所定の電位に設定さ
れる。トランジスタHnjはビット線バーBnjの一端に接
続され、ビット線バーBnjの他端はトランジスタMnjに
接続される。またトランジスタMnjは、電源に接続され
ており、書き込み動作に先立ちビット線バーBnjが所定
の電位に設定される。ビット線Bn1とビット線バーBn1
との間にはメモリセルMCがi個並列に接続される。ビ
ット線Bnjとビット線バーBnjとの間にもメモリセルM
Cがi個並列に接続される。データ線Dnにはトランジ
スタUnが接続される。トランジスタUnはさらに電源に
接続される。データ線バーDnにはトランジスタVnが接
続される。トランジスタVnはさらに電源に接続され
る。データ線対(Dn,バーDn)にはセンスアンプAn
が接続される。トランジスタGn1のゲートとトランジス
タHn1のゲートとはカラム線C1に接続される。トラン
ジスタGnjのゲートとトランジスタHnjのゲートとはカ
ラム線Cjに接続される。カラム線C1,Cjはカラムデ
コーダCDに接続される。又カラムデコーダCDはアド
レス入力端子CAに接続される。以上説明したトランジ
スタEn、Fn、Gn1、Gnj、Hn1、Hnj、Ln1、Lnj、
Mn1、Mnj、Un、VnはNMOSトランジスタである。
また添え字i,j,nは任意の自然数であり、上記で説明
した回路がデータ入力バッファK1〜Knに応じてn個形
成される。数jはカラム線の数であると同時に各データ
入力バッファK1〜Knに接続されたビット線対{例えば
データ入力バッファKnでは(Bn1,バーBn1)〜(Bn
j,バーBnj)}の数である。数jは任意の自然数である
が本実施例では紙面と説明の簡略化のためj=2として
説明している。また1つのビット線対に接続された各メ
モリセルに各ワード線W1〜Wiがそれぞれ接続される。
この各ワード線W1〜Wiはさらに他のビット線対に接続
された各メモリセルにもそれぞれ接続される。こうして
メモリセルアレイが構成される。ワード線W1〜Wiはロ
ーデコーダRDに接続される。またローデコーダRDは
アドレス入力端子RAに接続される。またこれとはべつ
にまたダミー書き込み回路DWが形成され、このダミー
書き込み回路DWのデータ入力バッファdKは前記のデ
ータ入力端子の1つである例えばデータ入力端子Inに
接続され、またトランジスタdEとトランジスタdFに
接続される。トランジスタdEはデータ線dDの一端に
接続され、データ線dDの他端はトランジスタdG1と
トランジスタdGjに接続される。トランジスタdG1は
ビット線dB1の一端に接続され、ビット線dB1の他端
はトランジスタdL1に接続される。トランジスタdL1
はさらに電源に接続され、書き込み動作に先立ちビット
線dB1が所定の電位に設定される。トランジスタdGj
はビット線dBjの一端に接続され、ビット線dBjの他
端はトランジスタdLjに接続される。トランジスタd
Ljはさらに電源に接続され、書き込み動作に先立ちビ
ット線dBjが所定の電位に設定される。トランジスタ
dFはデータ線バーdDの一端に接続され、データ線バ
ーdDの他端はトランジスタdH1とトランジスタdHj
に接続される。トランジスタdH1はビット線バーdB1
の一端に接続され、ビット線バーdB1の他端はトラン
ジスタdM1に接続される。トランジスタdM1はさらに
電源に接続され、書き込み動作に先立ちビット線バーd
B1が所定の電位に設定される。トランジスタdHjはビ
ット線バーdBjの一端に接続され、ビット線バーdBj
の他端はトランジスタdMjに接続される。トランジス
タdMjはさらに電源に接続され、書き込み動作に先立
ちビット線バーdBjが所定の電位に設定される。また
カラム線C1がトランジスタdG1のゲートとトランジス
タdH1のゲートに接続され、カラム線Cjがトランジス
タdGjのゲートとトランジスタdHjのゲートとに接続
される。ここでトランジスタdE、dF、dG1、dG
j、dH1、dHj、dL1、dLj、dM1、dMjはNM
OSトランジスタである。またビット線dB1とビット
線バーdB1との間にメモリセルMCがi個並列に接続
され、ビット線dBjとビット線バーdBjとの間にもメ
モリセルMCがi個並列に接続される。ビット線対(d
B1,バーdB1)に接続された各メモリセルに各ワード
線W1〜Wiがそれぞれ接続される。ビット線対(dB
j,バーdBj)に接続された各メモリセルに前記各ワー
ド線W1〜Wiがそれぞれ接続される。書き込み制御端子
WEはトランジスタdEとトランジスタdFとの各ゲー
トと書き込み制御回路Tと検出回路S1の入力端子IS1
と検出回路Sjの入力端子ISjに接続される。また検出
回路S1はビット線dB1とビット線バーdB1と書き込
み制御回路Tとに接続される。同様に検出回路Sjはビ
ット線dBjとビット線バーdBjと書き込み制御回路T
とに接続される。書き込み制御回路Tは出力端子RCと
出力端子RVとを有している。出力端子RCは各トラン
ジスタE1〜En,F1〜Fnのゲートに接続される。出力
端子RVはトランジスタU1〜Un,V1〜Vnのゲートと
に接続される。
【0010】次に本発明に係る検出回路である第1の検
出回路について図2を参照して説明する。検出回路S1
とSjは同じ回路構成であるのでSjを例にして説明しS
1の説明を省略する。
出回路について図2を参照して説明する。検出回路S1
とSjは同じ回路構成であるのでSjを例にして説明しS
1の説明を省略する。
【0011】検出回路Sjはカレントミラーセンス回路
CA1、カレントミラーセンス回路CA2、トランジス
タN11、トランジスタN12、インバータA1、イン
バータA2、NOR回路NR1から構成される。カレン
トミラー回路CA1はさらにトランジスタN1、トラン
ジスタN2、トランジスタN3、トランジスタN4、ト
ランジスタN5から構成される。トランジスタN1とト
ランジスタN2のソースはそれぞれ電源に接続され、ゲ
ートは互いに接続される。トランジスタN2のドレイン
はトランジスタN1のゲートとトランジスタN2のゲー
トとに接続されると共にトランジスタN4のドレインに
接続される。トランジスタN4のゲートは書き込み可能
ビット線電位レベルVwが与えられ、ソースはトランジ
スタN5のドレインに接続される。トランジスタN3の
ドレインはトランジスタN1のドレインに接続され、ゲ
ートはビット線dBjに接続され、ソースはトランジス
タN5のドレインに接続される。トランジスタN5のゲ
ートは入力端子ISjに接続され、ソースは接地され
る。こうしてカレントミラーセンス回路CA1が形成さ
れる。同様にカレントミラーセンス回路CA2はトラン
ジスタN6、トランジスタN7、トランジスタN8、ト
ランジスタN9、トランジスタN10から構成される。
トランジスタN6とトランジスタN7のソースはそれぞ
れ電源に接続され、ゲートは互いに接続される。トラン
ジスタN6のドレインはトランジスタN6のゲートとト
ランジスタN7のゲートとに接続されると共にトランジ
スタN8のドレインに接続される。トランジスタN8の
ゲートはビット線書き込み可能電位レベルVwが与えら
れ、ソースはトランジスタN10のドレインに接続され
る。トランジスタN9のドレインはトランジスタN7の
ドレインに接続され、ゲートはビット線バーdBjに接
続され、ソースはトランジスタN10のドレインに接続
される。トランジスタN10のゲートは入力端子ISj
に接続され、ソースは接地される。こうしてカレントミ
ラーセンス回路CA2が形成される。
CA1、カレントミラーセンス回路CA2、トランジス
タN11、トランジスタN12、インバータA1、イン
バータA2、NOR回路NR1から構成される。カレン
トミラー回路CA1はさらにトランジスタN1、トラン
ジスタN2、トランジスタN3、トランジスタN4、ト
ランジスタN5から構成される。トランジスタN1とト
ランジスタN2のソースはそれぞれ電源に接続され、ゲ
ートは互いに接続される。トランジスタN2のドレイン
はトランジスタN1のゲートとトランジスタN2のゲー
トとに接続されると共にトランジスタN4のドレインに
接続される。トランジスタN4のゲートは書き込み可能
ビット線電位レベルVwが与えられ、ソースはトランジ
スタN5のドレインに接続される。トランジスタN3の
ドレインはトランジスタN1のドレインに接続され、ゲ
ートはビット線dBjに接続され、ソースはトランジス
タN5のドレインに接続される。トランジスタN5のゲ
ートは入力端子ISjに接続され、ソースは接地され
る。こうしてカレントミラーセンス回路CA1が形成さ
れる。同様にカレントミラーセンス回路CA2はトラン
ジスタN6、トランジスタN7、トランジスタN8、ト
ランジスタN9、トランジスタN10から構成される。
トランジスタN6とトランジスタN7のソースはそれぞ
れ電源に接続され、ゲートは互いに接続される。トラン
ジスタN6のドレインはトランジスタN6のゲートとト
ランジスタN7のゲートとに接続されると共にトランジ
スタN8のドレインに接続される。トランジスタN8の
ゲートはビット線書き込み可能電位レベルVwが与えら
れ、ソースはトランジスタN10のドレインに接続され
る。トランジスタN9のドレインはトランジスタN7の
ドレインに接続され、ゲートはビット線バーdBjに接
続され、ソースはトランジスタN10のドレインに接続
される。トランジスタN10のゲートは入力端子ISj
に接続され、ソースは接地される。こうしてカレントミ
ラーセンス回路CA2が形成される。
【0012】またインバータ回路A2の入力端が入力端
子ISjに接続され、出力端がトランジスタN11のゲ
ートとトランジスタN12のゲートとに接続される。ト
ランジスタN11のソースは接地され、ドレインはトラ
ンジスタN1のドレインとトランジスタN3のドレイン
とに接続されると共に、NOR回路NR1の一方の入力
端に接続される。トランジスタN12のソースは接地さ
れ、ドレインはトランジスタN7のドレインとトランジ
スタN9のドレインとに接続されると共に、NOR回路
NR1の入力端の他方に接続される。NOR回路NR1
の出力端はインバータA1の入力端に接続される。イン
バータA1の出力端は出力端子Pjに接続される。ここ
でトランジスタN1,N2,N6,N7はPMOSトラ
ンジスタであり、トランジスタN3,N4,N5,N
8,N9,N10,N11,N12はNMOSトランジ
スタである。こうしてビット線バーdBjとビット線バ
ーdBjとの間に検出回路Sjが形成される。またビット
線バーdB1とビット線バーdB1との間に検出回路S
jと同様な回路である検出回路S1が形成され、出力端子
P1に接続される。これら出力端子P1,Pjは書き込み
制御回路Tの入力端に接続される。
子ISjに接続され、出力端がトランジスタN11のゲ
ートとトランジスタN12のゲートとに接続される。ト
ランジスタN11のソースは接地され、ドレインはトラ
ンジスタN1のドレインとトランジスタN3のドレイン
とに接続されると共に、NOR回路NR1の一方の入力
端に接続される。トランジスタN12のソースは接地さ
れ、ドレインはトランジスタN7のドレインとトランジ
スタN9のドレインとに接続されると共に、NOR回路
NR1の入力端の他方に接続される。NOR回路NR1
の出力端はインバータA1の入力端に接続される。イン
バータA1の出力端は出力端子Pjに接続される。ここ
でトランジスタN1,N2,N6,N7はPMOSトラ
ンジスタであり、トランジスタN3,N4,N5,N
8,N9,N10,N11,N12はNMOSトランジ
スタである。こうしてビット線バーdBjとビット線バ
ーdBjとの間に検出回路Sjが形成される。またビット
線バーdB1とビット線バーdB1との間に検出回路S
jと同様な回路である検出回路S1が形成され、出力端子
P1に接続される。これら出力端子P1,Pjは書き込み
制御回路Tの入力端に接続される。
【0013】次に図3を参照して本発明に係る書き込み
制御回路Tの1実施例について説明する。
制御回路Tの1実施例について説明する。
【0014】書き込み制御回路TはNOR回路NR2、
インバータA7、インバータA8、インバータA9、ワ
ンショットパルス回路SPから構成される。NOR回路
NR2の入力端は検出回路S1の出力端子P1と検出回路
Sjの出力端子Pjと、インバータA9の出力端とに接続
される。インバータA9の入力端は書き込み制御端子W
Eに接続される。NOR回路NR2の出力端はインバー
タA8の入力端に接続される。インバータA8の出力端
は端子nnに接続され、端子nnはさらにインバータ回
路A7の入力端に接続される。インバータA7の出力端
は出力端子RCに接続される。ワンショットパルス回路
SPはインバータA3、インバータA4、インバータA
5、インバータA6、NAND回路ND1から構成され
る。インバータA4とインバータA5とインバータA6
とは直列に接続される。インバータA6の入力端は端子
nnに接続される。NAND回路ND1の入力端はイン
バータA4の出力端と端子nnとに接続され、出力端は
インバータ回路A3の入力端に接続される。インバータ
回路A3の出力端は出力端子RVに接続される。
インバータA7、インバータA8、インバータA9、ワ
ンショットパルス回路SPから構成される。NOR回路
NR2の入力端は検出回路S1の出力端子P1と検出回路
Sjの出力端子Pjと、インバータA9の出力端とに接続
される。インバータA9の入力端は書き込み制御端子W
Eに接続される。NOR回路NR2の出力端はインバー
タA8の入力端に接続される。インバータA8の出力端
は端子nnに接続され、端子nnはさらにインバータ回
路A7の入力端に接続される。インバータA7の出力端
は出力端子RCに接続される。ワンショットパルス回路
SPはインバータA3、インバータA4、インバータA
5、インバータA6、NAND回路ND1から構成され
る。インバータA4とインバータA5とインバータA6
とは直列に接続される。インバータA6の入力端は端子
nnに接続される。NAND回路ND1の入力端はイン
バータA4の出力端と端子nnとに接続され、出力端は
インバータ回路A3の入力端に接続される。インバータ
回路A3の出力端は出力端子RVに接続される。
【0015】図9はメモリセルの回路図である。本願の
メモリセルはみな同じ回路構成であるので、ここではビ
ット線対(Bnj,バーBnj)とワード線Wiとに接続さ
れたメモリセルについて説明する。トランジスタMLの
一端がビット線Bnjに接続され他端が端子N1に接続さ
れる。トランジスタMRの一端がビット線バーBnjに接
続され他端が端子N2に接続される。トランジスタML
のゲートがワード線Wiに接続される。トランジスタM
Rのゲートがワード線Wiに接続される。インバータG
G1の出力端が端子N1に接続され、入力端が端子N2
に接続される。インバータGG2の出力端が端子N2に
接続され、入力端が端子N1に接続される。
メモリセルはみな同じ回路構成であるので、ここではビ
ット線対(Bnj,バーBnj)とワード線Wiとに接続さ
れたメモリセルについて説明する。トランジスタMLの
一端がビット線Bnjに接続され他端が端子N1に接続さ
れる。トランジスタMRの一端がビット線バーBnjに接
続され他端が端子N2に接続される。トランジスタML
のゲートがワード線Wiに接続される。トランジスタM
Rのゲートがワード線Wiに接続される。インバータG
G1の出力端が端子N1に接続され、入力端が端子N2
に接続される。インバータGG2の出力端が端子N2に
接続され、入力端が端子N1に接続される。
【0016】次に図4に示すタイミング図を参照して、
上記図1、図2、図3に示した本発明の半導体記憶装置
の書き込み動作について説明する。
上記図1、図2、図3に示した本発明の半導体記憶装置
の書き込み動作について説明する。
【0017】アドレス入力端子RA,CAにアドレスA
Dij、データ入力端子I1〜In にデータ(特にデータ
入力端子Inに”1”のデータ(ハイレベルの電位))
が入力される場合の回路動作を例にとって説明する。
Dij、データ入力端子I1〜In にデータ(特にデータ
入力端子Inに”1”のデータ(ハイレベルの電位))
が入力される場合の回路動作を例にとって説明する。
【0018】始めにこの書き込み動作に先立ち、各ビッ
ト線対(B11,バーB11)〜(Bnj,バーBnj)〜(d
Bj,バーdBj)は各トランジスタ(L11,M11)〜
(Lnj,Mnj)〜(dLj,dMj)によりあらかじめ所
定の電位(ハイレベルの電位)に設定される。
ト線対(B11,バーB11)〜(Bnj,バーBnj)〜(d
Bj,バーdBj)は各トランジスタ(L11,M11)〜
(Lnj,Mnj)〜(dLj,dMj)によりあらかじめ所
定の電位(ハイレベルの電位)に設定される。
【0019】次にアドレス入力端子RA,CAにアドレ
スADijが入力されるとローデコーダRDおよびカラム
デコーダCDが、アドレスADijに基づてワード線Wi
とカラム線Cjを選択する。これによりカラム線により
選択された各ビット線対(B1j,バーB1j)〜(Bnj,
バーBnj)〜(dBj,バーdBj)とワード線Wiとに
接続されたメモリセルのトランジスタML,トランジス
タMRがオンし、書き込みを所望するメモリセルが選択
される。また各データ入力端子I1〜Inにデータが入
力される。
スADijが入力されるとローデコーダRDおよびカラム
デコーダCDが、アドレスADijに基づてワード線Wi
とカラム線Cjを選択する。これによりカラム線により
選択された各ビット線対(B1j,バーB1j)〜(Bnj,
バーBnj)〜(dBj,バーdBj)とワード線Wiとに
接続されたメモリセルのトランジスタML,トランジス
タMRがオンし、書き込みを所望するメモリセルが選択
される。また各データ入力端子I1〜Inにデータが入
力される。
【0020】その後、書き込み制御端子WEに書き込み
制御信号が入力される(ハイレベルの電位が与えられ
る)とトランジスタdEとトランジスタdFがオンす
る。またこれとほぼ同時に書き込み制御回路Tの出力端
子RCの電位がハイレベルとなり各トランジスタE1〜
En,F1〜Fnがオンする。これにより各データ入力バ
ッファK1〜Kn,dKに与えられたデータに基づいた電
位が各データ線対(D1,バーD1)〜(Dn,バーD
n),(dD,バーdD)にそれぞれ与えられる。また
各データ線対(D1,バーD1)〜(Dn,バーDn),
(dD,バーdD)に与えられた電位が、カラム線Cj
により選択された各ビット線対(B1j,バーB1j)〜
(Bnj,バーBnj),(dBj,バーdBj)にそれぞれ
与えられる。これにより各ビット線対(B1j,バーB1
j)〜(Bnj,バーBnj),(dBj,バーdBj)の一
方のビット線の電位が書き込み可能ビット線電位レベル
に引き下がりメモリセルの双安定性が破壊され、各デー
タ入力端子I1〜Inに与えられたデータに基づくデータ
が各ビット線対(B1j,バーB1j)〜(Bnj,バーBn
j),(dBj,バーdBj)に接続されかつワード線Wi
に接続されたメモリセルに書き込まれる。
制御信号が入力される(ハイレベルの電位が与えられ
る)とトランジスタdEとトランジスタdFがオンす
る。またこれとほぼ同時に書き込み制御回路Tの出力端
子RCの電位がハイレベルとなり各トランジスタE1〜
En,F1〜Fnがオンする。これにより各データ入力バ
ッファK1〜Kn,dKに与えられたデータに基づいた電
位が各データ線対(D1,バーD1)〜(Dn,バーD
n),(dD,バーdD)にそれぞれ与えられる。また
各データ線対(D1,バーD1)〜(Dn,バーDn),
(dD,バーdD)に与えられた電位が、カラム線Cj
により選択された各ビット線対(B1j,バーB1j)〜
(Bnj,バーBnj),(dBj,バーdBj)にそれぞれ
与えられる。これにより各ビット線対(B1j,バーB1
j)〜(Bnj,バーBnj),(dBj,バーdBj)の一
方のビット線の電位が書き込み可能ビット線電位レベル
に引き下がりメモリセルの双安定性が破壊され、各デー
タ入力端子I1〜Inに与えられたデータに基づくデータ
が各ビット線対(B1j,バーB1j)〜(Bnj,バーBn
j),(dBj,バーdBj)に接続されかつワード線Wi
に接続されたメモリセルに書き込まれる。
【0021】ここで具体的にデータ入力端子Inに与え
られた”1”のデータ(ハイレベルの電位)に基づくデ
ータが各ビット線対(Bnj,バーBnj),(dBj,バ
ーdBj)とワード線Wiとにそれぞれ接続されたメモリ
セルMCに書き込まれる場合を例にとって説明する。デ
ータ入力端子Inにはハイレベルの電位が与えられるの
で、これによりデータ線DnはトランジスタEnを介して
ローレベルの電位が与えられ、データ線dDはトランジ
スタdEを介してローレベルの電位が与えられ、データ
線バーDnはトランジスタFnを介してハイレベルの電位
が与えられ、データ線バーdDはトランジスタdFを介
してハイレベルの電位が与えられる。よってビット線B
njの電位はローレベルになり、ビット線バーBnjの電位
はハイレベルになり、ビット線dBjの電位はローレベ
ルになり、ビット線バーdBjの電位はハイレベルにな
る。これによりビット線対(Bnj,バーBnj)とワード
線Wiとに接続されたメモリセルの双安定性が破壊さ
れ、データ入力端子Inに与えられたデータに基づくデ
ータが書き込まれる。またビット線対(dBj,バーd
Bj)とワード線Wiとに接続されたメモリセルの双安
定性が破壊され、データ入力端子Inに与えられたデー
タに基づくデータが書き込まれる。
られた”1”のデータ(ハイレベルの電位)に基づくデ
ータが各ビット線対(Bnj,バーBnj),(dBj,バ
ーdBj)とワード線Wiとにそれぞれ接続されたメモリ
セルMCに書き込まれる場合を例にとって説明する。デ
ータ入力端子Inにはハイレベルの電位が与えられるの
で、これによりデータ線DnはトランジスタEnを介して
ローレベルの電位が与えられ、データ線dDはトランジ
スタdEを介してローレベルの電位が与えられ、データ
線バーDnはトランジスタFnを介してハイレベルの電位
が与えられ、データ線バーdDはトランジスタdFを介
してハイレベルの電位が与えられる。よってビット線B
njの電位はローレベルになり、ビット線バーBnjの電位
はハイレベルになり、ビット線dBjの電位はローレベ
ルになり、ビット線バーdBjの電位はハイレベルにな
る。これによりビット線対(Bnj,バーBnj)とワード
線Wiとに接続されたメモリセルの双安定性が破壊さ
れ、データ入力端子Inに与えられたデータに基づくデ
ータが書き込まれる。またビット線対(dBj,バーd
Bj)とワード線Wiとに接続されたメモリセルの双安
定性が破壊され、データ入力端子Inに与えられたデー
タに基づくデータが書き込まれる。
【0022】ここでビット線dBjの電位とビット線Bn
jの電位とはほぼ同時に書き込み可能ビット線電位レベ
ルVWになる。なぜならビット線対(Bnj,バーBnj)
に接続されたメモリセルの数とビット線対(dBj,バ
ーdBj)に接続されたメモリセルの数とが等しいから
である。(容量が等しい。)またその他のビット線対
(B11,バーB11)〜(Bnー1j,バーBnー1j)に接続さ
れたメモリセルの数もこれらと等しい。
jの電位とはほぼ同時に書き込み可能ビット線電位レベ
ルVWになる。なぜならビット線対(Bnj,バーBnj)
に接続されたメモリセルの数とビット線対(dBj,バ
ーdBj)に接続されたメモリセルの数とが等しいから
である。(容量が等しい。)またその他のビット線対
(B11,バーB11)〜(Bnー1j,バーBnー1j)に接続さ
れたメモリセルの数もこれらと等しい。
【0023】よってビット線dBjの電位が書き込み可
能ビット線電位レベルVwになるのと同時に、各ビット
線対(B1j,バーB1j)〜(Bnー1j,バーBnー1j)の一
方のビット線の電位およびビット線Bnjの電位が書き込
み可能ビット線電位レベルVwとなり、これら各ビット線
とワード線Wiとに接続されたメモリセルは同時にデー
タが書き込まれる。
能ビット線電位レベルVwになるのと同時に、各ビット
線対(B1j,バーB1j)〜(Bnー1j,バーBnー1j)の一
方のビット線の電位およびビット線Bnjの電位が書き込
み可能ビット線電位レベルVwとなり、これら各ビット線
とワード線Wiとに接続されたメモリセルは同時にデー
タが書き込まれる。
【0024】次にビット線dBjの電位が書き込み可能
ビット線電位レベルVwより小さくなるやいなやと検出
回路Sjがこれを検出し、これに基づいて出力端子Pjに
検出信号を出力する(ハイレベルの電位を与える)。こ
の検出信号を書き込み制御回路Tが受取り出力端子RC
の電位がローレベルになる。これによりトランジスタE
1〜EnとトランジスF1〜Fnとがオフし各データ入力バ
ッファK1〜Knと各データ線対(D1,バーD1)〜(D
n,バーDn)がそれぞれ電気的に切り離される。よって
各ビット線対(B1j,バーB1j)〜(Bnj,バーBnj)
は、これ以後、各データ入力バッファK1〜Knによって
電位を引き下げられない。
ビット線電位レベルVwより小さくなるやいなやと検出
回路Sjがこれを検出し、これに基づいて出力端子Pjに
検出信号を出力する(ハイレベルの電位を与える)。こ
の検出信号を書き込み制御回路Tが受取り出力端子RC
の電位がローレベルになる。これによりトランジスタE
1〜EnとトランジスF1〜Fnとがオフし各データ入力バ
ッファK1〜Knと各データ線対(D1,バーD1)〜(D
n,バーDn)がそれぞれ電気的に切り離される。よって
各ビット線対(B1j,バーB1j)〜(Bnj,バーBnj)
は、これ以後、各データ入力バッファK1〜Knによって
電位を引き下げられない。
【0025】一方ワンショットパルス回路SPは、ビッ
ト線dBjの電位が書き込み可能ビット線電位レベルV
Wより小さくなるやいなや出力端子RVに電位設定信号
を出力し(ハイレベルの電位を与え)、トランジスタU
1〜Un,V1〜Vnがこの電位設定信号を受け取り、オン
することで、立ち下がったビット線の電位を書き込み可
能ビット線電位Vw以上の所望の電位に設定する。
ト線dBjの電位が書き込み可能ビット線電位レベルV
Wより小さくなるやいなや出力端子RVに電位設定信号
を出力し(ハイレベルの電位を与え)、トランジスタU
1〜Un,V1〜Vnがこの電位設定信号を受け取り、オン
することで、立ち下がったビット線の電位を書き込み可
能ビット線電位Vw以上の所望の電位に設定する。
【0026】ここで検出回路Sjと書き込み制御回路T
の動作について図2,図3,図4に基づいて詳細に説明
する。
の動作について図2,図3,図4に基づいて詳細に説明
する。
【0027】書き込み制御端子WEの電位がローレベル
の時(書き込み動作前の状態である時)、入力端子IS
jの電位がローレベルであるのでトランジスタN11と
トランジスタN12とがオンしNOR回路NR1の両入
力がローレベルとなり、出力端子Pjの電位はローレベ
ルである。
の時(書き込み動作前の状態である時)、入力端子IS
jの電位がローレベルであるのでトランジスタN11と
トランジスタN12とがオンしNOR回路NR1の両入
力がローレベルとなり、出力端子Pjの電位はローレベ
ルである。
【0028】つぎに書き込み制御端子WEの電位がハイ
レベルとなってまもない時(書き込み動作中だが、まだ
メモリセルにデータが書き込まれていない状態)を考え
る。入力端子ISjの電位がハイレベルなのでトランジ
スタN11とトランジスタN12とはオフする。カレン
トミラー回路CA1のトランジスタN3のゲート電位
(ビット線dBjの電位)はトランジスタN4のゲート
電位(書き込み可能ビット線電位Vw)よりまだ高いの
でトランジスタN3はトランジスタN4に対しておおき
な電流が流れていることによりトランジスタN3のドレ
インの電位がローレベルに保たれる。カレントミラー回
路CA2のトランジスタN9のドレインの電位も同様の
理由でローレベルに保たれる。よって出力端子Pjの電
位はローレベルのままである。
レベルとなってまもない時(書き込み動作中だが、まだ
メモリセルにデータが書き込まれていない状態)を考え
る。入力端子ISjの電位がハイレベルなのでトランジ
スタN11とトランジスタN12とはオフする。カレン
トミラー回路CA1のトランジスタN3のゲート電位
(ビット線dBjの電位)はトランジスタN4のゲート
電位(書き込み可能ビット線電位Vw)よりまだ高いの
でトランジスタN3はトランジスタN4に対しておおき
な電流が流れていることによりトランジスタN3のドレ
インの電位がローレベルに保たれる。カレントミラー回
路CA2のトランジスタN9のドレインの電位も同様の
理由でローレベルに保たれる。よって出力端子Pjの電
位はローレベルのままである。
【0029】次にビット線dBjの電位が書き込み可能
ビット線電位レベルVwより小さくなった直後(メモリ
セルにデータが書き込まれた後)の状態を考える。トラ
ンジスタN4のゲートの電位がトランジスタN3のゲー
トの電位より高くなるためトランジスタN4はトランジ
スタN3に対して大きな電流が流れるのでトランジスタ
N3のドレインの電位がハイレベルになる。これにより
出力端子Pjの電位がハイレベルになる。これを書き込
み制御回路Tが受け取り出力端子RCの電位がローレベ
ルとなり、出力端子RCにゲートが接続されるトランジ
スタE1〜En,F1〜Fnがオフする。これにより各ビッ
ト線対(B1j,バーB1j)〜(Bnj,バーBnj)と各デ
ータ入力バッファK1〜Knがそれぞれ電気的に切り離さ
れ、ビット線にデータ入力バッファからのデータが与え
られなくなる。(書き込み動作完了) これにより各ビット線対(B1j,バーB1j)〜(Bnj,
バーBnj)の一方のビット線の電位が書き込み可能ビッ
ト線電位レベルVwを越えて必要以上に低下するのを防
ぐことができる。
ビット線電位レベルVwより小さくなった直後(メモリ
セルにデータが書き込まれた後)の状態を考える。トラ
ンジスタN4のゲートの電位がトランジスタN3のゲー
トの電位より高くなるためトランジスタN4はトランジ
スタN3に対して大きな電流が流れるのでトランジスタ
N3のドレインの電位がハイレベルになる。これにより
出力端子Pjの電位がハイレベルになる。これを書き込
み制御回路Tが受け取り出力端子RCの電位がローレベ
ルとなり、出力端子RCにゲートが接続されるトランジ
スタE1〜En,F1〜Fnがオフする。これにより各ビッ
ト線対(B1j,バーB1j)〜(Bnj,バーBnj)と各デ
ータ入力バッファK1〜Knがそれぞれ電気的に切り離さ
れ、ビット線にデータ入力バッファからのデータが与え
られなくなる。(書き込み動作完了) これにより各ビット線対(B1j,バーB1j)〜(Bnj,
バーBnj)の一方のビット線の電位が書き込み可能ビッ
ト線電位レベルVwを越えて必要以上に低下するのを防
ぐことができる。
【0030】またトランジスタE1〜En,F1〜Fnがオ
フするのとほぼ同時にワンショットパルス回路SPの出
力端子RVの電位がハイレベルとなり、出力端子RVに
ゲートが接続されるトランジスタU1〜Un,V1〜Vnが
オンする。これによりビット線対((B1j,バーB1j)
〜(Bnj,バーBnj)のいままで電位を引き下げられて
いた一方のビット線の電位が書き込み可能ビット線電位
レベル以上の所望の電位に立ち上がる。
フするのとほぼ同時にワンショットパルス回路SPの出
力端子RVの電位がハイレベルとなり、出力端子RVに
ゲートが接続されるトランジスタU1〜Un,V1〜Vnが
オンする。これによりビット線対((B1j,バーB1j)
〜(Bnj,バーBnj)のいままで電位を引き下げられて
いた一方のビット線の電位が書き込み可能ビット線電位
レベル以上の所望の電位に立ち上がる。
【0031】ここでワンショットパルス回路の動作を図
3と図4を参照して詳細に説明する。
3と図4を参照して詳細に説明する。
【0032】書き込み制御端子WEの電位がローレベル
の時(書き込み動作前の状態)において、ノードnnは
ハイレベルである。一方インバータA4の出力端の電位
はローレベルとなりNAND回路ND1の2つの入力端
の電位がハイレベルとローレベルなので端子RVの電位
はローレベルである。
の時(書き込み動作前の状態)において、ノードnnは
ハイレベルである。一方インバータA4の出力端の電位
はローレベルとなりNAND回路ND1の2つの入力端
の電位がハイレベルとローレベルなので端子RVの電位
はローレベルである。
【0033】次に書き込み制御端子WEの電位がハイレ
ベルになるとノードnnの電位はローレベルとなる。ま
たインバータA4の出力端の電位はハイレベルとなる。
ベルになるとノードnnの電位はローレベルとなる。ま
たインバータA4の出力端の電位はハイレベルとなる。
【0034】NAND回路ND1の1つの入力端の電位
がローレベルのために出力端の電位はハイレベルで出力
端子RVの電位はローレベルのままである。
がローレベルのために出力端の電位はハイレベルで出力
端子RVの電位はローレベルのままである。
【0035】次にビット線dBjの電位がVwより小さい
電位レベルになった直後、検出回路Sjがこれを検出
し、検出信号を出力端子Pjに出力する(ハイレベルの
電位を与える)。これによってノードnnの電位がハイ
レベルになる。インバータA4,A5,A6は遅延素子
の役割を果たすので、インバータA4の出力端の電位
は、ノードnnの電位がハイレベルになった後、すこし
遅れてローレベルになる。よってノードnnの電位がハ
イレベルとなった時から、インバータA4の電位がロー
レベルになるまでの間(遅延時間分)だけノードnnと
インバータA4の出力端の電位とが共にハイレベルとな
るので、NAND回路ND1は、遅延時間分だけローレ
ベルを出力する。これにより出力端子RVの電位は遅延
時間分だけハイレベルとなりトランジスタU1〜Un,V
1〜Vnがオンする。これにより各ビット線を所定の電位
に立ち上げ書き込み回復を行う。
電位レベルになった直後、検出回路Sjがこれを検出
し、検出信号を出力端子Pjに出力する(ハイレベルの
電位を与える)。これによってノードnnの電位がハイ
レベルになる。インバータA4,A5,A6は遅延素子
の役割を果たすので、インバータA4の出力端の電位
は、ノードnnの電位がハイレベルになった後、すこし
遅れてローレベルになる。よってノードnnの電位がハ
イレベルとなった時から、インバータA4の電位がロー
レベルになるまでの間(遅延時間分)だけノードnnと
インバータA4の出力端の電位とが共にハイレベルとな
るので、NAND回路ND1は、遅延時間分だけローレ
ベルを出力する。これにより出力端子RVの電位は遅延
時間分だけハイレベルとなりトランジスタU1〜Un,V
1〜Vnがオンする。これにより各ビット線を所定の電位
に立ち上げ書き込み回復を行う。
【0036】次に本発明の作用について図5を参照して
説明する。図5はデータ入力バッファとそれに接続され
るデータ線とビット線とが示された要部回路図である。
データ入力バッファK1〜Kn,dKは回路構成が同一で
あるのでKnを例にして説明しK1〜Knー1,Knの説明を
省略する。
説明する。図5はデータ入力バッファとそれに接続され
るデータ線とビット線とが示された要部回路図である。
データ入力バッファK1〜Kn,dKは回路構成が同一で
あるのでKnを例にして説明しK1〜Knー1,Knの説明を
省略する。
【0037】データ線Dn,ビット線Bnjにはそれぞれ
負荷容量CL1,CL2が接続される。
負荷容量CL1,CL2が接続される。
【0038】初めに本発明のダミー回路DW,検出回路
S1,Sj,書き込み制御回路Tがないと仮定した場合の
書き込み動作について考える。
S1,Sj,書き込み制御回路Tがないと仮定した場合の
書き込み動作について考える。
【0039】データ入力端子Inにデータ”1”(ハイ
レベルの電位)が与えられ、また書き込み制御信号によ
り各トランジスタE1〜En,F1〜Fnがオンしたとす
る。するとデータ入力バッファKnは、データ線Dn,ビ
ット線Bnjの電位を書き込み可能ビット線電位レベルを
越えて0Vまで必要以上に引き下げてしまう。すなわち
データ入力バッファKnは、負荷容量CL1,CL2に充電
された電荷をインバータ回路AA1のNMOSトランジ
スタであるトランジスタNN1のソースに流してしま
う。
レベルの電位)が与えられ、また書き込み制御信号によ
り各トランジスタE1〜En,F1〜Fnがオンしたとす
る。するとデータ入力バッファKnは、データ線Dn,ビ
ット線Bnjの電位を書き込み可能ビット線電位レベルを
越えて0Vまで必要以上に引き下げてしまう。すなわち
データ入力バッファKnは、負荷容量CL1,CL2に充電
された電荷をインバータ回路AA1のNMOSトランジ
スタであるトランジスタNN1のソースに流してしま
う。
【0040】一方、本発明ではビット線dBjが書き込
み可能ビット線電位レベルVwより小さくなるやいなや
出力端子RCの電位がローレベルになることにより、各
トランジスタE1〜En,F1〜Fnがオフされる。これに
より各データ入力バッファK1〜Knとそれぞれ接続され
る各データ線対(D1,バーD1)〜(Dn,バーDn)が
電気的に切り離される。ここでビット線dBjの電位の
低下速度はビット線Bnjの電位の低下速度とほぼ同じで
あるのでビット線dBjの電位が書き込み可能ビット線
電位レベルVwになるのとほぼ同時にビット線Bnjの電
位も書き込み可能ビット線電位レベルVwになる。よっ
てビット線Bnjの電位が書き込み可能ビット線電位レベ
ルVwより小さくなった直後にデータ線Dnとデータ入力
バッファKnが切り離されるので、これ以後、負荷容量
CL1,CL2に蓄積された電荷がインバータ回路AA1に
流れることを防ぐことができる。よって消費電力が小さ
くなる。
み可能ビット線電位レベルVwより小さくなるやいなや
出力端子RCの電位がローレベルになることにより、各
トランジスタE1〜En,F1〜Fnがオフされる。これに
より各データ入力バッファK1〜Knとそれぞれ接続され
る各データ線対(D1,バーD1)〜(Dn,バーDn)が
電気的に切り離される。ここでビット線dBjの電位の
低下速度はビット線Bnjの電位の低下速度とほぼ同じで
あるのでビット線dBjの電位が書き込み可能ビット線
電位レベルVwになるのとほぼ同時にビット線Bnjの電
位も書き込み可能ビット線電位レベルVwになる。よっ
てビット線Bnjの電位が書き込み可能ビット線電位レベ
ルVwより小さくなった直後にデータ線Dnとデータ入力
バッファKnが切り離されるので、これ以後、負荷容量
CL1,CL2に蓄積された電荷がインバータ回路AA1に
流れることを防ぐことができる。よって消費電力が小さ
くなる。
【0041】また、各トランジスタE1〜En,F1〜Fn
がオフした後すぐにワンショットパルス回路SPの出力
端子RVの電位がハイレベルになり、各トランジスタU
1〜Un,V1〜Vnがオンすることよりカラム線Cjによ
り選択された各ビット線対(B1j,Bnj)〜(B1j,B
nj)の電位を書き込み可能ビット線電位レベルVw以上
の所定の電位に設定し書き込み回復を行う。
がオフした後すぐにワンショットパルス回路SPの出力
端子RVの電位がハイレベルになり、各トランジスタU
1〜Un,V1〜Vnがオンすることよりカラム線Cjによ
り選択された各ビット線対(B1j,Bnj)〜(B1j,B
nj)の電位を書き込み可能ビット線電位レベルVw以上
の所定の電位に設定し書き込み回復を行う。
【0042】従来書き込みのためにビット線を0Vまで
引き下げていたため書き込み時間が長くそのためデータ
の書き込み時に、所望するワード線以外の他のワード線
が誤って選択されてそれに接続されるメモリセルにデー
タが書き込まれてしまうという問題があったが本発明で
はビット線dBjが書き込み可能ビット線電位レベルVW
以下になるとこれを検出しビット線Bnjとデータ入力バ
ッファKnを電気的に切り離すので書き込み時間が短縮
される。しかもこのタイミングで上述の書き込み回復を
おこなうため従来にくらべて誤動作は少ない。
引き下げていたため書き込み時間が長くそのためデータ
の書き込み時に、所望するワード線以外の他のワード線
が誤って選択されてそれに接続されるメモリセルにデー
タが書き込まれてしまうという問題があったが本発明で
はビット線dBjが書き込み可能ビット線電位レベルVW
以下になるとこれを検出しビット線Bnjとデータ入力バ
ッファKnを電気的に切り離すので書き込み時間が短縮
される。しかもこのタイミングで上述の書き込み回復を
おこなうため従来にくらべて誤動作は少ない。
【0043】図6は本発明に係る第2の検出回路の回路
図である。図2と同一部分または相当部分には同一符号
を符して説明を省略する。第2の検出回路は第1の検出
回路とほぼ同様の作用をするものである。第2の検出回
路は、第1の検出回路のカレントミラー回路CA1,C
A2をカスコードアンプによる電流転送型BiCMOS
センス回路(以下BC回路と称す)CA3,CA4に置
き換えた回路である。
図である。図2と同一部分または相当部分には同一符号
を符して説明を省略する。第2の検出回路は第1の検出
回路とほぼ同様の作用をするものである。第2の検出回
路は、第1の検出回路のカレントミラー回路CA1,C
A2をカスコードアンプによる電流転送型BiCMOS
センス回路(以下BC回路と称す)CA3,CA4に置
き換えた回路である。
【0044】BC回路CA3について説明する。抵抗R
1の一端は電源に接続され、他端はレベルコンバータL
C1の入力端子IA1とトランジスタQB1のコレクタ
とに接続される。抵抗R2の一端は電源に接続され、他
端はレベルコンバータLC1の入力端子IB1とトラン
ジスタQB2のコレクタとに接続される。トランジスタ
QB1のゲートはトランジスタQB2のゲートに接続さ
れて、これらは電位Vbが与えられる。トランジスタQ
B1のエミッタはトランジスタQB3のコレクタに接続
される。トランジスタQB3のゲートはビット線dBj
に接続され、エミッタはトランジスタN5のドレインに
接続される。トランジスタQB2のエミッタはトランジ
スタQB4のコレクタに接続される。トランジスタQB
4のゲートは書き込み可能ビット線電位レベルVwが与
えられる。トランジスタQB4のエミッタはトランジス
タN5のドレインに接続される。トランジスタN5のゲ
ートは入力端子ISjに接続され、ソースは接地され
る。ここでトランジスタQB1,QB2,QB3,QB
4はNPNトランジスタである。
1の一端は電源に接続され、他端はレベルコンバータL
C1の入力端子IA1とトランジスタQB1のコレクタ
とに接続される。抵抗R2の一端は電源に接続され、他
端はレベルコンバータLC1の入力端子IB1とトラン
ジスタQB2のコレクタとに接続される。トランジスタ
QB1のゲートはトランジスタQB2のゲートに接続さ
れて、これらは電位Vbが与えられる。トランジスタQ
B1のエミッタはトランジスタQB3のコレクタに接続
される。トランジスタQB3のゲートはビット線dBj
に接続され、エミッタはトランジスタN5のドレインに
接続される。トランジスタQB2のエミッタはトランジ
スタQB4のコレクタに接続される。トランジスタQB
4のゲートは書き込み可能ビット線電位レベルVwが与
えられる。トランジスタQB4のエミッタはトランジス
タN5のドレインに接続される。トランジスタN5のゲ
ートは入力端子ISjに接続され、ソースは接地され
る。ここでトランジスタQB1,QB2,QB3,QB
4はNPNトランジスタである。
【0045】次にBC回路CA3について説明する。抵
抗R4の一端は電源に接続され、他端はレベルコンバー
タLC2の入力端子IA2とトランジスタQB6のコレ
クタとに接続される。抵抗R3の一端は電源に接続さ
れ、他端はレベルコンバータLC2の入力端子IB2と
トランジスタQB5のコレクタとに接続される。トラン
ジスタQB6のゲートはトランジスタQB5のゲートに
接続され、両ゲートは電位Vbが与えられる。トランジ
スタQB6のエミッタはトランジスタQB8のコレクタ
に接続される。トランジスタQB8のゲートはビット線
バーdBjに接続され、エミッタはトランジスタN10
のドレインに接続される。トランジスタQB5のエミッ
タはトランジスタQB7のコレクタに接続される。トラ
ンジスタQB7のゲートは書き込み可能ビット線電位レ
ベルVwが与えられる。トランジスタQB7のエミッタ
はトランジスタN10のドレインに接続される。トラン
ジスタN10のゲートは入力端子ISjに接続され、ソ
ースは接地される。レベルコンバータLC1の出力端は
トランジスタN11のドレインとNOR回路NR1の入
力端の一端に接続される。レベルコンバータLC2の出
力端子はトランジスタN12のドレインとNOR回路N
R2の入力端の他端に接続される。ここでQB5,QB
6,QB7,QB8はNPNトランジスタである。
抗R4の一端は電源に接続され、他端はレベルコンバー
タLC2の入力端子IA2とトランジスタQB6のコレ
クタとに接続される。抵抗R3の一端は電源に接続さ
れ、他端はレベルコンバータLC2の入力端子IB2と
トランジスタQB5のコレクタとに接続される。トラン
ジスタQB6のゲートはトランジスタQB5のゲートに
接続され、両ゲートは電位Vbが与えられる。トランジ
スタQB6のエミッタはトランジスタQB8のコレクタ
に接続される。トランジスタQB8のゲートはビット線
バーdBjに接続され、エミッタはトランジスタN10
のドレインに接続される。トランジスタQB5のエミッ
タはトランジスタQB7のコレクタに接続される。トラ
ンジスタQB7のゲートは書き込み可能ビット線電位レ
ベルVwが与えられる。トランジスタQB7のエミッタ
はトランジスタN10のドレインに接続される。トラン
ジスタN10のゲートは入力端子ISjに接続され、ソ
ースは接地される。レベルコンバータLC1の出力端は
トランジスタN11のドレインとNOR回路NR1の入
力端の一端に接続される。レベルコンバータLC2の出
力端子はトランジスタN12のドレインとNOR回路N
R2の入力端の他端に接続される。ここでQB5,QB
6,QB7,QB8はNPNトランジスタである。
【0046】図7は本発明のレベルコンバータ回路の回
路図である。図7に従いレベルコンバータ回路について
説明する。 レベルコンバータLC1,LC2とは同一
構成の回路である。よって代表してレベルコンバータL
C1について説明する。
路図である。図7に従いレベルコンバータ回路について
説明する。 レベルコンバータLC1,LC2とは同一
構成の回路である。よって代表してレベルコンバータL
C1について説明する。
【0047】入力端子IA1はトランジスタQB9のベ
ースに接続される。トランジスタQB9のコレクタは電
源に接続され、エミッタはトランジスタN13のゲート
と抵抗R5の一端とに接続される。抵抗5の他端は接地
される。入力端子IB1はトランジスタQB10のベー
スに接続される。トランジスタQB10のコレクタは電
源に接続され、エミッタはトランジスタN15のゲート
と抵抗R6の一端とに接続される。抵抗R6の他端は接
地される。トランジスタN13のソースは電源に接続さ
れ、ドレインはトランジスタN14のドレインに接続さ
れる。トランジスタN14のゲートはトランジスタN1
6のゲートに接続され、ソースは接地される。トランジ
スタN15のソースは電源に接続され、ドレインはトラ
ンジスタN16のドレインとトランジスタQB11のベ
ースに接続される。トランジスタN16のゲートはトラ
ンジスタN17のゲートとトランジスタN13のドレイ
ンとトランジスタN14のドレインに接続される。トラ
ンジスタN16のソースは接地される。トランジスタQ
B11のコレクタは電源に接続され、エミッタは出力端
子OA1とトランジスタQB12のコレクタとトランジ
スタN17のドレインとに接続される。トランジスタN
17のソースは抵抗R7の一端とトランジスタQB12
のベースとに接続される。抵抗R7の他端は接地され
る。トランジスタQB12のエミッタは接地される。ト
ランジスタQB9,QB10,QB11,QB12はN
PNトランジスタである。トランジスタN13,N15
はPMOSトランジスタである。トランジスタN14,
N16,N17はNMOSトランジスタである。
ースに接続される。トランジスタQB9のコレクタは電
源に接続され、エミッタはトランジスタN13のゲート
と抵抗R5の一端とに接続される。抵抗5の他端は接地
される。入力端子IB1はトランジスタQB10のベー
スに接続される。トランジスタQB10のコレクタは電
源に接続され、エミッタはトランジスタN15のゲート
と抵抗R6の一端とに接続される。抵抗R6の他端は接
地される。トランジスタN13のソースは電源に接続さ
れ、ドレインはトランジスタN14のドレインに接続さ
れる。トランジスタN14のゲートはトランジスタN1
6のゲートに接続され、ソースは接地される。トランジ
スタN15のソースは電源に接続され、ドレインはトラ
ンジスタN16のドレインとトランジスタQB11のベ
ースに接続される。トランジスタN16のゲートはトラ
ンジスタN17のゲートとトランジスタN13のドレイ
ンとトランジスタN14のドレインに接続される。トラ
ンジスタN16のソースは接地される。トランジスタQ
B11のコレクタは電源に接続され、エミッタは出力端
子OA1とトランジスタQB12のコレクタとトランジ
スタN17のドレインとに接続される。トランジスタN
17のソースは抵抗R7の一端とトランジスタQB12
のベースとに接続される。抵抗R7の他端は接地され
る。トランジスタQB12のエミッタは接地される。ト
ランジスタQB9,QB10,QB11,QB12はN
PNトランジスタである。トランジスタN13,N15
はPMOSトランジスタである。トランジスタN14,
N16,N17はNMOSトランジスタである。
【0048】第2の書き込み回路Sjの動作について図
4,図6,図7に基づいて詳細に説明する。
4,図6,図7に基づいて詳細に説明する。
【0049】書き込み制御端子WEの電位がローレベル
の時(書き込み動作前の状態)、入力端子ISjの電位
がローレベルであるので、トランジスタN11とトラン
ジスタN12とはオンしており、よってNOR回路NR
1の両方の入力がローレベルで、出力回路Pjはオフし
ている。
の時(書き込み動作前の状態)、入力端子ISjの電位
がローレベルであるので、トランジスタN11とトラン
ジスタN12とはオンしており、よってNOR回路NR
1の両方の入力がローレベルで、出力回路Pjはオフし
ている。
【0050】つぎに書き込み制御端子WEの電位がハイ
レベルとなってまもない時(ビット線dBjの電位がま
だ書き込み可能ビット線電位レベルより高い電位である
とき)を考える。
レベルとなってまもない時(ビット線dBjの電位がま
だ書き込み可能ビット線電位レベルより高い電位である
とき)を考える。
【0051】入力端子ISjの電位がハイレベルとなる
ことによりトランジスタN11とトランジスタN12と
がオフする。BC回路CA3のトランジスタQB3のベ
ース電位(ビット線dBjの電位)はトランジスタQB
4のベース電位(Vw)より高いのでトランジスタQB3
ではトランジスタQB4に対して電流が多く流れる。よ
って抵抗R1は抵抗R2に対して大きな電流が流れるた
めレベルコンバータLC1の入力端子IA1の電位は入
力端子IB1の電位に対して低くなる。次に図7に於
て、トランジスタQB9のベース電位(入力端子IA1
の電位)はトランジスタQB10(入力端子IB1の電
位)のベース電位よりも低いので、PMOSトランジス
タであるトランジスタN13のゲート電位はPMOSト
ランジスタであるトランジスタN15のゲート電位より
低い。トランジスタN15ではトランジスタN13に対
して流れる電流が小さいので出力端子OA1の電位はロ
ーレベルになる。
ことによりトランジスタN11とトランジスタN12と
がオフする。BC回路CA3のトランジスタQB3のベ
ース電位(ビット線dBjの電位)はトランジスタQB
4のベース電位(Vw)より高いのでトランジスタQB3
ではトランジスタQB4に対して電流が多く流れる。よ
って抵抗R1は抵抗R2に対して大きな電流が流れるた
めレベルコンバータLC1の入力端子IA1の電位は入
力端子IB1の電位に対して低くなる。次に図7に於
て、トランジスタQB9のベース電位(入力端子IA1
の電位)はトランジスタQB10(入力端子IB1の電
位)のベース電位よりも低いので、PMOSトランジス
タであるトランジスタN13のゲート電位はPMOSト
ランジスタであるトランジスタN15のゲート電位より
低い。トランジスタN15ではトランジスタN13に対
して流れる電流が小さいので出力端子OA1の電位はロ
ーレベルになる。
【0052】BC回路CA4も同様にトランジスタQB
8のベース電位(ビット線バーdBjの電位)がトラン
ジスタQB7のベース電位(Vw)より高いので出力端子
OA2はローレベルに保たれる。よって出力端子Pjの
電位はローレベルのままである。
8のベース電位(ビット線バーdBjの電位)がトラン
ジスタQB7のベース電位(Vw)より高いので出力端子
OA2はローレベルに保たれる。よって出力端子Pjの
電位はローレベルのままである。
【0053】次にビット線dBjの電位が、データ入力
バッファdKによりVw以下になった後(メモリセルへ
の書き込みが行われた後)の動作を考える。
バッファdKによりVw以下になった後(メモリセルへ
の書き込みが行われた後)の動作を考える。
【0054】図6に於て、トランジスタQB4のベース
電位がトランジスタQB3のベース電位より高くなるた
めトランジスタQB4にはトランジスタQB3に対して
大きな電流が流れるので入力端子IA1の電位は入力端
子IB1の電位より高くなる。図7において、トランジ
スタN15のゲート電位はトランジスタN13のゲート
電位より低くなるので、トランジスタN15にはトラン
ジスタN13より大きな電流が流れる。よってトランジ
スタQB11のベース電位が高くなるで出力端子OA1
はハイレベルになる。するとこれを受けて出力端子Pj
の電位がハイレベルになる。これを書き込み制御回路T
が受け取り出力端子RCの電位がローレベルとなり、出
力端子RCにゲートが接続されるトランジスタE1〜E
n,F1〜Fnがオフする。これにより各ビット線対(B1
j,バーB1j)〜(Bnj,バーBnj)と各データ入力バ
ッファK1〜Knが電気的に切り離され、ビット線にデー
タ入力バッファからの出力データが与えられなくなる。
これにより各ビット線対(B1j,バーB1j)〜(Bnj,
バーBnj)の一方の電位がメモリセルへの書き込みが可
能となる電位レベルである書き込み可能ビット線電位レ
ベルVwを越えて0Vまで低下するのを防ぐことができ
る。
電位がトランジスタQB3のベース電位より高くなるた
めトランジスタQB4にはトランジスタQB3に対して
大きな電流が流れるので入力端子IA1の電位は入力端
子IB1の電位より高くなる。図7において、トランジ
スタN15のゲート電位はトランジスタN13のゲート
電位より低くなるので、トランジスタN15にはトラン
ジスタN13より大きな電流が流れる。よってトランジ
スタQB11のベース電位が高くなるで出力端子OA1
はハイレベルになる。するとこれを受けて出力端子Pj
の電位がハイレベルになる。これを書き込み制御回路T
が受け取り出力端子RCの電位がローレベルとなり、出
力端子RCにゲートが接続されるトランジスタE1〜E
n,F1〜Fnがオフする。これにより各ビット線対(B1
j,バーB1j)〜(Bnj,バーBnj)と各データ入力バ
ッファK1〜Knが電気的に切り離され、ビット線にデー
タ入力バッファからの出力データが与えられなくなる。
これにより各ビット線対(B1j,バーB1j)〜(Bnj,
バーBnj)の一方の電位がメモリセルへの書き込みが可
能となる電位レベルである書き込み可能ビット線電位レ
ベルVwを越えて0Vまで低下するのを防ぐことができ
る。
【0055】第2の検出回路のBC回路では第1の検出
回路のカレントミラーセンス回路に対して、入出力利得
が大きいため、第2の検出回路は第1の検出回路に対し
て、ビット線が書き込み可能ビット線電位レベルより低
くなったことを高速に検出することができる。
回路のカレントミラーセンス回路に対して、入出力利得
が大きいため、第2の検出回路は第1の検出回路に対し
て、ビット線が書き込み可能ビット線電位レベルより低
くなったことを高速に検出することができる。
【0056】図8は本発明に係る半導体記憶装置の第2
の実施例の回路図であり、図1と同一部分又は相当部分
には同一符号を符して説明を省略する。
の実施例の回路図であり、図1と同一部分又は相当部分
には同一符号を符して説明を省略する。
【0057】第2の実施例では、図1の書き込み制御端
子WEと検出回路S1の入力端子IS1との間にインバー
タ回路DB1とNAND回路DD1とが直列接続され、書
き込み制御回路WEと検出回路Sjの入力端子ISjと
の間にインバータ回路DBjとNAND回路DDjとが直
列接続され、NAND回路DD1の他方の入力端がカラ
ム線C1とトランジスタdG1,dH1に接続される。NA
ND回路DDjの他方の入力端がカラム線Cjとトランジ
スタdGj,dHjに接続される。
子WEと検出回路S1の入力端子IS1との間にインバー
タ回路DB1とNAND回路DD1とが直列接続され、書
き込み制御回路WEと検出回路Sjの入力端子ISjと
の間にインバータ回路DBjとNAND回路DDjとが直
列接続され、NAND回路DD1の他方の入力端がカラ
ム線C1とトランジスタdG1,dH1に接続される。NA
ND回路DDjの他方の入力端がカラム線Cjとトランジ
スタdGj,dHjに接続される。
【0058】上記構成にすることで、書き込み制御端子
WEの電位がハイレベルになると、カラム線により選択
されたビット線対に接続された検出回路(ここでは検出
回路Sjが選択されているとする)の入力端子ISjのみ
がハイレベルになり、カラム線で選択されていない検出
回路S1の入力端子IS1はローレベルの状態である。よ
って検出回路S1のトランジスタN5,N10がオフし
た状態のままであるので検出回路S1の消費電力が低減
される。
WEの電位がハイレベルになると、カラム線により選択
されたビット線対に接続された検出回路(ここでは検出
回路Sjが選択されているとする)の入力端子ISjのみ
がハイレベルになり、カラム線で選択されていない検出
回路S1の入力端子IS1はローレベルの状態である。よ
って検出回路S1のトランジスタN5,N10がオフし
た状態のままであるので検出回路S1の消費電力が低減
される。
【0059】
【発明の効果】第1のビット線の電位が第2の電位に設
定される前に第2のビット線に第1の電位と第2の電位
の間の所定の電位が与えられることに応答して、検出回
路が第1のデータ入力バッファ回路に検出信号を与え、
これに基づき第1のデータ入力バッファ回路が第1の端
子と第1のビット線を電気的に切り離すので、これ以
後、第1のビット線の電位は第2の電位の方向に遷移し
ない。
定される前に第2のビット線に第1の電位と第2の電位
の間の所定の電位が与えられることに応答して、検出回
路が第1のデータ入力バッファ回路に検出信号を与え、
これに基づき第1のデータ入力バッファ回路が第1の端
子と第1のビット線を電気的に切り離すので、これ以
後、第1のビット線の電位は第2の電位の方向に遷移し
ない。
【0060】つまり必要以上にデータ入力バッファ回路
に電流が流れないので、消費電力が低減される。
に電流が流れないので、消費電力が低減される。
【図1】本発明に係る半導体記憶装置の第1の実施例の
回路図
回路図
【図2】本発明に係る第1の検出回路の回路図
【図3】本発明に係る書き込み制御回路の回路図
【図4】本発明に係る半導体記憶装置ののタイミング図
【図5】本発明の作用を説明するためのデータ入力バッ
ファの要部回路図
ファの要部回路図
【図6】本発明に係る第2の検出回路の回路図
【図7】レベルコンバータの回路図
【図8】本発明に係る半導体記憶装置の第2の実施例の
回路図
回路図
【図9】メモリセルの回路図
I1〜In…データ入力端子、K1〜Kn,dK…データ入
力バッファ、A1〜An…センスアンプ、E1〜En,dE…
NMOSトランジスタ、F1〜Fn,dF…NMOSトラ
ンジスタ、U1〜Un…NMOSトランジスタ、V1〜Vn…
NMOSトランジスタ、G11〜Gnj,dGj,dGj…N
MOSトランジスタ、H11〜Hnj,dHj,dHj…NM
OSトランジスタ、L11〜Lnj,dL1,dLj…NMO
Sトランジスタ、M11〜Mnj,dM1,dMj…NMOS
トランジスタ、S1,Sj…検出回路、DW…ダミー回
路、WE…書き込み制御回路、W1〜Wi…ワード線、C
1〜Ci…カラム線、D1〜Dn,バーD1〜バーDn…ワー
ド線、B11〜Bn1,バーB11〜バーBnj,B1j〜Bnj,
バーB1j〜バーBnj,dB1,バーdB1,dBj,バー
dBj…ビット線、CD…カラムデコーダ、RD…ロー
デコーダ、CA,RA…アドレス入力端子、MC…メモ
リセル、IS1,ISj…検出回路S1,Snの入力端子、P
1,Pj…検出回路S1,Snの出力端子、T…書き込み制御
回路、RC,RV…出力端子、A1,A2はインバー
タ、CA1,CA2…カレントミラーセンス回路、N
1,N2,N6,N7…PMOSトランジスタ、N3〜
N5,N8〜N12はNMOSトランジスタ、A3〜A
9…書き込み制御回路のインバータ、SP…ワンショッ
トパルス回路、nn…端子、NR2…NOR回路、ND
1…NAND回路、AA1〜AA3…インバータ、NN
1…NMOSトランジスタ、CL1,CL2…負荷容
量、R1〜R4…抵抗、QB1〜QB12…NPNトラ
ンジスタ、N13,N15…PMOSトランジスタ、N
14,N16,N17…NMOS、OA1…出力端子、
R5〜R7…抵抗、DB1,DBj…インバータ、DD
1,DDj…NAND回路、GG1,GG2…インバー
タ、N1,N2…端子、ML,MR…NMOSトランジ
スタ
力バッファ、A1〜An…センスアンプ、E1〜En,dE…
NMOSトランジスタ、F1〜Fn,dF…NMOSトラ
ンジスタ、U1〜Un…NMOSトランジスタ、V1〜Vn…
NMOSトランジスタ、G11〜Gnj,dGj,dGj…N
MOSトランジスタ、H11〜Hnj,dHj,dHj…NM
OSトランジスタ、L11〜Lnj,dL1,dLj…NMO
Sトランジスタ、M11〜Mnj,dM1,dMj…NMOS
トランジスタ、S1,Sj…検出回路、DW…ダミー回
路、WE…書き込み制御回路、W1〜Wi…ワード線、C
1〜Ci…カラム線、D1〜Dn,バーD1〜バーDn…ワー
ド線、B11〜Bn1,バーB11〜バーBnj,B1j〜Bnj,
バーB1j〜バーBnj,dB1,バーdB1,dBj,バー
dBj…ビット線、CD…カラムデコーダ、RD…ロー
デコーダ、CA,RA…アドレス入力端子、MC…メモ
リセル、IS1,ISj…検出回路S1,Snの入力端子、P
1,Pj…検出回路S1,Snの出力端子、T…書き込み制御
回路、RC,RV…出力端子、A1,A2はインバー
タ、CA1,CA2…カレントミラーセンス回路、N
1,N2,N6,N7…PMOSトランジスタ、N3〜
N5,N8〜N12はNMOSトランジスタ、A3〜A
9…書き込み制御回路のインバータ、SP…ワンショッ
トパルス回路、nn…端子、NR2…NOR回路、ND
1…NAND回路、AA1〜AA3…インバータ、NN
1…NMOSトランジスタ、CL1,CL2…負荷容
量、R1〜R4…抵抗、QB1〜QB12…NPNトラ
ンジスタ、N13,N15…PMOSトランジスタ、N
14,N16,N17…NMOS、OA1…出力端子、
R5〜R7…抵抗、DB1,DBj…インバータ、DD
1,DDj…NAND回路、GG1,GG2…インバー
タ、N1,N2…端子、ML,MR…NMOSトランジ
スタ
Claims (6)
- 【請求項1】 第1のビット線と、 前記第1のビット線に第1の電位を与える第1のプリチ
ャージ回路と、 前記第1のビット線に接続される第1のメモリセルと、 第1のデータが与えられることに基づき第2の電位が与
えられる第1の端子を有し、前記第1のデータが与えら
れる場合、第1の制御信号に基づき、前記第1の端子と
前記第1のビット線とを電気的に接続することにより前
記第1のビット線の電位を前記第1の電位から前記第2
の電位の方向に遷移させ、かつ検出信号に基づいて前記
第1の端子と前記第1のビット線とを電気的に分離する
第1のデータ入力バッファ回路と、 第2のビット線と、 前記第2のビット線に前記第1の電位を与える第2のプ
リチャージ回路と、 前記第2のビット線に接続される第2のメモリセルと、 第2のデータが与えられることに基づき前記第2の電位
が与えられる第2の端子を有し、前記第2のデータが与
えられる場合、第2の制御信号に基づき前記第2の端子
と前記第2のビット線とを電気的に接続することにより
前記第2のビット線の電位を前記第1の電位から前記第
2の電位の方向に遷移させる第2のデータ入力バッファ
回路と、 前記第1のビット線の電位が前記第2の電位に設定され
る前に前記第2のビット線に前記第1の電位と前記第2
の電位の間の所定の電位が与えられることに応答して前
記第1のデータ入力バッファ回路に前記検出信号を与え
る検出回路とを有することを特徴とする半導体記憶装
置。 - 【請求項2】 第1のビット線と、 前記第1のビット線に第1の電位を与える第1のプリチ
ャージ回路と、 前記第1のビット線に接続される第1のメモリセルと、 第1のデータが与えられることに基づき第2の電位が与
えられる第1の端子を有し、前記第1のデータが与えら
れる場合、第1の制御信号に基づき、前記第1の端子と
前記第1のビット線とを電気的に接続することにより前
記第1のビット線の電位を前記第1の電位から前記第2
の電位の方向に遷移させ、かつ検出信号に基づいて前記
第1の端子と前記第1のビット線とを電気的に分離する
第1のデータ入力バッファ回路と、 第2のビット線と、 前記第2のビット線に第3の電位を与える第2のプリチ
ャージ回路と、 前記第2のビット線に接続される第2のメモリセルと、 第2のデータが与えられることに基づき第4の電位が与
えられる第2の端子を有し、前記第2のデータが与えら
れる場合、第2の制御信号に基づき前記第2の端子と前
記第2のビット線とを電気的に接続することにより前記
第2のビット線の電位を前記第3の電位から前記第4の
電位の方向に遷移させる第2のデータ入力バッファ回路
と、 前記第1のビット線の電位が前記第2の電位に設定され
る前に前記第2のビット線に前記第3の電位と前記第4
の電位の間の所定の電位または前記第4の電位が与えら
れることに応答して前記第1のデータ入力バッファ回路
に前記検出信号を与える検出回路とを有することを特徴
とする半導体記憶装置。 - 【請求項3】 前記第3の電位は前記第1の電位であ
り、かつ前記第4の電位は前記第2の電位であることを
特徴とする請求項2記載の半導体記憶装置。 - 【請求項4】 前記第1の制御信号と前記第2の制御信
号とは同一の信号であることを特徴とする請求項1また
は請求項2または請求項3記載の半導体記憶装置。 - 【請求項5】 第1のビット線と、 前記第1のビット線に第1の電位を与える第1のプリチ
ャージ回路と、 前記第1のビット線に接続される第1のメモリセルと、 第1のデータが与えられることに基づき第2の電位が与
えられる第1の端子を有し、前記第1のデータが与えら
れる場合、書き込み制御信号に基づき前記第1の端子と
前記第1のビット線とを電気的に接続することにより前
記第1のビット線の電位を前記第1の電位から前記第2
の電位の方向に遷移させ、かつ検出信号に基づいて前記
第1の端子と前記第1のビット線とを電気的に分離する
第1のデータ入力バッファ回路と、 第2のビット線と、 前記第2のビット線に前記第1の電位を与える第2のプ
リチャージ回路と、 前記第2のビット線に接続される第2のメモリセルと、 第2のデータが与えられることに基づき前記第2の電位
が与えられる第2の端子を有し、前記第2のデータが与
えられる場合、前記書き込み制御信号に基づき前記第2
の端子と前記第2のビット線とを電気的に接続すること
により前記第2のビット線の電位を前記第1の電位から
前記第2の電位の方向に遷移させる第2のデータ入力バ
ッファ回路と、 前記第2のビット線に前記第1の電位と前記第2の電位
の間の所定の電位が与えられることに応答して前記第1
のデータ入力バッファ回路に前記検出信号を与える検出
回路とを有することを特徴とする半導体記憶装置。 - 【請求項6】 前記検出信号に基づき前記第1のビット
線の電位を所定の電位に設定するワンショットパルス回
路を含むことを特徴とする請求項1または請求項2また
は請求項3または請求項4または請求項5記載の半導体
記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7060922A JPH08255485A (ja) | 1995-03-20 | 1995-03-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7060922A JPH08255485A (ja) | 1995-03-20 | 1995-03-20 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08255485A true JPH08255485A (ja) | 1996-10-01 |
Family
ID=13156371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7060922A Pending JPH08255485A (ja) | 1995-03-20 | 1995-03-20 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08255485A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010218617A (ja) * | 2009-03-16 | 2010-09-30 | Toshiba Corp | 半導体記憶装置 |
JP2013101745A (ja) * | 2005-05-23 | 2013-05-23 | Renesas Electronics Corp | 半導体装置 |
-
1995
- 1995-03-20 JP JP7060922A patent/JPH08255485A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013101745A (ja) * | 2005-05-23 | 2013-05-23 | Renesas Electronics Corp | 半導体装置 |
JP2010218617A (ja) * | 2009-03-16 | 2010-09-30 | Toshiba Corp | 半導体記憶装置 |
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