JPH05109769A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH05109769A JPH05109769A JP29766791A JP29766791A JPH05109769A JP H05109769 A JPH05109769 A JP H05109769A JP 29766791 A JP29766791 A JP 29766791A JP 29766791 A JP29766791 A JP 29766791A JP H05109769 A JPH05109769 A JP H05109769A
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Abstract
(57)【要約】 (修正有)
【目的】 ゲート電極とソース・ドレイン電極のオーバ
ーラップのない薄膜トランジスタをリフトオフ法を用い
ることなく製造でき、トランジスタ特性の劣化及びオ−
ミックコンタクト層の汚染を防止できる薄膜トランジス
タの製造方法を提供する。 【構成】 チャネル保護層14をオーミックコンタクト
層15・15′及び金属層16′の二層の数倍の膜厚に
なるように形成し、その上にオーミックコンタクト層と
金属層を順次着膜することにより、オーミックコンタク
ト層及び金属層をチャネル保護層の上部とその他の部分
とに分離して形成し、更に分離を確実にするためにチャ
ネル保護層の端部をわずかにエッチングする薄膜トラン
ジスタの製造方法としている。
ーラップのない薄膜トランジスタをリフトオフ法を用い
ることなく製造でき、トランジスタ特性の劣化及びオ−
ミックコンタクト層の汚染を防止できる薄膜トランジス
タの製造方法を提供する。 【構成】 チャネル保護層14をオーミックコンタクト
層15・15′及び金属層16′の二層の数倍の膜厚に
なるように形成し、その上にオーミックコンタクト層と
金属層を順次着膜することにより、オーミックコンタク
ト層及び金属層をチャネル保護層の上部とその他の部分
とに分離して形成し、更に分離を確実にするためにチャ
ネル保護層の端部をわずかにエッチングする薄膜トラン
ジスタの製造方法としている。
Description
【0001】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に係り、特にゲート電極とソース電極及びドレイ
ン電極との重なり(オーバーラップ)のない薄膜トラン
ジスタの製造方法に関する。
造方法に係り、特にゲート電極とソース電極及びドレイ
ン電極との重なり(オーバーラップ)のない薄膜トラン
ジスタの製造方法に関する。
【0002】
【従来の技術】従来の薄膜トランジスタ(TFT)は、
ガラス等の基板上にゲート電極、ゲート絶縁層、水素化
アモルファスシリコン(a−Si:H)等の半導体層、
ソース及びドレイン電極を形成した逆スタガ型の構造の
ものがあり、イメージセンサを始め、アクティブマトリ
クス型の液晶ディスプレイに代表されるフラットパネル
ディスプレイ等の駆動素子として用いられている。
ガラス等の基板上にゲート電極、ゲート絶縁層、水素化
アモルファスシリコン(a−Si:H)等の半導体層、
ソース及びドレイン電極を形成した逆スタガ型の構造の
ものがあり、イメージセンサを始め、アクティブマトリ
クス型の液晶ディスプレイに代表されるフラットパネル
ディスプレイ等の駆動素子として用いられている。
【0003】ここで、従来の薄膜トランジスタの具体的
構成について、薄膜トランジスタの断面説明図である図
3を使って説明する。
構成について、薄膜トランジスタの断面説明図である図
3を使って説明する。
【0004】図3に示すように、薄膜トランジスタの構
成は、ガラス等の基板1上にゲート電極11としてのク
ロム(Cr1 )層、ゲート絶縁層12としてのシリコン
窒化膜(SiNx )、半導体活性層13としての水素化
アモルファスシリコン(a−Si:H)層、ゲート電極
11に対向するよう設けられたチャネル保護層14とし
てのシリコン窒化膜(SiNx )、オーミックコンタク
ト層15としてのn+型水素化アモルファスシリコン
(n+ a−SiH)層、ソース電極16及びドレイン電
極17としてのクロム(Cr2 )層、その上に層間絶縁
層19としてのポリイミド層、更に、その上に配線層2
0またはチャネル保護層14の上部においてはa−S
i:H層の遮光用としてのアルミニウム(Al)の遮光
層18とを順次積層した逆スタガ型の構造になってい
る。
成は、ガラス等の基板1上にゲート電極11としてのク
ロム(Cr1 )層、ゲート絶縁層12としてのシリコン
窒化膜(SiNx )、半導体活性層13としての水素化
アモルファスシリコン(a−Si:H)層、ゲート電極
11に対向するよう設けられたチャネル保護層14とし
てのシリコン窒化膜(SiNx )、オーミックコンタク
ト層15としてのn+型水素化アモルファスシリコン
(n+ a−SiH)層、ソース電極16及びドレイン電
極17としてのクロム(Cr2 )層、その上に層間絶縁
層19としてのポリイミド層、更に、その上に配線層2
0またはチャネル保護層14の上部においてはa−S
i:H層の遮光用としてのアルミニウム(Al)の遮光
層18とを順次積層した逆スタガ型の構造になってい
る。
【0005】次に、従来の薄膜トランジスタの製造方法
について、図4(a)〜(d)のプロセス断面説明図を
使って説明する。
について、図4(a)〜(d)のプロセス断面説明図を
使って説明する。
【0006】まず、ガラス等の基板1上に第1のクロム
(Cr1 )膜を約750オングストローム程度の厚さに
DCマグネトロンスパッタ法により着膜し、フォトリソ
エッチングによりパターニングしてゲート電極11を形
成する。
(Cr1 )膜を約750オングストローム程度の厚さに
DCマグネトロンスパッタ法により着膜し、フォトリソ
エッチングによりパターニングしてゲート電極11を形
成する。
【0007】そして、プラズマCVD法(P−CVD)
によりゲート絶縁層12となる第1のSiNx 膜を約3
000オングストローム程度の厚さに、半導体活性層1
3となるa−Si:H膜を約500オングストローム程
度の厚さに、チャネル保護層14となる第2のSiNx
膜を約1500オングストローム程度の厚さに連続的に
着膜する(図4(a)参照)。
によりゲート絶縁層12となる第1のSiNx 膜を約3
000オングストローム程度の厚さに、半導体活性層1
3となるa−Si:H膜を約500オングストローム程
度の厚さに、チャネル保護層14となる第2のSiNx
膜を約1500オングストローム程度の厚さに連続的に
着膜する(図4(a)参照)。
【0008】次に、フォトリソエッチングにより、上部
第2のSiNx 膜をゲート電極11の幅にパターニング
し、チャネル保護層14を形成する(図4(b)参
照)。
第2のSiNx 膜をゲート電極11の幅にパターニング
し、チャネル保護層14を形成する(図4(b)参
照)。
【0009】更に、オーミックコンタクト層15として
n+ a−Si:H層15′を約1000オングストロー
ム程度の厚さにP−CVD法で着膜し、その上に、ソー
ス電極16、ドレイン電極17となる第2のクロム(C
r2 )膜16′を約1500オングストローム程度の厚
さにDCマグネトロンスパッタ法により着膜する(図4
(c)参照)。
n+ a−Si:H層15′を約1000オングストロー
ム程度の厚さにP−CVD法で着膜し、その上に、ソー
ス電極16、ドレイン電極17となる第2のクロム(C
r2 )膜16′を約1500オングストローム程度の厚
さにDCマグネトロンスパッタ法により着膜する(図4
(c)参照)。
【0010】そして、フォトリソエッチングにより、C
r2 膜16′とn+ a−Si:H層15′をパターニン
グして、ソース電極16、ドレイン電極17及びソース
・ドレイン電極の下層のオーミックコンタクト層15を
形成する(図4(d)参照)。以上のようにして、TF
Tが作製される。
r2 膜16′とn+ a−Si:H層15′をパターニン
グして、ソース電極16、ドレイン電極17及びソース
・ドレイン電極の下層のオーミックコンタクト層15を
形成する(図4(d)参照)。以上のようにして、TF
Tが作製される。
【0011】しかし、上記従来の薄膜トランジスタの製
造方法では、現在のフォトリソグラフィー技術のパタ−
ニング精度によると、チャネル保護層14上に一部重な
るような形状で、ソース電極16及びドレイン電極17
が形成されているので、ゲート電極11とソース・ドレ
イン電極の重なり(オーバーラップ)が生じて寄生容量
が発生し、周波数特性が劣化したり、信号線がゲート電
圧の影響を受けやすくなって、デバイス特性が劣化する
という欠点があった。
造方法では、現在のフォトリソグラフィー技術のパタ−
ニング精度によると、チャネル保護層14上に一部重な
るような形状で、ソース電極16及びドレイン電極17
が形成されているので、ゲート電極11とソース・ドレ
イン電極の重なり(オーバーラップ)が生じて寄生容量
が発生し、周波数特性が劣化したり、信号線がゲート電
圧の影響を受けやすくなって、デバイス特性が劣化する
という欠点があった。
【0012】そこで、リフトオフ法を用いて自己整合的
にソース・ドレイン電極を形成する薄膜トランジスタの
製造方法が試みられている。この方法によれば、ソース
・ドレイン電極がチャネル保護層上に重ならないので、
オーバーラップのないTFTが形成できる(特開昭59
−225569号公報参照)。
にソース・ドレイン電極を形成する薄膜トランジスタの
製造方法が試みられている。この方法によれば、ソース
・ドレイン電極がチャネル保護層上に重ならないので、
オーバーラップのないTFTが形成できる(特開昭59
−225569号公報参照)。
【0013】リフトオフ法を用いたTFTの製造方法の
一例を、図5(a)〜(d)のプロセス断面説明図を使
って説明する。
一例を、図5(a)〜(d)のプロセス断面説明図を使
って説明する。
【0014】まず、基板1上にゲート電極11を形成
し、その上にゲート絶縁層12としてのSiNx 層、半
導体活性層13としてのa−Si:H層、チャネル保護
層14としてのSiNx 層を順次プラズマCVDにより
形成する(図5(a)参照)。
し、その上にゲート絶縁層12としてのSiNx 層、半
導体活性層13としてのa−Si:H層、チャネル保護
層14としてのSiNx 層を順次プラズマCVDにより
形成する(図5(a)参照)。
【0015】次に、上部のSiNx 層上にフォトレジス
トを塗布し、露光、現像してパターニングしてレジスト
層21を形成し、このレジスト層21をマスクにSiN
x 層をエッチングして、ゲート電極11上のみにSiN
x層を残してチャネル保護層14を形成する(図5
(b)参照)。
トを塗布し、露光、現像してパターニングしてレジスト
層21を形成し、このレジスト層21をマスクにSiN
x 層をエッチングして、ゲート電極11上のみにSiN
x層を残してチャネル保護層14を形成する(図5
(b)参照)。
【0016】そして、チャネル保護層14の上部のレジ
スト層21を残したまま、プラズマCVD法によりオー
ミックコンタクト層15としてのn+ a−Si:H層1
5′を200〜500オングストローム程度の厚さで着
膜し、更にソース・ドレイン電極用の金属16″として
のアルミニウムを着膜する(図5(c)参照)。
スト層21を残したまま、プラズマCVD法によりオー
ミックコンタクト層15としてのn+ a−Si:H層1
5′を200〜500オングストローム程度の厚さで着
膜し、更にソース・ドレイン電極用の金属16″として
のアルミニウムを着膜する(図5(c)参照)。
【0017】次にリフトオフを行ってチャネル保護層1
4上部のレジスト層21とその他の膜を取り除き、フォ
トリソエッチングによりソース電極16及びドレイン電
極17を形成する(図5(d)参照)。その後、300
℃で1時間の熱処理を行いn+ a−Si:H層15′を
活性化する。このようにしてTFTが作製される(特公
昭63−57944号公報参照)。
4上部のレジスト層21とその他の膜を取り除き、フォ
トリソエッチングによりソース電極16及びドレイン電
極17を形成する(図5(d)参照)。その後、300
℃で1時間の熱処理を行いn+ a−Si:H層15′を
活性化する。このようにしてTFTが作製される(特公
昭63−57944号公報参照)。
【0018】
【発明が解決しようとする課題】しかしながら、上記従
来のリフトオフ法を用いてソース・ドレイン電極を形成
する薄膜トランジスタの製造方法では、オーミックコン
タクト層15としてのn+ a−Si:H層15′の着膜
時のプラズマ等により、レジスト層21が反応し、オー
ミックコンタクト層15や真空装置内が汚染されるおそ
れがあるという問題点があった。
来のリフトオフ法を用いてソース・ドレイン電極を形成
する薄膜トランジスタの製造方法では、オーミックコン
タクト層15としてのn+ a−Si:H層15′の着膜
時のプラズマ等により、レジスト層21が反応し、オー
ミックコンタクト層15や真空装置内が汚染されるおそ
れがあるという問題点があった。
【0019】本発明は上記実情に鑑みて為されたもの
で、リフトオフ法を用いることなく、ゲート電極とソー
ス・ドレイン電極の重なり(オーバーラップ)をなく
し、薄膜トランジスタの特性を劣化させることがなく、
更にオ−ミックコンタクト層の汚染を防止できる薄膜ト
ランジスタの製造方法を提供することを目的とする。
で、リフトオフ法を用いることなく、ゲート電極とソー
ス・ドレイン電極の重なり(オーバーラップ)をなく
し、薄膜トランジスタの特性を劣化させることがなく、
更にオ−ミックコンタクト層の汚染を防止できる薄膜ト
ランジスタの製造方法を提供することを目的とする。
【0020】
【課題を解決するための手段】上記従来例の問題点を解
決するための請求項1記載の発明は、ゲート電極、ゲー
ト絶縁層、半導体活性層、チャネル保護層、オーミック
コンタクト層、ソース・ドレイン電極の金属層が順次積
層されて形成される薄膜トランジスタの製造方法におい
て、前記オーミックコンタクト層及び前記金属層の二層
の数倍の膜厚となるよう前記チャネル保護層の形状を形
成し、全体を覆うように前記オーミックコンタクト層と
前記金属層を順次着膜し、フォトリソエッチングで前記
金属層と前記オーミックコンタクト層をパターニング
し、前記チャネル保護層の端部をエッチングして、前記
薄膜トランジスタを製造することを特徴としている。
決するための請求項1記載の発明は、ゲート電極、ゲー
ト絶縁層、半導体活性層、チャネル保護層、オーミック
コンタクト層、ソース・ドレイン電極の金属層が順次積
層されて形成される薄膜トランジスタの製造方法におい
て、前記オーミックコンタクト層及び前記金属層の二層
の数倍の膜厚となるよう前記チャネル保護層の形状を形
成し、全体を覆うように前記オーミックコンタクト層と
前記金属層を順次着膜し、フォトリソエッチングで前記
金属層と前記オーミックコンタクト層をパターニング
し、前記チャネル保護層の端部をエッチングして、前記
薄膜トランジスタを製造することを特徴としている。
【0021】上記従来例の問題点を解決するための請求
項2記載の発明は、請求項1記載の薄膜トランジスタの
製造方法において、チャネル保護層上部のオーミックコ
ンタクト層及び金属層をエッチングせずに残し、前記オ
ーミックコンタクト層及び前記金属層を前記チャネル保
護層上部の遮光層とすることを特徴としている。
項2記載の発明は、請求項1記載の薄膜トランジスタの
製造方法において、チャネル保護層上部のオーミックコ
ンタクト層及び金属層をエッチングせずに残し、前記オ
ーミックコンタクト層及び前記金属層を前記チャネル保
護層上部の遮光層とすることを特徴としている。
【0022】
【作用】請求項1記載の発明によれば、チャネル保護層
をオーミックコンタクト層及びソ−ス・ドレイン電極の
金属層の二層の数倍の膜厚になるように形成し、その上
にオーミックコンタクト層と金属層を順次着膜し、チャ
ネル保護層の端部をエッチングする薄膜トランジスタの
製造方法としているので、オーミックコンタクト層及び
金属層がチャネル保護層の段差をカバーできず、チャネ
ル保護層の側面が露出して、オーミックコンタクト層及
び金属層をチャネル保護層の上部とその他の部分に分離
して形成することができ、更にチャネル保護層の端部を
わずかにエッチングしているのでこの分離を確実にで
き、リフトオフを用いることなくソース・ドレイン電極
をゲート電極と重ならないように自己整合的に形成する
ことができる。
をオーミックコンタクト層及びソ−ス・ドレイン電極の
金属層の二層の数倍の膜厚になるように形成し、その上
にオーミックコンタクト層と金属層を順次着膜し、チャ
ネル保護層の端部をエッチングする薄膜トランジスタの
製造方法としているので、オーミックコンタクト層及び
金属層がチャネル保護層の段差をカバーできず、チャネ
ル保護層の側面が露出して、オーミックコンタクト層及
び金属層をチャネル保護層の上部とその他の部分に分離
して形成することができ、更にチャネル保護層の端部を
わずかにエッチングしているのでこの分離を確実にで
き、リフトオフを用いることなくソース・ドレイン電極
をゲート電極と重ならないように自己整合的に形成する
ことができる。
【0023】請求項2記載の発明によれば、請求項1記
載の薄膜トランジスタの製造方法において、チャネル保
護層上のオーミックコンタクト層及び金属層をエッチン
グせずにそのまま残すようにしているので、オーミック
コンタクト層及び金属層をそのままチャネル部分の遮光
層とすることができ、遮光層をソース・ドレイン電極と
同時にかつ導通することなく容易に形成することができ
る。
載の薄膜トランジスタの製造方法において、チャネル保
護層上のオーミックコンタクト層及び金属層をエッチン
グせずにそのまま残すようにしているので、オーミック
コンタクト層及び金属層をそのままチャネル部分の遮光
層とすることができ、遮光層をソース・ドレイン電極と
同時にかつ導通することなく容易に形成することができ
る。
【0024】
【実施例】本発明の一実施例について図面を参照しなが
ら説明する。図1は、本発明の一実施例に係る薄膜トラ
ンジスタの製造方法によって製造される薄膜トランジス
タの断面説明図である。尚、図3と同様の構成をとる部
分については同一の符号を使って説明する。
ら説明する。図1は、本発明の一実施例に係る薄膜トラ
ンジスタの製造方法によって製造される薄膜トランジス
タの断面説明図である。尚、図3と同様の構成をとる部
分については同一の符号を使って説明する。
【0025】本実施例の薄膜トランジスタは、ガラス等
の基板1上にゲート電極11としてのクロム(Cr1 )
層、ゲート絶縁層12としてのシリコン窒化膜(SiN
x )、半導体活性層13としての水素化アモルファスシ
リコン(a−Si:H)層が順次積層され、ゲート電極
11に対向しゲート電極11と同じ幅になるようにチャ
ネル保護層14としてのシリコン窒化膜(SiNx)が
積層され、半導体活性層13上にはオーミックコンタク
ト層15としてのn+ a−Si:H層15′、ソース電
極16及びドレイン電極17としてのクロム(Cr2 )
層16′、またチャネル保護層14の上部においては遮
光層18としてのn+ a−Si:H層15′とクロム
(Cr2 )層16′、更に層間絶縁層19としてのポリ
イミド層、配線層20としてのアルミニウム(Al)が
順次積層された逆スタガ型の構造となっている。
の基板1上にゲート電極11としてのクロム(Cr1 )
層、ゲート絶縁層12としてのシリコン窒化膜(SiN
x )、半導体活性層13としての水素化アモルファスシ
リコン(a−Si:H)層が順次積層され、ゲート電極
11に対向しゲート電極11と同じ幅になるようにチャ
ネル保護層14としてのシリコン窒化膜(SiNx)が
積層され、半導体活性層13上にはオーミックコンタク
ト層15としてのn+ a−Si:H層15′、ソース電
極16及びドレイン電極17としてのクロム(Cr2 )
層16′、またチャネル保護層14の上部においては遮
光層18としてのn+ a−Si:H層15′とクロム
(Cr2 )層16′、更に層間絶縁層19としてのポリ
イミド層、配線層20としてのアルミニウム(Al)が
順次積層された逆スタガ型の構造となっている。
【0026】特に、チャネル保護層14は、n+ a−S
i:H層15′とクロム(Cr2 )層16′の数倍(例
えば、7倍程度)の膜厚で形成するようにしているた
め、チャネル保護層14の側面はn+ a−Si:H層1
5′及びCr2 層16′によって覆われずに残っている
ので、n+ a−Si:H層15′とCr2 層16′はチ
ャネル保護層14の上部と、それ以外の領域とに完全に
分離されている。
i:H層15′とクロム(Cr2 )層16′の数倍(例
えば、7倍程度)の膜厚で形成するようにしているた
め、チャネル保護層14の側面はn+ a−Si:H層1
5′及びCr2 層16′によって覆われずに残っている
ので、n+ a−Si:H層15′とCr2 層16′はチ
ャネル保護層14の上部と、それ以外の領域とに完全に
分離されている。
【0027】そのため、ソース電極16及びドレイン電
極17はチャネル保護層14と重ならない (オ−バ−
ラップしない)ように形成される。尚、チャネル保護層
14の上部のn+ a−Si:H層15′とCr2 層1
6′は遮光層18とすることができる。
極17はチャネル保護層14と重ならない (オ−バ−
ラップしない)ように形成される。尚、チャネル保護層
14の上部のn+ a−Si:H層15′とCr2 層1
6′は遮光層18とすることができる。
【0028】次に、本実施例の薄膜トランジスタの製造
方法を図2(a)〜(d)のプロセス断面説明図を用い
て説明する。
方法を図2(a)〜(d)のプロセス断面説明図を用い
て説明する。
【0029】まず、基板1上にDCマグネトロンスパッ
タ法によりクロム(Cr1 )層を約750オングストロ
ームの膜厚で着膜し、フォトリソグラフィー及びエッチ
ングにより所望の形状にパターニングしてゲート電極1
1を形成する。
タ法によりクロム(Cr1 )層を約750オングストロ
ームの膜厚で着膜し、フォトリソグラフィー及びエッチ
ングにより所望の形状にパターニングしてゲート電極1
1を形成する。
【0030】その上に、プラズマCVD法により、ゲー
ト絶縁層12としてのSiNx 層を約3000オングス
トローム、半導体活性層13としてのa−Si:H層を
約500オングストローム、チャネル保護層14として
のSiNx 層を約5000オングストロームの膜厚で、
真空を破らずに、連続して着膜する(図2(a)参
照)。通常は、チャネル保護層14の膜厚は約1000
オングストローム程度であるが、本実施例においては約
5000オングストローム程度としている。
ト絶縁層12としてのSiNx 層を約3000オングス
トローム、半導体活性層13としてのa−Si:H層を
約500オングストローム、チャネル保護層14として
のSiNx 層を約5000オングストロームの膜厚で、
真空を破らずに、連続して着膜する(図2(a)参
照)。通常は、チャネル保護層14の膜厚は約1000
オングストローム程度であるが、本実施例においては約
5000オングストローム程度としている。
【0031】続いて、裏面露光によるフォトリソグラフ
ィーとエッチングにより、上部のSiNx 層をゲート電
極11の幅にパターニングして、チャネル保護層14の
形状を形成する(図2(b)参照)。
ィーとエッチングにより、上部のSiNx 層をゲート電
極11の幅にパターニングして、チャネル保護層14の
形状を形成する(図2(b)参照)。
【0032】次に、オーミックコンタクト層15として
のリン(P)ドープのn+ a−Si:H層15′をプラ
ズマCVD法により約200オングストロームの膜厚
で、ソース電極16及びドレイン電極17としての第2
のクロム(Cr2 )層16′をDCマグネトロンスパッ
タ法により約500オングストロームの膜厚で着膜す
る。
のリン(P)ドープのn+ a−Si:H層15′をプラ
ズマCVD法により約200オングストロームの膜厚
で、ソース電極16及びドレイン電極17としての第2
のクロム(Cr2 )層16′をDCマグネトロンスパッ
タ法により約500オングストロームの膜厚で着膜す
る。
【0033】ここで、n+ a−Si:H層15′とCr
2 層16′を合わせた膜厚は約700オングストローム
程度となってチャネル保護層14の7分の1程度の膜厚
しかないので、チャネル保護層の段差をカバーすること
ができず、チャネル保護層14の側面は露出することに
なる。従って、n+ a−Si:H層15′及びCr2層
16′はチャネル保護層14の上部と、チャネル保護層
14以外の部分とに完全に分離されて着膜される(図2
(c)参照)。
2 層16′を合わせた膜厚は約700オングストローム
程度となってチャネル保護層14の7分の1程度の膜厚
しかないので、チャネル保護層の段差をカバーすること
ができず、チャネル保護層14の側面は露出することに
なる。従って、n+ a−Si:H層15′及びCr2層
16′はチャネル保護層14の上部と、チャネル保護層
14以外の部分とに完全に分離されて着膜される(図2
(c)参照)。
【0034】更に、分離を確実にするために、チャネル
保護層14の露出している側面をわずかにエッチングす
る。そして、フォトリソグラフィー後、Cr2層16′
とn+ a−Si:H層15′を続けてエッチングして、
チャネル保護層14を挟んでソース電極16とドレイン
電極17及び各電極の下にオーミックコンタクト層15
を形成する(図2(d)参照)。
保護層14の露出している側面をわずかにエッチングす
る。そして、フォトリソグラフィー後、Cr2層16′
とn+ a−Si:H層15′を続けてエッチングして、
チャネル保護層14を挟んでソース電極16とドレイン
電極17及び各電極の下にオーミックコンタクト層15
を形成する(図2(d)参照)。
【0035】また、チャネル保護層14の上部のCr2
層16′とn+a−Si:H層15′は、図2(d)に
示すように、そのままでチャネル部分の遮光層18とし
て機能するようになっている。これにより、薄膜トラン
ジスタが形成される。但し、チャネル保護層14上の遮
光層18は、最終的には電気的に浮かすことなくグラン
ドレベルへと接地するようにしている。
層16′とn+a−Si:H層15′は、図2(d)に
示すように、そのままでチャネル部分の遮光層18とし
て機能するようになっている。これにより、薄膜トラン
ジスタが形成される。但し、チャネル保護層14上の遮
光層18は、最終的には電気的に浮かすことなくグラン
ドレベルへと接地するようにしている。
【0036】本実施例の薄膜トランジスタの製造方法に
よれば、ゲート電極幅のチャネル保護層14をn+ a−
Si:H層15′とCr2 層16′を合わせた膜厚の7
倍程度の膜厚になるように形成し、その上にn+ a−S
i:H層15′及びCr2 層16′を着膜しているの
で、n+ a−Si:H層15′及びCr2 層16′が段
差をカバーできずにチャネル保護層14の上部とそれ以
外の領域に完全に分離されて着膜されることになり、ソ
ース電極16及びドレイン電極17がチャネル保護層1
4にオーバーラップすることがないため、ゲート電極1
1と重なることなくソース電極16及びドレイン電極1
7を形成することができ、オーバーラップのない薄膜ト
ランジスタをリフトオフ法を用いることなく製造するこ
とができる効果がある。
よれば、ゲート電極幅のチャネル保護層14をn+ a−
Si:H層15′とCr2 層16′を合わせた膜厚の7
倍程度の膜厚になるように形成し、その上にn+ a−S
i:H層15′及びCr2 層16′を着膜しているの
で、n+ a−Si:H層15′及びCr2 層16′が段
差をカバーできずにチャネル保護層14の上部とそれ以
外の領域に完全に分離されて着膜されることになり、ソ
ース電極16及びドレイン電極17がチャネル保護層1
4にオーバーラップすることがないため、ゲート電極1
1と重なることなくソース電極16及びドレイン電極1
7を形成することができ、オーバーラップのない薄膜ト
ランジスタをリフトオフ法を用いることなく製造するこ
とができる効果がある。
【0037】また、本実施例の薄膜トランジスタの製造
方法では、ソース電極16及びドレイン電極17を形成
するときにリフトオフ法を用いていないので、n+ a−
Si:H層15′を着膜する際のプラズマによりレジス
ト層が反応してn+ a−Si:H層15′や真空装置内
が汚染されることがないという効果がある。
方法では、ソース電極16及びドレイン電極17を形成
するときにリフトオフ法を用いていないので、n+ a−
Si:H層15′を着膜する際のプラズマによりレジス
ト層が反応してn+ a−Si:H層15′や真空装置内
が汚染されることがないという効果がある。
【0038】また、チャネル保護層14の上部に着膜さ
れたn+ a−Si:H層15′及びCr2 層16′をそ
のままチャネル部分の遮光層とすることができるので、
遮光層18を形成するための特別のパターニングが不要
となり、製造工程を容易にできる効果がある。
れたn+ a−Si:H層15′及びCr2 層16′をそ
のままチャネル部分の遮光層とすることができるので、
遮光層18を形成するための特別のパターニングが不要
となり、製造工程を容易にできる効果がある。
【0039】尚、本実施例ではゲート電極、ソース電
極、ドレイン電極用金属としてクロム(Cr)を用いて
いるが、Cr以外にチタン(Ti)、タンタル(T
a)、モリブデン(Mo)、タングステン(W)、銅
(Cu)、ニッケル(Ni)、金(Au)、アルミニウ
ム(Al)等の金属及びその化合物を用いることも可能
である。
極、ドレイン電極用金属としてクロム(Cr)を用いて
いるが、Cr以外にチタン(Ti)、タンタル(T
a)、モリブデン(Mo)、タングステン(W)、銅
(Cu)、ニッケル(Ni)、金(Au)、アルミニウ
ム(Al)等の金属及びその化合物を用いることも可能
である。
【0040】また、ゲート絶縁層及びチャネル保護層と
してシリコン窒化膜(SiNx )以外のSiO2 、Si
Ox Ny 等を用いても良い。更に、半導体活性層として
a−Si:H以外のpoly−Si、単結晶シリコン(c−
Si)等を用いても、本実施例と同様の効果が得られ
る。
してシリコン窒化膜(SiNx )以外のSiO2 、Si
Ox Ny 等を用いても良い。更に、半導体活性層として
a−Si:H以外のpoly−Si、単結晶シリコン(c−
Si)等を用いても、本実施例と同様の効果が得られ
る。
【0041】
【発明の効果】請求項1記載の発明によれば、チャネル
保護層をオーミックコンタクト層及びソ−ス・ドレイン
電極の金属層の二層の数倍の膜厚になるように形成し、
その上にオーミックコンタクト層と金属層を順次着膜
し、チャネル保護層の端部をエッチングする薄膜トラン
ジスタの製造方法としているので、オーミックコンタク
ト層及び金属層がチャネル保護層の段差をカバーでき
ず、チャネル保護層の側面が露出して、オーミックコン
タクト層及び金属層をチャネル保護層の上部とその他の
部分に分離して形成することができ、更にチャネル保護
層の端部をわずかにエッチングしているのでこの分離を
確実にでき、リフトオフを用いることなくソース・ドレ
イン電極をゲート電極と重ならないように自己整合的に
形成することができる効果がある。
保護層をオーミックコンタクト層及びソ−ス・ドレイン
電極の金属層の二層の数倍の膜厚になるように形成し、
その上にオーミックコンタクト層と金属層を順次着膜
し、チャネル保護層の端部をエッチングする薄膜トラン
ジスタの製造方法としているので、オーミックコンタク
ト層及び金属層がチャネル保護層の段差をカバーでき
ず、チャネル保護層の側面が露出して、オーミックコン
タクト層及び金属層をチャネル保護層の上部とその他の
部分に分離して形成することができ、更にチャネル保護
層の端部をわずかにエッチングしているのでこの分離を
確実にでき、リフトオフを用いることなくソース・ドレ
イン電極をゲート電極と重ならないように自己整合的に
形成することができる効果がある。
【0042】請求項2記載の発明によれば、請求項1記
載の薄膜トランジスタの製造方法において、チャネル保
護層上のオーミックコンタクト層及び金属層をパターニ
ングせずにそのまま残すようにしているので、オーミッ
クコンタクト層及び金属層をそのままチャネル部分の遮
光層とすることができ、遮光層をソース・ドレイン電極
と同時にかつ導通することなく容易に形成することがで
きる効果がある。
載の薄膜トランジスタの製造方法において、チャネル保
護層上のオーミックコンタクト層及び金属層をパターニ
ングせずにそのまま残すようにしているので、オーミッ
クコンタクト層及び金属層をそのままチャネル部分の遮
光層とすることができ、遮光層をソース・ドレイン電極
と同時にかつ導通することなく容易に形成することがで
きる効果がある。
【図1】 本発明の一実施例に係る製造方法で製造され
る薄膜トランジスタの断面説明図である。
る薄膜トランジスタの断面説明図である。
【図2】 (a)〜(d)は本実施例の薄膜トランジス
タの製造方法のプロセス断面説明図である。
タの製造方法のプロセス断面説明図である。
【図3】 従来の薄膜トランジスタの断面説明図であ
る。
る。
【図4】 (a)〜(d)は従来の薄膜トランジスタの
製造方法のプロセス断面説明図である。
製造方法のプロセス断面説明図である。
【図5】 (a)〜(d)はリフトオフ法を用いた薄膜
トランジスタの製造方法のプロセス断面説明図である。
トランジスタの製造方法のプロセス断面説明図である。
1…基板、 11…ゲート電極、 12…ゲート絶縁
層、 13…半導体活性層、 14…チャネル保護層、
15…オーミックコンタクト層、 16…ソース電
極、 17…ドレイン電極、 18…遮光層、 19…
層間絶縁層、 20…配線層、 21…レジスト層
層、 13…半導体活性層、 14…チャネル保護層、
15…オーミックコンタクト層、 16…ソース電
極、 17…ドレイン電極、 18…遮光層、 19…
層間絶縁層、 20…配線層、 21…レジスト層
Claims (2)
- 【請求項1】 ゲート電極、ゲート絶縁層、半導体活性
層、チャネル保護層、オーミックコンタクト層、ソース
・ドレイン電極の金属層が順次積層されて形成される薄
膜トランジスタの製造方法において、前記オーミックコ
ンタクト層及び前記金属層の二層の数倍の膜厚となるよ
う前記チャネル保護層の形状を形成し、全体を覆うよう
に前記オーミックコンタクト層と前記金属層を順次着膜
し、フォトリソエッチングで前記金属層と前記オーミッ
クコンタクト層をパターニングし、前記チャネル保護層
の端部をエッチングして、前記薄膜トランジスタを製造
することを特徴とする薄膜トランジスタの製造方法。 - 【請求項2】 請求項1記載の薄膜トランジスタの製造
方法において、チャネル保護層上部のオーミックコンタ
クト層及び金属層をパターニングせずに残し、前記オー
ミックコンタクト層及び前記金属層を前記チャネル保護
層上部の遮光層とすることを特徴とする薄膜トランジス
タの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29766791A JPH05109769A (ja) | 1991-10-18 | 1991-10-18 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29766791A JPH05109769A (ja) | 1991-10-18 | 1991-10-18 | 薄膜トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05109769A true JPH05109769A (ja) | 1993-04-30 |
Family
ID=17849574
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29766791A Pending JPH05109769A (ja) | 1991-10-18 | 1991-10-18 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05109769A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08292450A (ja) * | 1995-04-24 | 1996-11-05 | Nec Corp | 液晶表示装置 |
JP2011164364A (ja) * | 2010-02-10 | 2011-08-25 | Casio Computer Co Ltd | 薄膜トランジスタ基板の製造方法 |
JP2013206919A (ja) * | 2012-03-27 | 2013-10-07 | Sony Corp | 薄膜トランジスタおよびその製造方法ならびに表示装置 |
JP2013238882A (ja) * | 2005-08-12 | 2013-11-28 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
JPWO2012096154A1 (ja) * | 2011-01-13 | 2014-06-09 | シャープ株式会社 | 薄膜トランジスタ基板及び製造方法 |
-
1991
- 1991-10-18 JP JP29766791A patent/JPH05109769A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08292450A (ja) * | 1995-04-24 | 1996-11-05 | Nec Corp | 液晶表示装置 |
JP2013238882A (ja) * | 2005-08-12 | 2013-11-28 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
JP2011164364A (ja) * | 2010-02-10 | 2011-08-25 | Casio Computer Co Ltd | 薄膜トランジスタ基板の製造方法 |
JPWO2012096154A1 (ja) * | 2011-01-13 | 2014-06-09 | シャープ株式会社 | 薄膜トランジスタ基板及び製造方法 |
JP2013206919A (ja) * | 2012-03-27 | 2013-10-07 | Sony Corp | 薄膜トランジスタおよびその製造方法ならびに表示装置 |
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