JPH0823095A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0823095A JPH0823095A JP15595794A JP15595794A JPH0823095A JP H0823095 A JPH0823095 A JP H0823095A JP 15595794 A JP15595794 A JP 15595794A JP 15595794 A JP15595794 A JP 15595794A JP H0823095 A JPH0823095 A JP H0823095A
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-
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】
【目的】 信頼性及び絶縁効果の高い絶縁膜を有する半
導体装置を低温プロセスで簡単に得ること。 【構成】 Ｎラジカル３をＳｉ酸化膜（ゲート酸化膜）
２に導入しておくことにより、ゲート電極からＢイオン
が偏析しても、このイオンが、チャネル領域につき抜け
て、チャネル領域の特性に影響を与えることを阻止でき
る。また、前記ゲート電極に大電流が流れても、絶縁膜
が劣化しにくい。また、Ｎラジカル３の導入工程は、低
温で容易に行え、酸化膜２が受けるダメージもほとんど
ない。
導体装置を低温プロセスで簡単に得ること。 【構成】 Ｎラジカル３をＳｉ酸化膜（ゲート酸化膜）
２に導入しておくことにより、ゲート電極からＢイオン
が偏析しても、このイオンが、チャネル領域につき抜け
て、チャネル領域の特性に影響を与えることを阻止でき
る。また、前記ゲート電極に大電流が流れても、絶縁膜
が劣化しにくい。また、Ｎラジカル３の導入工程は、低
温で容易に行え、酸化膜２が受けるダメージもほとんど
ない。
Description
【０００１】
【産業上の利用分野】本発明は、例えばゲート電極下に
酸化膜を有するＭＯＳ型ＦＥＴ等の半導体装置及びその
製造方法に関する。
酸化膜を有するＭＯＳ型ＦＥＴ等の半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】近年、フラッシュメモリのような高電界
のかかるデバイスの信頼性を確保するため、ＢＦ2のイ
オン注入により形成したｐ+型ポリシリコンゲートにお
いて、Ｂ（ボロン）がゲート下の酸化膜をつき抜けて、
チャネル領域に影響を及ぼすことを防止するため等の目
的で、ゲート酸化膜を窒化処理する方法が検討されてい
る。
のかかるデバイスの信頼性を確保するため、ＢＦ2のイ
オン注入により形成したｐ+型ポリシリコンゲートにお
いて、Ｂ（ボロン）がゲート下の酸化膜をつき抜けて、
チャネル領域に影響を及ぼすことを防止するため等の目
的で、ゲート酸化膜を窒化処理する方法が検討されてい
る。
【０００３】例えば、「IEEE Electron Device Lett.,v
ol.11 No.7 PP294-296,1990」には、酸化膜をＮＨ3ガス
を用いて窒化し、更に、Ｏ2雰囲気で再酸化する方法が
記載され、また「IEICE Trans.Electron.,vol.E76-C,N
o.4 April,1993」には、酸化膜をＮ2ＯやＮＯを用いて
窒化する方法が記載されている。しかしながら、前者の
方法にあっては、９５０℃以上の高温プロセスが必要
で、この高温処理のために、基板上に既に形成されてい
る不純物領域の不純物が拡散しやすい問題がある。ま
た、窒化処理と同時に水素が取り込まれて膜中トラップ
が発生することを防止するために、別途Ｏ2雰囲気で再
酸化する工程が必要である。更には、この再酸化工程も
１０００℃以上の高温プロセスが必要である。
ol.11 No.7 PP294-296,1990」には、酸化膜をＮＨ3ガス
を用いて窒化し、更に、Ｏ2雰囲気で再酸化する方法が
記載され、また「IEICE Trans.Electron.,vol.E76-C,N
o.4 April,1993」には、酸化膜をＮ2ＯやＮＯを用いて
窒化する方法が記載されている。しかしながら、前者の
方法にあっては、９５０℃以上の高温プロセスが必要
で、この高温処理のために、基板上に既に形成されてい
る不純物領域の不純物が拡散しやすい問題がある。ま
た、窒化処理と同時に水素が取り込まれて膜中トラップ
が発生することを防止するために、別途Ｏ2雰囲気で再
酸化する工程が必要である。更には、この再酸化工程も
１０００℃以上の高温プロセスが必要である。
【０００４】また、後者の方法にあっては、前者の方法
に比べて、再酸化工程が不必要で、処理温度も若干低く
することができるが、導入される窒素の絶対量が少ない
上に、酸素による反応が同時に起こるために、その反応
制御が難しい。したがって、所望の膜厚が得にくい上に
均一性が劣るという問題がある。そこで、比較的低温プ
ロセスで且つ簡単に酸化膜を窒化処理する方法として、
「１９９４年春 応用物理学会予稿集 29p-ZG-16,29p-ZG
-18」に、ｐ+型ポリシリコンゲートにＮ（窒素）イオン
を注入し、この窒素をゲート酸化膜に偏析させる技術が
記載されている。
に比べて、再酸化工程が不必要で、処理温度も若干低く
することができるが、導入される窒素の絶対量が少ない
上に、酸素による反応が同時に起こるために、その反応
制御が難しい。したがって、所望の膜厚が得にくい上に
均一性が劣るという問題がある。そこで、比較的低温プ
ロセスで且つ簡単に酸化膜を窒化処理する方法として、
「１９９４年春 応用物理学会予稿集 29p-ZG-16,29p-ZG
-18」に、ｐ+型ポリシリコンゲートにＮ（窒素）イオン
を注入し、この窒素をゲート酸化膜に偏析させる技術が
記載されている。
【０００５】
【発明が解決しようとする課題】従来例にあっては、窒
素イオンをポリシリコンゲートに注入するために、高い
注入エネルギーを必要とし、このエネルギーによってゲ
ート酸化膜がダメージを受け、デバイスとしての信頼性
を損なう危惧がある。本発明は、半導体装置及びその製
造方法に関し、斯かる問題点を解消することを目的とす
る。
素イオンをポリシリコンゲートに注入するために、高い
注入エネルギーを必要とし、このエネルギーによってゲ
ート酸化膜がダメージを受け、デバイスとしての信頼性
を損なう危惧がある。本発明は、半導体装置及びその製
造方法に関し、斯かる問題点を解消することを目的とす
る。
【０００６】
【課題を解決するための手段】第１の発明における半導
体装置は、活性窒素を含有した絶縁膜を有するものであ
る。また、第２の発明における半導体装置の製造方法
は、絶縁膜中に活性窒素を導入するものである。
体装置は、活性窒素を含有した絶縁膜を有するものであ
る。また、第２の発明における半導体装置の製造方法
は、絶縁膜中に活性窒素を導入するものである。
【０００７】また、第３の発明における半導体装置の製
造方法は、絶縁膜中に、この絶縁膜を実質的に損傷しな
い程度に低いエネルギーで、窒素イオンを注入するもの
である。また、第４の発明における半導体装置及びその
製造方法は、前記第１乃至第３の発明をゲート絶縁膜に
適用したものである。
造方法は、絶縁膜中に、この絶縁膜を実質的に損傷しな
い程度に低いエネルギーで、窒素イオンを注入するもの
である。また、第４の発明における半導体装置及びその
製造方法は、前記第１乃至第３の発明をゲート絶縁膜に
適用したものである。
【０００８】また、第５の発明における半導体装置及び
その製造方法は、前記第１乃至第３の発明を酸化膜又は
ゲート酸化膜に適用したものである。また、第６の発明
における半導体装置は、シリコン基板上に形成され、活
性窒素を含有したシリコン酸化膜をゲート酸化膜とする
ものである。また、第７の発明における半導体装置の製
造方法は、シリコン基板上にシリコン酸化膜を形成し、
この酸化膜中に活性窒素を導入するものである。
その製造方法は、前記第１乃至第３の発明を酸化膜又は
ゲート酸化膜に適用したものである。また、第６の発明
における半導体装置は、シリコン基板上に形成され、活
性窒素を含有したシリコン酸化膜をゲート酸化膜とする
ものである。また、第７の発明における半導体装置の製
造方法は、シリコン基板上にシリコン酸化膜を形成し、
この酸化膜中に活性窒素を導入するものである。
【０００９】また、第８の発明における半導体装置の製
造方法は、シリコン基板上にシリコン酸化膜を形成し、
この酸化膜中に、酸化膜を実質的に損傷しない程度に低
いエネルギーで、窒素イオンを注入するものである。ま
た、第９の発明における半導体装置及びその製造方法
は、前記第６乃至第８の発明をｐ型ゲート電極下のゲー
ト酸化膜に適用したものである。
造方法は、シリコン基板上にシリコン酸化膜を形成し、
この酸化膜中に、酸化膜を実質的に損傷しない程度に低
いエネルギーで、窒素イオンを注入するものである。ま
た、第９の発明における半導体装置及びその製造方法
は、前記第６乃至第８の発明をｐ型ゲート電極下のゲー
ト酸化膜に適用したものである。
【００１０】
【作用】即ち、活性窒素（窒素ラジカル、以下、Ｎラジ
カルという）又は窒素イオンを絶縁膜（層間絶縁膜、ゲ
ート酸化膜）に導入し、窒化物層を形成するので、窒化
物層により、ボロン（Ｂ）等の不純物の通過を阻止する
能力が高くなり、ゲート電極等の上層導電層からボロン
（Ｂ）イオン等の不純物が拡散しても、このイオンが、
絶縁膜よりも下層につき抜けることが阻止できる。
カルという）又は窒素イオンを絶縁膜（層間絶縁膜、ゲ
ート酸化膜）に導入し、窒化物層を形成するので、窒化
物層により、ボロン（Ｂ）等の不純物の通過を阻止する
能力が高くなり、ゲート電極等の上層導電層からボロン
（Ｂ）イオン等の不純物が拡散しても、このイオンが、
絶縁膜よりも下層につき抜けることが阻止できる。
【００１１】また、窒素を導入することにより、シリコ
ン基板と酸化膜との界面が滑らかになるので、前記ゲー
ト電極等の上層導電層膜に大電流が流れても、絶縁膜が
劣化しにくい。また、Ｎラジカルの導入工程や低エネル
ギーでのＮイオンの注入工程は、低温で容易に行え、絶
縁膜が受けるダメージもほとんどない。
ン基板と酸化膜との界面が滑らかになるので、前記ゲー
ト電極等の上層導電層膜に大電流が流れても、絶縁膜が
劣化しにくい。また、Ｎラジカルの導入工程や低エネル
ギーでのＮイオンの注入工程は、低温で容易に行え、絶
縁膜が受けるダメージもほとんどない。
【００１２】
【実施例】本発明の実施例を図１乃至図３に基づいて説
明する。図１において、１はｎ型（１００）シリコン基
板であり、４〜８Ω・ｃｍの比抵抗を有する。２は前記
Ｓｉ基板１の表面に、このＳｉ基板１を８５０℃の温度
でパイロ酸化することによって形成されたシリコン酸化
膜であり、８ｎｍの膜厚を有する。
明する。図１において、１はｎ型（１００）シリコン基
板であり、４〜８Ω・ｃｍの比抵抗を有する。２は前記
Ｓｉ基板１の表面に、このＳｉ基板１を８５０℃の温度
でパイロ酸化することによって形成されたシリコン酸化
膜であり、８ｎｍの膜厚を有する。
【００１３】そして、前記Ｓｉ酸化膜２内にＮラジカル
３・・を導入する。このＮラジカルの導入装置は、例え
ば、特開平３−１５６９１９号公報に記載されている装
置を用いる。即ち、図３に示す通り、装置はガス解離室
４と試料室５とから構成され、これらは石英からなる輸
送パイプ６により接続されている。前記ガス解離室４に
はガス導入口７と導波管８とが設けられ、前記試料室５
にはガス排出口９と試料台１０とが設けられている。
３・・を導入する。このＮラジカルの導入装置は、例え
ば、特開平３−１５６９１９号公報に記載されている装
置を用いる。即ち、図３に示す通り、装置はガス解離室
４と試料室５とから構成され、これらは石英からなる輸
送パイプ６により接続されている。前記ガス解離室４に
はガス導入口７と導波管８とが設けられ、前記試料室５
にはガス排出口９と試料台１０とが設けられている。
【００１４】このような構成において、試料室１０内を
１ｍTorr以下の圧力に排気した後、窒素ガスを例えば流
量５l(リットル)/min、圧力３Torrの条件で前記ガス導入口
７からガス解離室４内に導入し、導波管８からマイクロ
波電界（マイクロ波パワー：１ｋｗ）を印加して解離室
４内の窒素ガスを放電、解離させて、窒素プラズマ１１
を発生させる。
１ｍTorr以下の圧力に排気した後、窒素ガスを例えば流
量５l(リットル)/min、圧力３Torrの条件で前記ガス導入口
７からガス解離室４内に導入し、導波管８からマイクロ
波電界（マイクロ波パワー：１ｋｗ）を印加して解離室
４内の窒素ガスを放電、解離させて、窒素プラズマ１１
を発生させる。
【００１５】この際に生成される長寿命のＮラジカルを
輸送パイプ６から試料室５に導き、前記試料台１０の上
に設置されたＳｉ基板１の表面（Ｓｉ酸化膜２）をＮラ
ジカルに晒す。すると、Ｎラジカルが前記Ｓｉ酸化膜２
内に導入される。ここで、前記試料室５はプラズマ発生
部と離れているので、試料室５内の温度（基板温度）は
比較的低温に設定できる（本実施例では基板温度を２５
０℃に設定した）。即ち、Ｎラジカルの導入作業は低温
プロセスで行うことができる。また、Ｎラジカルの導入
は、高エネルギーでＮイオンをＳｉ酸化膜２に打ち込む
ものでもないので、酸化膜２がダメージを受けにくい。
輸送パイプ６から試料室５に導き、前記試料台１０の上
に設置されたＳｉ基板１の表面（Ｓｉ酸化膜２）をＮラ
ジカルに晒す。すると、Ｎラジカルが前記Ｓｉ酸化膜２
内に導入される。ここで、前記試料室５はプラズマ発生
部と離れているので、試料室５内の温度（基板温度）は
比較的低温に設定できる（本実施例では基板温度を２５
０℃に設定した）。即ち、Ｎラジカルの導入作業は低温
プロセスで行うことができる。また、Ｎラジカルの導入
は、高エネルギーでＮイオンをＳｉ酸化膜２に打ち込む
ものでもないので、酸化膜２がダメージを受けにくい。
【００１６】その後、図２に示す通り、前記Ｓｉ酸化膜
２の上に、通常の減圧ＣＶＤ法により、温度６２０℃の
条件下で、（ボロン）Ｂイオンがドープされたポリシリ
コン膜１２を２００ｎｍ堆積した後、８００℃〜８５０
℃の温度で熱処理し、デバイスを完成させる。このよう
なデバイスは、前記Ｓｉ酸化膜２をゲート酸化膜とし、
前記ドープされたポリシリコン膜１２をゲート電極とし
て、ＭＯＳ−ＦＥＴに適用できる。
２の上に、通常の減圧ＣＶＤ法により、温度６２０℃の
条件下で、（ボロン）Ｂイオンがドープされたポリシリ
コン膜１２を２００ｎｍ堆積した後、８００℃〜８５０
℃の温度で熱処理し、デバイスを完成させる。このよう
なデバイスは、前記Ｓｉ酸化膜２をゲート酸化膜とし、
前記ドープされたポリシリコン膜１２をゲート電極とし
て、ＭＯＳ−ＦＥＴに適用できる。
【００１７】以上のように作成したデバイスを本出願の
発明者により定電流ストレス(10mA/cm2)でのＴＤＤＢ評
価を行った結果、酸化膜のダメージによるＱBDの低下は
見られなかった。また、ポリシリコン膜１２にドープさ
れているＢイオンが酸化膜をつき抜ける現象も見られな
かった。ここで、ＴＤＤＢ評価とＱBD測定について以下
に説明する。
発明者により定電流ストレス(10mA/cm2)でのＴＤＤＢ評
価を行った結果、酸化膜のダメージによるＱBDの低下は
見られなかった。また、ポリシリコン膜１２にドープさ
れているＢイオンが酸化膜をつき抜ける現象も見られな
かった。ここで、ＴＤＤＢ評価とＱBD測定について以下
に説明する。
【００１８】絶縁膜は、ある一定の電圧を印加し続ける
と、ある時間が経過した後、絶縁破壊を生じる。この絶
縁破壊に至る時間は絶縁膜に加えられる電界強度の関数
である。これが経時的絶縁破壊現象、即ち、ＴＤＤＢ(T
ime-Dependent DielectricBreakdown)と呼ばれる。ＱBD
（破壊に至るまでに酸化膜を流れた電荷量）は、種々の
条件でイオン注入を行った（ポリシリコン膜等の）アン
テナキャパシタに定電流ストレス（１０〜２５ｍＡ／ｃ
ｍ2）を印加したＴＤＤＢ測定から５０％破壊に至るま
での時間を求め、次式から計算できる。
と、ある時間が経過した後、絶縁破壊を生じる。この絶
縁破壊に至る時間は絶縁膜に加えられる電界強度の関数
である。これが経時的絶縁破壊現象、即ち、ＴＤＤＢ(T
ime-Dependent DielectricBreakdown)と呼ばれる。ＱBD
（破壊に至るまでに酸化膜を流れた電荷量）は、種々の
条件でイオン注入を行った（ポリシリコン膜等の）アン
テナキャパシタに定電流ストレス（１０〜２５ｍＡ／ｃ
ｍ2）を印加したＴＤＤＢ測定から５０％破壊に至るま
での時間を求め、次式から計算できる。
【００１９】ＱBD＝ｉst×ｔbd ・・・（１） ｉst：ストレス電流、ｔbd：５０％破壊に至るまでの時
間 次に、本発明の別例を以下に説明する。前記実施例にお
いて、Ｓｉ酸化膜２にＮラジカルを導入する工程に代え
て、この酸化膜２がダメージを受けない程度（ダメージ
がゼロという意味ではなく、若干のダメージがあって
も、特性上、酸化膜２が半導体デバイスに適用できる程
度であればよい）の低エネルギーでＮイオンを注入する
（例えば、図１の如く膜厚８ｎｍの酸化膜２であれば、
エネルギー電圧は１．０ｋｅＶ以下が望ましい、もちろ
ん、酸化膜の膜厚や質に応じてエネルギー電圧の上限は
変動する）。
間 次に、本発明の別例を以下に説明する。前記実施例にお
いて、Ｓｉ酸化膜２にＮラジカルを導入する工程に代え
て、この酸化膜２がダメージを受けない程度（ダメージ
がゼロという意味ではなく、若干のダメージがあって
も、特性上、酸化膜２が半導体デバイスに適用できる程
度であればよい）の低エネルギーでＮイオンを注入する
（例えば、図１の如く膜厚８ｎｍの酸化膜２であれば、
エネルギー電圧は１．０ｋｅＶ以下が望ましい、もちろ
ん、酸化膜の膜厚や質に応じてエネルギー電圧の上限は
変動する）。
【００２０】低エネルギー注入にはイオンシャワードー
ピング装置を用いる。このように低エネルギーで注入さ
れたＮイオンも、前記Ｎラジカルと同様の働きをする。
尚、以上の実施例においては、酸化膜をＳｉ基板上に形
成し、その上に導電性のポリシリコン膜を形成するとい
うＭＯＳ構造を例として説明したが、単なる層間絶縁膜
としての酸化膜に、Ｎラジカル導入や低エネルギーでの
Ｎイオン注入を行ってもよい。
ピング装置を用いる。このように低エネルギーで注入さ
れたＮイオンも、前記Ｎラジカルと同様の働きをする。
尚、以上の実施例においては、酸化膜をＳｉ基板上に形
成し、その上に導電性のポリシリコン膜を形成するとい
うＭＯＳ構造を例として説明したが、単なる層間絶縁膜
としての酸化膜に、Ｎラジカル導入や低エネルギーでの
Ｎイオン注入を行ってもよい。
【００２１】
【発明の効果】本発明における半導体装置にあっては、
信頼性及び絶縁効果の高い絶縁膜を有するので、商品的
価値の非常に高いものである。また、本発明における半
導体装置の製造方法にあっては、比較的低温のプロセス
で簡単に、ダメージのほとんどない良質の絶縁膜を得る
ことができ、商品的価値の高い半導体装置を得るのに非
常に有益なものである。
信頼性及び絶縁効果の高い絶縁膜を有するので、商品的
価値の非常に高いものである。また、本発明における半
導体装置の製造方法にあっては、比較的低温のプロセス
で簡単に、ダメージのほとんどない良質の絶縁膜を得る
ことができ、商品的価値の高い半導体装置を得るのに非
常に有益なものである。
【図１】本発明の第１の実施例における半導体装置の製
造プロセスを示す基板断面図である。
造プロセスを示す基板断面図である。
【図２】本発明の第１の実施例における半導体装置の製
造プロセスを示す基板断面図である。
造プロセスを示す基板断面図である。
【図３】Ｎラジカル導入装置の概略図である。
１ Ｓｉ基板 ２ Ｓｉ酸化膜（絶縁膜、ゲート酸化膜） ３ Ｎラジカル（活性窒素） １２ ポリシリコン膜（ｐ型ゲート電極）
Claims (9)
- 【請求項１】 活性窒素を含有した絶縁膜を有する半導
体装置。 - 【請求項２】 絶縁膜中に活性窒素を導入したことを特
徴とする半導体装置の製造方法。 - 【請求項３】 絶縁膜中に、この絶縁膜を実質的に損傷
しない程度に低いエネルギーで、窒素イオンを注入した
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記絶縁膜がゲート絶縁膜であることを
特徴とした請求項１乃至３のいずれかに記載の半導体装
置又は半導体装置の製造方法。 - 【請求項５】 前記絶縁膜又はゲート絶縁膜が酸化膜で
あることを特徴とした請求項１乃至４のいずれかに記載
の半導体装置又は半導体装置の製造方法。 - 【請求項６】 シリコン基板上に形成され、活性窒素を
含有したシリコン酸化膜をゲート酸化膜とする半導体装
置。 - 【請求項７】 シリコン基板上にシリコン酸化膜を形成
し、この酸化膜中に活性窒素を導入したことを特徴とす
る半導体装置の製造方法。 - 【請求項８】 シリコン基板上にシリコン酸化膜を形成
し、この酸化膜中に、酸化膜を実質的に損傷しない程度
に低いエネルギーで、窒素イオンを注入したことを特徴
とする半導体装置の製造方法。 - 【請求項９】 前記シリコン酸化膜はｐ型ゲート電極下
のゲート酸化膜であることを特徴とした請求項６乃至８
のいずれかに記載の半導体装置又は半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15595794A JPH0823095A (ja) | 1994-07-07 | 1994-07-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15595794A JPH0823095A (ja) | 1994-07-07 | 1994-07-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0823095A true JPH0823095A (ja) | 1996-01-23 |
Family
ID=15617235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15595794A Pending JPH0823095A (ja) | 1994-07-07 | 1994-07-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823095A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0824268A2 (en) * | 1996-08-12 | 1998-02-18 | Texas Instruments Inc. | Method of fabricating a gate oxide layer |
| JPH11204793A (ja) * | 1997-10-24 | 1999-07-30 | Lsi Logic Corp | 電子デバイスのゲート酸化物を硬化させる方法及び半導体デバイス |
| US6027977A (en) * | 1997-05-14 | 2000-02-22 | Nec Corporation | Method of fabricating semiconductor device with MIS structure |
| JP2002543584A (ja) * | 1999-04-22 | 2002-12-17 | アプライド マテリアルズ インコーポレイテッド | プラズマラジカルに基板を曝露する装置及び方法 |
| JPWO2004097925A1 (ja) * | 2003-04-30 | 2006-07-13 | 富士通株式会社 | 半導体装置の製造方法 |
-
1994
- 1994-07-07 JP JP15595794A patent/JPH0823095A/ja active Pending
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| US6040249A (en) * | 1996-08-12 | 2000-03-21 | Texas Instruments Incorporated | Method of improving diffusion barrier properties of gate oxides by applying ions or free radicals of nitrogen in low energy |
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