JPH08223026A - アウトプット信号レベルを改善した低電力型スタティック・ロジック回路を含む装置及び同装置の製造方法、並びにロジック信号の処理方法 - Google Patents
アウトプット信号レベルを改善した低電力型スタティック・ロジック回路を含む装置及び同装置の製造方法、並びにロジック信号の処理方法Info
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- JPH08223026A JPH08223026A JP7322873A JP32287395A JPH08223026A JP H08223026 A JPH08223026 A JP H08223026A JP 7322873 A JP7322873 A JP 7322873A JP 32287395 A JP32287395 A JP 32287395A JP H08223026 A JPH08223026 A JP H08223026A
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- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】
【課題】電荷漏れによる故障の可能性及び最大動作周波
数の低下を最小限に抑制し、ノイズ抑制能力を向上すべ
くアウトプット信号レベルを改善すると同時に、消費電
力を削減する低い閾値電圧を備えたトランジスタを含む
スタティック・ロジック回路を備えた装置の提供。 【解決手段】本発明のロジック回路は、第１の電圧レベ
ルで動作するための第１の供給ノードと、第２の電圧レ
ベルで動作するための第２の供給ノードと、前記の両ノ
ード間に接続された信号ノードと、信号ノード及び第１
の供給ノード間に接続され、かつ第１のインプット信号
を受信して信号ノードを第１の電圧レベルにある第１の
供給ノードに接続する第１のインプット回路と、信号ノ
ード及び第２の供給ノード間に接続され、かつ信号ノー
ドが第１の供給ノードへ接続された際に、信号ノードに
おける第１の電圧レベルを実質的に維持する第１のバイ
アス回路とを含む。
数の低下を最小限に抑制し、ノイズ抑制能力を向上すべ
くアウトプット信号レベルを改善すると同時に、消費電
力を削減する低い閾値電圧を備えたトランジスタを含む
スタティック・ロジック回路を備えた装置の提供。 【解決手段】本発明のロジック回路は、第１の電圧レベ
ルで動作するための第１の供給ノードと、第２の電圧レ
ベルで動作するための第２の供給ノードと、前記の両ノ
ード間に接続された信号ノードと、信号ノード及び第１
の供給ノード間に接続され、かつ第１のインプット信号
を受信して信号ノードを第１の電圧レベルにある第１の
供給ノードに接続する第１のインプット回路と、信号ノ
ード及び第２の供給ノード間に接続され、かつ信号ノー
ドが第１の供給ノードへ接続された際に、信号ノードに
おける第１の電圧レベルを実質的に維持する第１のバイ
アス回路とを含む。
Description
【０００１】
【発明の属する技術分野】本発明はスタティックＣ−Ｍ
ＯＳＦＥＴロジック回路、より詳細には低い電源電圧で
動作するスタティックＣ−ＭＯＳＦＥＴロジック回路に
関する。
ＯＳＦＥＴロジック回路、より詳細には低い電源電圧で
動作するスタティックＣ−ＭＯＳＦＥＴロジック回路に
関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】相補型
金属酸化膜半導体電界効果トランジスタ（Ｃ−ＭＯＳＦ
ＥＴ）を使用するスタティック・ロジック回路を含む集
積回路はその低消費電力により利用が増加し続けてい
る。集積回路に含まれる一般的なロジック・セルはアウ
トプット信号ノードに接続された１つ以上のＰ型ＭＯＳ
ＦＥＴ（Ｐ−ＭＯＳＦＥＴ）プルアップ回路と、同じく
アウトプット信号ノードに接続された１つ以上のＮ型Ｍ
ＯＳＦＥＴ（Ｎ−ＭＯＳＦＥＴ）プルダウン回路とを含
む。プルアップ回路及びプルダウン回路はそれぞれイン
プット・ロジック信号に基づいて充電電流をアウトプッ
ト・ノードへ出力して同アウトプット・ノードの電圧を
ＶＤＤまで引上げるか、またはアウトプット・ノードか
ら放電電流を出力させて同アウトプット・ノードの電圧
をＶＳＳまで引下げる。
金属酸化膜半導体電界効果トランジスタ（Ｃ−ＭＯＳＦ
ＥＴ）を使用するスタティック・ロジック回路を含む集
積回路はその低消費電力により利用が増加し続けてい
る。集積回路に含まれる一般的なロジック・セルはアウ
トプット信号ノードに接続された１つ以上のＰ型ＭＯＳ
ＦＥＴ（Ｐ−ＭＯＳＦＥＴ）プルアップ回路と、同じく
アウトプット信号ノードに接続された１つ以上のＮ型Ｍ
ＯＳＦＥＴ（Ｎ−ＭＯＳＦＥＴ）プルダウン回路とを含
む。プルアップ回路及びプルダウン回路はそれぞれイン
プット・ロジック信号に基づいて充電電流をアウトプッ
ト・ノードへ出力して同アウトプット・ノードの電圧を
ＶＤＤまで引上げるか、またはアウトプット・ノードか
ら放電電流を出力させて同アウトプット・ノードの電圧
をＶＳＳまで引下げる。
【０００３】ＭＯＳＦＥＴ技術の進歩により、構成素子
の小型化、特にチャネル長さの短縮などによるＭＯＳＦ
ＥＴの小型化が絶え間なく続けられてきた。これは１つ
の集積回路（ＩＣ）に含まれるＭＯＳＦＥＴの集積度を
高め、さらには必要とされる電源電圧（ＶＤＤ）の低下
を可能にした。このうちの前者の効果としては小型化及
び動作周波数の増加が挙げられ、後者の効果としては消
費電力の低減が挙げられる。しかし、ＭＯＳＦＥＴをさ
らに低い電源電圧で動作させた場合、ＭＯＳＦＥＴに流
れる電流が低減する。これは、最大動作周波数の低下を
招来するため望ましくない。従って、回路の性能低下を
最小限に抑制すべくＭＯＳＦＥＴに流れる電流の低減を
最小限に抑制する必要がある。これを実現すべくＭＯＳ
ＦＥＴの閾値電圧（ＶTH）が引下げられる。しかし、こ
れはＭＯＳＦＥＴの漏れ電流、即ち、装置をオフにした
際にＭＯＳＦＥＴに流れる電流を増加させるため望まし
くない。ＭＯＳＦＥＴの漏れ電流の増加は各ロジック・
セルのアウトプット・ノードへの電荷漏れ及び同アウト
プット・ノードからの電荷漏れを招来する。これは十分
なＶＤＤ値及びＶＳＳ値をアウトプット信号レベルを用
いて実現及び維持することを阻害する。この結果、アウ
トプット・ノードへの電荷漏れまたは同アウトプット・
ノードからの電荷漏れによって引起こされるデータ損失
によりノイズ抑制能力が低下し、故障の可能性が増大す
る。
の小型化、特にチャネル長さの短縮などによるＭＯＳＦ
ＥＴの小型化が絶え間なく続けられてきた。これは１つ
の集積回路（ＩＣ）に含まれるＭＯＳＦＥＴの集積度を
高め、さらには必要とされる電源電圧（ＶＤＤ）の低下
を可能にした。このうちの前者の効果としては小型化及
び動作周波数の増加が挙げられ、後者の効果としては消
費電力の低減が挙げられる。しかし、ＭＯＳＦＥＴをさ
らに低い電源電圧で動作させた場合、ＭＯＳＦＥＴに流
れる電流が低減する。これは、最大動作周波数の低下を
招来するため望ましくない。従って、回路の性能低下を
最小限に抑制すべくＭＯＳＦＥＴに流れる電流の低減を
最小限に抑制する必要がある。これを実現すべくＭＯＳ
ＦＥＴの閾値電圧（ＶTH）が引下げられる。しかし、こ
れはＭＯＳＦＥＴの漏れ電流、即ち、装置をオフにした
際にＭＯＳＦＥＴに流れる電流を増加させるため望まし
くない。ＭＯＳＦＥＴの漏れ電流の増加は各ロジック・
セルのアウトプット・ノードへの電荷漏れ及び同アウト
プット・ノードからの電荷漏れを招来する。これは十分
なＶＤＤ値及びＶＳＳ値をアウトプット信号レベルを用
いて実現及び維持することを阻害する。この結果、アウ
トプット・ノードへの電荷漏れまたは同アウトプット・
ノードからの電荷漏れによって引起こされるデータ損失
によりノイズ抑制能力が低下し、故障の可能性が増大す
る。
【０００４】従って、本発明の目的はデータ格納ノード
への電荷漏れ及び同データ格納ノードからの電荷漏れに
よるデータ損失に起因する故障の可能性を最小限に抑制
し、最大動作周波数の低下を最小限に抑制し、ノイズ抑
制能力を向上すべくアウトプット信号レベルを改善する
と同時に、低い電源電圧の使用による消費電力の削減を
実現する低い閾値電圧を備えたトランジスタを含むスタ
ティック・ロジック回路を提供することにある。
への電荷漏れ及び同データ格納ノードからの電荷漏れに
よるデータ損失に起因する故障の可能性を最小限に抑制
し、最大動作周波数の低下を最小限に抑制し、ノイズ抑
制能力を向上すべくアウトプット信号レベルを改善する
と同時に、低い電源電圧の使用による消費電力の削減を
実現する低い閾値電圧を備えたトランジスタを含むスタ
ティック・ロジック回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の１つの態様に基
づくアウトプット信号レベルを改善した低電力型スタテ
ィック・ロジック回路を含む装置は、第１の供給ノー
ド、第２の供給ノード、信号ノード、第１のインプット
回路及び第１のバイアス回路を含む。第１の供給ノード
及び第２の供給ノードはそれぞれ第１の電圧レベル及び
第２の電圧レベルで動作すべく使用される。第１のイン
プット回路は第１のインプット信号を受信し、かつ同信
号に基づいて信号ノードを第１の電圧レベルにある第１
の供給ノードへ接続すべく信号ノード及び第１の供給ノ
ード間に接続されている。第１のバイアス回路はインプ
ット回路により信号ノードが第１の供給ノードへ接続さ
れた際に、信号ノードにおける第１の電圧レベルを実質
的に維持すべく、信号ノード及び第２の供給ノード間に
接続されている。第１のバイアス回路は信号ノードが第
１の供給ノードへ接続された際に、第１のインプット回
路を通る電流の流れを実質的に低減し得る。更に、第１
のインプット回路は信号ノードの電圧を第１の電圧レベ
ルにある第１の供給ノードの電圧まで変化させる第１の
トランジスタを含み得る。第１のバイアス回路は信号ノ
ード及び第２の供給ノード間に位置する中間ノードに接
続された第２のトランジスタを含み、同第２のトランジ
スタは信号ノードが第１の供給ノードに接続された際
に、中間ノードの電圧を第１の電圧レベルへ向けて変化
させ、これにより信号ノード及び第２の供給ノード間に
おける電流の流れを実質的に低減し得る。第１のトラン
ジスタをプルアップ・トランジスタとし、第１の電圧レ
ベルをＶＤＤとし、さらに第２の電圧レベルをＶＳＳと
し得る。また、第１のトランジスタをプルダウン・トラ
ンジスタとし、第１の電圧レベルをＶＳＳとし、第２の
電圧レベルをＶＤＤとすることもできる。第１のトラン
ジスタ及び第２のトランジスタをＰ−ＭＯＳトランジス
タから形成し得る。さらに、第１のトランジスタ及び第
２のトランジスタをＮ−ＭＯＳトランジスタとしてもよ
い。
づくアウトプット信号レベルを改善した低電力型スタテ
ィック・ロジック回路を含む装置は、第１の供給ノー
ド、第２の供給ノード、信号ノード、第１のインプット
回路及び第１のバイアス回路を含む。第１の供給ノード
及び第２の供給ノードはそれぞれ第１の電圧レベル及び
第２の電圧レベルで動作すべく使用される。第１のイン
プット回路は第１のインプット信号を受信し、かつ同信
号に基づいて信号ノードを第１の電圧レベルにある第１
の供給ノードへ接続すべく信号ノード及び第１の供給ノ
ード間に接続されている。第１のバイアス回路はインプ
ット回路により信号ノードが第１の供給ノードへ接続さ
れた際に、信号ノードにおける第１の電圧レベルを実質
的に維持すべく、信号ノード及び第２の供給ノード間に
接続されている。第１のバイアス回路は信号ノードが第
１の供給ノードへ接続された際に、第１のインプット回
路を通る電流の流れを実質的に低減し得る。更に、第１
のインプット回路は信号ノードの電圧を第１の電圧レベ
ルにある第１の供給ノードの電圧まで変化させる第１の
トランジスタを含み得る。第１のバイアス回路は信号ノ
ード及び第２の供給ノード間に位置する中間ノードに接
続された第２のトランジスタを含み、同第２のトランジ
スタは信号ノードが第１の供給ノードに接続された際
に、中間ノードの電圧を第１の電圧レベルへ向けて変化
させ、これにより信号ノード及び第２の供給ノード間に
おける電流の流れを実質的に低減し得る。第１のトラン
ジスタをプルアップ・トランジスタとし、第１の電圧レ
ベルをＶＤＤとし、さらに第２の電圧レベルをＶＳＳと
し得る。また、第１のトランジスタをプルダウン・トラ
ンジスタとし、第１の電圧レベルをＶＳＳとし、第２の
電圧レベルをＶＤＤとすることもできる。第１のトラン
ジスタ及び第２のトランジスタをＰ−ＭＯＳトランジス
タから形成し得る。さらに、第１のトランジスタ及び第
２のトランジスタをＮ−ＭＯＳトランジスタとしてもよ
い。
【０００６】更に、本発明に基づく装置は、信号ノード
及び第２の供給ノード間に接続された第２のインプット
回路と、同第２のインプット回路が第２のインプット信
号を受信し、さらに同信号に基づいて信号ノードを第２
の電圧レベルにある第２の供給ノードへ接続すること
と、信号ノード及び第１の供給ノード間に接続された第
２のバイアス回路と、同第２のバイアス回路は信号ノー
ドが第２のインプット回路によって第２の供給ノードへ
接続された際に、信号ノードにおける第２の電圧レベル
を実質的に維持することとを含み得る。第２のバイアス
回路は信号ノードが第２の供給ノードに接続された際に
第２のインプット回路を通る電流の流れを実質的に低減
し得る。
及び第２の供給ノード間に接続された第２のインプット
回路と、同第２のインプット回路が第２のインプット信
号を受信し、さらに同信号に基づいて信号ノードを第２
の電圧レベルにある第２の供給ノードへ接続すること
と、信号ノード及び第１の供給ノード間に接続された第
２のバイアス回路と、同第２のバイアス回路は信号ノー
ドが第２のインプット回路によって第２の供給ノードへ
接続された際に、信号ノードにおける第２の電圧レベル
を実質的に維持することとを含み得る。第２のバイアス
回路は信号ノードが第２の供給ノードに接続された際に
第２のインプット回路を通る電流の流れを実質的に低減
し得る。
【０００７】アウトプット信号レベルの改善はインプッ
ト・ロジック信号を受信し、かつ同信号を処理するプル
アップ・トランジスタまたはプルダウン・トランジスタ
に対して逆方向バイアスを印加すべくスタティック・ロ
ジック回路内にバイアス回路を用いて電圧バイアスを選
択的に印加することによって実現される。この結果、プ
ルアップ・トランジスタまたはプルダウン・トランジス
タはインプット・ロジック信号によってオフされた際に
完全にカットオフされる。従って、アウトプット信号ノ
ードにおける充電電流及び放電電流の漏れが低減し、ピ
ーク信号電圧レベルが維持される。
ト・ロジック信号を受信し、かつ同信号を処理するプル
アップ・トランジスタまたはプルダウン・トランジスタ
に対して逆方向バイアスを印加すべくスタティック・ロ
ジック回路内にバイアス回路を用いて電圧バイアスを選
択的に印加することによって実現される。この結果、プ
ルアップ・トランジスタまたはプルダウン・トランジス
タはインプット・ロジック信号によってオフされた際に
完全にカットオフされる。従って、アウトプット信号ノ
ードにおける充電電流及び放電電流の漏れが低減し、ピ
ーク信号電圧レベルが維持される。
【０００８】
【発明の実施の形態】本発明の特徴及び利点を添付図面
とともに以下に詳述する。特に明記しない限り、全ての
Ｐ−ＭＯＳＦＥＴ及びＮ−ＭＯＳＦＥＴ基板またはバル
ク（bulk）は、それぞれに対応する電源ターミナルに接
続されている（例えば、Ｐ−ＭＯＳＦＥＴ及びＮ−ＭＯ
ＳＦＥＴは、一般的に電源ノードＶＤＤ及びＶＳＳに対
してそれぞれ接続されている）。また、各トランジスタ
の横に示す複数の数値は、同トランジスタのチャネル幅
及びチャネル長さをそれぞれ示す。例えば、図１に示す
ＭＯＳＦＥＴ１２２，１２４のチャネル幅及びチャネル
長さは、それぞれ４０ミクロン及び０．６ミクロンであ
る。これらの寸法は例示を目的とするものであり、特定
の半導体製造技術を必要とはしないうえ、同半導体製造
技術に限定されない。さらに、同寸法は半導体製造技術
の進歩に合わせて縮小などの変更が可能である。例え
ば、本発明を具体化した回路の製造は、周知の各種半導
体製造プロセスに基づいて行うことができる。回路基準
ノードまたはアース・ノードはＶＳＳターミナルである
（一般的にＶＳＳターミナルに付随する基準電圧または
アース電圧は０ボルトである）。
とともに以下に詳述する。特に明記しない限り、全ての
Ｐ−ＭＯＳＦＥＴ及びＮ−ＭＯＳＦＥＴ基板またはバル
ク（bulk）は、それぞれに対応する電源ターミナルに接
続されている（例えば、Ｐ−ＭＯＳＦＥＴ及びＮ−ＭＯ
ＳＦＥＴは、一般的に電源ノードＶＤＤ及びＶＳＳに対
してそれぞれ接続されている）。また、各トランジスタ
の横に示す複数の数値は、同トランジスタのチャネル幅
及びチャネル長さをそれぞれ示す。例えば、図１に示す
ＭＯＳＦＥＴ１２２，１２４のチャネル幅及びチャネル
長さは、それぞれ４０ミクロン及び０．６ミクロンであ
る。これらの寸法は例示を目的とするものであり、特定
の半導体製造技術を必要とはしないうえ、同半導体製造
技術に限定されない。さらに、同寸法は半導体製造技術
の進歩に合わせて縮小などの変更が可能である。例え
ば、本発明を具体化した回路の製造は、周知の各種半導
体製造プロセスに基づいて行うことができる。回路基準
ノードまたはアース・ノードはＶＳＳターミナルである
（一般的にＶＳＳターミナルに付随する基準電圧または
アース電圧は０ボルトである）。
【０００９】更に、ロジック・ゲートの各種の態様を以
下に例示する。但し、否定、論理積（ＡＮＤ）、論理和
（ＯＲ）、否定論理和（ＮＯＲ）、否定論理積（ＮＡＮ
Ｄ）、排他的論理和（ＥＸＣＬＵＳＩＶＥ−ＯＲ）及び
排他的否定論理和（ＥＸＣＬＵＳＩＶＥ−ＮＯＲ）等の
全てのロジック機能は本発明に基づくアウトプット信号
の改善とともに実現可能である。更に、以下の説明はロ
ジック１がロジック高（例えば、正の電圧）であり、ロ
ジック０がロジック低（例えば、回路基準電圧とほぼ同
じ電圧）であるポジティブ・ロジックに基づく。しか
し、周知の回路設計理論に基づいてＰ−ＭＯＳＦＥＴ及
びＮ−ＭＯＳＦＥＴを互いに適切に入れ換えることによ
り、電荷漏れを低減した本発明に基づくロジック回路を
ネガティブ・ロジックに基づいて使用し得る。
下に例示する。但し、否定、論理積（ＡＮＤ）、論理和
（ＯＲ）、否定論理和（ＮＯＲ）、否定論理積（ＮＡＮ
Ｄ）、排他的論理和（ＥＸＣＬＵＳＩＶＥ−ＯＲ）及び
排他的否定論理和（ＥＸＣＬＵＳＩＶＥ−ＮＯＲ）等の
全てのロジック機能は本発明に基づくアウトプット信号
の改善とともに実現可能である。更に、以下の説明はロ
ジック１がロジック高（例えば、正の電圧）であり、ロ
ジック０がロジック低（例えば、回路基準電圧とほぼ同
じ電圧）であるポジティブ・ロジックに基づく。しか
し、周知の回路設計理論に基づいてＰ−ＭＯＳＦＥＴ及
びＮ−ＭＯＳＦＥＴを互いに適切に入れ換えることによ
り、電荷漏れを低減した本発明に基づくロジック回路を
ネガティブ・ロジックに基づいて使用し得る。
【００１０】図１は本発明の１つの態様に基づくアウト
プット信号レベルを改善したスタティック・ロジック・
インバータ回路１００を示す。インバータ回路１００は
インプット・ロジック信号ＩＮを受信するとともに、ア
ウトプット信号ＯＵＴを形成すべく信号ノード１０６を
動作させるプルアップ増幅回路１０２及びプルダウン増
幅回路１０４を含む。プルアップ増幅回路１０２は互い
に協働してノード・プリング増幅回路（Node pulling a
mplifier circuit）として機能する２つのＰ−ＭＯＳＦ
ＥＴ１１２，１１４と、バイアス回路として機能する１
つのＮ−ＭＯＳＦＥＴ１１６とを含む（以下に、更に詳
述）。プルダウン増幅回路１０４は別のノード・プリン
グ増幅回路として機能する２つのＮ−ＭＯＳＦＥＴ１２
２，１２４と、別のバイアス回路として機能するＰ−Ｍ
ＯＳＦＥＴ１２６とを含む（以下に、更に詳述）。
プット信号レベルを改善したスタティック・ロジック・
インバータ回路１００を示す。インバータ回路１００は
インプット・ロジック信号ＩＮを受信するとともに、ア
ウトプット信号ＯＵＴを形成すべく信号ノード１０６を
動作させるプルアップ増幅回路１０２及びプルダウン増
幅回路１０４を含む。プルアップ増幅回路１０２は互い
に協働してノード・プリング増幅回路（Node pulling a
mplifier circuit）として機能する２つのＰ−ＭＯＳＦ
ＥＴ１１２，１１４と、バイアス回路として機能する１
つのＮ−ＭＯＳＦＥＴ１１６とを含む（以下に、更に詳
述）。プルダウン増幅回路１０４は別のノード・プリン
グ増幅回路として機能する２つのＮ−ＭＯＳＦＥＴ１２
２，１２４と、別のバイアス回路として機能するＰ−Ｍ
ＯＳＦＥＴ１２６とを含む（以下に、更に詳述）。
【００１１】ＭＯＳＦＥＴ１１２，１１４，１１６，１
２２，１２４，１２６の各ゲート・ターミナルはインプ
ット・ロジック信号ＩＮを受信すべく互いに接続されて
いる。プルアップ増幅回路１０２において、第１のＰ−
ＭＯＳＦＥＴ１１２のドレイン・ターミナルは信号ノー
ド１０６に接続されている。また、第２のＰ−ＭＯＳＦ
ＥＴ１１４のソース・ターミナルはＶＤＤに接続されて
いる。Ｎ−ＭＯＳＦＥＴ１１６のソース・ターミナルは
ＶＳＳに接続されている。更に、第１のＰ−ＭＯＳＦＥ
Ｔ１１２のソース・ターミナル、第２のＰ−ＭＯＳＦＥ
Ｔ１１４のドレイン・ターミナル及びＮ−ＭＯＳＦＥＴ
１１６のドレイン・ターミナルは相互に接続されてい
る。プルダウン増幅回路１０４において、第１のＮ−Ｍ
ＯＳＦＥＴ１２２のドレイン・ターミナルは信号ノード
１０６に接続されており、第２のＮ−ＭＯＳＦＥＴ１２
４のソース・ターミナルはＶＳＳに接続されている。Ｐ
−ＭＯＳＦＥＴ１２６のソース・ターミナルはＶＤＤに
接続されている。第１のＮ−ＭＯＳＦＥＴ１２２のソー
ス・ターミナル、第２のＮ−ＭＯＳＦＥＴ１２４のドレ
イン・ターミナル及びＰ−ＭＯＳＦＥＴ１２６のドレイ
ン・ターミナルは相互に接続されている。
２２，１２４，１２６の各ゲート・ターミナルはインプ
ット・ロジック信号ＩＮを受信すべく互いに接続されて
いる。プルアップ増幅回路１０２において、第１のＰ−
ＭＯＳＦＥＴ１１２のドレイン・ターミナルは信号ノー
ド１０６に接続されている。また、第２のＰ−ＭＯＳＦ
ＥＴ１１４のソース・ターミナルはＶＤＤに接続されて
いる。Ｎ−ＭＯＳＦＥＴ１１６のソース・ターミナルは
ＶＳＳに接続されている。更に、第１のＰ−ＭＯＳＦＥ
Ｔ１１２のソース・ターミナル、第２のＰ−ＭＯＳＦＥ
Ｔ１１４のドレイン・ターミナル及びＮ−ＭＯＳＦＥＴ
１１６のドレイン・ターミナルは相互に接続されてい
る。プルダウン増幅回路１０４において、第１のＮ−Ｍ
ＯＳＦＥＴ１２２のドレイン・ターミナルは信号ノード
１０６に接続されており、第２のＮ−ＭＯＳＦＥＴ１２
４のソース・ターミナルはＶＳＳに接続されている。Ｐ
−ＭＯＳＦＥＴ１２６のソース・ターミナルはＶＤＤに
接続されている。第１のＮ−ＭＯＳＦＥＴ１２２のソー
ス・ターミナル、第２のＮ−ＭＯＳＦＥＴ１２４のドレ
イン・ターミナル及びＰ−ＭＯＳＦＥＴ１２６のドレイ
ン・ターミナルは相互に接続されている。
【００１２】インプット・ロジック信号ＩＮがロジック
０の場合、Ｎ−ＭＯＳＦＥＴ１１６，１２２，１２４は
オフされ、Ｐ−ＭＯＳＦＥＴ１１２，１１４，１２６は
オンされる。これにより、充電電流（ＩC）はオンされ
たＰ−ＭＯＳＦＥＴ１１２，１１４の各導電性チャネル
によって形成された電流路１１８を通ってＶＤＤから信
号ノード１０６へとプルアップ増幅回路１０２内を流れ
る。換言するならば、信号ノード１０６に対してＶＤＤ
にほぼ等しいプルアップ電圧がＰ−ＭＯＳＦＥＴ１１
２，１１４を通じて印加される（この際、Ｎ−ＭＯＳＦ
ＥＴ１１６がオフされているため、その小さなサイズに
起因して非常に僅かな漏れ電流ＩL1が流れる。従って、
実質的に信号ノード１０６に対する影響はない）。プル
ダウン増幅回路１０４内において、ＶＤＤにほぼ等しい
プルアップ電圧１２３はＮ−ＭＯＳＦＥＴ１２２のソー
ス・ターミナル及びＮ−ＭＯＳＦＥＴ１２４のドレイン
・ターミナルを互いに接続するノードに対してＰ−ＭＯ
ＳＦＥＴ１２６のチャネル及びドレイン・ターミナルを
通じて印加される。プルアップ電圧は第１のＮ−ＭＯＳ
ＦＥＴ１２２のゲート・ソース間電圧をＭＯＳＦＥＴ閾
値電圧（ＶTH）に対して実質的にネガティブにする。例
えば、インプット・ロジック信号ＩＮがロジック０（例
えば、ほぼＶＳＳ）である場合、Ｎ−ＭＯＳＦＥＴ１２
２のゲート・ターミナル及びソース・ターミナルに印加
される逆方向バイアスはＶＳＳ−ＶＤＤにほぼ等しい
（例えば、ＶＳＳが０ボルトであるか、または回路アー
スである場合、逆方向バイアスは−ＶＤＤとなる）。従
って、第１のＮ−ＭＯＳＦＥＴ１２２は完全にカットオ
フされ、実質的に漏れ電流を全く通さなくなる。この結
果、プルダウン増幅回路１０４内を流れる全ての漏れ電
流ＩL2は、Ｎ−ＭＯＳＦＥＴ１２４及びＰ−ＭＯＳＦＥ
Ｔ１２６のそれぞれの非導電性チャネル（但し、漏れ易
い）及び導電性チャネルによって形成された漏れ電流路
１３０を通じて信号ノード１０６から離れた場所を流れ
る。
０の場合、Ｎ−ＭＯＳＦＥＴ１１６，１２２，１２４は
オフされ、Ｐ−ＭＯＳＦＥＴ１１２，１１４，１２６は
オンされる。これにより、充電電流（ＩC）はオンされ
たＰ−ＭＯＳＦＥＴ１１２，１１４の各導電性チャネル
によって形成された電流路１１８を通ってＶＤＤから信
号ノード１０６へとプルアップ増幅回路１０２内を流れ
る。換言するならば、信号ノード１０６に対してＶＤＤ
にほぼ等しいプルアップ電圧がＰ−ＭＯＳＦＥＴ１１
２，１１４を通じて印加される（この際、Ｎ−ＭＯＳＦ
ＥＴ１１６がオフされているため、その小さなサイズに
起因して非常に僅かな漏れ電流ＩL1が流れる。従って、
実質的に信号ノード１０６に対する影響はない）。プル
ダウン増幅回路１０４内において、ＶＤＤにほぼ等しい
プルアップ電圧１２３はＮ−ＭＯＳＦＥＴ１２２のソー
ス・ターミナル及びＮ−ＭＯＳＦＥＴ１２４のドレイン
・ターミナルを互いに接続するノードに対してＰ−ＭＯ
ＳＦＥＴ１２６のチャネル及びドレイン・ターミナルを
通じて印加される。プルアップ電圧は第１のＮ−ＭＯＳ
ＦＥＴ１２２のゲート・ソース間電圧をＭＯＳＦＥＴ閾
値電圧（ＶTH）に対して実質的にネガティブにする。例
えば、インプット・ロジック信号ＩＮがロジック０（例
えば、ほぼＶＳＳ）である場合、Ｎ−ＭＯＳＦＥＴ１２
２のゲート・ターミナル及びソース・ターミナルに印加
される逆方向バイアスはＶＳＳ−ＶＤＤにほぼ等しい
（例えば、ＶＳＳが０ボルトであるか、または回路アー
スである場合、逆方向バイアスは−ＶＤＤとなる）。従
って、第１のＮ−ＭＯＳＦＥＴ１２２は完全にカットオ
フされ、実質的に漏れ電流を全く通さなくなる。この結
果、プルダウン増幅回路１０４内を流れる全ての漏れ電
流ＩL2は、Ｎ−ＭＯＳＦＥＴ１２４及びＰ−ＭＯＳＦＥ
Ｔ１２６のそれぞれの非導電性チャネル（但し、漏れ易
い）及び導電性チャネルによって形成された漏れ電流路
１３０を通じて信号ノード１０６から離れた場所を流れ
る。
【００１３】インプット・ロジック信号ＩＮがロジック
１である場合、Ｐ−ＭＯＳＦＥＴ１１２，１１４，１２
６はオフされ、Ｎ−ＭＯＳＦＥＴ１１６，１２２，１２
４はオンされる。この結果、放電電流（ＩD）はプルダ
ウン増幅回路１０４のＮ−ＭＯＳＦＥＴ１２２，１２４
の各導電性チャネルによって形成された電流路１２８を
通じて信号ノード１０６からＶＳＳへとプルダウン増幅
回路１０４内を流れる。換言するならば、信号ノード１
０６に対してＶＳＳにほぼ等しいプルダウン電圧がＮ−
ＭＯＳＦＥＴ１２２，１２４を通じて印加される（この
際、Ｐ−ＭＯＳＦＥＴ１２６がオフされているため、そ
の小さなサイズに起因して非常に僅かな漏れ電流ＩL2が
流れる。従って、実質的に信号ノード１０６に対する影
響はない）。プルアップ増幅回路１０２内において、Ｖ
ＳＳにほぼ等しいプルダウン電圧１１３はＰ−ＭＯＳＦ
ＥＴ１１２のソース・ターミナル及びＰ−ＭＯＳＦＥＴ
１１４のドレイン・ターミナルを互いに接続するノード
に対してＮ−ＭＯＳＦＥＴ１１６のチャネル及びドレイ
ン・ターミナルを通じて印加される。プルダウン電圧は
第１のＰ−ＭＯＳＦＥＴ１１２のゲート・ソース間電圧
をＭＯＳＦＥＴ閾値電圧（ＶTH）に対して実質的にポジ
ティブにする。例えば、インプット・ロジック信号ＩＮ
がロジック１（例えば、ほぼＶＤＤ）である場合、Ｐ−
ＭＯＳＦＥＴ１１２のゲート・ターミナル及びソース・
ターミナルに印加される逆方向バイアスはＶＤＤ−ＶＳ
Ｓにほぼ等しい（例えば、ＶＳＳが０ボルトであるか、
または回路アースである場合、逆方向バイアスはＶＤＤ
となる）。従って、第１のＰ−ＭＯＳＦＥＴ１１２は完
全にカットオフされ、実質的に漏れ電流を全く通さなく
なる。この結果、プルアップ増幅回路１０２内を流れる
全ての漏れ電流ＩL1は、Ｐ−ＭＯＳＦＥＴ１１４及びＮ
−ＭＯＳＦＥＴ１１６のそれぞれの非導電性チャネル
（但し、漏れ易い）及び導電性チャネルによって形成さ
れた漏れ電流路１２０を通じて信号ノード１０６から離
れた場所を流れる。
１である場合、Ｐ−ＭＯＳＦＥＴ１１２，１１４，１２
６はオフされ、Ｎ−ＭＯＳＦＥＴ１１６，１２２，１２
４はオンされる。この結果、放電電流（ＩD）はプルダ
ウン増幅回路１０４のＮ−ＭＯＳＦＥＴ１２２，１２４
の各導電性チャネルによって形成された電流路１２８を
通じて信号ノード１０６からＶＳＳへとプルダウン増幅
回路１０４内を流れる。換言するならば、信号ノード１
０６に対してＶＳＳにほぼ等しいプルダウン電圧がＮ−
ＭＯＳＦＥＴ１２２，１２４を通じて印加される（この
際、Ｐ−ＭＯＳＦＥＴ１２６がオフされているため、そ
の小さなサイズに起因して非常に僅かな漏れ電流ＩL2が
流れる。従って、実質的に信号ノード１０６に対する影
響はない）。プルアップ増幅回路１０２内において、Ｖ
ＳＳにほぼ等しいプルダウン電圧１１３はＰ−ＭＯＳＦ
ＥＴ１１２のソース・ターミナル及びＰ−ＭＯＳＦＥＴ
１１４のドレイン・ターミナルを互いに接続するノード
に対してＮ−ＭＯＳＦＥＴ１１６のチャネル及びドレイ
ン・ターミナルを通じて印加される。プルダウン電圧は
第１のＰ−ＭＯＳＦＥＴ１１２のゲート・ソース間電圧
をＭＯＳＦＥＴ閾値電圧（ＶTH）に対して実質的にポジ
ティブにする。例えば、インプット・ロジック信号ＩＮ
がロジック１（例えば、ほぼＶＤＤ）である場合、Ｐ−
ＭＯＳＦＥＴ１１２のゲート・ターミナル及びソース・
ターミナルに印加される逆方向バイアスはＶＤＤ−ＶＳ
Ｓにほぼ等しい（例えば、ＶＳＳが０ボルトであるか、
または回路アースである場合、逆方向バイアスはＶＤＤ
となる）。従って、第１のＰ−ＭＯＳＦＥＴ１１２は完
全にカットオフされ、実質的に漏れ電流を全く通さなく
なる。この結果、プルアップ増幅回路１０２内を流れる
全ての漏れ電流ＩL1は、Ｐ−ＭＯＳＦＥＴ１１４及びＮ
−ＭＯＳＦＥＴ１１６のそれぞれの非導電性チャネル
（但し、漏れ易い）及び導電性チャネルによって形成さ
れた漏れ電流路１２０を通じて信号ノード１０６から離
れた場所を流れる。
【００１４】コンピュータ・シュミレーションの結果、
本発明に基づくスタティック・ロジック回路１００にお
いて、インプット・ロジック信号ＩＮがロジック１（ま
たはロジック０）である場合、Ｐ−ＭＯＳＦＥＴ１１２
（またはＮ−ＭＯＳＦＥＴ１２２）を通って流れた漏れ
電流ＩL1（またはＩL2）は数ピコアンペアまたはそれ以
下の範囲であり、実質的にゼロであった。その一方、Ｐ
−ＭＯＳＦＥＴ１１４及びＮ−ＭＯＳＦＥＴ１１６によ
って形成された漏れ電流路１２０（またはＰ−ＭＯＳＦ
ＥＴ１２６及びＮ−ＭＯＳＦＥＴ１２４によって形成さ
れた漏れ電流路１３０）を通って流れた漏れ電流は数マ
イクロアンペアの範囲であった。
本発明に基づくスタティック・ロジック回路１００にお
いて、インプット・ロジック信号ＩＮがロジック１（ま
たはロジック０）である場合、Ｐ−ＭＯＳＦＥＴ１１２
（またはＮ−ＭＯＳＦＥＴ１２２）を通って流れた漏れ
電流ＩL1（またはＩL2）は数ピコアンペアまたはそれ以
下の範囲であり、実質的にゼロであった。その一方、Ｐ
−ＭＯＳＦＥＴ１１４及びＮ−ＭＯＳＦＥＴ１１６によ
って形成された漏れ電流路１２０（またはＰ−ＭＯＳＦ
ＥＴ１２６及びＮ−ＭＯＳＦＥＴ１２４によって形成さ
れた漏れ電流路１３０）を通って流れた漏れ電流は数マ
イクロアンペアの範囲であった。
【００１５】図２は図１のスタティック・ロジック・イ
ンバータ回路１００における時間に対する電圧の変化を
示す。ここで、ＶＤＤは１ボルトであり、ＶＳＳは回路
アース（０ボルト）である。ポジティブ及びネガティブ
信号レベル偏位（即ち、それぞれアウトプット信号レベ
ルＯＵＴが１及び０である場合）はそれぞれＶＤＤ及び
ＶＳＳにほぼ等しい（信号Ｑは、例えばＰ−ＭＯＳＦＥ
Ｔ１１２，１２６及びＮ−ＭＯＳＦＥＴ１２２，１１６
を備えていない従来のインバータ回路デザインにおける
アウトプットを示すとともに、本発明によって実現され
る改善された高及び低アウトプット信号レベル、即ち、
ＯＵＴ（高）＞Ｑ（高）及びＯＵＴ（低）＜Ｑ（低）を
示すべく用いられている）。
ンバータ回路１００における時間に対する電圧の変化を
示す。ここで、ＶＤＤは１ボルトであり、ＶＳＳは回路
アース（０ボルト）である。ポジティブ及びネガティブ
信号レベル偏位（即ち、それぞれアウトプット信号レベ
ルＯＵＴが１及び０である場合）はそれぞれＶＤＤ及び
ＶＳＳにほぼ等しい（信号Ｑは、例えばＰ−ＭＯＳＦＥ
Ｔ１１２，１２６及びＮ−ＭＯＳＦＥＴ１２２，１１６
を備えていない従来のインバータ回路デザインにおける
アウトプットを示すとともに、本発明によって実現され
る改善された高及び低アウトプット信号レベル、即ち、
ＯＵＴ（高）＞Ｑ（高）及びＯＵＴ（低）＜Ｑ（低）を
示すべく用いられている）。
【００１６】図３は本発明の別の態様に基づくアウトプ
ット信号レベルを改善した２つのインプットを有するス
タティック・ロジックＮＡＮＤゲート２００を示す。Ｎ
ＡＮＤゲート２００は並列に接続された２つのプルアッ
プ増幅回路２０２ａ，２０２ｂと、直列に接続された２
つのプルダウン増幅回路２０４ａ，２０４ｂとを含み、
これらは全て信号ノード２０６に接続されている。更
に、ＮＡＮＤゲート２００はアウトプット・インバータ
回路２０８及びインプット・インバータ回路２１０を含
む。プルアップ増幅回路２０２ａ，２０２ｂはそれぞれ
図１のプルアップ増幅回路１０２において示した動作に
基づいて動作する。そして、プルダウン増幅回路２０４
ａ，２０４ｂは図１のプルダウン増幅回路１０４におい
て示した動作に基づいて動作する。活性状態にあるイン
プット信号ＩＮはプルダウン増幅回路２０４ｂ及びプル
アップ増幅回路２０２ｂを駆動するインプット信号Ａを
形成すべくインプット・インバータ回路２１０によって
反転される。インバータ・ラッチ回路２１２によってロ
ジック１にプリセット（試験の目的において）された第
２のインプット信号Ｂはプルダウン増幅回路２０４ａを
オンまたはイネーブルするとともに、プルアップ増幅回
路２０２ａをオフまたはディスエイブルする。
ット信号レベルを改善した２つのインプットを有するス
タティック・ロジックＮＡＮＤゲート２００を示す。Ｎ
ＡＮＤゲート２００は並列に接続された２つのプルアッ
プ増幅回路２０２ａ，２０２ｂと、直列に接続された２
つのプルダウン増幅回路２０４ａ，２０４ｂとを含み、
これらは全て信号ノード２０６に接続されている。更
に、ＮＡＮＤゲート２００はアウトプット・インバータ
回路２０８及びインプット・インバータ回路２１０を含
む。プルアップ増幅回路２０２ａ，２０２ｂはそれぞれ
図１のプルアップ増幅回路１０２において示した動作に
基づいて動作する。そして、プルダウン増幅回路２０４
ａ，２０４ｂは図１のプルダウン増幅回路１０４におい
て示した動作に基づいて動作する。活性状態にあるイン
プット信号ＩＮはプルダウン増幅回路２０４ｂ及びプル
アップ増幅回路２０２ｂを駆動するインプット信号Ａを
形成すべくインプット・インバータ回路２１０によって
反転される。インバータ・ラッチ回路２１２によってロ
ジック１にプリセット（試験の目的において）された第
２のインプット信号Ｂはプルダウン増幅回路２０４ａを
オンまたはイネーブルするとともに、プルアップ増幅回
路２０２ａをオフまたはディスエイブルする。
【００１７】活性状態にあるインプット信号ＩＮがロジ
ック０の場合、信号Ａはロジック１となり、信号ノード
２０６はプルダウン増幅回路２０４ａ，２０４ｂによっ
てほぼＶＳＳまで引下げられる。活性状態にあるインプ
ット信号ＩＮがロジック１の場合、信号Ａはロジック０
となり、信号ノード２０６は第２のプルアップ増幅回路
２０２ｂによってほぼＶＤＤまで引上げられる。信号ノ
ード２０６におけるノード電圧は最終的なアウトプット
信号ＯＵＴを形成すべくアウトプット・インバータ回路
２０８によって緩衝され、かつ反転される。
ック０の場合、信号Ａはロジック１となり、信号ノード
２０６はプルダウン増幅回路２０４ａ，２０４ｂによっ
てほぼＶＳＳまで引下げられる。活性状態にあるインプ
ット信号ＩＮがロジック１の場合、信号Ａはロジック０
となり、信号ノード２０６は第２のプルアップ増幅回路
２０２ｂによってほぼＶＤＤまで引上げられる。信号ノ
ード２０６におけるノード電圧は最終的なアウトプット
信号ＯＵＴを形成すべくアウトプット・インバータ回路
２０８によって緩衝され、かつ反転される。
【００１８】図４は図３の回路２００における時間に対
する電圧の変化を示す。ここで、ＶＤＤは１ボルトであ
り、ＶＳＳは０ボルトである。前記のプルアップ増幅回
路のプルアップ動作及びプルダウン増幅回路のプルダウ
ン動作により、アウトプット信号レベルが改善される
（信号Ｑは、例えばＰ−ＭＯＳＦＥＴ２１２ａ，２１２
ｂ，２２６ａ，２２６ｂ及びＮ−ＭＯＳＦＥＴ２１６
ａ，２１６ｂ，２２２ａ，２２２ｂを備えていない従来
のＮＡＮＤゲート・デザインにおけるアウトプットを示
すとともに、本発明によって実現される改善された高及
び低アウトプット信号レベル、即ち、ＯＵＴ（高）＞Ｑ
（高）及びＯＵＴ（低）＜Ｑ（低）を示すべく用いられ
ている）。
する電圧の変化を示す。ここで、ＶＤＤは１ボルトであ
り、ＶＳＳは０ボルトである。前記のプルアップ増幅回
路のプルアップ動作及びプルダウン増幅回路のプルダウ
ン動作により、アウトプット信号レベルが改善される
（信号Ｑは、例えばＰ−ＭＯＳＦＥＴ２１２ａ，２１２
ｂ，２２６ａ，２２６ｂ及びＮ−ＭＯＳＦＥＴ２１６
ａ，２１６ｂ，２２２ａ，２２２ｂを備えていない従来
のＮＡＮＤゲート・デザインにおけるアウトプットを示
すとともに、本発明によって実現される改善された高及
び低アウトプット信号レベル、即ち、ＯＵＴ（高）＞Ｑ
（高）及びＯＵＴ（低）＜Ｑ（低）を示すべく用いられ
ている）。
【００１９】図５は本発明の別の態様に基づくアウトプ
ット信号レベルを改善した２つのインプットを備えたス
タティック・ロジックＮＯＲゲート３００を示す。ＮＯ
Ｒゲート３００は直列に接続された２つのプルアップ増
幅回路３０２ａ，３０２ｂと、並列に接続された２つの
プルダウン増幅回路３０４ａ，３０４ｂとを含み、これ
らは全て信号ノード３０６に接続されている。更に、Ｎ
ＯＲゲート３００はアウトプット・インバータ回路３０
８及びインプット・インバータ回路３１０を含む。プル
アップ増幅回路３０２ａ，３０２ｂはそれぞれ図１のプ
ルアップ増幅回路１０２において示した動作に基づいて
動作する。そして、プルダウン増幅回路３０４ａ，３０
４ｂは図１のプルダウン増幅回路１０４において示した
動作に基づいて動作する。
ット信号レベルを改善した２つのインプットを備えたス
タティック・ロジックＮＯＲゲート３００を示す。ＮＯ
Ｒゲート３００は直列に接続された２つのプルアップ増
幅回路３０２ａ，３０２ｂと、並列に接続された２つの
プルダウン増幅回路３０４ａ，３０４ｂとを含み、これ
らは全て信号ノード３０６に接続されている。更に、Ｎ
ＯＲゲート３００はアウトプット・インバータ回路３０
８及びインプット・インバータ回路３１０を含む。プル
アップ増幅回路３０２ａ，３０２ｂはそれぞれ図１のプ
ルアップ増幅回路１０２において示した動作に基づいて
動作する。そして、プルダウン増幅回路３０４ａ，３０
４ｂは図１のプルダウン増幅回路１０４において示した
動作に基づいて動作する。
【００２０】活性状態にあるインプット信号ＩＮはイン
プット・インバータ回路３１０を介して第１のプルアッ
プ増幅回路３０２ａ及び第２のプルダウン増幅回路３０
４ｂを駆動する。スタティック・インバータ・ラッチ３
１２によってロジック０にプリセットされた第２のイン
プット信号Ｂは第２のプルアップ増幅回路３０２ｂ及び
第１のプルダウン増幅回路３０４ａを駆動する（即ち、
前者をイネーブルし、後者をディスエイブルする）。活
性状態にあるインプット信号ＩＮがロジック０である場
合、信号Ａはロジック１であり、信号ノード３０６は第
２のプルダウン増幅回路３０４ｂによりほぼＶＳＳまで
引下げられる。活性状態にあるインプット信号ＩＮがロ
ジック１である場合、信号Ａはロジック０であり、信号
ノード３０６はプルアップ増幅回路３０２ａ，３０２ｂ
によってほぼＶＤＤまで引上げられる。そして、信号ノ
ード３０６におけるノード電圧は最終的なアウトプット
信号ＯＵＴを形成すべくアウトプット・インバータ回路
３０８によって緩衝され、かつ反転される。
プット・インバータ回路３１０を介して第１のプルアッ
プ増幅回路３０２ａ及び第２のプルダウン増幅回路３０
４ｂを駆動する。スタティック・インバータ・ラッチ３
１２によってロジック０にプリセットされた第２のイン
プット信号Ｂは第２のプルアップ増幅回路３０２ｂ及び
第１のプルダウン増幅回路３０４ａを駆動する（即ち、
前者をイネーブルし、後者をディスエイブルする）。活
性状態にあるインプット信号ＩＮがロジック０である場
合、信号Ａはロジック１であり、信号ノード３０６は第
２のプルダウン増幅回路３０４ｂによりほぼＶＳＳまで
引下げられる。活性状態にあるインプット信号ＩＮがロ
ジック１である場合、信号Ａはロジック０であり、信号
ノード３０６はプルアップ増幅回路３０２ａ，３０２ｂ
によってほぼＶＤＤまで引上げられる。そして、信号ノ
ード３０６におけるノード電圧は最終的なアウトプット
信号ＯＵＴを形成すべくアウトプット・インバータ回路
３０８によって緩衝され、かつ反転される。
【００２１】図６は図５の回路３００における時間に対
する電圧の変化を示す。ここで、ＶＤＤは１ボルトであ
り、ＶＳＳは０ボルトである。前記のプルアップ増幅回
路及びプルダウン増幅回路の動作によりアウトプット信
号レベルが改善される（信号Ｑは、例えばＰ−ＭＯＳＦ
ＥＴ３１２ａ，３１２ｂ，３２６ａ，３２６ｂ及びＮ−
ＭＯＳＦＥＴ３１６ａ，３１６ｂ，３２２ａ，３２２ｂ
を備えていない従来のＮＯＲゲート・デザインにおける
アウトプットを示すとともに、本発明によって実現され
る改善された高及び低アウトプット信号レベル、即ち、
ＯＵＴ（高）＞Ｑ（高）及びＯＵＴ（低）＜Ｑ（低）を
示すべく用いられている）。
する電圧の変化を示す。ここで、ＶＤＤは１ボルトであ
り、ＶＳＳは０ボルトである。前記のプルアップ増幅回
路及びプルダウン増幅回路の動作によりアウトプット信
号レベルが改善される（信号Ｑは、例えばＰ−ＭＯＳＦ
ＥＴ３１２ａ，３１２ｂ，３２６ａ，３２６ｂ及びＮ−
ＭＯＳＦＥＴ３１６ａ，３１６ｂ，３２２ａ，３２２ｂ
を備えていない従来のＮＯＲゲート・デザインにおける
アウトプットを示すとともに、本発明によって実現され
る改善された高及び低アウトプット信号レベル、即ち、
ＯＵＴ（高）＞Ｑ（高）及びＯＵＴ（低）＜Ｑ（低）を
示すべく用いられている）。
【００２２】図７は本発明の更に別の態様に基づくアウ
トプット信号レベルを改善した疑似ＮＭＯＳスタティッ
ク・ロジック・マルチプルインプットＮＯＲゲート（Ps
eudo-NMOS, static logic multiple-input NOR gate）
４００を示す。ＮＯＲゲート４００はプルアップ増幅回
路４０２ａ及び２つのプルダウン増幅回路４０４ａ，４
０４ｂを含み、これらは全て信号ノード４０６に接続さ
れている。更に、ＮＯＲゲート４００はアウトプット・
インバータ回路４０８及びインプット・インバータ回路
４１０を含む。プルアップ増幅回路４０２ａはアースに
接続されたゲート・ターミナルを有する１つのＰ−ＭＯ
ＳＦＥＴからなる。プルダウン増幅回路４０４ａ，４０
４ｂはそれぞれ図１のプルダウン増幅回路１０４の動作
に基づいて動作する。
トプット信号レベルを改善した疑似ＮＭＯＳスタティッ
ク・ロジック・マルチプルインプットＮＯＲゲート（Ps
eudo-NMOS, static logic multiple-input NOR gate）
４００を示す。ＮＯＲゲート４００はプルアップ増幅回
路４０２ａ及び２つのプルダウン増幅回路４０４ａ，４
０４ｂを含み、これらは全て信号ノード４０６に接続さ
れている。更に、ＮＯＲゲート４００はアウトプット・
インバータ回路４０８及びインプット・インバータ回路
４１０を含む。プルアップ増幅回路４０２ａはアースに
接続されたゲート・ターミナルを有する１つのＰ−ＭＯ
ＳＦＥＴからなる。プルダウン増幅回路４０４ａ，４０
４ｂはそれぞれ図１のプルダウン増幅回路１０４の動作
に基づいて動作する。
【００２３】活性状態にあるインプット信号ＩＮはイン
プット・インバータ回路４１０を介して第１のプルダウ
ン増幅回路４０４ａを駆動する。スタティック・インバ
ータ・ラッチ４１２によってロジック０にプリセットさ
れた第２のインプット信号Ｂは第２のプルダウン増幅回
路４０４ｂを駆動する。活性状態にあるインプット信号
ＩＮがロジック０である場合、信号Ａはロジック１であ
り、信号ノード４０６は第１のプルダウン増幅回路４０
４ａによってＶＳＳまで引下げられる。活性状態にある
インプット信号ＩＮがロジック１である場合、信号Ａは
ロジック０であり、信号ノード４０６はプルアップ増幅
回路４０２ａによってＶＤＤまで引上げられる。信号ノ
ード４０６におけるノード電圧は最終的なアウトプット
信号ＯＵＴを形成すべくアウトプット・インバータ回路
４０８によって緩衝され、かつ反転される。
プット・インバータ回路４１０を介して第１のプルダウ
ン増幅回路４０４ａを駆動する。スタティック・インバ
ータ・ラッチ４１２によってロジック０にプリセットさ
れた第２のインプット信号Ｂは第２のプルダウン増幅回
路４０４ｂを駆動する。活性状態にあるインプット信号
ＩＮがロジック０である場合、信号Ａはロジック１であ
り、信号ノード４０６は第１のプルダウン増幅回路４０
４ａによってＶＳＳまで引下げられる。活性状態にある
インプット信号ＩＮがロジック１である場合、信号Ａは
ロジック０であり、信号ノード４０６はプルアップ増幅
回路４０２ａによってＶＤＤまで引上げられる。信号ノ
ード４０６におけるノード電圧は最終的なアウトプット
信号ＯＵＴを形成すべくアウトプット・インバータ回路
４０８によって緩衝され、かつ反転される。
【００２４】図８は図７の回路４００における時間に対
する電圧の変化を示す。ここで、ＶＤＤは１ボルトであ
り、ＶＳＳは０ボルトである。実質的に完全なポジティ
ブ信号偏位（即ち、ＶＤＤへの信号偏位）が実現される
（常にオンされているプルアップ増幅回路４０２ａによ
るプルアップ効果により、完全な“ネガティブ”信号偏
位（即ち、ＶＳＳへの信号偏位）は実現されない）。図
８に示す最悪の場合を考慮した例では、２つのインプッ
トに代えて６４個のインプットを使用している点を除け
ば図７の回路４００に類似している。ここでは、活性状
態にあるインプット信号ＩＮはロジック０にプリセット
された６３個の別のスタティック・インプット信号
Ｂ1，Ｂ2，Ｂ3，…，Ｂ63とともに提供されている。従
って、信号ノード４０６を駆動する６４個のプルダウン
増幅回路４０４ｂ1，４０４ｂ2，４０４ｂ3，…，４０
４ｂ63に起因する信号ノード４０６の比較的大きな電気
容量により、１つのトランジスタからなるプルアップ増
幅回路４０２ａにはある種の問題点、即ち、信号ノード
４０６のノード電圧をＶＤＤまで完全に引上げるために
更に時間を要するという問題点があった（信号Ｑは、例
えばＰ−ＭＯＳＦＥＴ４２６ａ，４２６ｂ及びＮ−ＭＯ
ＳＦＥＴ４２２ａ，４２２ｂを備えていない従来のＮＯ
Ｒゲート・デザインにおけるアウトプットを示すととも
に、本発明によって実現される改善された高アウトプッ
ト信号レベル、即ち、ＯＵＴ（高）＞Ｑ（高）を示すべ
く用いられている）。
する電圧の変化を示す。ここで、ＶＤＤは１ボルトであ
り、ＶＳＳは０ボルトである。実質的に完全なポジティ
ブ信号偏位（即ち、ＶＤＤへの信号偏位）が実現される
（常にオンされているプルアップ増幅回路４０２ａによ
るプルアップ効果により、完全な“ネガティブ”信号偏
位（即ち、ＶＳＳへの信号偏位）は実現されない）。図
８に示す最悪の場合を考慮した例では、２つのインプッ
トに代えて６４個のインプットを使用している点を除け
ば図７の回路４００に類似している。ここでは、活性状
態にあるインプット信号ＩＮはロジック０にプリセット
された６３個の別のスタティック・インプット信号
Ｂ1，Ｂ2，Ｂ3，…，Ｂ63とともに提供されている。従
って、信号ノード４０６を駆動する６４個のプルダウン
増幅回路４０４ｂ1，４０４ｂ2，４０４ｂ3，…，４０
４ｂ63に起因する信号ノード４０６の比較的大きな電気
容量により、１つのトランジスタからなるプルアップ増
幅回路４０２ａにはある種の問題点、即ち、信号ノード
４０６のノード電圧をＶＤＤまで完全に引上げるために
更に時間を要するという問題点があった（信号Ｑは、例
えばＰ−ＭＯＳＦＥＴ４２６ａ，４２６ｂ及びＮ−ＭＯ
ＳＦＥＴ４２２ａ，４２２ｂを備えていない従来のＮＯ
Ｒゲート・デザインにおけるアウトプットを示すととも
に、本発明によって実現される改善された高アウトプッ
ト信号レベル、即ち、ＯＵＴ（高）＞Ｑ（高）を示すべ
く用いられている）。
【００２５】図９に示すように、本発明に基づくアウト
プット信号レベルを改善したスタティック・ロジック回
路（例えば、図１、図３、図５及び図７の各回路１０
０，２００，３００，４００）は集積回路（ＩＣ）５０
へ集積した際に最も効果的な使用が可能である。前記の
説明に基づいて、データ格納ノードへの電荷漏れ、また
は同データ格納ノードからの電荷漏れによるデータ損失
に起因する故障の可能性を最小限に抑制し、最大動作周
波数の低下を最小限に抑制し、ノイズ抑制能力の向上を
実現すべくアウトプット信号レベルを改善すると同時
に、更に低い電源電圧（例えば、３ボルト未満）の使用
による消費電力節約の効果を最大限に発揮すべく、ＩＣ
５０は低い閾値電圧を有するトランジスタを含む多数の
集積されたロジック回路を有し得る。例えば、コンピュ
ータ６０に多くのＩＣ５０を組込むことにより、システ
ムが必要とする供給電力（例えば、出力電力レベル、フ
ィルタリング等）及びシステムが必要とする冷却能力
（例えば、ファンのサイズ及びパワー、ヒート・シンク
の数量及び寸法、空気フィルタ等）を緩和できる。この
結果、更に軽量、かつ冷却能力の高いオペレーティング
・システムが形成される。
プット信号レベルを改善したスタティック・ロジック回
路（例えば、図１、図３、図５及び図７の各回路１０
０，２００，３００，４００）は集積回路（ＩＣ）５０
へ集積した際に最も効果的な使用が可能である。前記の
説明に基づいて、データ格納ノードへの電荷漏れ、また
は同データ格納ノードからの電荷漏れによるデータ損失
に起因する故障の可能性を最小限に抑制し、最大動作周
波数の低下を最小限に抑制し、ノイズ抑制能力の向上を
実現すべくアウトプット信号レベルを改善すると同時
に、更に低い電源電圧（例えば、３ボルト未満）の使用
による消費電力節約の効果を最大限に発揮すべく、ＩＣ
５０は低い閾値電圧を有するトランジスタを含む多数の
集積されたロジック回路を有し得る。例えば、コンピュ
ータ６０に多くのＩＣ５０を組込むことにより、システ
ムが必要とする供給電力（例えば、出力電力レベル、フ
ィルタリング等）及びシステムが必要とする冷却能力
（例えば、ファンのサイズ及びパワー、ヒート・シンク
の数量及び寸法、空気フィルタ等）を緩和できる。この
結果、更に軽量、かつ冷却能力の高いオペレーティング
・システムが形成される。
【００２６】以上詳述したように、アウトプット信号レ
ベルの改善はインプット・ロジック信号を受信し、かつ
同信号を処理するプルアップ・トランジスタまたはプル
ダウン・トランジスタに対して逆方向バイアスを印加す
べくスタティック・ロジック回路内に電圧バイアスを選
択的に印加することによって実現される。この結果、プ
ルアップ・トランジスタまたはプルダウン・トランジス
タはインプット・ロジック信号によってオフされた際に
完全にカットオフされる。従って、アウトプット信号ノ
ードにおける充電電流及び放電電流の漏れが低減し、ピ
ーク信号電圧レベルが維持される。これはデータ格納ノ
ードへの電荷漏れ及び同データ格納ノードからの電荷漏
れによるデータ損失に起因する故障の可能性を最小限に
抑制し、最大動作周波数の低下を最小限に抑制し、さら
にはノイズ抑制能力を向上すべくアウトプット信号レベ
ルを改善すると同時に、低い電源電圧（例えば３．５ボ
ルト未満）の使用による消費電力節約の効果を最大限に
発揮する低い閾値電圧を備えたトランジスタを含むロジ
ック回路の実現を許容する。
ベルの改善はインプット・ロジック信号を受信し、かつ
同信号を処理するプルアップ・トランジスタまたはプル
ダウン・トランジスタに対して逆方向バイアスを印加す
べくスタティック・ロジック回路内に電圧バイアスを選
択的に印加することによって実現される。この結果、プ
ルアップ・トランジスタまたはプルダウン・トランジス
タはインプット・ロジック信号によってオフされた際に
完全にカットオフされる。従って、アウトプット信号ノ
ードにおける充電電流及び放電電流の漏れが低減し、ピ
ーク信号電圧レベルが維持される。これはデータ格納ノ
ードへの電荷漏れ及び同データ格納ノードからの電荷漏
れによるデータ損失に起因する故障の可能性を最小限に
抑制し、最大動作周波数の低下を最小限に抑制し、さら
にはノイズ抑制能力を向上すべくアウトプット信号レベ
ルを改善すると同時に、低い電源電圧（例えば３．５ボ
ルト未満）の使用による消費電力節約の効果を最大限に
発揮する低い閾値電圧を備えたトランジスタを含むロジ
ック回路の実現を許容する。
【００２７】本発明の構造及び方法の変更が本発明の範
囲及び精神を逸脱することなく実施可能なことは当業者
にとって自明である。本発明を特定の望ましい実施の形
態に関連して詳述したが、本発明は前記の実施の形態に
限定されるものではない。
囲及び精神を逸脱することなく実施可能なことは当業者
にとって自明である。本発明を特定の望ましい実施の形
態に関連して詳述したが、本発明は前記の実施の形態に
限定されるものではない。
【００２８】
【発明の効果】本発明によればダイナミック・ロジック
回路におけるデータ格納ノードへの電荷の漏れ及び同デ
ータ格納ノードからの電荷の漏れによるデータ損失に起
因する故障の可能性が最小限に抑制され、最大動作周波
数の低下が最小限に抑制され、ノイズ抑制能力を向上す
べく改善されたアウトプット信号レベルが提供されると
同時に、低い電源電圧の使用による消費電力の削減を行
い得るという優れた効果を発揮する。
回路におけるデータ格納ノードへの電荷の漏れ及び同デ
ータ格納ノードからの電荷の漏れによるデータ損失に起
因する故障の可能性が最小限に抑制され、最大動作周波
数の低下が最小限に抑制され、ノイズ抑制能力を向上す
べく改善されたアウトプット信号レベルが提供されると
同時に、低い電源電圧の使用による消費電力の削減を行
い得るという優れた効果を発揮する。
【図１】本発明の１つの態様に基づくスタティック・ロ
ジック・インバータ回路の回路図。
ジック・インバータ回路の回路図。
【図２】図１の回路における時間に対する電圧の変化を
示す線図。
示す線図。
【図３】本発明の別の態様に基づくスタティック・ロジ
ックＮＡＮＤゲートの回路図。
ックＮＡＮＤゲートの回路図。
【図４】図３の回路における時間に対する電圧の変化を
示す線図。
示す線図。
【図５】本発明の別の態様に基づくスタティック・ロジ
ックＮＯＲゲートの回路図。
ックＮＯＲゲートの回路図。
【図６】図５の回路における時間に対する電圧の変化を
示す線図。
示す線図。
【図７】本発明の更に別の態様に基づくスタティック・
ロジックＮＯＲゲートの回路図。
ロジックＮＯＲゲートの回路図。
【図８】図７の回路における時間に対する電圧の変化を
示す線図。
示す線図。
【図９】集積回路内への本発明のロジック回路の集積及
び同ロジック回路のコンピュータへの組込みを示す斜視
図。
び同ロジック回路のコンピュータへの組込みを示す斜視
図。
５０…集積回路、６０…コンピュータ、１００…スタテ
ィック・ロジック・インバータ回路、１０２，２０２
ａ，２０２ｂ，３０２ａ，３０２ｂ，４０２ａ…プルア
ップ増幅回路、１０４，２０４ａ，２０４ｂ，３０４
ａ，３０４ｂ，４０４ａ，４０４ｂ…プルダウン増幅回
路、１０６，２０６，３０６，４０６…信号ノード、１
１２，１１４，１２６，３１２ａ，３１２ｂ，３２６
ａ，３２６ｂ，４２６ａ，４２６ｂ…Ｐ−ＭＯＳＦＥ
Ｔ、１１３…プルダウン電圧、１１６，１２２，１２４
…Ｎ−ＭＯＳＦＥＴ、１１８，１２８…電流路、１２
０，１３０…漏れ電流路、１２３…プルアップ電圧、２
００…スタティック・ロジックＮＡＮＤゲート、２０
８，３０８，４０８…アウトプット・インバータ回路、
２１０，３１０，４１０…インプット・インバータ回
路、２１２，３１２，４１２…インバータ・ラッチ、３
００…スタティック・ロジックＮＯＲゲート、４００…
疑似ＮＭＯＳスタティック・ロジック・マルチインプッ
トＮＯＲゲート、Ａ…インプット信号、Ｂ…第２のイン
プット信号、ＩD…放電電流、ＩL1，ＩL2…漏れ電流、
ＩＮ…インプット・ロジック信号、ＯＵＴ…アウトプッ
ト信号レベル、ＶＤＤ…電源電圧、ＶＳＳ…基準電圧、
ＶTH…ＭＯＳＦＥＴ閾値電圧。
ィック・ロジック・インバータ回路、１０２，２０２
ａ，２０２ｂ，３０２ａ，３０２ｂ，４０２ａ…プルア
ップ増幅回路、１０４，２０４ａ，２０４ｂ，３０４
ａ，３０４ｂ，４０４ａ，４０４ｂ…プルダウン増幅回
路、１０６，２０６，３０６，４０６…信号ノード、１
１２，１１４，１２６，３１２ａ，３１２ｂ，３２６
ａ，３２６ｂ，４２６ａ，４２６ｂ…Ｐ−ＭＯＳＦＥ
Ｔ、１１３…プルダウン電圧、１１６，１２２，１２４
…Ｎ−ＭＯＳＦＥＴ、１１８，１２８…電流路、１２
０，１３０…漏れ電流路、１２３…プルアップ電圧、２
００…スタティック・ロジックＮＡＮＤゲート、２０
８，３０８，４０８…アウトプット・インバータ回路、
２１０，３１０，４１０…インプット・インバータ回
路、２１２，３１２，４１２…インバータ・ラッチ、３
００…スタティック・ロジックＮＯＲゲート、４００…
疑似ＮＭＯＳスタティック・ロジック・マルチインプッ
トＮＯＲゲート、Ａ…インプット信号、Ｂ…第２のイン
プット信号、ＩD…放電電流、ＩL1，ＩL2…漏れ電流、
ＩＮ…インプット・ロジック信号、ＯＵＴ…アウトプッ
ト信号レベル、ＶＤＤ…電源電圧、ＶＳＳ…基準電圧、
ＶTH…ＭＯＳＦＥＴ閾値電圧。
フロントページの続き (72)発明者 ゴッドフレイ ポール デスーザ アメリカ合衆国 95112 カリフォルニア 州 サンホセ サウス トゥエルブス ス トリート 298 (72)発明者 ダグラス エイ．レアド アメリカ合衆国 95032 カリフォルニア 州 ロスゲトス サイプレス ウェイ 16981
Claims (28)
- 【請求項１】 アウトプット信号レベルを改善した低電
力型スタティック・ロジック回路を含む装置であって、
前記低電力型スタティック・ロジック回路は、 第１の電圧レベルで動作するための第１の供給ノード
と、 第２の電圧レベルで動作するための第２の供給ノード
と、 前記第１の供給ノード及び第２の供給ノード間に位置す
る信号ノードと、 前記信号ノード及び第１の供給ノード間に接続された第
１のインプット回路と、前記第１のインプット回路は第
１のインプット信号を受信し、かつ同信号に基づいて信
号ノードを第１の電圧レベルにある第１の供給ノードに
接続することと、 前記信号ノード及び第２の供給ノード間に接続された第
１のバイアス回路と、前記第１のバイアス回路は信号ノ
ードが第１のインプット回路によって第１の供給ノード
へ接続された際に、信号ノードにおける第１の電圧レベ
ルを実質的に維持することとを含む装置。 - 【請求項２】 前記第１のバイアス回路は信号ノードが
第１の供給ノードへ接続された際に、第１のインプット
回路を通る電流の流れを実質的に低減する請求項１に記
載の装置。 - 【請求項３】 前記第１のインプット回路は信号ノード
の電圧を第１の電圧レベルにある第１の供給ノードの電
圧まで変化させる第１のトランジスタを含む請求項１に
記載の装置。 - 【請求項４】 前記第１のバイアス回路は信号ノード及
び第２の供給ノード間に位置する中間ノードに接続され
た第２のトランジスタを含み、前記第２のトランジスタ
は信号ノードが第１の供給ノードに接続された際に、中
間ノードの電圧を第１の電圧レベルへ向けて変化させ、
これにより信号ノード及び第２の供給ノード間における
電流の流れを実質的に低減する請求項３に記載の装置。 - 【請求項５】 前記第１のトランジスタはプルアップ・
トランジスタであり、第１の電圧レベルがＶＤＤであ
り、さらに第２の電圧レベルがＶＳＳである請求項４に
記載の装置。 - 【請求項６】 前記第１のトランジスタはプルダウン・
トランジスタであり、第１の電圧レベルがＶＳＳであ
り、さらに第２の電圧レベルがＶＤＤである請求項４に
記載の装置。 - 【請求項７】 前記第１のトランジスタ及び第２のトラ
ンジスタはＰ−ＭＯＳトランジスタである請求項４に記
載の装置。 - 【請求項８】 前記第１のトランジスタ及び第２のトラ
ンジスタはＮ−ＭＯＳトランジスタである請求項４に記
載の装置。 - 【請求項９】 前記信号ノード及び第２の供給ノード間
に接続された第２のインプット回路と、前記第２のイン
プット回路は第２のインプット信号を受信し、さらに同
信号に基づいて信号ノードを第２の電圧レベルにある第
２の供給ノードへ接続することと、 前記信号ノード及び第１の供給ノード間に接続された第
２のバイアス回路と、前記第２のバイアス回路は信号ノ
ードが第２のインプット回路によって第２の供給ノード
へ接続された際に、信号ノードにおける第２の電圧レベ
ルを実質的に維持することとを含む請求項１に記載の装
置。 - 【請求項１０】 前記第２のバイアス回路は信号ノード
が第２の供給ノードに接続された際に第２のインプット
回路を通る電流の流れを実質的に低減する請求項９に記
載の装置。 - 【請求項１１】 前記第１のインプット回路及び第１の
バイアス回路は複数のＭＯＳトランジスタを含む請求項
１に記載の装置。 - 【請求項１２】 前記複数のＭＯＳトランジスタのそれ
ぞれは３．５ボルト未満の電源電圧で動作する請求項１
１に記載の装置。 - 【請求項１３】 前記低電力型スタティック・ロジック
回路は否定、論理積、論理和、否定論理積、否定論理
和、排他的論理和及び排他的否定論理和のロジック機能
のうちのいずれか１つを実行する請求項１に記載の装
置。 - 【請求項１４】 前記低電力型スタティック・ロジック
回路を組込んだ集積回路を含む請求項１に記載の装置。 - 【請求項１５】 前記低電力型スタティック・ロジック
回路を組込んだコンピュータを含む請求項１に記載の装
置。 - 【請求項１６】 アウトプット信号レベルを改善した低
電力型スタティック・ロジック回路を含む装置の製造方
法であって、 第１の電圧レベルで動作するための第１の供給ノードを
提供する工程と、 第２の電圧レベルで動作するための第２の供給ノードを
提供する工程と、 前記第１の供給ノード及び第２の供給ノード間に位置す
る信号ノードを提供する工程と、 前記信号ノード及び第１の供給ノード間に接続された第
１のインプット回路を提供する工程と、前記第１のイン
プット回路は第１のインプット信号を受信し、かつ同信
号に基づいて信号ノードを第１の電圧レベルにある第１
の供給ノードに接続することと、 前記信号ノード及び第２の供給ノード間に接続された第
１のバイアス回路を提供する工程と、前記第１のバイア
ス回路は信号ノードが第１のインプット回路によって第
１の供給ノードへ接続された際に、信号ノードにおける
第１の電圧レベルを実質的に維持することとを含む方
法。 - 【請求項１７】 前記第１のバイアス回路は信号ノード
が第１の供給ノードへ接続された際に、第１のインプッ
ト回路を通る電流の流れを実質的に低減する請求項１６
に記載の方法。 - 【請求項１８】 前記信号ノード及び第２の供給ノード
間に接続された第２のインプット回路を提供する工程
と、前記第２のインプット回路は第２のインプット信号
を受信し、さらに同信号に基づいて信号ノードを第２の
電圧レベルにある第２の供給ノードへ接続することと、 前記信号ノード及び第１の供給ノード間に接続された第
２のバイアス回路を提供する工程と、前記第２のバイア
ス回路は信号ノードが第２のインプット回路によって第
２の供給ノードへ接続された際に、信号ノードにおける
第２の電圧レベルを実質的に維持することとを含む請求
項１６に記載の方法。 - 【請求項１９】 前記第２のバイアス回路は信号ノード
が第２の供給ノードに接続された際に、第２のインプッ
ト回路を通る電流の流れを実質的に低減する請求項１８
に記載の方法。 - 【請求項２０】 前記低電力型スタティック・ロジック
回路を組込んだ集積回路を提供する工程を含む請求項１
６に記載の方法。 - 【請求項２１】 前記低電力型スタティック・ロジック
回路を組込んだコンピュータを提供する工程を含む請求
項１６に記載の方法。 - 【請求項２２】 アウトプット信号レベルを改善したロ
ジック信号を低電力においてスタティックにして、かつ
論理的に処理する方法であって、 第１の供給ノードを第１の電圧レベルで動作させる工程
と、 第２の供給ノードを第２の電圧レベルで動作させる工程
と、 第１のインプット信号を受信し、さらには同信号に基づ
いて第１の供給ノード及び第２の供給ノード間に位置す
る信号ノードを第１の電圧レベルにある第１の供給ノー
ドへ接続する工程と、 前記信号ノードが第１のインプット信号に基づいて第１
の供給ノードに接続された際に、信号ノード及び第２の
供給ノードの間に第１のバイアスを印加して、信号ノー
ドにおける第１の電圧レベルを実質的に維持する工程と
を含む方法。 - 【請求項２３】 前記信号ノードが第１のインプット信
号に基づいて第１の供給ノードに接続された際に、信号
ノード及び第２の供給ノードの間に第１のバイアスを印
加して、信号ノードにおける第１の電圧レベルを実質的
に維持する工程は、信号ノードが第１のインプット信号
に基づいて第１の供給ノードへ接続された際に、信号ノ
ードから第２の供給ノードへの電流の流れを実質的に低
減することを含む請求項２２に記載の方法。 - 【請求項２４】 第２のインプット信号を受信し、さら
には同信号に基づいて信号ノードを第２の電圧レベルに
ある第２の供給ノードへ接続する工程と、 信号ノードが第２のインプット信号に基づいて第２の供
給ノードへ接続された際に、信号ノード及び第１の供給
ノード間に第２のバイアスを印加して、信号ノードにお
ける第２の電圧レベルを実質的に維持する工程とを含む
請求項２２に記載の方法。 - 【請求項２５】 信号ノードが第２のインプット信号に
基づいて第２の供給ノードへ接続された際に、信号ノー
ド及び第１の供給ノード間に第２のバイアスを印加し
て、信号ノードにおける第２の電圧レベルを実質的に維
持する工程は、信号ノードが第２のインプット信号に基
づいて第２の供給ノードへ接続された際に、信号ノード
から第１の供給ノードへの電流の流れを実質的に低減す
ることを含む請求項２４に記載の方法。 - 【請求項２６】 前記各工程を集積回路内において実施
する工程を含む請求項２２に記載の方法。 - 【請求項２７】 前記各工程をコンピュータ内において
実施する工程を含む請求項２２に記載の方法。 - 【請求項２８】 低電力型スタティック・ロジック回路
を含む装置であって、前記ロジック回路は３．５ボルト
未満の電源電圧で動作すべく複数の低電力型ＭＯＳ素子
を含む装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/357,447 US5546022A (en) | 1994-12-16 | 1994-12-16 | Static logic circuit with improved output signal levels |
| US08/357447 | 1994-12-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08223026A true JPH08223026A (ja) | 1996-08-30 |
Family
ID=23405637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7322873A Pending JPH08223026A (ja) | 1994-12-16 | 1995-12-12 | アウトプット信号レベルを改善した低電力型スタティック・ロジック回路を含む装置及び同装置の製造方法、並びにロジック信号の処理方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5546022A (ja) |
| JP (1) | JPH08223026A (ja) |
| KR (1) | KR960027337A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5852737A (en) * | 1995-04-24 | 1998-12-22 | National Semiconductor Corporation | Method and apparatus for operating digital static CMOS components in a very low voltage mode during power-down |
| US5874836A (en) * | 1996-09-06 | 1999-02-23 | International Business Machines Corporation | High reliability I/O stacked fets |
| US6667637B1 (en) * | 1997-03-25 | 2003-12-23 | International Business Machines Corporation | Dynamic logic circuit with beta controllable noise margin |
| US6016067A (en) * | 1998-04-06 | 2000-01-18 | Intersil Corporation | Sample-and-hold circuit having reduced amplifier offset effects and related methods |
| US6069502A (en) * | 1998-04-06 | 2000-05-30 | Intersil Corporation | Sample-and-hold circuit having reduced subthreshold conduction effects and related methods |
| US6002277A (en) * | 1998-04-06 | 1999-12-14 | Intersil Corporation | Sample-and-hold circuit having reduced parasitic diode effects and related methods |
| KR100472727B1 (ko) * | 1998-12-24 | 2005-05-27 | 주식회사 하이닉스반도체 | 저전압용 인버터 체인 회로_ |
| JP3250540B2 (ja) * | 1999-03-15 | 2002-01-28 | 日本電気株式会社 | Ｐｌｌ回路 |
| US6944148B1 (en) | 1999-09-10 | 2005-09-13 | Pulse-Link, Inc. | Apparatus and method for managing variable-sized data slots within a time division multiple access frame |
| US20030193924A1 (en) * | 1999-09-10 | 2003-10-16 | Stephan Gehring | Medium access control protocol for centralized wireless network communication management |
| US7023833B1 (en) * | 1999-09-10 | 2006-04-04 | Pulse-Link, Inc. | Baseband wireless network for isochronous communication |
| US6658053B1 (en) * | 1999-09-29 | 2003-12-02 | Pulse-Link, Inc. | Pulse shaping for a baseband wireless transmitter |
| US7088795B1 (en) | 1999-11-03 | 2006-08-08 | Pulse-Link, Inc. | Ultra wide band base band receiver |
| US6970448B1 (en) * | 2000-06-21 | 2005-11-29 | Pulse-Link, Inc. | Wireless TDMA system and method for network communications |
| US6952456B1 (en) * | 2000-06-21 | 2005-10-04 | Pulse-Link, Inc. | Ultra wide band transmitter |
| US6420905B1 (en) | 2000-09-07 | 2002-07-16 | John Haven Davis | Vented CMOS dynamic logic system |
| US7260731B1 (en) | 2000-10-23 | 2007-08-21 | Transmeta Corporation | Saving power when in or transitioning to a static mode of a processor |
| KR100416589B1 (ko) * | 2001-01-06 | 2004-02-05 | 삼성전자주식회사 | 스위칭 특성을 개선하고 누설전류를 감소시키는 전하펌프회로 및 이를 구비하는 위상동기 루프 |
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1994
- 1994-12-16 US US08/357,447 patent/US5546022A/en not_active Expired - Lifetime
-
1995
- 1995-12-12 JP JP7322873A patent/JPH08223026A/ja active Pending
- 1995-12-13 KR KR1019950049097A patent/KR960027337A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| US5546022A (en) | 1996-08-13 |
| KR960027337A (ko) | 1996-07-22 |
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