JP3250540B2 - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＰＬＬ（Phase
Locked Loop ：位相制御ループ）回路に係り、特に、チ
ャージポンプ回路を用いたＰＬＬ回路に関する。
【０００２】
【従来の技術】ＰＬＬ回路は、通信その他の分野におい
て、例えばクロック再生等の目的に広く用いられている
ものである。図６は、チャージポンプ回路を用いたＰＬ
Ｌ回路の一般的な構成を示したものである。図示のＰＬ
Ｌ回路１０１は、位相周波数比較器１０２と、インバー
タ１０３と、チャージポンプ回路１０４と、ＬＰＦ（Lo
w Pass Filter ：低域通過ろ波器）１０５と、ＶＣＯ
（Voltage Controlled Oscillator ：電圧制御発振器）
１０６と、分周器１０７とから概略構成されている。こ
のＰＬＬ回路は、ＶＣＯ１０６から出力される内部クロ
ックを、分周器１０７を介して分周し、位相周波数比較
器１０２において、外部からの基準クロックと位相比較
する。そして，分周器出力よりも基準クロックの位相が
進んでいる（内部クロックの周波数が基準値より低い）
ときは、ＶＣＯ１０６に正極性の信号を与えることによ
って、ＶＣＯ出力の周波数を上昇させ、分周器出力より
も基準クロックの位相が遅れている（内部クロックの周
波数が基準値より高い）ときは、ＶＣＯ１０６に負極性
の信号を与えることによって、ＶＣＯ出力の周波数を低
下させるように帰還動作を行うことによって、常に、基
準クロックに対して、ＶＣＯ１０６からの内部クロック
の周波数を追従させる。
【０００３】この際、チャージポンプ回路１０４は、分
周器出力よりも基準クロックの位相が進んでいるとき、
位相周波数比較器１０２から出力されるＵＰ（アップ）
信号をインバータ１０３を介して反転した信号ＵＰ＊
（＊ は反転信号を示す。以下省略）に応じて、ＬＰＦ
１０５に対して充電電流を供給し、分周器出力よりも基
準クロックの位相が遅れているとき、位相周波数比較器
１０２から出力されるＤＮ（ダウン）信号に応じて、Ｌ
ＰＦ１０５からチャージポンプ回路１０４を経て放電電
流を生じさせる。ＬＰＦ１０５は、抵抗１０５Ａの値Ｒ
と、容量１０５Ｂの値Ｃとによって定まる時定数ＣＲに
応じて、積分作用を行うことによって低域通過ろ波器と
して動作して、チャージポンプ回路１０４の出力を平滑
化することによって、ＰＬＬ回路１０１の動作を安定化
させる。
【０００４】図７は、チャージポンプ回路の構成例を示
したものであって、電源ＶＤＤと接地（ＧＮＤ）間に、
Ｐｃｈトランジスタ１と、Ｐｃｈトランジスタ２と、Ｎ
ｃｈトランジスタ３と、Ｎｃｈトランジスタ４とを、順
次、直列に接続した構成を有することが示されている。
Ｐｃｈトランジスタ１は、ソースを電源ＶＤＤに接続さ
れ、ゲートに電源電圧ＶＤＤより低いバイアス電圧ＶＢ
Ｐを与えられることによって、定電流源として動作す
る。Ｐｃｈトランジスタ２は、ゲートに接続されたＵＰ
＊ 信号が、Ｌ（ロウ）レベル（ＧＮＤ電位）のときオ
ンになって、電源ＶＤＤからＰｃｈトランジスタ１を経
て、ＬＰＦ１０５に定電流を供給し、ＵＰ ＊ 信号がＨ
（ハイ）レベル（ＶＤＤ電位）のときオフになる。ま
た、Ｎｃｈトランジスタ４は、ソースをＧＮＤに接続さ
れ、ゲートにＧＮＤ電位より高いバイアス電圧ＶＢＮを
与えられることによって、定電流源として動作する。Ｎ
ｃｈトランジスタ３は、ゲートに接続されたＤＮ信号
が、Ｈレベルのときオンになって、ＬＰＦ１０５からＮ
ｃｈトランジスタ４を経てＧＮＤに定電流を流出させ、
ＤＮ信号がＬレベルのときオフになる。
【０００５】このように、チャージポンプ回路１０４
は、定電流源とスイッチ回路との組み合わせによって、
ＵＰ信号とＤＮ信号に応じてＬＰＦ１０５に充放電電流
を供給することによって、ＶＣＯ１０６の出力クロック
周波数を制御する。
【０００６】
【発明が解決しようとする課題】近年において、集積回
路の微細化に伴って、回路を構成するＣＭＯＳトランジ
スタに対する動作電源の低電圧化が求められている。し
かしながら、一般に、ＣＭＯＳトランジスタの動作電源
電圧が低下すると、その閾値電圧（Ｖｔｈ）が低下する
が、これによって、ＣＭＯＳトランジスタのオフ時にお
けるリーク電流が増加する。そこで、図６に示されたよ
うなＰＬＬ回路においても、低電圧化に伴って、図７に
示されたチャージポンプ回路における、各トランジスタ
の、オフ時におけるリーク電流が増加するという問題が
ある。
【０００７】すなわち、ＰＬＬ回路の帰還制御が収斂し
て、位相周波数比較回路からＵＰ信号もＤＮ信号も発生
しない位相ロック状態では、チャージポンプ回路におけ
るＰｃｈトランジスタ１，２とＮｃｈトランジスタ３，
４は、ともにオフ状態になっているが、この状態で、Ｐ
ｃｈトランジスタ１，２とＮｃｈトランジスタ３，４の
リーク電流によって、ＬＰＦ１０５に対する充放電が行
われるため、ＶＣＯ１０６の入力電位が変動し、ＰＬＬ
回路の帰還制御動作における不感帯の範囲内で、出力ク
ロック周波数の脈動が発生する。このような周波数変動
の態様は、Ｐｃｈトランジスタ１，２とＮｃｈトランジ
スタ３，４のリーク電流の大きさによって変化し、例え
ば出力クロック周波数にオフセットが発生したり、又は
出力クロック周波数にジッタが生じたりする。
【０００８】この発明は、上述の事情に鑑みてなされた
ものであって、低電圧動作のＰＬＬ回路において、チャ
ージポンプ回路を構成するトランジスタのリーク電流に
起因する、出力クロック周波数のオフセットやジッタの
発生を防止できるような、ＰＬＬ回路を提供することを
目的としている。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、ＰＬＬ回路に係り、基準ク
ロックと電圧制御発振器の出力クロックとの位相の進み
又は遅れに応じて発生するアップ信号又はダウン信号に
よって活性化して低域通過ろ波器に対して充電電流又は
放電電流を生じさせるチャージポンプ回路を備え、上記
低域通過ろ波器の出力に応じて上記電圧制御発振器の出
力クロック周波数を制御するＰＬＬ回路において、上記
チャージポンプ回路を、上記低域通過ろ波器に対して充
電電流を生じさせる第１の電流源トランジスタと、上記
アップ信号に応じて該第１の電流源トランジスタのソー
スを電源に接続する第１のスイッチングトランジスタ
と、上記低域通過ろ波器から放電電流を生じさせる第２
の電流源トランジスタと、上記ダウン信号に応じて該第
２の電流源トランジスタのソースを接地に接続する第２
のスイッチングトランジスタとから構成するとともに、
上記第１又は第２の電流源トランジスタに、該チャージ
ポンプ回路の不活性化時バックゲートバイアスを付与す
る手段を備えたことを特徴としている。
【００１０】また、請求項２記載の発明は、請求項１記
載のＰＬＬ回路に係り、上記第１の電流源トランジスタ
に対するバックゲートバイアス付与手段が、上記アップ
信号の不発生時、バックゲートに上記電源電圧を付与さ
れている上記第１の電流源トランジスタのソースを第１
のスイッチ手段を介して上記電源電圧より低い電位に保
持するものであり、上記第２の電流源トランジスタに対
するバックゲートバイアス付与手段が、上記ダウン信号
の不発生時、バックゲートに接地電位を付与されている
上記第２の電流源トランジスタのソースを第２のスイッ
チ手段を介して接地電位より高い電位に保持するもので
あることを特徴としている。
【００１１】また、請求項３記載の発明は、請求項２記
載のＰＬＬ回路に係り、上記第１のスイッチングトラン
ジスタが、ソースを電源に接続され、ゲートに上記アッ
プ信号の反転信号を与えられた第１のＰチャネルトラン
ジスタからなり、上記第１の電流源トランジスタが、ソ
ースを上記第１のスイッチングトランジスタのドレイン
に接続され、ドレインを上記低域通過ろ波器に接続さ
れ、ゲートに電源電圧より低いバイアス電圧を与えられ
た第２のＰチャネルトランジスタからなり、上記第１の
スイッチ手段が、上記第１のスイッチングトランジスタ
と第１の電流源トランジスタの接続点と接地間に接続さ
れ、上記アップ信号の不発生時オフになる第１のスイッ
チ素子からなり、上記第２のスイッチングトランジスタ
が、ソースを接地され、ゲートに上記ダウン信号を与え
られた第１のＮチャネルトランジスタからなり、上記第
２の電流源トランジスタが、ソースを上記第２のスイッ
チングトランジスタのドレインに接続され、ドレインを
上記低域通過ろ波器に接続され、ゲートに接地電位より
高いバイアス電圧を与えられた第２のＮチャネルトラン
ジスタからなり、上記第２のスイッチ手段が、電源と上
記第２のスイッチングトランジスタと第２の電流源トラ
ンジスタの接続点間に接続され、上記ダウン信号の不発
生時オフになる第２のスイッチ素子からなることを特徴
としている。
【００１２】また、請求項４記載の発明は、ＰＬＬ回路
に係り、基準クロックと電圧制御発振器の出力クロック
との位相の進み又は遅れに応じて発生するアップ信号及
びダウン信号に対応するスイッチ信号によって活性化し
て低域通過ろ波器に対して充電電流又は放電電流を生じ
させるチャージポンプ回路を備え、上記低域通過ろ波器
の出力に応じて上記電圧制御発振器の出力クロック周波
数を制御するＰＬＬ回路において、上記チャージポンプ
回路を、上記低域通過ろ波器に対して充電電流を生じさ
せる第１の電流源トランジスタと、上記スイッチ信号の
反転信号に応じて該第１の電流源トランジスタを電源に
接続する第１のスイッチングトランジスタと、上記低域
通過ろ波器から放電電流を生じさせる第２の電流源トラ
ンジスタと、上記スイッチ信号に応じて該第２の電流源
トランジスタを接地に接続する第２のスイッチングトラ
ンジスタとから構成するとともに、上記第１又は第２の
電流源トランジスタに、該チャージポンプ回路の不活性
化時バックゲートバイアスを付与する手段を備えたこと
を特徴としている。
【００１３】また、請求項５記載の発明は、請求項４記
載のＰＬＬ回路に係り、上記第１の定電流トランジスタ
に対するバックゲートバイアス付与手段が、該第１の電
流源トランジスタのバックゲートに上記電源電圧を付与
するとともに、上記スイッチ信号の不発生時、該第１の
電流源トランジスタのソースを第１のスイッチ手段を介
して上記電源電圧より低い電位に保持するものであり、
上記第２の電流源トランジスタに対するバックゲートバ
イアス付与手段が、該第２の定電流トランジスタのバッ
クゲートに接地電位を付与するとともに、上記スイッチ
信号の不発生時、該第２の電流源トランジスタのソース
を第２のスイッチ手段を介して接地電位より高い電位に
保持するものであることを特徴としている。
【００１４】また、請求項６記載の発明は、請求項５記
載のＰＬＬ回路に係り、上記第１のスイッチングトラン
ジスタが、ソースを電源に接続され、ゲートに上記スイ
ッチ信号の反転信号を与えられた第１のＰチャネルトラ
ンジスタからなり、上記第１の電流源トランジスタが、
ソースを上記第１のスイッチングトランジスタのドレイ
ンに接続され、ドレインを上記低域通過ろ波器に接続さ
れ、ゲートに電源電圧より低いバイアス電圧を与えられ
た第２のＰチャネルトランジスタからなり、上記第１の
スイッチ手段が、上記第１のスイッチングトランジスタ
と第１の電流源トランジスタの接続点と接地間に接続さ
れ、上記スイッチ信号の不発生時オフになる第１のスイ
ッチ素子からなり、上記第２のスイッチングトランジス
タが、ソースを接地され、ゲートに上記スイッチ信号を
与えられた第１のＮチャネルトランジスタからなり、上
記第２の電流源トランジスタが、ソースを上記第２のス
イッチングトランジスタのドレインに接続され、ドレイ
ンを上記低域通過ろ波器に接続され、ゲートに接地電位
より高いバイアス電圧を与えられた第２のＮチャネルト
ランジスタからなり、上記第２のスイッチ手段が、電源
と上記第２のスイッチングトランジスタと第２の電流源
トランジスタの接続点間に接続され、上記スイッチ信号
の不発生時オフになる第２のスイッチ素子からなること
を特徴としている。
【００１５】また、請求項７記載の発明は、請求項６記
載のＰＬＬ回路に係り、上記第１のスイッチ素子が、ゲ
ートに上記スイッチ信号を与えられた第３のＰチャネル
トランジスタからなり、上記第２のスイッチ素子が、ゲ
ートに上記スイッチ信号の反転信号を与えられた第３の
Ｎチャネルトランジスタからなることを特徴としてい
る。
【００１６】また、請求項８記載の発明は、請求項６記
載のＰＬＬ回路に係り、上記第１のスイッチ素子が、ゲ
ートに上記スイッチ信号の反転信号を与えられた第３の
Ｎチャネルトランジスタからなり、上記第２のスイッチ
素子が、ゲートに上記スイッチ信号を与えられた第３の
Ｐチャネルトランジスタからなることを特徴としてい
る。
【００１７】また、請求項９記載の発明は、請求項４乃
至８のいずれかに記載のＰＬＬ回路に係り、上記第１の
電流源トランジスタのゲートに、上記アップ信号の発生
時、上記電源電圧より低い電位を与えるとともに、上記
アップ信号の不発生時、電源電圧を与える手段と、上記
第２の電流源トランジスタのゲートに、上記ダウン信号
の発生時、接地電位より高い電位を与えるとともに、上
記ダウン信号の不発生時、接地電位を与える手段とを有
することを特徴としている。
【００１８】また、請求項１０記載の発明は、請求項７
記載のＰＬＬ回路に係り、上記第１のスイッチ素子が、
ゲートに上記スイッチ信号を与えられた第３のＰチャネ
ルトランジスタと、該第３のＰチャネルトランジスタと
直列に接続された、ゲートにパワーダウン信号の反転信
号を与えられた第４のＮチャネルトランジスタとからな
り、上記第２のスイッチ素子が、ゲートに上記スイッチ
信号の反転信号を与えられた第３のＮチャネルトランジ
スタと、該第３のＮチャネルトランジスタと直列に接続
された、ゲートにパワーダウン信号を与えられた第４の
Ｐチャネルトランジスタとからなることを特徴としてい
る。
【００１９】また、請求項１１記載の発明は、請求項１
０記載のＰＬＬ回路に係り、上記第１の電流源トランジ
スタのゲートに、上記アップ信号の発生時、上記電源電
圧より低い電位を与えられ、上記アップ信号の不発生
時、電源電圧を与えられるとともに、上記パワーダウン
信号の発生時、電源電圧を与えられ、上記第２の電流源
トランジスタのゲートに、上記ダウン信号の発生時、接
地電位より高い電位を与えられ、上記ダウン信号の不発
生時、接地電位を与えられるるとともに、上記パワーダ
ウン信号の発生時、接地電位を与えられることを特徴と
している。
【００２０】
【作用】この発明の構成では、基準クロックと電圧制御
発振器の出力クロックとの位相の進み又は遅れに応じて
発生するアップ信号又はダウン信号によって活性化して
低域通過ろ波器に対して充電電流又は放電電流を生じさ
せるチャージポンプ回路を備え、低域通過ろ波器の出力
に応じて電圧制御発振器の出力クロック周波数を制御す
るＰＬＬ回路において、チャージポンプ回路を、低域通
過ろ波器に対して充電電流を生じさせる第１の電流源ト
ランジスタと、アップ信号に応じて第１の電流源トラン
ジスタを電源に接続する第１のスイッチングトランジス
タと、低域通過ろ波器から放電電流を生じさせる第２の
電流源トランジスタと、ダウン信号に応じて第２の電流
源トランジスタを接地に接続する第２のスイッチングト
ランジスタとから構成するとともに、第１又は第２の電
流源トランジスタに、チャージポンプ回路の不活性化時
バックゲートバイアスを付与するようにしたので、チャ
ージポンプ回路における、電流源トランジスタのリーク
電流を減少させることができ、したがって、このリーク
電流に起因して電圧制御発振器の出力クロック周波数に
オフセットやジッタが生じるのを抑圧することができ
る。
【００２１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるＰＬＬ回路のチャ
ージポンプ回路を示す図である。なお、このチャージポ
ンプ回路が適用されるＰＬＬ回路の構成，動作は図６に
示されたものと同様なので、以下においてはこれについ
ての詳細な説明を省略する。この例のチャージポンプ回
路は、図１に示すように、Ｐｃｈトランジスタ１１，１
２と、Ｎｃｈトランジスタ１３，１４と、スイッチ素子
１５，１６とから構成されている。
【００２２】Ｐｃｈトランジスタ１１は、電源ＶＤＤと
Ｐｃｈトランジスタ１２間に接続され、ゲートにＵＰ
＊ 信号を接続されているとともに、バックゲートを電
源ＶＤ Ｄに接続されている。Ｐｃｈトランジスタ１２
は、Ｐｃｈトランジスタ１１とＮｃｈトランジスタ１３
間に接続され、ゲートに電源ＶＤＤより低いバイアス電
圧ＶＢＰを接続されているとともに、バックゲートを電
源ＶＤＤに接続されている。Ｎｃｈトランジスタ１３
は、Ｐｃｈトランジスタ１２とＮｃｈトランジスタ１４
間に接続され、ゲートにＧＮＤ電位より高いバイアス電
圧ＶＢＮを接続されているとともに、バックゲートをＧ
ＮＤに接続されている。Ｎｃｈトランジスタ１４は、Ｎ
ｃｈトランジスタ１３とＧＮＤ間に接続され、ゲートに
ＤＮ信号を接続されているとともに、バックゲートをＧ
ＮＤに接続されている。スイッチ素子１５は、Ｐｃｈト
ランジスタ１１とＰｃｈトランジスタ１２の接続点Ｂ
と、ＧＮＤ間に接続されていて、ＵＰ信号がＬレベルの
ときオンになる。スイッチ素子１６は、電源ＶＤＤと、
Ｎｃｈトランジスタ１３とＮｃｈトランジスタ１４の接
続点Ａ間に接続されていて、ＤＮ＊ 信号がＨレベルの
ときオンになる。
【００２３】以下、図１を参照して、この例のチャージ
ポンプ回路の動作を説明する。Ｐｃｈトランジスタ１１
は、ゲートに接続されたＵＰ＊ 信号が、Ｌ（ロウ）レ
ベル（ＧＮＤ電位）のときオンになって、電源ＶＤＤを
Ｐｃｈトランジスタ１２のソースに接続し、ＵＰ＊ 信
号がＨ（ハイ）レベル（ＶＤＤ電位）のときオフにな
る。Ｐｃｈトランジスタ１２は、ソースを電源ＶＤＤに
接続された状態で、ゲートに電源電圧ＶＤＤより低いバ
イアス電圧ＶＢＰを与えられることによって、定電流源
として動作して、ＬＰＦ１０５に定電流を供給する。ま
た、Ｎｃｈトランジスタ１４は、ゲートに接続されたＤ
Ｎ信号が、Ｈレベルのときオンになって、ＧＮＤをＮｃ
ｈトランジスタ１３のソースに接続し、ＤＮ信号がＬレ
ベルのときオフになる。Ｎｃｈトランジスタ１３は、ソ
ースをＧＮＤに接続された状態で、ゲートにＧＮＤ電位
より高いバイアス電圧ＶＢＮを与えられることによっ
て、定電流源として動作して、ＬＰＦ１０５から定電流
を流出させる。
【００２４】この際、スイッチ素子１５は、ＵＰ信号が
Ｌレベルのときオンになるので、Ｐｃｈトランジスタ１
１とＰｃｈトランジスタ１２の接続点Ｂは、スイッチ素
子の内部抵抗に応じて、ＧＮＤ電位に近い電位になる。
また、スイッチ素子１６は、ＤＮ＊ 信号がＨレベルの
ときオンになるので、Ｎｃｈトランジスタ１３とＮｃｈ
トランジスタ１４の接続点Ａは、スイッチ素子の内部抵
抗に応じて、電源電位ＶＤＤに近い電位になる。
【００２５】このように、スイッチング用Ｐｃｈトラン
ジスタ１１がオフの状態では、スイッチ素子１５がオン
になるので、定電流源となるＰｃｈトランジスタ１２
は、バックゲートに電源電圧ＶＤＤを接続され、ソース
がＧＮＤ電位に近い状態になることによって、バックゲ
ートバイアスがかかる状態になる。そのため、バックゲ
ート効果によって実質的に閾値電圧Ｖｔｈが高くなり、
したがって、リーク電流が抑圧される。同様に、スイッ
チング用Ｎｃｈトランジスタ１４がオフの状態では、ス
イッチ素子１６がオンになるので、定電流源となるＮｃ
ｈトランジスタ１３は、バックゲートがＧＮＤに接続さ
れ、ソースが電源電圧ＶＤＤに近い状態になることによ
って、バックゲートバイアスがかかる状態になる。その
ため、バックゲート効果によって実質的に閾値電圧Ｖｔ
ｈが高くなり、したがってリーク電流が抑圧される。
【００２６】このように、この例のＰＬＬ回路では、ス
イッチング用トランジスタのオン時、定電流源トランジ
スタを介して、ＶＣＯ入力のＬＰＦを充放電するチャー
ジポンプ回路において、スイッチング用トランジスタの
オフ時、定電流源トランジスタにバックゲート効果を生
じさせることによって、そのリーク電流を抑圧するよう
にしたので、ＰＬＬ回路における、出力クロック周波数
のオフセットや、ジッタを少なくすることができる。
【００２７】◇第２実施例 図２は、この発明の第２実施例であるＰＬＬ回路のチャ
ージポンプ回路を示す図である。この例のチャージポン
プ回路は、図２（ａ）に示すように、Ｐｃｈトランジス
タ２１，２２と、Ｎｃｈトランジスタ２３，２４と、ス
イッチ素子２５，２６と、Ｎｃｈトランジスタ２７と、
Ｐｃｈトランジスタ２８，２９と、Ｎｃｈトランジスタ
３０と、Ｐｃｈトランジスタ３１と、Ｎｃｈトランジス
タ３２とから構成されている。
【００２８】Ｐｃｈトランジスタ２１は、電源ＶＤＤと
Ｐｃｈトランジスタ２２間に接続され、ゲートにＳＷ
＊ 信号を接続されているとともに、バックゲートを電
源ＶＤ Ｄに接続されている。Ｐｃｈトランジスタ２２
は、Ｐｃｈトランジスタ２１とＮｃｈトランジスタ２３
間に接続され、ゲートにＮｃｈトランジスタ２７，Ｐｃ
ｈトランジスタ２８からなるトランスファゲートと、Ｐ
ｃｈトランジスタ２９とを接続されているとともに、バ
ックゲートを電源ＶＤＤに接続されている。Ｎｃｈトラ
ンジスタ２３は、Ｐｃｈトランジスタ２２とＮｃｈトラ
ンジスタ２４間に接続され、ゲートにＮｃｈトランジス
タ３０，Ｐｃｈトランジスタ３１からなるトランスファ
ゲートと、Ｎｃｈトランジスタ３２とを接続されている
とともに、バックゲートをＧＮＤに接続されている。Ｎ
ｃｈトランジスタ２４は、Ｎｃｈトランジスタ２３とＧ
ＮＤ間に接続され、ゲートにＳＷ信号を接続されている
とともに、バックゲートをＧＮＤに接続されている。
【００２９】スイッチ素子２５は、Ｐｃｈトランジスタ
２１とＰｃｈトランジスタ２２の接続点Ｂと、ＧＮＤ間
に接続されていて、ＳＷ信号がＬレベルのときオンにな
る。スイッチ素子２６は、電源ＶＤＤと、Ｎｃｈトラン
ジスタ２３とＮｃｈトランジスタ２４の接続点Ａ間に接
続されていて、ＳＷ＊ 信号がＨレベルのときオンにな
る。Ｎｃｈトランジスタ２７とＰｃｈトランジスタ２８
は並列に、電源電圧Ｖ ＤＤより低いバイアス電圧ＶＢＰ
とＰｃｈトランジスタ２２のゲート間に接続され、Ｎｃ
ｈトランジスタ２７のゲートにＵＰ信号を接続され、Ｐ
ｃｈトランジスタ２８のゲートにＵＰ＊ 信号を接続さ
れている。Ｐｃｈトランジスタ２９は、電源ＶＤＤとＰ
ｃｈトランジスタ２２のゲート間に接続され、ゲートに
ＵＰ信号を接続されている。Ｎｃｈトランジスタ３０と
Ｐｃｈトランジスタ３１は並列に、ＧＮＤ電位より高い
バイアス電圧ＶＢＮとＮｃｈトランジスタ２３のゲート
間に接続され、Ｎｃｈトランジスタ３０のゲートにＤＮ
信号を接続され、Ｐｃｈトランジスタ３１のゲートにＤ
Ｎ＊ 信号を接続されている。Ｎｃｈトランジスタ３２
は、Ｎｃｈトランジスタ２３のゲートとＧＮＤ間に接続
され、ゲートにＤＮ＊ 信号を接続されている。
【００３０】以下、図２（ａ），（ｂ）を参照して、こ
の例のチャージポンプ回路の動作を説明する。ＳＷ信
号，ＳＷ＊ 信号は、位相周波数比較器の出力に応じて
別途生成される信号であって、ＳＷ信号は、図２（ｂ）
に示されるように、ＵＰ信号とＤＮ信号のそれぞれに対
応して、これらがアクティブになる前に立ち上がり、こ
れらがアクティブでなくなった後に立ち下がる信号であ
り、ＳＷ＊ 信号はＳＷ信号を反転した信号である。
【００３１】Ｐｃｈトランジスタ２１は、ゲートに接続
されたＳＷ＊ 信号が、Ｌレベルのときオンになって、
電源ＶＤＤをＰｃｈトランジスタ２２のソースに接続
し、ＳＷ＊ 信号がＨレベルのときオフになる。Ｐｃｈ
トランジスタ２２は、ＵＰ信号がＨレベルのとき、ソー
スを電源ＶＤＤに接続された状態で、Ｎｃｈトランジス
タ２７，Ｐｃｈトランジスタ２８からなるトランスファ
ゲートを経て、電源電圧ＶＤＤより低いバイアス電圧Ｖ
ＢＰをゲートに与えられることによって、定電流源とし
て動作して、ＬＰＦ１０５に定電流を供給するととも
に、ＵＰ信号がＬレベルのとき、Ｐｃｈトランジスタ２
９を経て電源電圧ＶＤＤをゲートに与えられることによ
って、オフとなる。また、Ｎｃｈトランジスタ２４は、
ゲートに接続されたＳＷ信号が、Ｈレベルのときオンに
なって、ＧＮＤをＮｃｈトランジスタ２３のソースに接
続し、ＳＷ信号がＬレベルのときオフになる。Ｎｃｈト
ランジスタ２３は、ＤＮ信号がＨレベルのとき、ソース
をＧＮＤに接続された状態で、Ｎｃｈトランジスタ３
０，Ｐｃｈトランジスタ３１からなるトランスファゲー
トを経て、ＧＮＤ電位より高いバイアス電圧ＶＢＮをゲ
ートに与えられることによって、定電流源として動作し
て、ＬＰＦ１０５から定電流を流出させるとともに、Ｄ
Ｎ＊ 信号がＨレベルのとき、Ｎｃｈトランジスタ３２
を経てＧＮＤレベルをゲートに与えられることによっ
て、オフとなる。
【００３２】この際、スイッチ素子２５は、ＳＷ信号が
Ｌレベルのときオンになるので、Ｐｃｈトランジスタ２
１とＰｃｈトランジスタ２２の接続点Ｂは、スイッチ素
子の内部抵抗に応じて、ＧＮＤ電位に近い電位になる。
また、スイッチ素子２６は、ＳＷ＊ 信号がＨレベルの
ときオンになるので、Ｎｃｈトランジスタ２３とＮｃｈ
トランジスタ２４の接続点Ａは、スイッチ素子の内部抵
抗に応じて、電源電位ＶＤＤに近い電位になる。なお、
スイッチ素子２５，２６は、図２（ｂ）に示されるよう
に、ＵＰ信号とＤＮ信号がアクティブになる前に立ち上
がり、ＵＰ信号とＤＮ信号がアクティブでなくなった後
に立ち下がるので、定電流源であるＰｃｈトランジスタ
２２とＮｃｈトランジスタ２３が動作する前に、接続点
Ａ，Ｂの電位を安定させることができる。
【００３３】このように、スイッチング用Ｐｃｈトラン
ジスタ２１がオフの状態では、スイッチ素子２５がオン
になるので、定電流源となるＰｃｈトランジスタ２２
は、バックゲートに電源電圧ＶＤＤを接続され、ソース
がＧＮＤ電位に近い状態になることによって、バックゲ
ートバイアスがかかる状態になり、そのため、バックゲ
ート効果によって実質的に閾値電圧Ｖｔｈが高くなると
ともに、ソース，ゲート間に逆バイアスがかけられるの
で、第１実施例の場合と比較して、さらにリーク電流が
抑圧される。同様に、スイッチング用Ｎｃｈトランジス
タ２４がオフの状態では、スイッチ素子２６がオンにな
るので、定電流源となるＮｃｈトランジスタ２３は、バ
ックゲートがＧＮＤに接続され、ソースが電源電圧Ｖ
ＤＤに近い状態になることによって、バックゲートバイ
アスがかかる状態になり、そのため、バックゲート効果
によって実質的に閾値電圧Ｖｔｈが高くなるとともに、
ソース，ゲート間に逆バイアスがかけられるので、第１
実施例の場合と比較して、さらにリーク電流が抑圧され
る。
【００３４】このように、この例のＰＬＬ回路では、ス
イッチング用トランジスタのオン時、定電流源トランジ
スタを介して、ＶＣＯ入力のＬＰＦを充放電するチャー
ジポンプ回路において、スイッチング用トランジスタの
オフ時、定電流源トランジスタにバックゲート効果を生
じさせるとともに、逆バイアスを与えることによって、
そのリーク電流を抑圧するようにしたので、ＰＬＬ回路
における、出力クロック周波数のオフセットや、ジッタ
を少なくすることができる。
【００３５】◇第３実施例 図３は、この発明の第３実施例であるＰＬＬ回路のチャ
ージポンプ回路を示す図である。この例のチャージポン
プ回路は、図３に示すように、Ｐｃｈトランジスタ２
１，２２と、Ｎｃｈトランジスタ２３，２４と、Ｎｃｈ
トランジスタ２７と、Ｐｃｈトランジスタ２８，２９
と、Ｎｃｈトランジスタ３０と、Ｐｃｈトランジスタ３
１と、Ｎｃｈトランジスタ３２と、Ｐｃｈトランジスタ
３３と、Ｎｃｈトランジスタ３４とから構成されてい
る。
【００３６】この例において、Ｐｃｈトランジスタ２
１，２２と、Ｎｃｈトランジスタ２３，２４と、Ｎｃｈ
トランジスタ２７と、Ｐｃｈトランジスタ２８，２９
と、Ｎｃｈトランジスタ３０と、Ｐｃｈトランジスタ３
１と、Ｎｃｈトランジスタ３２との構成は、図２に示さ
れた第２実施例の場合と同様であるが、第２実施例の場
合における、スイッチ素子２５，２６に代えて、Ｐｃｈ
トランジスタ３３，Ｎｃｈトランジスタ３４を有する点
が大きく異なっている。Ｐｃｈトランジスタ３３は、Ｐ
ｃｈトランジスタ２１とＰｃｈトランジスタ２２の接続
点Ｂと、ＧＮＤ間に接続されていて、ＳＷ信号がＬレベ
ルのときオンになる。Ｎｃｈトランジスタ３４は、電源
ＶＤＤと、Ｎｃｈトランジスタ２３とＮｃｈトランジス
タ２４の接続点Ａ間に接続されていて、ＳＷ＊ 信号が
Ｈレベルのときオンになる。
【００３７】以下、図３を参照して、この例のチャージ
ポンプ回路の動作を説明する。この例において、Ｐｃｈ
トランジスタ２１，２２と、Ｎｃｈトランジスタ２３，
２４と、Ｎｃｈトランジスタ２７と、Ｐｃｈトランジス
タ２８，２９と、Ｎｃｈトランジスタ３０と、Ｐｃｈト
ランジスタ３１と、Ｎｃｈトランジスタ３２との動作
は、図２に示された第２実施例の場合と同様である。Ｓ
Ｗ信号がＬレベルのとき、Ｐｃｈトランジスタ３３がオ
ンになるので、Ｐｃｈトランジスタ２１とＰｃｈトラン
ジスタ２２の接続点Ｂは、Ｐｃｈトランジスタ３３のオ
ン時の内部抵抗に応じて、ＧＮＤ電位に近い電位にな
る。また、ＳＷ ＊ 信号がＨレベルのとき、Ｎｃｈトラ
ンジスタ３４がオンになるので、Ｎｃｈトランジスタ２
３とＮｃｈトランジスタ２４の接続点Ａは、Ｎｃｈトラ
ンジスタ３４のオン時の内部抵抗に応じて、電源電位Ｖ
ＤＤに近い電位になる。
【００３８】したがって、スイッチング用Ｐｃｈトラン
ジスタ２１がオフの状態では、Ｐｃｈトランジスタ３３
がオンになるので、定電流源となるＰｃｈトランジスタ
２２は、バックゲートに電源電圧ＶＤＤを接続され、ソ
ースがＧＮＤ電位に近い状態になることによって、バッ
クゲートバイアスがかかる状態になり、そのため、バッ
クゲート効果によって実質的に閾値電圧Ｖｔｈが高くな
るとともに、Ｐｃｈトランジスタ２９がオンになって、
ゲートに電源電圧ＶＤＤが与えられることによって、ソ
ース，ゲート間に逆バイアスがかけられるので、第１実
施例の場合と比較して、さらにリーク電流が抑圧され
る。同様に、スイッチング用Ｎｃｈトランジスタ２４が
オフの状態では、Ｎｃｈトランジスタ３４がオンになる
ので、定電流源となるＮｃｈトランジスタ２３は、バッ
クゲートがＧＮＤに接続され、ソースが電源電圧ＶＤＤ
に近い状態になることによって、バックゲートバイアス
がかかる状態になり、そのため、バックゲート効果によ
って実質的に閾値電圧Ｖｔｈが高くなるとともに、Ｎｃ
ｈトランジスタ３２がオンになって、ゲートにＧＮＤ電
位が与えられることによって、ソース，ゲート間に逆バ
イアスがかけられるので、第１実施例の場合と比較し
て、さらにリーク電流が抑圧される。
【００３９】このように、この例のＰＬＬ回路では、ス
イッチング用トランジスタのオン時、定電流源トランジ
スタを介して、ＶＣＯ入力のＬＰＦを充放電するチャー
ジポンプ回路において、スイッチング用トランジスタの
オフ時、定電流源トランジスタにバックゲート効果を生
じさせるとともに、逆バイアスを与えることによって、
そのリーク電流を抑圧するようにしたので、ＰＬＬ回路
における、出力クロック周波数のオフセットや、ジッタ
を少なくすることができる。
【００４０】◇第４実施例 図４は、この発明の第４実施例であるＰＬＬ回路のチャ
ージポンプ回路を示す図である。この例のチャージポン
プ回路は、図４に示すように、Ｐｃｈトランジスタ２
１，２２と、Ｎｃｈトランジスタ２３，２４と、Ｎｃｈ
トランジスタ２７と、Ｐｃｈトランジスタ２８，２９
と、Ｎｃｈトランジスタ３０と、Ｐｃｈトランジスタ３
１と、Ｎｃｈトランジスタ３２と、Ｎｃｈトランジスタ
３５と、Ｐｃｈトランジスタ３６とから構成されてい
る。
【００４１】この例において、Ｐｃｈトランジスタ２
１，２２と、Ｎｃｈトランジスタ２３，２４と、Ｎｃｈ
トランジスタ２７と、Ｐｃｈトランジスタ２８，２９
と、Ｎｃｈトランジスタ３０と、Ｐｃｈトランジスタ３
１と、Ｎｃｈトランジスタ３２との構成は、図３に示さ
れた第３実施例の場合と同様であるが、第３実施例の場
合における、Ｐｃｈトランジスタ３３，Ｎｃｈトランジ
スタ３４に代えて、Ｎｃｈトランジスタ３５，Ｐｃｈト
ランジスタ３６を有する点が大きく異なっている。Ｎｃ
ｈトランジスタ３５は、Ｐｃｈトランジスタ２１とＰｃ
ｈトランジスタ２２の接続点Ｂと、ＧＮＤ間に接続され
ていて、ＳＷ＊ 信号がＨレベルのときオンになる。Ｐ
ｃｈトランジスタ３６は、電源ＶＤＤと、Ｎｃｈトラン
ジスタ２３とＮｃｈトランジスタ２４の接続点Ａ間に接
続されていて、ＳＷ信号がＬレベルのときオンになる。
【００４２】以下、図４を参照して、この例のチャージ
ポンプ回路の動作を説明する。この例において、Ｐｃｈ
トランジスタ２１，２２と、Ｎｃｈトランジスタ２３，
２４と、Ｎｃｈトランジスタ２７と、Ｐｃｈトランジス
タ２８，２９と、Ｎｃｈトランジスタ３０と、Ｐｃｈト
ランジスタ３１と、Ｎｃｈトランジスタ３２との動作
は、図３に示された第３実施例の場合と同様である。Ｓ
Ｗ＊ 信号がＨレベルのとき、Ｎｃｈトランジスタ３５
がオンになるので、Ｐｃｈトランジスタ２１とＰｃｈト
ランジスタ２２の接続点Ｂは、Ｎｃｈトランジスタ３５
のオン時の内部抵抗に応じて、ＧＮＤ電位に近い電位に
なる。また、ＳＷ信号がＬレベルのとき、Ｐｃｈトラン
ジスタ３６がオンになるので、Ｎｃｈトランジスタ２３
とＮｃｈトランジスタ２４の接続点Ａは、Ｎｃｈトラン
ジスタ３６のオン時の内部抵抗に応じて、電源電位Ｖ
ＤＤに近い電位になる。
【００４３】したがって、スイッチング用Ｐｃｈトラン
ジスタ２１がオフの状態では、Ｎｃｈトランジスタ３５
がオンになるので、定電流源となるＰｃｈトランジスタ
２２は、バックゲートに電源電圧ＶＤＤを接続され、ソ
ースがＧＮＤ電位に近い状態になることによって、バッ
クゲートバイアスがかかる状態になり、そのため、バッ
クゲート効果によって実質的に閾値電圧Ｖｔｈが高くな
るとともに、Ｐｃｈトランジスタ２９がオンになって、
ゲートに電源電圧ＶＤＤが与えられることによって、ソ
ース，ゲート間に逆バイアスがかけられるので、第１実
施例の場合と比較して、さらにリーク電流が抑圧され
る。同様に、スイッチング用Ｎｃｈトランジスタ２４が
オフの状態では、Ｐｃｈトランジスタ３６がオンになる
ので、定電流源となるＮｃｈトランジスタ２３は、バッ
クゲートがＧＮＤに接続され、ソースが電源電圧ＶＤＤ
に近い状態になることによって、バックゲートバイアス
がかかる状態になり、そのため、バックゲート効果によ
って実質的に閾値電圧Ｖｔｈが高くなるとともに、Ｎｃ
ｈトランジスタ３２がオンになって、ゲートにＧＮＤ電
位が与えられることによって、ソース，ゲート間に逆バ
イアスがかけられるので、第１実施例の場合と比較し
て、さらにリーク電流が抑圧される。
【００４４】このように、この例のＰＬＬ回路では、ス
イッチング用トランジスタのオン時、定電流源トランジ
スタを介して、ＶＣＯ入力のＬＰＦを充放電するチャー
ジポンプ回路において、スイッチング用トランジスタの
オフ時、定電流源トランジスタにバックゲート効果を生
じさせるとともに、逆バイアスを与えることによって、
そのリーク電流を抑圧するようにしたので、ＰＬＬ回路
における、出力クロック周波数のオフセットや、ジッタ
を少なくすることができる。
【００４５】◇第５実施例 図５は、この発明の第５実施例であるＰＬＬ回路のチャ
ージポンプ回路を示す図である。この例のチャージポン
プ回路は、図５に示すように、Ｐｃｈトランジスタ２
１，２２と、Ｎｃｈトランジスタ２３，２４と、Ｎｃｈ
トランジスタ２７と、Ｐｃｈトランジスタ２８，２９
と、Ｎｃｈトランジスタ３０と、Ｐｃｈトランジスタ３
１と、Ｎｃｈトランジスタ３２と、Ｐｃｈトランジスタ
３３と、Ｎｃｈトランジスタ３４と、Ｎｃｈトランジス
タ３７と、Ｐｃｈトランジスタ３８と、Ｐｃｈトランジ
スタ３９と、Ｎｃｈトランジスタ４０とから構成されて
いる。
【００４６】この例において、Ｐｃｈトランジスタ２
１，２２と、Ｎｃｈトランジスタ２３，２４と、Ｎｃｈ
トランジスタ２７と、Ｐｃｈトランジスタ２８，２９
と、Ｎｃｈトランジスタ３０と、Ｐｃｈトランジスタ３
１と、Ｎｃｈトランジスタ３２と、Ｐｃｈトランジスタ
３３と、Ｎｃｈトランジスタ３４との構成は、図３に示
された第３実施例の場合と同様であるが、さらにＮｃｈ
トランジスタ３７と、Ｐｃｈトランジスタ３８，３９
と、Ｎｃｈトランジスタ４０とを有する点が大きく異な
っている。Ｎｃｈトランジスタ３７は、Ｐｃｈトランジ
スタ３３とＧＮＤ間に接続され、ゲートにＰＤＮ信号を
接続されている。Ｐｃｈトランジスタ３８は、電源Ｖ
ＤＤと、Ｎｃｈトランジスタ３４間に接続され、ゲート
にＰＤ信号を接続されている。Ｐｃｈトランジスタ３９
は、電源ＶＤＤとＰｃｈトランジスタ２２のゲート間に
接続され、ゲートにＰＤＮ信号を接続されている。Ｎｃ
ｈトランジスタ４０は、Ｎｃｈトランジスタ２３のゲー
トとＧＮＤ間に接続され、ゲートにＰＤ信号を接続され
ている。
【００４７】以下、図５を参照して、この例のチャージ
ポンプ回路の動作を説明する。この例において、Ｐｃｈ
トランジスタ２１，２２と、Ｎｃｈトランジスタ２３，
２４と、Ｎｃｈトランジスタ２７と、Ｐｃｈトランジス
タ２８，２９と、Ｎｃｈトランジスタ３０と、Ｐｃｈト
ランジスタ３１と、Ｎｃｈトランジスタ３２と、Ｐｃｈ
トランジスタ３３と、Ｎｃｈトランジスタ３４との動作
は、図３に示された第３実施例の場合と同様である。Ｐ
ＬＬ回路を含む装置がパワーダウン状態のとき、ＰＬＬ
回路は発振停止状態となり、ＶＣＯに入力を供給するＬ
ＰＦのチャージは０にされる。この状態では、ＵＰ信
号，ＤＮ信号，ＳＷ信号はいずれも発生しないが、各部
にパワーダウンを指示するＰＤ（パワーダウン）信号及
びその反転信号ＰＤＮが供給される。このとき、Ｎｃｈ
トランジスタ３７はＰＤＮ信号がＬレベルになることに
よってオフになり、Ｐｃｈトランジスタ３８は、ＰＤ信
号がＨレベルになることによってオフになる。これと同
時にＰｃｈトランジスタ３９は、ＰＤＮ信号がＬレベル
になることによってオンになって、Ｐｃｈトランジスタ
２２のゲートに電源電圧ＶＤＤを与える。また、Ｎｃｈ
トランジスタ４０は、ＰＤ信号がＨレベルになることに
よってオンになって、Ｎｃｈトランジスタ２３のゲート
をＧＮＤレベルにする。
【００４８】これによって、定電流源となるＰｃｈトラ
ンジスタ２２，Ｎｃｈトランジスタ２３は、ともにリー
ク電流最小の状態に保たれるとともに、電源ＶＤＤから
Ｐｃｈトランジスタ２１，Ｐｃｈトランジスタ３３を経
てＧＮＤに至る電流経路と、電源ＶＤＤからＮｃｈトラ
ンジスタ３４，Ｎｃｈトランジスタ２４を経てＧＮＤに
至る電流経路とは、ともに遮断されるので、このチャー
ジポンプ回路は、消費電流最小の状態に保持される。
【００４９】このように、この例のＰＬＬ回路では、ス
イッチング用トランジスタのオン時、定電流源トランジ
スタを介して、ＶＣＯ入力のＬＰＦを充放電するチャー
ジポンプ回路において、スイッチング用トランジスタの
オフ時、定電流源トランジスタにバックゲート効果を生
じさせるとともに、逆バイアスを与えることによって、
そのリーク電流を抑圧するようにしたので、ＰＬＬ回路
における、出力クロック周波数のオフセットや、ジッタ
を少なくすることができ、さらにパワーダウン状態での
チャージポンプ回路の消費電流を最小にすることができ
る。
【００５０】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、ＵＰ信号
とＤＮ信号に基づく定電流源の充電と放電の関係は、Ｖ
ＣＯの構成によっては逆であってもよい。スイッチ素子
１５，１６は、Ｐｃｈトランジスタ又はＮｃｈトランジ
スタで構成してもよく、又はトランスファゲートで構成
してもよい。また、Ｐｃｈトランジスタ１１，２１，２
９，３３，３６，３８，３９及びＮｃｈトランジスタ１
４，２４，３２，３４，３５，３７，４０は、トランス
ファゲートで構成してもよい。
【００５１】
【発明の効果】以上説明したように、この発明のＰＬＬ
回路によれば、基準クロックとＶＣＯ出力クロックとの
位相比較結果の信号に基づいてＶＣＯ入力を発生するチ
ャージポンプ回路における、定電流源トランジスタのリ
ーク電流に起因する出力クロック周波数のオフセットや
ジッタを抑圧することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例であるＰＬＬ回路を構成
するチャージポンプ回路の回路図である。
【図２】この発明の第２実施例であるＰＬＬ回路を構成
するチャージポンプ回路の回路図である。
【図３】この発明の第３実施例であるＰＬＬ回路を構成
するチャージポンプ回路の回路図である。
【図４】この発明の第４実施例であるＰＬＬ回路を構成
するチャージポンプ回路の回路図である。
【図５】この発明の第５実施例であるＰＬＬ回路を構成
するチャージポンプ回路の回路図である。
【図６】チャージポンプ回路を用いた従来のＰＬＬ回路
の一般的な構成を示すブロック図である。
【図７】同チャージポンプ回路の構成例を示す図であ
る。
【符号の説明】
１１，１２，２１，２２，２８，２９，３１，３３，３
６，３８，３９Ｐｃｈトランジスタ １３，１４，２３，２４，２７，３０，３２，３４，３
５，３７，４０Ｎｃｈトランジスタ １５，１６，２５，２６ スイッチ素子

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 基準クロックと電圧制御発振器の出力ク
    ロックとの位相の進み又は遅れに応じて発生するアップ
    信号又はダウン信号によって活性化して低域通過ろ波器
    に対して充電電流又は放電電流を生じさせるチャージポ
    ンプ回路を備え、前記低域通過ろ波器の出力に応じて前
    記電圧制御発振器の出力クロック周波数を制御するＰＬ
    Ｌ回路において、 前記チャージポンプ回路を、前記低域通過ろ波器に対し
    て充電電流を生じさせる第１の電流源トランジスタと、
    前記アップ信号に応じて該第１の電流源トランジスタの
    ソースを電源に接続する第１のスイッチングトランジス
    タと、前記低域通過ろ波器から放電電流を生じさせる第
    ２の電流源トランジスタと、前記ダウン信号に応じて該
    第２の電流源トランジスタのソースを接地に接続する第
    ２のスイッチングトランジスタとから構成するととも
    に、 前記第１又は第２の電流源トランジスタに、該チャージ
    ポンプ回路の不活性化時バックゲートバイアスを付与す
    る手段を備えてなることを特徴とするＰＬＬ回路。
  2. 【請求項２】 前記第１の電流源トランジスタに対する
    バックゲートバイアス付与手段が、前記アップ信号の不
    発生時、バックゲートに前記電源電圧を付与されている
    前記第１の電流源トランジスタのソースを第１のスイッ
    チ手段を介して前記電源電圧より低い電位に保持するも
    のであり、前記第２の電流源トランジスタに対するバッ
    クゲートバイアス付与手段が、前記ダウン信号の不発生
    時、バックゲートに接地電位を付与されている前記第２
    の電流源トランジスタのソースを第２のスイッチ手段を
    介して接地電位より高い電位に保持するものであること
    を特徴とする請求項１記載のＰＬＬ回路。
  3. 【請求項３】 前記第１のスイッチングトランジスタ
    が、ソースを電源に接続され、ゲートに前記アップ信号
    の反転信号を与えられた第１のＰチャネルトランジスタ
    からなり、前記第１の電流源トランジスタが、ソースを
    前記第１のスイッチングトランジスタのドレインに接続
    され、ドレインを前記低域通過ろ波器に接続され、ゲー
    トに電源電圧より低いバイアス電圧を与えられた第２の
    Ｐチャネルトランジスタからなり、前記第１のスイッチ
    手段が、前記第１のスイッチングトランジスタと第１の
    電流源トランジスタの接続点と接地間に接続され、前記
    アップ信号の不発生時オフになる第１のスイッチ素子か
    らなり、前記第２のスイッチングトランジスタが、ソー
    スを接地され、ゲートに前記ダウン信号を与えられた第
    １のＮチャネルトランジスタからなり、前記第２の電流
    源トランジスタが、ソースを前記第２のスイッチングト
    ランジスタのドレインに接続され、ドレインを前記低域
    通過ろ波器に接続され、ゲートに接地電位より高いバイ
    アス電圧を与えられた第２のＮチャネルトランジスタか
    らなり、前記第２のスイッチ手段が、電源と前記第２の
    スイッチングトランジスタと第２の電流源トランジスタ
    の接続点間に接続され、前記ダウン信号の不発生時オフ
    になる第２のスイッチ素子からなることを特徴とする請
    求項２記載のＰＬＬ回路。
  4. 【請求項４】 基準クロックと電圧制御発振器の出力ク
    ロックとの位相の進み又は遅れに応じて発生するアップ
    信号及びダウン信号に対応するスイッチ信号によって活
    性化して低域通過ろ波器に対して充電電流又は放電電流
    を生じさせるチャージポンプ回路を備え、前記低域通過
    ろ波器の出力に応じて前記電圧制御発振器の出力クロッ
    ク周波数を制御するＰＬＬ回路において、 前記チャージポンプ回路を、前記低域通過ろ波器に対し
    て充電電流を生じさせる第１の電流源トランジスタと、
    前記スイッチ信号の反転信号に応じて該第１の電流源ト
    ランジスタを電源に接続する第１のスイッチングトラン
    ジスタと、前記低域通過ろ波器から放電電流を生じさせ
    る第２の電流源トランジスタと、前記スイッチ信号に応
    じて該第２の電流源トランジスタを接地に接続する第２
    のスイッチングトランジスタとから構成するとともに、 前記第１又は第２の電流源トランジスタに、該チャージ
    ポンプ回路の不活性化時バックゲートバイアスを付与す
    る手段を備えてなることを特徴とするＰＬＬ回路。
  5. 【請求項５】 前記第１の定電流トランジスタに対する
    バックゲートバイアス付与手段が、該第１の電流源トラ
    ンジスタのバックゲートに前記電源電圧を付与するとと
    もに、前記スイッチ信号の不発生時、該第１の電流源ト
    ランジスタのソースを第１のスイッチ手段を介して前記
    電源電圧より低い電位に保持するものであり、前記第２
    の電流源トランジスタに対するバックゲートバイアス付
    与手段が、該第２の定電流トランジスタのバックゲート
    に接地電位を付与するとともに、前記スイッチ信号の不
    発生時、該第２の電流源トランジスタのソースを第２の
    スイッチ手段を介して接地電位より高い電位に保持する
    ものであることを特徴とする請求項４記載のＰＬＬ回
    路。
  6. 【請求項６】 前記第１のスイッチングトランジスタ
    が、ソースを電源に接続され、ゲートに前記スイッチ信
    号の反転信号を与えられた第１のＰチャネルトランジス
    タからなり、前記第１の電流源トランジスタが、ソース
    を前記第１のスイッチングトランジスタのドレインに接
    続され、ドレインを前記低域通過ろ波器に接続され、ゲ
    ートに電源電圧より低いバイアス電圧を与えられた第２
    のＰチャネルトランジスタからなり、前記第１のスイッ
    チ手段が、前記第１のスイッチングトランジスタと第１
    の電流源トランジスタの接続点と接地間に接続され、前
    記スイッチ信号の不発生時オフになる第１のスイッチ素
    子からなり、前記第２のスイッチングトランジスタが、
    ソースを接地され、ゲートに前記スイッチ信号を与えら
    れた第１のＮチャネルトランジスタからなり、前記第２
    の電流源トランジスタが、ソースを前記第２のスイッチ
    ングトランジスタのドレインに接続され、ドレインを前
    記低域通過ろ波器に接続され、ゲートに接地電位より高
    いバイアス電圧を与えられた第２のＮチャネルトランジ
    スタからなり、前記第２のスイッチ手段が、電源と前記
    第２のスイッチングトランジスタと第２の電流源トラン
    ジスタの接続点間に接続され、前記スイッチ信号の不発
    生時オフになる第２のスイッチ素子からなることを特徴
    とする請求項５記載のＰＬＬ回路。
  7. 【請求項７】 前記第１のスイッチ素子が、ゲートに前
    記スイッチ信号を与えられた第３のＰチャネルトランジ
    スタからなり、前記第２のスイッチ素子が、ゲートに前
    記スイッチ信号の反転信号を与えられた第３のＮチャネ
    ルトランジスタからなることを特徴とする請求項６記載
    のＰＬＬ回路。
  8. 【請求項８】 前記第１のスイッチ素子が、ゲートに前
    記スイッチ信号の反転信号を与えられた第３のＮチャネ
    ルトランジスタからなり、前記第２のスイッチ素子が、
    ゲートに前記スイッチ信号を与えられた第３のＰチャネ
    ルトランジスタからなることを特徴とする請求項６記載
    のＰＬＬ回路。
  9. 【請求項９】 前記第１の電流源トランジスタのゲート
    に、前記アップ信号の発生時、前記電源電圧より低い電
    位を与えるとともに、前記アップ信号の不発生時、電源
    電圧を与える手段と、前記第２の電流源トランジスタの
    ゲートに、前記ダウン信号の発生時、接地電位より高い
    電位を与えるとともに、前記ダウン信号の不発生時、接
    地電位を与える手段とを有することを特徴とする請求項
    ４乃至８のいずれかに記載のＰＬＬ回路。
  10. 【請求項１０】 前記第１のスイッチ素子が、ゲートに
    前記スイッチ信号を与えられた第３のＰチャネルトラン
    ジスタと、該第３のＰチャネルトランジスタと直列に接
    続された、ゲートにパワーダウン信号の反転信号を与え
    られた第４のＮチャネルトランジスタとからなり、前記
    第２のスイッチ素子が、ゲートに前記スイッチ信号の反
    転信号を与えられた第３のＮチャネルトランジスタと、
    該第３のＮチャネルトランジスタと直列に接続された、
    ゲートにパワーダウン信号を与えられた第４のＰチャネ
    ルトランジスタとからなることを特徴とする請求項７記
    載のＰＬＬ回路。
  11. 【請求項１１】 前記第１の電流源トランジスタのゲー
    トに、前記アップ信号の発生時、前記電源電圧より低い
    電位を与えられ、前記アップ信号の不発生時、電源電圧
    を与えられるとともに、前記パワーダウン信号の発生
    時、電源電圧を与えられ、前記第２の電流源トランジス
    タのゲートに、前記ダウン信号の発生時、接地電位より
    高い電位を与えられ、前記ダウン信号の不発生時、接地
    電位を与えられるるとともに、前記パワーダウン信号の
    発生時、接地電位を与えられることを特徴とする請求項
    １０記載のＰＬＬ回路。
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