JPH08221989A - センスアンプ回路 - Google Patents

Abstract

(57)【要約】 【目的】センスアンプ回路に関し，高速に動作するセン
スアンプ回路を提供することを目的とする。 【構成】 記憶保持部から出力される小入力信号を入力
して増幅する複数のセンスアンプ回路と，各センスアン
プ回路は増幅作用を活性化する活性化回路とを備え，複
数のセンスアンプ回路の出力線を互いに結線して共通出
力線とし，該センスアンプ回路の選択信号を活性化回路
の活性化信号としてセンスアンプ回路を選択して活性化
し，選択されたセンスアンプ回路は小入力信号を増幅し
て共通出力線に出力し，選択されないセンスアンプの活
性化回路は不活性としてその出力が出力線に影響しない
構成を持つ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，メモリのセンスアンプ
回路に関する。特に，記憶保持部から出力される小信号
入力を選択信号により選択するセレクタ回路を備えたメ
モリのセンスアンプ回路に関する。

【０００２】

【従来の技術】図１１は従来の技術(1) のブロック図で
ある。図１１において，２１０はセレクタであって，選
択信号１，選択信号２，選択信号３，選択信号４によ
り，小信号入力１，小信号入力２，小信号入力３，小信
号入力４のうちの一つを選択するものである。

【０００３】２１１はセンスアンプ回路であって，選択
された小信号を入力して増幅するものである。センスア
ンプ活性化信号はセンスアンプ回路２１１の小信号増幅
作用を活性化するものである。

【０００４】図１２は従来技術(1) のセレクタとセンス
アンプ回路の例である。図１２において，２１０はセレ
クタである。

【０００５】２１１はセンスアンプ回路である。セレク
タ２１０において，２２０，２２１，２２２，２２３，
２２４，２２５，２２６，２２７はそれぞれＮ型ＭＯＳ
トランジスタとＰ型ＭＯＳトランジスタの並列接続回路
である。

【０００６】並列接続回路２２０と２２１により小信号
入力１を選択する。並列接続回路２２２と２２３により
小信号入力２を選択する。並列接続回路２２４と２２５
により小信号入力３を選択する。

【０００７】並列接続回路２２６と２２７により小信号
入力４を選択する。選択信号線１の信号をＡ１，ＡＸ１
（Ａ１の否定論理（以下同様に論理Ａの否定をＡＸで表
す）），選択信号線２の信号をＡ２，ＡＸ２，選択信号
線３の信号をＡ３，ＡＸ３，選択信号線４の信号をＡ
４，ＡＸ４とする。

【０００８】センスアンプ回路２１１において，ｍｅ
１，ｍｐ１，ｍｐ１’，ｍｐ２，ｍｐ２’はＰ型ＭＯＳ
トランジスタである。

【０００９】ｍｎ１，ｍｎ１’，ｍｎ２，ｍｎ２’，ｍ
ｃｓ１はＮ型ＭＯＳトランジスタである。ＣＬＫはクロ
ック信号である。

【００１０】図１２の構成の動作を説明する。例えば，
それぞれの選択信号線において，Ａ１＝Ｈ，ＡＸ１＝
Ｌ，Ａ２＝Ｌ，ＡＸ２＝Ｈ，Ａ３＝Ｌ，ＡＸ３＝Ｈ，Ａ
４＝Ｌ，ＡＸ４＝Ｈのとき，小信号入力１が選択され
て，センスアンプ回路２１１に入力される。

【００１１】センスアンプ回路２１１において，活性化
されていない状態では，センスアンプ活性化信号はＬで
あって，ｍｃｓ１はオフである。また，ＣＬＫ＝Ｌとし
てイコライジングトランジスタｍｅ１をオンとしてお
く。このとき，センスアンプ回路の出力は両側ともＨ
（Ｖｃｃ）である（これはｍｃｓ１がオフ，ｍｅ１，ｍ
ｐ１’，ｍｐ２’がオンになって非活性になった時，ｍ
ｐ１’，ｍｐ２’によってチャージアップされるためで
ある）。

【００１２】この状態で，センスアンプ活性化信号が
Ｈ，ＣＬＫ＝Ｈとなると，ｍｃｓ１はオン，ｍｅ１はオ
フとなる。そのため，ｍｐ１とｍｐ２において，例えば
ｍｐ１がオン，ｍｐ２がオフとなり，センスアンプ回路
２１１は小信号入力を差動増幅して出力する。

【００１３】小信号入力２，小信号入力３，小信号入力
４が選択された場合も同様である。このような動作で，
セレクタ２１０で選択された小信号入力がセンスアンプ
回路２１１で増幅されて出力される。

【００１４】図１３は従来の技術(2) である。図１３に
おいて，３１０，３１１，３１２，３１３はそれぞれセ
ンスアンプ回路である。

【００１５】３１４はセレクタである。図１３のブロッ
ク構成は，センスアンプ活性化信号で各センスアンプ回
路３１０，３１１，３１２，３１３を活性化し小信号入
力１，小信号入力２，小信号入力３，小信号入力４を増
幅し，増幅された小信号入力をセレクタ３１４で選択す
る。

【００１６】

【発明が解決しようとする課題】図１１，図１２の従来
の技術(1) の回路構成において，セレクタ回路に入力さ
れる選択信号の到達時間が小信号入力の到達時間に比べ
遅いメモリの場合には，選択信号が到達してから小信号
入力のＨ，Ｌの時間差がある程度大きくなるまでの時間
マージンを見込んでセンスアンプ回路の活性化信号を入
力させる必要があったので，遅延時間が大きかった。

【００１７】図１３の従来の技術(2) のように，センス
アンプ回路で信号を増幅した後にセレクタ回路により信
号選択する場合には，セレクタのトランジスタゲート幅
を大きくして駆動能力を高くする必要がある。そのた
め，選択信号を生成する回路の駆動能力も大きくする必
要があり，やはり遅延時間が増加した。

【００１８】本発明は，高速に動作するセンスアンプ回
路を提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明は，記憶保持部か
ら出力される小入力信号を入力して増幅する複数のセン
スアンプ回路と，各センスアンプ回路は増幅作用を活性
化する活性化回路とを備え，複数のセンスアンプ回路の
出力線を互いに結線して共通出力線とし，該センスアン
プ回路の選択信号を活性化回路の活性化信号としてセン
スアンプ回路を選択して活性化し，選択されたセンスア
ンプ回路は小入力信号を増幅して共通出力線に出力し，
選択されないセンスアンプの活性化回路は不活性として
その出力が出力線に影響しないようにした。

【００２０】図１は本発明の基本構成を示す。図１にお
いて，１はセンスアンプ回路１である。

【００２１】２はセンスアンプ回路２である。３は活性
化回路１であって，センスアンプ回路１(1) を活性化す
る回路である。

【００２２】４は活性化回路２であって，センスアンプ
回路２(2) を活性化する回路である。小信号入力（小入
力信号）１はセンスアンプ回路１(1) の入力信号であ
る。

【００２３】小信号入力（小入力信号）２はセンスアン
プ回路２(2) の入力信号である。選択信号ｓ１はセンス
アンプ回路１(1) を選択するとともに活性化回路１(3)
を活性化する信号である。

【００２４】選択信号ｓ２はセンスアンプ回路２(2) を
選択するとともに活性化回路２(4)を活性化する信号で
ある。出力信号線ｋ３，ｋ３’はセンスアンプ回路１
(1) もしくはセンスアンプ回路２(2) の選択されて増幅
された信号を出力するものである。

【００２５】図１の構成において，センスアンプ回路１
(1) が活性化されたときは，小信号入力線（ｉ１，ｉ
１’）の論理値（ＨレベルもしくはＬレベル）に応じ
て，出力信号線（ｋ１，ｋ１’）の一方がＨレベル，他
方はＬレベルとなる。さらに，活性化回路が非活性にな
っている場合にはそのセンスアンプ回路の出力が出力信
号線ｋ３，ｋ３’の出力値に影響しないものである。

【００２６】

【作用】図１の本発明の基本構成の動作を説明する。選
択信号ｓ１もしくは選択信号ｓ２がそれぞれ活性化回路
１(3) ，活性化回路２(4) に入力され，活性化回路１
(3) もしくは活性化回路２(4) のいずれかを活性化す
る。

【００２７】選択されて活性化されたセンスアンプ回路
はそこに入力されている小信号入力を増幅し，出力信号
線に増幅された信号を出力する。このとき選択されてい
ない方のセンスアンプ回路の出力は活性化回路が非活性
であるので出力信号線（ｋ３，ｋ３’）の出力に影響し
ない。

【００２８】本発明によれば，センスアンプ回路が選択
機能を持つので動作が高速であり，回路構成も簡単にす
ることができる。

【００２９】

【実施例】図２は本発明の実施例１のブロック図であ
る。図２は４つのセンスアンプ回路に対して選択信号で
そのうちの一つを選択し，小信号入力を増幅して出力す
るものである。

【００３０】図２において，２１，２２，２３，２４は
それぞれセンスアンプ回路１，センスアンプ回路２，セ
ンスアンプ回路３，センスアンプ回路４である。

【００３１】選択信号１，選択信号２，選択信号３，選
択信号４はそれぞれセンスアンプ回路１，センスアンプ
回路２，センスアンプ回路３，センスアンプ回路４を選
択するとともに，それぞれの選択信号をセンスアンプ回
路の活性化回路（図示せず）に入力し，センスアンプ回
路を活性化するものである。

【００３２】例えば，センスアンプ回路１(21)を選択
し，小信号入力１を増幅して出力する場合，選択信号１
はセンスアンプ回路１(21)の活性化回路を活性化し，小
信号入力１を差動増幅して出力する。このとき，選択信
号線２，選択信号線３，選択信号線４はそれぞれのセン
スアンプの活性化回路を活性化しない信号である。この
時，選択されていないセンスアンプ回路（２２，２３，
２４）は非活性であって，その出力は出力信号線（ｋ
５，ｋ５’）の出力に影響しない。

【００３３】図３は本発明の実施例１のセンスアンプ回
路である。図３はセンスアンプ回路１とセンスアンプ回
路２の２つのセンスアンプ回路のうちの１つを選択する
場合を示す。

【００３４】図３において，２１はセンスアンプ回路１
である。２２はセンスアンプ回路２である。センスアン
プ回路１(21)とセンスアンプ回路２(22)は同じ構成であ
る。

【００３５】センスアンプ回路１(21)，センスアンプ回
路２(22)において，ｍｅ１，ｍｐ１，ｍｐ２はＰ型ＭＯ
Ｓトランジスタである。ｍｎ１，ｍｎ２，ｍｃｓ１，ｍ
ｃｓ２はＮ型ＭＯＳトランジスタである。

【００３６】選択信号ｓ１によりセンスアンプ回路１(2
1)を選択し，小信号入力１を増幅して出力する場合につ
いて説明する。図４は実施例１のセンスアンプ回路の動
作説明図である。

【００３７】図４を参照して図３のセンスアンプ回路の
動作を説明する。図４ (a)はクロック（ＣＬＫ）信号と
小信号入力の関係を示す。図４ (b)は選択信号（ｓ１，
ｓ２）と出力信号の関係を示す。図４ (a)， (b)におい
て時間軸（横軸）は共通である。縦軸は電圧である。

【００３８】時刻ｔ₀ で，センスアンプ回路１(21)，セ
ンスアンプ回路２(22)は活性化されていない。このとき
選択信号ｓ１，選択信号ｓ２はＬであり，ｍｃｓ１，ｍ
ｃｓ２はともにオフである。また，このとき，クロック
ＣＬＫはＬであって，イコライジングトランジスタｍｅ
１はオンである。このときｍｐ１，ｍｐ２の出力側はと
もにＨ（Ｖｃｃ−Ｖｔｈｐ（Ｖｔｈｐはｐチャネルトラ
ンジスタのスレッシュホールド電圧））である。この
時，入力信号ｋ１，入力信号ｋ１’はともにＨであると
する。

【００３９】この状態から，時刻ｔ₁ でＣＬＫがＨにな
り，ｍｅ１はオフになる。時刻ｔ₂でｓ１がＨになり，
ｍｃｓ１がオンになる。このときｍｃｓ２はオフのまま
である。

【００４０】時刻ｔ₂ で小信号入力１のｋ１はＨを維持
し，ｋ１’はΔＶだけ低くなる。ｍｎ１がオンになり，
ｍｐ２がオンになる。そのため，ｍｐ１はオフとなり、
ｋ２はＬとなる。一方，ｍｎ２がオフとなり，ｍｐ２が
オンになり，ｋ２’はＨになる。一方，このとき，セン
スアンプ回路２(22)はｍｃｓ２がオフなので不活性であ
る。そのため，センスアンプ回路１(21)の出力に影響し
ないあるいは動作しても同じように動作するのでセンス
アンプ回路１(21)の出力には影響しない。例えば，ｋ２
がＬでＴｒ２’がオンになってもｋ２’の出力はＨなの
で，Ｔｒ２’の出力がｋ２’に影響することはない。ま
た，ｋ２’がＨなのでＴｒ２はオフでありＴｒ２の出力
がｋ２に影響することはない。

【００４１】従って，ｋ３，ｋ３’から小信号入力１を
差動増幅した信号が出力される。時刻ｔ₄ でＣＬＫ＝
Ｌ，ｓ１が共にＬになり，センスアンプ１(21)は非活性
となり，出力信号線ｋ３，ｋ３’は共にＨ（Ｖｃｃ−Ｖ
ｔｈｐ）を出力する。

【００４２】図２，図３の構成において，選択信号が到
達する時間には小信号入力は十分な電位差を持っている
ので，一定の電位差になるまでの時間マージンを見込ん
でおく必要がなくなり，動作が高速化する。

【００４３】センスアンプ回路を図３の２個から４個，
８個と増加させることにより，セレクタ機能を１／４，
１／８に増大することが可能である。図５は本発明の実
施例２のブロック図である。また，同様の動作を他のラ
ッチ型差動センスアンプ回路でも実現することができ
る。

【００４４】図５において，２１，２２，２３，２４は
それぞれセンスアンプ回路１，センスアンプ回路２，セ
ンスアンプ回路３，センスアンプ回路４であり，選択信
号により選択されて活性化されるものである。

【００４５】３１はプリセンスアンプ回路１であって，
小信号入力１を差動増幅してセンスアンプ回路１(21)に
出力するものである。３２はプリセンスアンプ回路２で
あって，小信号入力２を差動増幅してセンスアンプ回路
２(22)に出力するものである。

【００４６】３３はプリセンスアンプ回路３であって，
小信号入力３を差動増幅してセンスアンプ回路３(23)に
出力するものである。３４はプリセンスアンプ回路４で
あって，小信号入力４を差動増幅してセンスアンプ回路
４(24)に出力するものである。

【００４７】それぞれ各プリセンスアンプ回路３１，３
２，３３，３４はプリセンスアンプ活性化信号により活
性化し，小信号入力を差動増幅するものである。図５の
構成は，センスアンプ活性化信号で各プリセンスアンプ
回路３１，３２，３３，３４を活性化し，小信号入力
１，小信号入力２，小信号入力３，小信号入力４を増幅
する。各プリセンスアンプ回路３１，３２，３３，３４
の増幅された小信号入力はそれぞれに接続されたセンス
アンプ回路２１，２２，２３，２４に入力される。

【００４８】各センスアンプ回路２１，２２，２３，２
４は選択信号１，選択信号２，選択信号３，選択信号４
により選択され，選択されたセンスアンプ回路はプリセ
ンスアンプ回路から入力される小信号入力を差動増幅し
て出力する。

【００４９】図６は本発明の実施例２のセンスアンプ回
路である。図６はセンスアンプ回路１(21)とセンスアン
プ回路２(22)の２つのうちの１つを選択する場合を示
す。図６において，２１，２２は，それぞれセンスアン
プ回路１，センスアンプ回路２である。

【００５０】３１，３２は，それぞれプリセンスアンプ
回路１，プリセンスアンプ回路２である。プリアンプ活
性化信号がＨ，ＣＬＫ＝Ｌで，プリセンスアンプ回路１
(31)，プリセンスアンプ回路２(32)か活性化されて，そ
れぞれ小信号入力１，小信号入力２を差動増幅し，それ
ぞれセンスアンプ回路１(21)，センスアンプ回路２(22)
に入力する。

【００５１】センスアンプ回路１(21)を選択する場合，
選択信号ｓ１＝Ｈ，選択信号ｓ２＝Ｌである。このと
き，センスアンプ回路１(21)のｍｃｓ１がオンとなり，
ＣＬＫ＝Ｈでｍｅ１がオフとなり，センスアンプ回路１
(21)が活性化され，プリセンスアンプ回路１(31)で増幅
された小信号入力１を差動増幅する。このとき，ｍｃｓ
２はオフであるのでプリセンスアンプ回路２(32)の出力
はセンスアンプ回路１(21)の出力に影響しない。

【００５２】図５，図６の実施例２の回路は，セレクト
信号の遅延時間が，センスアンプ回路の入力信号の遅延
時間に比べて，さらに大きい場合に有効である。すなわ
ち，セレクト信号の到達する前に，入力信号をある程度
増幅させておくことで，次段のセンスアンプ回路の遅延
時間を短くするとともにノイズに強い回路となる。

【００５３】図７は本発明の実施例３のブロック構成で
ある。図７において，２１はセンスアンプ回路１であっ
て，２つの活性化信号入力端子Ａ，Ｂを備え，２系統の
選択信号を入力するものである。選択信号系統１の選択
信号１もしくは選択信号系統２の選択信号１で選択され
るとともに活性化されるものである。

【００５４】２２はセンスアンプ回路２であって，２つ
の活性化信号入力端子Ａ，Ｂを備え，２系統の選択信号
を入力するものである。選択信号系統１の選択信号２も
しくは選択信号系統２の選択信号２で選択されるととも
に活性化されるものである。

【００５５】２３はセンスアンプ回路３であって，２つ
の活性化信号入力端子Ａ，Ｂを備え，２系統の選択信号
を入力するものである。選択信号系統１の選択信号３も
しくは選択信号系統２の選択信号３で選択されるととも
に活性化されるものである。

【００５６】２４はセンスアンプ回路４であって，２つ
の活性化信号入力端子Ａ，Ｂを備え，２系統の選択信号
を入力するものである。選択信号系統１の選択信号４も
しくは選択信号系統２の選択信号４で選択されるととも
に活性化されるものである。

【００５７】３１はプリセンスアンプ回路１であって，
小信号入力１を差動増幅するものである。３２はプリセ
ンスアンプ回路２であって，小信号入力２を差動増幅す
るものである。

【００５８】３３はプリセンスアンプ回路３であって，
小信号入力３を差動増幅するものである。３４はプリセ
ンスアンプ回路４であって，小信号入力４を差動増幅す
るものである。

【００５９】図７の構成において，プリセンスアンプ活
性化信号により各プリセンスアンプ回路１(31)，プリセ
ンスアンプ回路２(32)，プリセンスアンプ回路３(33)，
プリセンスアンプ回路４(34)が活性化され，小信号入力
１，小信号入力２，小信号入力３，小信号入力４を差動
増幅する。プリセンスアンプ回路１(31)，プリセンスア
ンプ回路２(32)，プリセンスアンプ回路３(33)，プリセ
ンスアンプ回路４(34)の増幅された小信号入力１，２，
３，４はそれぞれセンスアンプ回路１(21)，センスアン
プ回路２(22)，センスアンプ回路３(23)，センスアンプ
回路４(24)に入力される。

【００６０】例えば，選択信号系統１の選択信号は通常
の使用状態における選択信号であり，選択信号系統はテ
スト用の選択信号として使用するものである。通常の使
用状態において，センスアンプ回路１(21)を選択する場
合には，選択信号系統２の選択信号を全てＬとしてお
き，選択信号系統１の選択信号１をＨとし，他の選択信
号２，３，４をＬとする。その結果，選択信号系統１の
選択信号１によりセンスアンプ回路１(21)だけが活性化
され，増幅された小信号入力１が差動増幅されて出力さ
れる。

【００６１】あるいは，メモリをテストする場合におい
て，センスアンプ回路１(21)を選択する場合には，選択
信号系統１の選択信号１，２，３，４を全てＬとする。
そして，選択信号系統２の選択信号１をＨとし，他の選
択信号２，３，４をＬとする。その結果，選択信号系統
２の選択信号１によりセンスアンプ回路１(21)だけが活
性化され，増幅された小信号入力１が差動増幅されて出
力される。

【００６２】図８は本発明の実施例３のセンスアンプ回
路である。図８は２つのセンスアンプ回路から１つを選
択する場合を示す。図８において，２１，２２は，それ
ぞれセンスアンプ回路１(21)，センスアンプ回路２(22)
である。

【００６３】選択信号ｓ１ａ，選択信号ｓ２ａは選択信
号系統１の選択信号である。選択信号ｓ１ｂ，選択信号
ｓ２ｂは選択信号系統２の選択信号である。ＣＬＫはク
ロックである。

【００６４】図８の回路において，選択信号ｓ１ａ＝Ｈ
でｍｃｓ１ａがオンとなり，ＣＬＫ＝Ｈでｍｅ１がオフ
となって，センスアンプ回路１(21)が活性化される。そ
して，プリセンスアンプ回路１(31)で増幅された小信号
入力１が差動増幅されて出力される。あるいは，選択信
号ｓ２ａ＝Ｈでｍｃｓ２ａがオンとなり，ＣＬＫ＝Ｈで
センスアンプ回路２(22)が活性化され，プリセンスアン
プ回路２(32)で増幅された小信号入力２が差動増幅され
て出力される。

【００６５】また，選択信号ｓ１ｂ＝Ｈでｍｃｓ１ｂが
オンとなり，ＣＬＫ＝Ｈでセンスアンプ回路１(21)が活
性化される。そして，プリセンスアンプ回路１(31)で増
幅された小信号入力１が差動増幅されて出力される。同
様に，選択信号ｓ２ｂ＝Ｈでｍｃｓ２ｂがオンとなり，
ＣＬＫ＝Ｈでセンスアンプ回路２(22)が活性化され，プ
リセンスアンプ回路２(32)で増幅された小信号入力２が
差動増幅されて出力される。

【００６６】本実施例３によれば，通常使用モード，テ
ストモード等の２系統の選択信号を使い分けることがで
きる。図９は本発明の実施例４である。

【００６７】図９は選択信号系統１と選択信号系統２を
トライステートバッファにより切り替えるようにしたも
のである。図９において，２１，２２，２３，２４はそ
れぞれセンスアンプ回路１，センスアンプ回路２，セン
スアンプ回路３，センスアンプ回路４である。

【００６８】３１はプリセンスアンプ回路１であって，
小信号入力１を差動増幅するものである。３２はプリセ
ンスアンプ回路２であって，小信号入力２を差動増幅す
るものである。

【００６９】３３はプリセンスアンプ回路３であって，
小信号入力３を差動増幅するものである。３４はプリセ
ンスアンプ回路４であって，小信号入力４を差動増幅す
るものである。

【００７０】４１はトライステートバッファ１であっ
て，モード選択信号を入力し，モードに応じて選択信号
系統１の選択信号１，２，３，４が各センスアンプ回路
１，２，３，４に入力され，それぞれを選択するように
するものである。

【００７１】４２はトライステートバッファ２であっ
て，モード選択信号を入力し，モードに応じて選択信号
系統２の選択信号１，２，３，４を各センスアンプ回路
１，２，３，４に入力し，それぞれを選択するようにす
るものである。

【００７２】図９の構成において，選択信号系統１の選
択信号により各センスアンプ回路２１，２２，２３，２
４を選択する場合には，トライステートバッファ１(41)
が入力信号（選択信号系統１の各選択信号）が通過する
ようなモード選択信号１を与え，そのとき，トライステ
ートバッファ２(42)がハイインピーダンスとなるような
モード選択信号２をトライステートバッファ２(42)に与
える。

【００７３】反対に，選択信号系統２の選択信号により
各センスアンプ回路２１，２２，２３，２４を選択する
場合には，トライステートバッファ２(42)が選択信号系
統２の各選択信号が通過するようなモード選択信号２を
トライステートバッファ２(42)に与える。そのとき，ト
ライステートバッファ１(41)がハイインピーダスとなる
ようなモード選択信号１をトライステートバッファ１(4
1)に与える。

【００７４】各プリセンスアンプ回路１，２，３，４お
よびセンスアンプ回路１，２，３，４の動作は図９と同
様であるので説明は省略する。図１０は本発明のトライ
ステートバッファの例を示す。図１０の選択信号１〜選
択信号４のうちの１つのみを図示する。

【００７５】図１０において，４１はトライステートバ
ッファ１である。４２はトライステートバッファ２であ
る。

【００７６】２１，２２，２３，２４はそれぞれセンス
アンプ回路１，２，３，４である。トライステートバッ
ファ１(41)において，Ｔｒ１０，Ｔｒ１１はＰ型ＭＯＳ
トランジスタである。

【００７７】Ｔｒ１２，Ｔｒ１３はＮ型ＭＯＳトランジ
スタである。Ｔｒ１３のゲートに入力するモード切り替
え信号の反転信号（反転モード切り替え信号）をＴｒ１
０のゲートに印加する。

【００７８】トライステートバッファ２(42)において，
Ｔｒ２０，Ｔｒ２１はＰ型ＭＯＳトランジスタである。
Ｔｒ２２，Ｔｒ２３はＮ型ＭＯＳトランジスタである。

【００７９】Ｔｒ２１のゲートに入力するモード切り替
え信号の反転信号（反転モード切り替え信号）をＴｒ２
４のゲートに印加する。トライステートバッファ１(41)
のモード切り替え信号とトライステートバッファ２(42)
のトライステートバッファのモード切り替え信号の論理
は互いに反転した論理である。

【００８０】選択信号系統１の選択信号によりセンスア
ンプ回路を選択する場合について説明する。トライステ
ートバッファ１(41)のモード切り替え信号はＨとする。
そして，トライステートバッファ２(42)のモード切り替
え信号はＬとする。そのため，トライステートバッファ
１(41)において，Ｔｒ１０およびＴｒ１３はともにオン
となり，選択信号系統１の選択信号がセンスアンプ回路
１に入力される。この時，トライステートバッファ２(4
2)において，Ｔｒ２１およびＴｒ２４は共にオフであ
る。従って，選択信号系統２の選択信号はセンスアンプ
回路には入力されない。従って，選択信号系統１の選択
信号のうちの１つがＬであれば，その選択信号を入力す
るセンスアンプ回路が活性化される。

【００８１】選択信号系統２の選択信号を選択する場合
には，トライステートバッファ２(42)のモード選択信号
をＬとし，トライステートバッファ１(41)のモード選択
信号をＨとする。

【００８２】本実施例によれば，通常モード，テストモ
ードを使い分けるのに回路が少ない信号線で実現するこ
とができる。

【００８３】

【発明の効果】本発明によれば，簡単な回路構成で高速
動作するセンスアンプ回路を構成することができる。ま
た，選択信号を生成する回路の負担も小さくすることが
できる。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明の実施例１のブロック図を示す図であ
る。

【図３】本発明の実施例１のセンスアンプ回路を示す図
である。

【図４】本発明の実施例１のセンスアンプ回路の動作説
明図である。

【図５】本発明の実施例２のブロック図である。

【図６】本発明の実施例２のセンスアンプ回路を示す図
である。

【図７】本発明の実施例３のブロック構成を示す図であ
る。

【図８】本発明の実施例３のセンスアンプ回路を示す図
である。

【図９】本発明の実施例４のブロック構成を示す図であ
る。

【図１０】本発明の実施例４のトライステートバッファ
を示す図である。

【図１１】従来の技術(1) のブロック図である。

【図１２】従来の技術(1) の回路である。

【図１３】従来の技術(2) を示す図である。

【符号の説明】 １：センスアンプ回路１ ２：センスアンプ回路２ ３：活性化回路１ ４：活性化回路２

Claims (4)

【特許請求の範囲】
1. 【請求項１】 記憶保持部から出力される小入力信号を
   入力して増幅する複数のセンスアンプ回路と，各センス
   アンプ回路は増幅作用を活性化する活性化回路とを備
   え，複数のセンスアンプ回路の出力線を互いに結線して
   共通出力線とし，該センスアンプ回路の選択信号を活性
   化回路の活性化信号としてセンスアンプ回路を選択して
   活性化し，選択されたセンスアンプ回路は小入力信号を
   増幅して共通出力線に出力し，選択されないセンスアン
   プ回路の活性化回路は不活性としてその出力が出力線に
   影響しないことを特徴とするセンスアンプ回路。
2. 【請求項２】 該センスアンプ回路の前段にプリセンス
   アンプ回路を設け，該記憶保持部から出力される小入力
   信号をプリセンスアンプ回路で増幅し，該プリセンスア
   ンプ回路から出力される増幅された小入力信号を該セン
   スアンプ回路の入力信号とすることを特徴とする請求項
   １に記載のセンスアンプ回路。
3. 【請求項３】 該センスアンプ回路を選択する複数選択
   信号を１系統として複数系統の選択信号線をもち，該活
   性化回路は複数系統の選択信号により選択されるもので
   あることを特徴とする請求項１もしくは２に記載のセン
   スアンプ回路。
4. 【請求項４】 該複数系統の選択信号線の入力側にトラ
   イステートバッファを備え，該トライステートバッファ
   により系統単位に選択信号線を選択することを特徴とす
   る請求項３に記載のセンスアンプ回路。