JPH08221989A - Sense amplifier circuit - Google Patents
Sense amplifier circuitInfo
- Publication number
- JPH08221989A JPH08221989A JP7027921A JP2792195A JPH08221989A JP H08221989 A JPH08221989 A JP H08221989A JP 7027921 A JP7027921 A JP 7027921A JP 2792195 A JP2792195 A JP 2792195A JP H08221989 A JPH08221989 A JP H08221989A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- amplifier circuit
- selection signal
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は，メモリのセンスアンプ
回路に関する。特に，記憶保持部から出力される小信号
入力を選択信号により選択するセレクタ回路を備えたメ
モリのセンスアンプ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory sense amplifier circuit. In particular, the present invention relates to a sense amplifier circuit of a memory including a selector circuit that selects a small signal input output from a memory holding unit by a selection signal.
【０００２】[0002]
【従来の技術】図１１は従来の技術(1) のブロック図で
ある。図１１において，２１０はセレクタであって，選
択信号１，選択信号２，選択信号３，選択信号４によ
り，小信号入力１，小信号入力２，小信号入力３，小信
号入力４のうちの一つを選択するものである。2. Description of the Related Art FIG. 11 is a block diagram of prior art (1). In FIG. 11, reference numeral 210 denotes a selector, which selects one of the small signal input 1, the small signal input 2, the small signal input 3, and the small signal input 4 according to the selection signal 1, the selection signal 2, the selection signal 3, and the selection signal 4. You choose one.
【０００３】２１１はセンスアンプ回路であって，選択
された小信号を入力して増幅するものである。センスア
ンプ活性化信号はセンスアンプ回路２１１の小信号増幅
作用を活性化するものである。Reference numeral 211 denotes a sense amplifier circuit which inputs and amplifies a selected small signal. The sense amplifier activation signal activates the small signal amplification function of the sense amplifier circuit 211.
【０００４】図１２は従来技術(1) のセレクタとセンス
アンプ回路の例である。図１２において，２１０はセレ
クタである。FIG. 12 shows an example of the selector and sense amplifier circuit of the prior art (1). In FIG. 12, reference numeral 210 is a selector.
【０００５】２１１はセンスアンプ回路である。セレク
タ２１０において，２２０，２２１，２２２，２２３，
２２４，２２５，２２６，２２７はそれぞれＮ型ＭＯＳ
トランジスタとＰ型ＭＯＳトランジスタの並列接続回路
である。Reference numeral 211 is a sense amplifier circuit. In the selector 210, 220, 221, 222, 223
224, 225, 226, 227 are N-type MOS, respectively
It is a parallel connection circuit of a transistor and a P-type MOS transistor.
【０００６】並列接続回路２２０と２２１により小信号
入力１を選択する。並列接続回路２２２と２２３により
小信号入力２を選択する。並列接続回路２２４と２２５
により小信号入力３を選択する。The small signal input 1 is selected by the parallel connection circuits 220 and 221. The small signal input 2 is selected by the parallel connection circuits 222 and 223. Parallel connection circuits 224 and 225
The small signal input 3 is selected by.
【０００７】並列接続回路２２６と２２７により小信号
入力４を選択する。選択信号線１の信号をＡ１，ＡＸ１
（Ａ１の否定論理（以下同様に論理Ａの否定をＡＸで表
す）），選択信号線２の信号をＡ２，ＡＸ２，選択信号
線３の信号をＡ３，ＡＸ３，選択信号線４の信号をＡ
４，ＡＸ４とする。The small signal input 4 is selected by the parallel connection circuits 226 and 227. The signals on the selection signal line 1 are set to
(Negative logic of A1 (hereinafter, the negative of logic A is similarly represented by AX)), the signal of the selection signal line 2 is A2, AX2, the signal of the selection signal line 3 is A3, AX3, the signal of the selection signal line 4 is A
4 and AX4.
【０００８】センスアンプ回路２１１において，ｍｅ
１，ｍｐ１，ｍｐ１’，ｍｐ２，ｍｐ２’はＰ型ＭＯＳ
トランジスタである。In the sense amplifier circuit 211, me
1, mp1, mp1 ', mp2, mp2' are P-type MOS
It is a transistor.
【０００９】ｍｎ１，ｍｎ１’，ｍｎ２，ｍｎ２’，ｍ
ｃｓ１はＮ型ＭＯＳトランジスタである。ＣＬＫはクロ
ック信号である。Mn1, mn1 ', mn2, mn2', m
cs1 is an N-type MOS transistor. CLK is a clock signal.
【００１０】図１２の構成の動作を説明する。例えば，
それぞれの選択信号線において，Ａ１＝Ｈ，ＡＸ１＝
Ｌ，Ａ２＝Ｌ，ＡＸ２＝Ｈ，Ａ３＝Ｌ，ＡＸ３＝Ｈ，Ａ
４＝Ｌ，ＡＸ４＝Ｈのとき，小信号入力１が選択され
て，センスアンプ回路２１１に入力される。The operation of the configuration shown in FIG. 12 will be described. For example,
In each selection signal line, A1 = H, AX1 =
L, A2 = L, AX2 = H, A3 = L, AX3 = H, A
When 4 = L and AX4 = H, the small signal input 1 is selected and input to the sense amplifier circuit 211.
【００１１】センスアンプ回路２１１において，活性化
されていない状態では，センスアンプ活性化信号はＬで
あって，ｍｃｓ１はオフである。また，ＣＬＫ＝Ｌとし
てイコライジングトランジスタｍｅ１をオンとしてお
く。このとき，センスアンプ回路の出力は両側ともＨ
（Ｖｃｃ）である（これはｍｃｓ１がオフ，ｍｅ１，ｍ
ｐ１’，ｍｐ２’がオンになって非活性になった時，ｍ
ｐ１’，ｍｐ２’によってチャージアップされるためで
ある）。In the sense amplifier circuit 211, when it is not activated, the sense amplifier activation signal is L and mcs1 is off. Further, the equalizing transistor me1 is turned on with CLK = L. At this time, the output of the sense amplifier circuit is high on both sides.
(Vcc) (This means mcs1 is off, me1, m
When p1 'and mp2' are turned on and become inactive, m
This is because it is charged up by p1 'and mp2').
【００１２】この状態で，センスアンプ活性化信号が
Ｈ，ＣＬＫ＝Ｈとなると，ｍｃｓ１はオン，ｍｅ１はオ
フとなる。そのため，ｍｐ１とｍｐ２において，例えば
ｍｐ１がオン，ｍｐ２がオフとなり，センスアンプ回路
２１１は小信号入力を差動増幅して出力する。In this state, when the sense amplifier activation signal becomes H and CLK = H, mcs1 is turned on and me1 is turned off. Therefore, for example, mp1 is turned on and mp2 is turned off in mp1 and mp2, and the sense amplifier circuit 211 differentially amplifies and outputs the small signal input.
【００１３】小信号入力２，小信号入力３，小信号入力
４が選択された場合も同様である。このような動作で，
セレクタ２１０で選択された小信号入力がセンスアンプ
回路２１１で増幅されて出力される。The same applies when the small signal input 2, the small signal input 3 and the small signal input 4 are selected. With this kind of operation,
The small signal input selected by the selector 210 is amplified by the sense amplifier circuit 211 and output.
【００１４】図１３は従来の技術(2) である。図１３に
おいて，３１０，３１１，３１２，３１３はそれぞれセ
ンスアンプ回路である。FIG. 13 shows a conventional technique (2). In FIG. 13, reference numerals 310, 311, 312, and 313 are sense amplifier circuits.
【００１５】３１４はセレクタである。図１３のブロッ
ク構成は，センスアンプ活性化信号で各センスアンプ回
路３１０，３１１，３１２，３１３を活性化し小信号入
力１，小信号入力２，小信号入力３，小信号入力４を増
幅し，増幅された小信号入力をセレクタ３１４で選択す
る。Reference numeral 314 is a selector. The block configuration of FIG. 13 activates each sense amplifier circuit 310, 311, 312, 313 by a sense amplifier activation signal to amplify a small signal input 1, a small signal input 2, a small signal input 3, and a small signal input 4, The selector 314 selects the amplified small signal input.
【００１６】[0016]
【発明が解決しようとする課題】図１１，図１２の従来
の技術(1) の回路構成において，セレクタ回路に入力さ
れる選択信号の到達時間が小信号入力の到達時間に比べ
遅いメモリの場合には，選択信号が到達してから小信号
入力のＨ，Ｌの時間差がある程度大きくなるまでの時間
マージンを見込んでセンスアンプ回路の活性化信号を入
力させる必要があったので，遅延時間が大きかった。In the case of a memory in which the arrival time of the selection signal input to the selector circuit is slower than the arrival time of the small signal input in the circuit configuration of the prior art (1) of FIGS. 11 and 12. It is necessary to input the activation signal of the sense amplifier circuit in consideration of the time margin from the arrival of the selection signal until the time difference between H and L of the small signal input becomes large to some extent. It was
【００１７】図１３の従来の技術(2) のように，センス
アンプ回路で信号を増幅した後にセレクタ回路により信
号選択する場合には，セレクタのトランジスタゲート幅
を大きくして駆動能力を高くする必要がある。そのた
め，選択信号を生成する回路の駆動能力も大きくする必
要があり，やはり遅延時間が増加した。When the signal is amplified by the sense amplifier circuit and then the signal is selected by the selector circuit as in the prior art (2) of FIG. 13, it is necessary to increase the transistor gate width of the selector to enhance the driving capability. There is. Therefore, it is necessary to increase the drive capacity of the circuit that generates the selection signal, which also increases the delay time.
【００１８】本発明は，高速に動作するセンスアンプ回
路を提供することを目的とする。An object of the present invention is to provide a sense amplifier circuit which operates at high speed.
【００１９】[0019]
【課題を解決するための手段】本発明は，記憶保持部か
ら出力される小入力信号を入力して増幅する複数のセン
スアンプ回路と，各センスアンプ回路は増幅作用を活性
化する活性化回路とを備え，複数のセンスアンプ回路の
出力線を互いに結線して共通出力線とし，該センスアン
プ回路の選択信号を活性化回路の活性化信号としてセン
スアンプ回路を選択して活性化し，選択されたセンスア
ンプ回路は小入力信号を増幅して共通出力線に出力し，
選択されないセンスアンプの活性化回路は不活性として
その出力が出力線に影響しないようにした。According to the present invention, a plurality of sense amplifier circuits for inputting and amplifying a small input signal output from a memory holding unit, and an activation circuit for activating the amplifying action of each sense amplifier circuit are provided. And connecting the output lines of the plurality of sense amplifier circuits to each other to form a common output line, and selecting and activating the sense amplifier circuit by using the selection signal of the sense amplifier circuit as the activation signal of the activation circuit. The sense amplifier circuit amplifies the small input signal and outputs it to the common output line.
The activation circuit of the non-selected sense amplifier is made inactive so that its output does not affect the output line.
【００２０】図１は本発明の基本構成を示す。図１にお
いて，１はセンスアンプ回路１である。FIG. 1 shows the basic configuration of the present invention. In FIG. 1, 1 is a sense amplifier circuit 1.
【００２１】２はセンスアンプ回路２である。３は活性
化回路１であって，センスアンプ回路１(1) を活性化す
る回路である。Reference numeral 2 is a sense amplifier circuit 2. An activation circuit 3 is a circuit for activating the sense amplifier circuit 1 (1).
【００２２】４は活性化回路２であって，センスアンプ
回路２(2) を活性化する回路である。小信号入力（小入
力信号）１はセンスアンプ回路１(1) の入力信号であ
る。Reference numeral 4 denotes an activation circuit 2 which activates the sense amplifier circuit 2 (2). The small signal input (small input signal) 1 is an input signal of the sense amplifier circuit 1 (1).
【００２３】小信号入力（小入力信号）２はセンスアン
プ回路２(2) の入力信号である。選択信号ｓ１はセンス
アンプ回路１(1) を選択するとともに活性化回路１(3)
を活性化する信号である。The small signal input (small input signal) 2 is an input signal of the sense amplifier circuit 2 (2). The selection signal s1 selects the sense amplifier circuit 1 (1) and activates the activation circuit 1 (3).
Is a signal that activates.
【００２４】選択信号ｓ２はセンスアンプ回路２(2) を
選択するとともに活性化回路２(4)を活性化する信号で
ある。出力信号線ｋ３，ｋ３’はセンスアンプ回路１
(1) もしくはセンスアンプ回路２(2) の選択されて増幅
された信号を出力するものである。The selection signal s2 is a signal for selecting the sense amplifier circuit 2 (2) and activating the activation circuit 2 (4). The output signal lines k3 and k3 'are the sense amplifier circuit 1
(1) or the sense amplifier circuit 2 (2) outputs the selected and amplified signal.
【００２５】図１の構成において，センスアンプ回路１
(1) が活性化されたときは，小信号入力線（ｉ１，ｉ
１’）の論理値（ＨレベルもしくはＬレベル）に応じ
て，出力信号線（ｋ１，ｋ１’）の一方がＨレベル，他
方はＬレベルとなる。さらに，活性化回路が非活性にな
っている場合にはそのセンスアンプ回路の出力が出力信
号線ｋ３，ｋ３’の出力値に影響しないものである。In the configuration of FIG. 1, the sense amplifier circuit 1
When (1) is activated, the small signal input lines (i1, i
Depending on the logical value (H level or L level) of 1 '), one of the output signal lines (k1, k1') becomes H level and the other becomes L level. Further, when the activation circuit is inactive, the output of the sense amplifier circuit does not affect the output values of the output signal lines k3 and k3 '.
【００２６】[0026]
【作用】図１の本発明の基本構成の動作を説明する。選
択信号ｓ１もしくは選択信号ｓ２がそれぞれ活性化回路
１(3) ，活性化回路２(4) に入力され，活性化回路１
(3) もしくは活性化回路２(4) のいずれかを活性化す
る。The operation of the basic configuration of the present invention shown in FIG. 1 will be described. The selection signal s1 or the selection signal s2 is input to the activation circuit 1 (3) and the activation circuit 2 (4), respectively.
Either (3) or the activation circuit 2 (4) is activated.
【００２７】選択されて活性化されたセンスアンプ回路
はそこに入力されている小信号入力を増幅し，出力信号
線に増幅された信号を出力する。このとき選択されてい
ない方のセンスアンプ回路の出力は活性化回路が非活性
であるので出力信号線（ｋ３，ｋ３’）の出力に影響し
ない。The selected and activated sense amplifier circuit amplifies the small signal input inputted thereto and outputs the amplified signal to the output signal line. At this time, the output of the non-selected sense amplifier circuit does not affect the output of the output signal lines (k3, k3 ') because the activation circuit is inactive.
【００２８】本発明によれば，センスアンプ回路が選択
機能を持つので動作が高速であり，回路構成も簡単にす
ることができる。According to the present invention, since the sense amplifier circuit has a selection function, the operation is fast and the circuit structure can be simplified.
【００２９】[0029]
【実施例】図２は本発明の実施例１のブロック図であ
る。図２は４つのセンスアンプ回路に対して選択信号で
そのうちの一つを選択し，小信号入力を増幅して出力す
るものである。1 is a block diagram of a first embodiment of the present invention. In FIG. 2, one of the four sense amplifier circuits is selected by a selection signal, and a small signal input is amplified and output.
【００３０】図２において，２１，２２，２３，２４は
それぞれセンスアンプ回路１，センスアンプ回路２，セ
ンスアンプ回路３，センスアンプ回路４である。In FIG. 2, reference numerals 21, 22, 23 and 24 denote a sense amplifier circuit 1, a sense amplifier circuit 2, a sense amplifier circuit 3 and a sense amplifier circuit 4, respectively.
【００３１】選択信号１，選択信号２，選択信号３，選
択信号４はそれぞれセンスアンプ回路１，センスアンプ
回路２，センスアンプ回路３，センスアンプ回路４を選
択するとともに，それぞれの選択信号をセンスアンプ回
路の活性化回路（図示せず）に入力し，センスアンプ回
路を活性化するものである。The selection signal 1, the selection signal 2, the selection signal 3, and the selection signal 4 select the sense amplifier circuit 1, the sense amplifier circuit 2, the sense amplifier circuit 3, and the sense amplifier circuit 4, respectively, and sense the respective selection signals. This is input to an activation circuit (not shown) of the amplifier circuit to activate the sense amplifier circuit.
【００３２】例えば，センスアンプ回路１(21)を選択
し，小信号入力１を増幅して出力する場合，選択信号１
はセンスアンプ回路１(21)の活性化回路を活性化し，小
信号入力１を差動増幅して出力する。このとき，選択信
号線２，選択信号線３，選択信号線４はそれぞれのセン
スアンプの活性化回路を活性化しない信号である。この
時，選択されていないセンスアンプ回路（２２，２３，
２４）は非活性であって，その出力は出力信号線（ｋ
５，ｋ５’）の出力に影響しない。For example, when the sense amplifier circuit 1 (21) is selected and the small signal input 1 is amplified and output, the selection signal 1
Activates the activation circuit of the sense amplifier circuit 1 (21) to differentially amplify the small signal input 1 and output it. At this time, the selection signal line 2, the selection signal line 3, and the selection signal line 4 are signals that do not activate the activation circuits of the respective sense amplifiers. At this time, the unselected sense amplifier circuits (22, 23,
24) is inactive, and its output is the output signal line (k
5, k5 ') output is not affected.
【００３３】図３は本発明の実施例１のセンスアンプ回
路である。図３はセンスアンプ回路１とセンスアンプ回
路２の２つのセンスアンプ回路のうちの１つを選択する
場合を示す。FIG. 3 shows a sense amplifier circuit according to the first embodiment of the present invention. FIG. 3 shows a case where one of the two sense amplifier circuits of the sense amplifier circuit 1 and the sense amplifier circuit 2 is selected.
【００３４】図３において，２１はセンスアンプ回路１
である。２２はセンスアンプ回路２である。センスアン
プ回路１(21)とセンスアンプ回路２(22)は同じ構成であ
る。In FIG. 3, reference numeral 21 is a sense amplifier circuit 1.
Is. Reference numeral 22 is a sense amplifier circuit 2. The sense amplifier circuit 1 (21) and the sense amplifier circuit 2 (22) have the same structure.
【００３５】センスアンプ回路１(21)，センスアンプ回
路２(22)において，ｍｅ１，ｍｐ１，ｍｐ２はＰ型ＭＯ
Ｓトランジスタである。ｍｎ１，ｍｎ２，ｍｃｓ１，ｍ
ｃｓ２はＮ型ＭＯＳトランジスタである。In the sense amplifier circuit 1 (21) and the sense amplifier circuit 2 (22), me1, mp1 and mp2 are P-type MO.
It is an S transistor. mn1, mn2, mcs1, m
cs2 is an N-type MOS transistor.
【００３６】選択信号ｓ１によりセンスアンプ回路１(2
1)を選択し，小信号入力１を増幅して出力する場合につ
いて説明する。図４は実施例１のセンスアンプ回路の動
作説明図である。Sense amplifier circuit 1 (2
A case where 1) is selected and the small signal input 1 is amplified and output will be described. FIG. 4 is an operation explanatory diagram of the sense amplifier circuit of the first embodiment.
【００３７】図４を参照して図３のセンスアンプ回路の
動作を説明する。図４ (a)はクロック（ＣＬＫ）信号と
小信号入力の関係を示す。図４ (b)は選択信号（ｓ１，
ｓ２）と出力信号の関係を示す。図４ (a)， (b)におい
て時間軸（横軸）は共通である。縦軸は電圧である。The operation of the sense amplifier circuit of FIG. 3 will be described with reference to FIG. FIG. 4A shows the relationship between the clock (CLK) signal and the small signal input. FIG. 4 (b) shows a selection signal (s1,
The relationship between s2) and the output signal is shown. 4A and 4B, the time axis (horizontal axis) is common. The vertical axis represents voltage.
【００３８】時刻ｔ0 で，センスアンプ回路１(21)，セ
ンスアンプ回路２(22)は活性化されていない。このとき
選択信号ｓ１，選択信号ｓ２はＬであり，ｍｃｓ１，ｍ
ｃｓ２はともにオフである。また，このとき，クロック
ＣＬＫはＬであって，イコライジングトランジスタｍｅ
１はオンである。このときｍｐ１，ｍｐ２の出力側はと
もにＨ（Ｖｃｃ−Ｖｔｈｐ（Ｖｔｈｐはｐチャネルトラ
ンジスタのスレッシュホールド電圧））である。この
時，入力信号ｋ１，入力信号ｋ１’はともにＨであると
する。At time t 0 , the sense amplifier circuit 1 (21) and the sense amplifier circuit 2 (22) are not activated. At this time, the selection signals s1 and s2 are L, and mcs1 and m
Both cs2 are off. At this time, the clock CLK is L, and the equalizing transistor me
1 is on. At this time, the output sides of mp1 and mp2 are both H (Vcc-Vthp (Vthp is the threshold voltage of the p-channel transistor)). At this time, it is assumed that the input signal k1 and the input signal k1 ′ are both H.
【００３９】この状態から，時刻ｔ1 でＣＬＫがＨにな
り，ｍｅ１はオフになる。時刻ｔ2でｓ１がＨになり，
ｍｃｓ１がオンになる。このときｍｃｓ２はオフのまま
である。From this state, CLK becomes H at time t 1 and me1 is turned off. S1 becomes H at time t 2 ,
mcs1 turns on. At this time, mcs2 remains off.
【００４０】時刻ｔ2 で小信号入力１のｋ１はＨを維持
し，ｋ１’はΔＶだけ低くなる。ｍｎ１がオンになり，
ｍｐ２がオンになる。そのため，ｍｐ１はオフとなり、
ｋ２はＬとなる。一方，ｍｎ２がオフとなり，ｍｐ２が
オンになり，ｋ２’はＨになる。一方，このとき，セン
スアンプ回路２(22)はｍｃｓ２がオフなので不活性であ
る。そのため，センスアンプ回路１(21)の出力に影響し
ないあるいは動作しても同じように動作するのでセンス
アンプ回路１(21)の出力には影響しない。例えば，ｋ２
がＬでＴｒ２’がオンになってもｋ２’の出力はＨなの
で，Ｔｒ２’の出力がｋ２’に影響することはない。ま
た，ｋ２’がＨなのでＴｒ２はオフでありＴｒ２の出力
がｋ２に影響することはない。At time t 2 , k1 of the small signal input 1 maintains H, and k1 'becomes lower by ΔV. mn1 is turned on,
mp2 turns on. Therefore, mp1 is turned off,
k2 is L. On the other hand, mn2 is turned off, mp2 is turned on, and k2 ′ is H. On the other hand, at this time, the sense amplifier circuit 2 (22) is inactive because mcs2 is off. Therefore, the output of the sense amplifier circuit 1 (21) is not affected, or even if it operates, the same operation is performed and therefore the output of the sense amplifier circuit 1 (21) is not affected. For example, k2
Even if L2 is L and Tr2 'is turned on, the output of k2' is H, so that the output of Tr2 'does not affect k2'. Since k2 ′ is H, Tr2 is off and the output of Tr2 does not affect k2.
【００４１】従って，ｋ３，ｋ３’から小信号入力１を
差動増幅した信号が出力される。時刻ｔ4 でＣＬＫ＝
Ｌ，ｓ１が共にＬになり，センスアンプ１(21)は非活性
となり，出力信号線ｋ３，ｋ３’は共にＨ（Ｖｃｃ−Ｖ
ｔｈｐ）を出力する。Therefore, a signal obtained by differentially amplifying the small signal input 1 is output from k3 and k3 '. CLK = at time t 4
Both L and s1 become L, the sense amplifier 1 (21) becomes inactive, and the output signal lines k3 and k3 'both become H (Vcc-V).
thp) is output.
【００４２】図２，図３の構成において，選択信号が到
達する時間には小信号入力は十分な電位差を持っている
ので，一定の電位差になるまでの時間マージンを見込ん
でおく必要がなくなり，動作が高速化する。In the configurations of FIGS. 2 and 3, since the small signal input has a sufficient potential difference at the time when the selection signal arrives, it is not necessary to consider the time margin until the potential difference becomes constant. The operation is faster.
【００４３】センスアンプ回路を図３の２個から４個，
８個と増加させることにより，セレクタ機能を１／４，
１／８に増大することが可能である。図５は本発明の実
施例２のブロック図である。また，同様の動作を他のラ
ッチ型差動センスアンプ回路でも実現することができ
る。Two to four sense amplifier circuits shown in FIG.
By increasing the number to 8, the selector function becomes 1/4
It can be increased to 1/8. FIG. 5 is a block diagram of the second embodiment of the present invention. Further, the same operation can be realized by another latch type differential sense amplifier circuit.
【００４４】図５において，２１，２２，２３，２４は
それぞれセンスアンプ回路１，センスアンプ回路２，セ
ンスアンプ回路３，センスアンプ回路４であり，選択信
号により選択されて活性化されるものである。In FIG. 5, reference numerals 21, 22, 23 and 24 denote a sense amplifier circuit 1, a sense amplifier circuit 2, a sense amplifier circuit 3 and a sense amplifier circuit 4, which are selected and activated by a selection signal. is there.
【００４５】３１はプリセンスアンプ回路１であって，
小信号入力１を差動増幅してセンスアンプ回路１(21)に
出力するものである。３２はプリセンスアンプ回路２で
あって，小信号入力２を差動増幅してセンスアンプ回路
２(22)に出力するものである。31 is a pre-sense amplifier circuit 1,
The small signal input 1 is differentially amplified and output to the sense amplifier circuit 1 (21). Reference numeral 32 is a pre-sense amplifier circuit 2, which differentially amplifies the small signal input 2 and outputs it to the sense amplifier circuit 2 (22).
【００４６】３３はプリセンスアンプ回路３であって，
小信号入力３を差動増幅してセンスアンプ回路３(23)に
出力するものである。３４はプリセンスアンプ回路４で
あって，小信号入力４を差動増幅してセンスアンプ回路
４(24)に出力するものである。33 is a pre-sense amplifier circuit 3,
The small signal input 3 is differentially amplified and output to the sense amplifier circuit 3 (23). The pre-sense amplifier circuit 34 differentially amplifies the small signal input 4 and outputs it to the sense amplifier circuit 4 (24).
【００４７】それぞれ各プリセンスアンプ回路３１，３
２，３３，３４はプリセンスアンプ活性化信号により活
性化し，小信号入力を差動増幅するものである。図５の
構成は，センスアンプ活性化信号で各プリセンスアンプ
回路３１，３２，３３，３４を活性化し，小信号入力
１，小信号入力２，小信号入力３，小信号入力４を増幅
する。各プリセンスアンプ回路３１，３２，３３，３４
の増幅された小信号入力はそれぞれに接続されたセンス
アンプ回路２１，２２，２３，２４に入力される。Each pre-sense amplifier circuit 31, 3
2, 33 and 34 are activated by a presense amplifier activation signal and differentially amplify a small signal input. In the configuration of FIG. 5, each presense amplifier circuit 31, 32, 33, 34 is activated by the sense amplifier activation signal and the small signal input 1, the small signal input 2, the small signal input 3, and the small signal input 4 are amplified. Each presense amplifier circuit 31, 32, 33, 34
The amplified small signal inputs of are input to the sense amplifier circuits 21, 22, 23 and 24 connected to them.
【００４８】各センスアンプ回路２１，２２，２３，２
４は選択信号１，選択信号２，選択信号３，選択信号４
により選択され，選択されたセンスアンプ回路はプリセ
ンスアンプ回路から入力される小信号入力を差動増幅し
て出力する。Each sense amplifier circuit 21, 22, 23, 2
4 is a selection signal 1, a selection signal 2, a selection signal 3, a selection signal 4
The selected sense amplifier circuit differentially amplifies and outputs the small signal input input from the pre-sense amplifier circuit.
【００４９】図６は本発明の実施例２のセンスアンプ回
路である。図６はセンスアンプ回路１(21)とセンスアン
プ回路２(22)の２つのうちの１つを選択する場合を示
す。図６において，２１，２２は，それぞれセンスアン
プ回路１，センスアンプ回路２である。FIG. 6 shows a sense amplifier circuit according to the second embodiment of the present invention. FIG. 6 shows a case where one of the sense amplifier circuit 1 (21) and the sense amplifier circuit 2 (22) is selected. In FIG. 6, reference numerals 21 and 22 denote a sense amplifier circuit 1 and a sense amplifier circuit 2, respectively.
【００５０】３１，３２は，それぞれプリセンスアンプ
回路１，プリセンスアンプ回路２である。プリアンプ活
性化信号がＨ，ＣＬＫ＝Ｌで，プリセンスアンプ回路１
(31)，プリセンスアンプ回路２(32)か活性化されて，そ
れぞれ小信号入力１，小信号入力２を差動増幅し，それ
ぞれセンスアンプ回路１(21)，センスアンプ回路２(22)
に入力する。Reference numerals 31 and 32 are a presense amplifier circuit 1 and a presense amplifier circuit 2, respectively. When the preamplifier activation signal is H and CLK = L, the presense amplifier circuit 1
(31), the pre-sense amplifier circuit 2 (32) is activated to differentially amplify the small signal input 1 and the small signal input 2, respectively, and the sense amplifier circuit 1 (21) and the sense amplifier circuit 2 (22), respectively.
To enter.
【００５１】センスアンプ回路１(21)を選択する場合，
選択信号ｓ１＝Ｈ，選択信号ｓ２＝Ｌである。このと
き，センスアンプ回路１(21)のｍｃｓ１がオンとなり，
ＣＬＫ＝Ｈでｍｅ１がオフとなり，センスアンプ回路１
(21)が活性化され，プリセンスアンプ回路１(31)で増幅
された小信号入力１を差動増幅する。このとき，ｍｃｓ
２はオフであるのでプリセンスアンプ回路２(32)の出力
はセンスアンプ回路１(21)の出力に影響しない。When the sense amplifier circuit 1 (21) is selected,
The selection signal s1 = H and the selection signal s2 = L. At this time, mcs1 of the sense amplifier circuit 1 (21) is turned on,
When CLK = H, me1 is turned off, and the sense amplifier circuit 1
(21) is activated and the small signal input 1 amplified by the pre-sense amplifier circuit 1 (31) is differentially amplified. At this time, mcs
Since 2 is off, the output of the pre-sense amplifier circuit 2 (32) does not affect the output of the sense amplifier circuit 1 (21).
【００５２】図５，図６の実施例２の回路は，セレクト
信号の遅延時間が，センスアンプ回路の入力信号の遅延
時間に比べて，さらに大きい場合に有効である。すなわ
ち，セレクト信号の到達する前に，入力信号をある程度
増幅させておくことで，次段のセンスアンプ回路の遅延
時間を短くするとともにノイズに強い回路となる。The circuit of the second embodiment shown in FIGS. 5 and 6 is effective when the delay time of the select signal is much longer than the delay time of the input signal of the sense amplifier circuit. That is, by amplifying the input signal to some extent before the select signal arrives, the delay time of the sense amplifier circuit in the next stage is shortened and the circuit is resistant to noise.
【００５３】図７は本発明の実施例３のブロック構成で
ある。図７において，２１はセンスアンプ回路１であっ
て，２つの活性化信号入力端子Ａ，Ｂを備え，２系統の
選択信号を入力するものである。選択信号系統１の選択
信号１もしくは選択信号系統２の選択信号１で選択され
るとともに活性化されるものである。FIG. 7 is a block diagram of the third embodiment of the present invention. In FIG. 7, reference numeral 21 denotes a sense amplifier circuit 1, which has two activation signal input terminals A and B and inputs two-system selection signals. It is selected and activated by the selection signal 1 of the selection signal system 1 or the selection signal 1 of the selection signal system 2.
【００５４】２２はセンスアンプ回路２であって，２つ
の活性化信号入力端子Ａ，Ｂを備え，２系統の選択信号
を入力するものである。選択信号系統１の選択信号２も
しくは選択信号系統２の選択信号２で選択されるととも
に活性化されるものである。Reference numeral 22 denotes a sense amplifier circuit 2, which has two activation signal input terminals A and B and inputs two-system selection signals. It is selected and activated by the selection signal 2 of the selection signal system 1 or the selection signal 2 of the selection signal system 2.
【００５５】２３はセンスアンプ回路３であって，２つ
の活性化信号入力端子Ａ，Ｂを備え，２系統の選択信号
を入力するものである。選択信号系統１の選択信号３も
しくは選択信号系統２の選択信号３で選択されるととも
に活性化されるものである。Reference numeral 23 denotes a sense amplifier circuit 3 which has two activation signal input terminals A and B and inputs two selection signals. It is selected and activated by the selection signal 3 of the selection signal system 1 or the selection signal 3 of the selection signal system 2.
【００５６】２４はセンスアンプ回路４であって，２つ
の活性化信号入力端子Ａ，Ｂを備え，２系統の選択信号
を入力するものである。選択信号系統１の選択信号４も
しくは選択信号系統２の選択信号４で選択されるととも
に活性化されるものである。Reference numeral 24 is a sense amplifier circuit 4, which has two activation signal input terminals A and B, and inputs selection signals of two systems. It is selected and activated by the selection signal 4 of the selection signal system 1 or the selection signal 4 of the selection signal system 2.
【００５７】３１はプリセンスアンプ回路１であって，
小信号入力１を差動増幅するものである。３２はプリセ
ンスアンプ回路２であって，小信号入力２を差動増幅す
るものである。Reference numeral 31 is a pre-sense amplifier circuit 1,
The small signal input 1 is differentially amplified. Reference numeral 32 is a pre-sense amplifier circuit 2 for differentially amplifying the small signal input 2.
【００５８】３３はプリセンスアンプ回路３であって，
小信号入力３を差動増幅するものである。３４はプリセ
ンスアンプ回路４であって，小信号入力４を差動増幅す
るものである。33 is a pre-sense amplifier circuit 3,
The small signal input 3 is differentially amplified. A pre-sense amplifier circuit 34 differentially amplifies the small signal input 4.
【００５９】図７の構成において，プリセンスアンプ活
性化信号により各プリセンスアンプ回路１(31)，プリセ
ンスアンプ回路２(32)，プリセンスアンプ回路３(33)，
プリセンスアンプ回路４(34)が活性化され，小信号入力
１，小信号入力２，小信号入力３，小信号入力４を差動
増幅する。プリセンスアンプ回路１(31)，プリセンスア
ンプ回路２(32)，プリセンスアンプ回路３(33)，プリセ
ンスアンプ回路４(34)の増幅された小信号入力１，２，
３，４はそれぞれセンスアンプ回路１(21)，センスアン
プ回路２(22)，センスアンプ回路３(23)，センスアンプ
回路４(24)に入力される。In the configuration of FIG. 7, each presense amplifier circuit 1 (31), presense amplifier circuit 2 (32), presense amplifier circuit 3 (33),
The pre-sense amplifier circuit 4 (34) is activated and differentially amplifies the small signal input 1, the small signal input 2, the small signal input 3, and the small signal input 4. Pre-sense amplifier circuit 1 (31), pre-sense amplifier circuit 2 (32), pre-sense amplifier circuit 3 (33), pre-sense amplifier circuit 4 (34) amplified small signal input 1, 2,
3 and 4 are input to the sense amplifier circuit 1 (21), the sense amplifier circuit 2 (22), the sense amplifier circuit 3 (23), and the sense amplifier circuit 4 (24), respectively.
【００６０】例えば，選択信号系統１の選択信号は通常
の使用状態における選択信号であり，選択信号系統はテ
スト用の選択信号として使用するものである。通常の使
用状態において，センスアンプ回路１(21)を選択する場
合には，選択信号系統２の選択信号を全てＬとしてお
き，選択信号系統１の選択信号１をＨとし，他の選択信
号２，３，４をＬとする。その結果，選択信号系統１の
選択信号１によりセンスアンプ回路１(21)だけが活性化
され，増幅された小信号入力１が差動増幅されて出力さ
れる。For example, the selection signal of the selection signal system 1 is a selection signal in a normal use state, and the selection signal system is used as a selection signal for testing. When selecting the sense amplifier circuit 1 (21) in a normal use state, all selection signals of the selection signal system 2 are set to L, the selection signal 1 of the selection signal system 1 is set to H, and the other selection signals 2 are selected. , 3, 4 are L. As a result, only the sense amplifier circuit 1 (21) is activated by the selection signal 1 of the selection signal system 1, and the amplified small signal input 1 is differentially amplified and output.
【００６１】あるいは，メモリをテストする場合におい
て，センスアンプ回路１(21)を選択する場合には，選択
信号系統１の選択信号１，２，３，４を全てＬとする。
そして，選択信号系統２の選択信号１をＨとし，他の選
択信号２，３，４をＬとする。その結果，選択信号系統
２の選択信号１によりセンスアンプ回路１(21)だけが活
性化され，増幅された小信号入力１が差動増幅されて出
力される。Alternatively, in the case of testing the memory, when the sense amplifier circuit 1 (21) is selected, the selection signals 1, 2, 3, 4 of the selection signal system 1 are all set to L.
Then, the selection signal 1 of the selection signal system 2 is set to H, and the other selection signals 2, 3 and 4 are set to L. As a result, only the sense amplifier circuit 1 (21) is activated by the selection signal 1 of the selection signal system 2, and the amplified small signal input 1 is differentially amplified and output.
【００６２】図８は本発明の実施例３のセンスアンプ回
路である。図８は２つのセンスアンプ回路から１つを選
択する場合を示す。図８において，２１，２２は，それ
ぞれセンスアンプ回路１(21)，センスアンプ回路２(22)
である。FIG. 8 shows a sense amplifier circuit according to the third embodiment of the present invention. FIG. 8 shows a case where one of the two sense amplifier circuits is selected. In FIG. 8, reference numerals 21 and 22 denote sense amplifier circuit 1 (21) and sense amplifier circuit 2 (22), respectively.
Is.
【００６３】選択信号ｓ１ａ，選択信号ｓ２ａは選択信
号系統１の選択信号である。選択信号ｓ１ｂ，選択信号
ｓ２ｂは選択信号系統２の選択信号である。ＣＬＫはク
ロックである。The selection signals s1a and s2a are selection signals of the selection signal system 1. The selection signals s1b and s2b are selection signals of the selection signal system 2. CLK is a clock.
【００６４】図８の回路において，選択信号ｓ１ａ＝Ｈ
でｍｃｓ１ａがオンとなり，ＣＬＫ＝Ｈでｍｅ１がオフ
となって，センスアンプ回路１(21)が活性化される。そ
して，プリセンスアンプ回路１(31)で増幅された小信号
入力１が差動増幅されて出力される。あるいは，選択信
号ｓ２ａ＝Ｈでｍｃｓ２ａがオンとなり，ＣＬＫ＝Ｈで
センスアンプ回路２(22)が活性化され，プリセンスアン
プ回路２(32)で増幅された小信号入力２が差動増幅され
て出力される。In the circuit of FIG. 8, the selection signal s1a = H
The mcs1a is turned on, the me1 is turned off when CLK = H, and the sense amplifier circuit 1 (21) is activated. Then, the small signal input 1 amplified by the pre-sense amplifier circuit 1 (31) is differentially amplified and output. Alternatively, the selection signal s2a = H turns on the mcs2a, the CLK = H activates the sense amplifier circuit 2 (22), and the small signal input 2 amplified by the pre-sense amplifier circuit 2 (32) is differentially amplified. Is output.
【００６５】また，選択信号ｓ１ｂ＝Ｈでｍｃｓ１ｂが
オンとなり，ＣＬＫ＝Ｈでセンスアンプ回路１(21)が活
性化される。そして，プリセンスアンプ回路１(31)で増
幅された小信号入力１が差動増幅されて出力される。同
様に，選択信号ｓ２ｂ＝Ｈでｍｃｓ２ｂがオンとなり，
ＣＬＫ＝Ｈでセンスアンプ回路２(22)が活性化され，プ
リセンスアンプ回路２(32)で増幅された小信号入力２が
差動増幅されて出力される。When the selection signal s1b = H, mcs1b is turned on, and when CLK = H, the sense amplifier circuit 1 (21) is activated. Then, the small signal input 1 amplified by the pre-sense amplifier circuit 1 (31) is differentially amplified and output. Similarly, the selection signal s2b = H turns on mcs2b,
When CLK = H, the sense amplifier circuit 2 (22) is activated, and the small signal input 2 amplified by the pre-sense amplifier circuit 2 (32) is differentially amplified and output.
【００６６】本実施例３によれば，通常使用モード，テ
ストモード等の２系統の選択信号を使い分けることがで
きる。図９は本発明の実施例４である。According to the third embodiment, it is possible to selectively use two systems of selection signals such as the normal use mode and the test mode. FIG. 9 shows a fourth embodiment of the present invention.
【００６７】図９は選択信号系統１と選択信号系統２を
トライステートバッファにより切り替えるようにしたも
のである。図９において，２１，２２，２３，２４はそ
れぞれセンスアンプ回路１，センスアンプ回路２，セン
スアンプ回路３，センスアンプ回路４である。In FIG. 9, the selection signal system 1 and the selection signal system 2 are switched by a tri-state buffer. In FIG. 9, reference numerals 21, 22, 23 and 24 denote a sense amplifier circuit 1, a sense amplifier circuit 2, a sense amplifier circuit 3 and a sense amplifier circuit 4, respectively.
【００６８】３１はプリセンスアンプ回路１であって，
小信号入力１を差動増幅するものである。３２はプリセ
ンスアンプ回路２であって，小信号入力２を差動増幅す
るものである。31 is a pre-sense amplifier circuit 1,
The small signal input 1 is differentially amplified. Reference numeral 32 is a pre-sense amplifier circuit 2 for differentially amplifying the small signal input 2.
【００６９】３３はプリセンスアンプ回路３であって，
小信号入力３を差動増幅するものである。３４はプリセ
ンスアンプ回路４であって，小信号入力４を差動増幅す
るものである。33 is a pre-sense amplifier circuit 3,
The small signal input 3 is differentially amplified. A pre-sense amplifier circuit 34 differentially amplifies the small signal input 4.
【００７０】４１はトライステートバッファ１であっ
て，モード選択信号を入力し，モードに応じて選択信号
系統１の選択信号１，２，３，４が各センスアンプ回路
１，２，３，４に入力され，それぞれを選択するように
するものである。Reference numeral 41 is a tri-state buffer 1, which inputs a mode selection signal, and the selection signals 1, 2, 3, 4 of the selection signal system 1 are supplied to the respective sense amplifier circuits 1, 2, 3, 4 according to the mode. Is input to each of them and each of them is selected.
【００７１】４２はトライステートバッファ２であっ
て，モード選択信号を入力し，モードに応じて選択信号
系統２の選択信号１，２，３，４を各センスアンプ回路
１，２，３，４に入力し，それぞれを選択するようにす
るものである。Reference numeral 42 denotes a tri-state buffer 2 which inputs a mode selection signal and outputs the selection signals 1, 2, 3, 4 of the selection signal system 2 according to the mode to the sense amplifier circuits 1, 2, 3, 4 respectively. You can enter each in and select each.
【００７２】図９の構成において，選択信号系統１の選
択信号により各センスアンプ回路２１，２２，２３，２
４を選択する場合には，トライステートバッファ１(41)
が入力信号（選択信号系統１の各選択信号）が通過する
ようなモード選択信号１を与え，そのとき，トライステ
ートバッファ２(42)がハイインピーダンスとなるような
モード選択信号２をトライステートバッファ２(42)に与
える。In the configuration of FIG. 9, each sense amplifier circuit 21, 22, 23, 2 is selected by the selection signal of the selection signal system 1.
When selecting 4, tri-state buffer 1 (41)
Provides the mode selection signal 1 through which the input signal (each selection signal of the selection signal system 1) passes, and at that time, the tri-state buffer 2 (42) becomes a high impedance mode selection signal 2 Give to 2 (42).
【００７３】反対に，選択信号系統２の選択信号により
各センスアンプ回路２１，２２，２３，２４を選択する
場合には，トライステートバッファ２(42)が選択信号系
統２の各選択信号が通過するようなモード選択信号２を
トライステートバッファ２(42)に与える。そのとき，ト
ライステートバッファ１(41)がハイインピーダスとなる
ようなモード選択信号１をトライステートバッファ１(4
1)に与える。On the contrary, when each sense amplifier circuit 21, 22, 23, 24 is selected by the selection signal of the selection signal system 2, the tri-state buffer 2 (42) passes each selection signal of the selection signal system 2. A mode selection signal 2 that does this is applied to the tri-state buffer 2 (42). At that time, the tri-state buffer 1 (41) is set to the mode selection signal 1 which becomes high impedance.
Give to 1).
【００７４】各プリセンスアンプ回路１，２，３，４お
よびセンスアンプ回路１，２，３，４の動作は図９と同
様であるので説明は省略する。図１０は本発明のトライ
ステートバッファの例を示す。図１０の選択信号１〜選
択信号４のうちの１つのみを図示する。The operations of the pre-sense amplifier circuits 1, 2, 3, 4 and the sense amplifier circuits 1, 2, 3, 4 are the same as those in FIG. FIG. 10 shows an example of the tri-state buffer of the present invention. Only one of the selection signals 1 to 4 in FIG. 10 is shown.
【００７５】図１０において，４１はトライステートバ
ッファ１である。４２はトライステートバッファ２であ
る。In FIG. 10, reference numeral 41 is a tri-state buffer 1. 42 is the tri-state buffer 2.
【００７６】２１，２２，２３，２４はそれぞれセンス
アンプ回路１，２，３，４である。トライステートバッ
ファ１(41)において，Ｔｒ１０，Ｔｒ１１はＰ型ＭＯＳ
トランジスタである。Reference numerals 21, 22, 23 and 24 are sense amplifier circuits 1, 2, 3 and 4, respectively. In the tri-state buffer 1 (41), Tr10 and Tr11 are P-type MOS
It is a transistor.
【００７７】Ｔｒ１２，Ｔｒ１３はＮ型ＭＯＳトランジ
スタである。Ｔｒ１３のゲートに入力するモード切り替
え信号の反転信号（反転モード切り替え信号）をＴｒ１
０のゲートに印加する。Tr12 and Tr13 are N-type MOS transistors. An inversion signal (inversion mode switching signal) of the mode switching signal input to the gate of Tr13 is input to Tr1.
Applied to the 0 gate.
【００７８】トライステートバッファ２(42)において，
Ｔｒ２０，Ｔｒ２１はＰ型ＭＯＳトランジスタである。
Ｔｒ２２，Ｔｒ２３はＮ型ＭＯＳトランジスタである。In the tristate buffer 2 (42),
Tr20 and Tr21 are P-type MOS transistors.
Tr22 and Tr23 are N-type MOS transistors.
【００７９】Ｔｒ２１のゲートに入力するモード切り替
え信号の反転信号（反転モード切り替え信号）をＴｒ２
４のゲートに印加する。トライステートバッファ１(41)
のモード切り替え信号とトライステートバッファ２(42)
のトライステートバッファのモード切り替え信号の論理
は互いに反転した論理である。An inversion signal (inversion mode switching signal) of the mode switching signal input to the gate of Tr21 is Tr2.
4 to the gate. Tri-state buffer 1 (41)
Mode switching signal and tri-state buffer 2 (42)
The logics of the mode switching signals of the tri-state buffers are logics which are mutually inverted.
【００８０】選択信号系統１の選択信号によりセンスア
ンプ回路を選択する場合について説明する。トライステ
ートバッファ１(41)のモード切り替え信号はＨとする。
そして，トライステートバッファ２(42)のモード切り替
え信号はＬとする。そのため，トライステートバッファ
１(41)において，Ｔｒ１０およびＴｒ１３はともにオン
となり，選択信号系統１の選択信号がセンスアンプ回路
１に入力される。この時，トライステートバッファ２(4
2)において，Ｔｒ２１およびＴｒ２４は共にオフであ
る。従って，選択信号系統２の選択信号はセンスアンプ
回路には入力されない。従って，選択信号系統１の選択
信号のうちの１つがＬであれば，その選択信号を入力す
るセンスアンプ回路が活性化される。A case where the sense amplifier circuit is selected by the selection signal of the selection signal system 1 will be described. The mode switching signal of the tri-state buffer 1 (41) is set to H.
The mode switching signal of the tri-state buffer 2 (42) is set to L. Therefore, in the tri-state buffer 1 (41), both Tr10 and Tr13 are turned on, and the selection signal of the selection signal system 1 is input to the sense amplifier circuit 1. At this time, tri-state buffer 2 (4
In 2), both Tr21 and Tr24 are off. Therefore, the selection signal of the selection signal system 2 is not input to the sense amplifier circuit. Therefore, if one of the selection signals of the selection signal system 1 is L, the sense amplifier circuit that inputs the selection signal is activated.
【００８１】選択信号系統２の選択信号を選択する場合
には，トライステートバッファ２(42)のモード選択信号
をＬとし，トライステートバッファ１(41)のモード選択
信号をＨとする。When the selection signal of the selection signal system 2 is selected, the mode selection signal of the tri-state buffer 2 (42) is set to L and the mode selection signal of the tri-state buffer 1 (41) is set to H.
【００８２】本実施例によれば，通常モード，テストモ
ードを使い分けるのに回路が少ない信号線で実現するこ
とができる。According to the present embodiment, it is possible to realize the normal mode and the test mode by using the signal lines with few circuits.
【００８３】[0083]
【発明の効果】本発明によれば，簡単な回路構成で高速
動作するセンスアンプ回路を構成することができる。ま
た，選択信号を生成する回路の負担も小さくすることが
できる。According to the present invention, a sense amplifier circuit which operates at high speed can be constructed with a simple circuit configuration. In addition, the load on the circuit that generates the selection signal can be reduced.
【図１】本発明の基本構成を示す図である。FIG. 1 is a diagram showing a basic configuration of the present invention.
【図２】本発明の実施例１のブロック図を示す図であ
る。FIG. 2 is a diagram showing a block diagram of a first embodiment of the present invention.
【図３】本発明の実施例１のセンスアンプ回路を示す図
である。FIG. 3 is a diagram showing a sense amplifier circuit according to the first embodiment of the present invention.
【図４】本発明の実施例１のセンスアンプ回路の動作説
明図である。FIG. 4 is an operation explanatory diagram of the sense amplifier circuit according to the first embodiment of the present invention.
【図５】本発明の実施例２のブロック図である。FIG. 5 is a block diagram of a second embodiment of the present invention.
【図６】本発明の実施例２のセンスアンプ回路を示す図
である。FIG. 6 is a diagram showing a sense amplifier circuit according to a second embodiment of the present invention.
【図７】本発明の実施例３のブロック構成を示す図であ
る。FIG. 7 is a diagram showing a block configuration of a third embodiment of the present invention.
【図８】本発明の実施例３のセンスアンプ回路を示す図
である。FIG. 8 is a diagram showing a sense amplifier circuit according to a third embodiment of the present invention.
【図９】本発明の実施例４のブロック構成を示す図であ
る。FIG. 9 is a diagram showing a block configuration of a fourth embodiment of the present invention.
【図１０】本発明の実施例４のトライステートバッファ
を示す図である。FIG. 10 is a diagram showing a tri-state buffer according to a fourth embodiment of the present invention.
【図１１】従来の技術(1) のブロック図である。FIG. 11 is a block diagram of a conventional technique (1).
【図１２】従来の技術(1) の回路である。FIG. 12 is a circuit of the related art (1).
【図１３】従来の技術(2) を示す図である。FIG. 13 is a diagram showing a conventional technique (2).
【符号の説明】 １：センスアンプ回路１ ２：センスアンプ回路２ ３：活性化回路１ ４：活性化回路２[Explanation of reference numerals] 1: Sense amplifier circuit 1 2: Sense amplifier circuit 2 3: Activation circuit 1 4: Activation circuit 2
Claims (4)
入力して増幅する複数のセンスアンプ回路と，各センス
アンプ回路は増幅作用を活性化する活性化回路とを備
え，複数のセンスアンプ回路の出力線を互いに結線して
共通出力線とし，該センスアンプ回路の選択信号を活性
化回路の活性化信号としてセンスアンプ回路を選択して
活性化し，選択されたセンスアンプ回路は小入力信号を
増幅して共通出力線に出力し，選択されないセンスアン
プ回路の活性化回路は不活性としてその出力が出力線に
影響しないことを特徴とするセンスアンプ回路。1. A plurality of sense amplifier circuits comprising: a plurality of sense amplifier circuits for inputting and amplifying a small input signal output from a memory holding unit; and each sense amplifier circuit having an activating circuit for activating an amplifying action. The output lines of the circuits are connected to each other to form a common output line, and the sense amplifier circuit is selected and activated by using the selection signal of the sense amplifier circuit as the activation signal of the activation circuit. A sense amplifier circuit that amplifies and outputs to a common output line, and the activation circuit of a non-selected sense amplifier circuit is inactive and its output does not affect the output line.
アンプ回路を設け，該記憶保持部から出力される小入力
信号をプリセンスアンプ回路で増幅し，該プリセンスア
ンプ回路から出力される増幅された小入力信号を該セン
スアンプ回路の入力信号とすることを特徴とする請求項
１に記載のセンスアンプ回路。2. A pre-sense amplifier circuit is provided in front of the sense amplifier circuit, a small input signal output from the memory holding unit is amplified by the pre-sense amplifier circuit, and an amplified small input output from the pre-sense amplifier circuit. The sense amplifier circuit according to claim 1, wherein a signal is used as an input signal of the sense amplifier circuit.
信号を１系統として複数系統の選択信号線をもち，該活
性化回路は複数系統の選択信号により選択されるもので
あることを特徴とする請求項１もしくは２に記載のセン
スアンプ回路。3. The multi-selection signal for selecting the sense amplifier circuit is set as one system, and the system has a multi-system selection signal line, and the activation circuit is selected by the multi-system selection signals. The sense amplifier circuit according to claim 1.
イステートバッファを備え，該トライステートバッファ
により系統単位に選択信号線を選択することを特徴とす
る請求項３に記載のセンスアンプ回路。4. The sense amplifier circuit according to claim 3, wherein a tri-state buffer is provided on the input side of the selection signal lines of the plurality of systems, and the selection signal line is selected in each system by the tri-state buffer. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027921A JPH08221989A (en) | 1995-02-16 | 1995-02-16 | Sense amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027921A JPH08221989A (en) | 1995-02-16 | 1995-02-16 | Sense amplifier circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08221989A true JPH08221989A (en) | 1996-08-30 |
Family
ID=12234358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7027921A Withdrawn JPH08221989A (en) | 1995-02-16 | 1995-02-16 | Sense amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08221989A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122863A (en) * | 2005-10-28 | 2007-05-17 | Sony Corp | Dynamic sense amplifier for sram |
| JP2015508933A (en) * | 2012-03-27 | 2015-03-23 | アップル インコーポレイテッド | Redundant sense amplifier memory |
-
1995
- 1995-02-16 JP JP7027921A patent/JPH08221989A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122863A (en) * | 2005-10-28 | 2007-05-17 | Sony Corp | Dynamic sense amplifier for sram |
| JP2015508933A (en) * | 2012-03-27 | 2015-03-23 | アップル インコーポレイテッド | Redundant sense amplifier memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004508761A (en) | Circuit for generating low-voltage differential signals | |
| US20020070762A1 (en) | Amplifier for use in semiconductor integrated circuits | |
| US5808487A (en) | Multi-directional small signal transceiver/repeater | |
| KR940004520B1 (en) | Semiconductor memory device | |
| JPH10190420A (en) | Differential comparator circuit provided with improve common mode range | |
| EP0332077A3 (en) | Semiconductor integrated circuit using bipolar transistor and cmos transistor | |
| JP4919806B2 (en) | Fail-safe for differential circuits based on current sensing scheme | |
| KR100225594B1 (en) | Current-driven signal interface implemented in semiconductor integrated circuit device | |
| JPH10302480A (en) | Output circuit for memory | |
| JPH08221989A (en) | Sense amplifier circuit | |
| JP4147360B2 (en) | Two-port SRAM | |
| JP2000306385A (en) | Complementary differential input buffer for semiconductor memory | |
| KR100299522B1 (en) | High-Speed sense amplifier | |
| US5384503A (en) | SRAM with current-mode read data path | |
| KR100253283B1 (en) | Waste current reducing circuit for memory device | |
| JP4204834B2 (en) | Data receiver and data receiving method | |
| JPH1050071A (en) | Semiconductor device | |
| KR20070038607A (en) | Latch circuit and method for driving latch circuit | |
| JP2934520B2 (en) | Level judgment circuit | |
| JP2912158B2 (en) | Signal line switching circuit | |
| JP3194554B2 (en) | Logic circuit | |
| KR100670727B1 (en) | Current Mirror Sense Amplifier | |
| JP2808664B2 (en) | Differential amplifier | |
| KR20030058254A (en) | Semiconductor device having clocked sense amplifier and latch | |
| JPH07130188A (en) | Multiplex sense amplifier |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |