JP2912158B2 - 信号線切替回路 - Google Patents
信号線切替回路Info
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- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
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- H—ELECTRICITY
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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Description
【0001】
【産業上の利用分野】本発明は信号線切替回路に関し、
特にテスト回路付き半導体集積回路の信号線切替回路に
関する。
特にテスト回路付き半導体集積回路の信号線切替回路に
関する。
【0002】
【従来の技術】半導体集積回路の大規模化に伴ない、こ
れを構成する諸回路の動作が正常であるか否かのテスト
が重要な課題となってきている。このテスト容易化設計
の一つとして、通常動作させる前に故障の有無を調べる
ため、スターティックランダムアクセスメモリ(SRA
M)などの大規模半導体集積回路では、通常動作時のデ
ータ信号(以下通常データ信号)とテスト信号とを切替
える信号切替回路を内蔵するものが広く用いらている。
れを構成する諸回路の動作が正常であるか否かのテスト
が重要な課題となってきている。このテスト容易化設計
の一つとして、通常動作させる前に故障の有無を調べる
ため、スターティックランダムアクセスメモリ(SRA
M)などの大規模半導体集積回路では、通常動作時のデ
ータ信号(以下通常データ信号)とテスト信号とを切替
える信号切替回路を内蔵するものが広く用いらている。
【0003】従来、SRAMのセンス増幅器などに用い
られているこの種の信号切替回路は、トランスファゲー
トを用いたものやクロックドインバータを用いたものな
どが知られている。
られているこの種の信号切替回路は、トランスファゲー
トを用いたものやクロックドインバータを用いたものな
どが知られている。
【0004】従来のトランスファゲートを用いた第1の
信号切替回路をブロックで示す図5を参照すると、この
従来の第1の信号線切替回路は、小振幅の相補通常デー
タ信号a,Iaを増幅し信号線B1,B2にそれぞれ信
号b,Ibを出力する第1段目の増幅器A1と、相補信
号である通常データ/テスト選択信号m,Imに応答し
て信号b,Ibと相補信号であるテスト判定結果信号
t,Itとを切替え信号c,Icを出力する切替回路1
と、信号c,Icを増幅し信号d,Idを出力する第2
段目の増幅器A2と、信号d,Idを所定の形式の出力
信号eに生成して出力する出力回路6とを備える。
信号切替回路をブロックで示す図5を参照すると、この
従来の第1の信号線切替回路は、小振幅の相補通常デー
タ信号a,Iaを増幅し信号線B1,B2にそれぞれ信
号b,Ibを出力する第1段目の増幅器A1と、相補信
号である通常データ/テスト選択信号m,Imに応答し
て信号b,Ibと相補信号であるテスト判定結果信号
t,Itとを切替え信号c,Icを出力する切替回路1
と、信号c,Icを増幅し信号d,Idを出力する第2
段目の増幅器A2と、信号d,Idを所定の形式の出力
信号eに生成して出力する出力回路6とを備える。
【0005】切替回路1は、各々のソースが信号b,I
bの各々に各々のゲートが共通接続され通常データ選択
信号mに各々のドレインが信号c,Icの各々にそれぞ
れ接続されたNMOSトランジスタN11,N12と、
各々のソースが信号t,Itの各々に各々のゲートが共
通接続されテスト選択信号Imに各々のドレインが信号
c,Icの各々にそれぞれ接続されたNMOSトランジ
スタN13,N14とを備える。
bの各々に各々のゲートが共通接続され通常データ選択
信号mに各々のドレインが信号c,Icの各々にそれぞ
れ接続されたNMOSトランジスタN11,N12と、
各々のソースが信号t,Itの各々に各々のゲートが共
通接続されテスト選択信号Imに各々のドレインが信号
c,Icの各々にそれぞれ接続されたNMOSトランジ
スタN13,N14とを備える。
【0006】次に、図5を参照して、従来の第1の信号
線切替回路の動作について説明すると、まず、通常デー
タ信号を出力させる場合は、通常データ/テスト選択信
号m,ImをそれぞれHレベル,Lレベルに設定する。
通常データ信号a,Iaは増幅器A1により増幅され、
信号b,Ibとして出力される。通常データ選択信号m
のHレベルに応答してトランジスタN11,N12の各
々は導通状態となり、信号b,Ibがそのまま信号c,
Icとして出力され増幅器A2に供給される。一方、テ
スト選択信号ImのLレベルに応答してトランジスタN
13,N14の各々は遮断状態となり、テスト判定結果
信号t,Itは阻止され信号c,Icに影響することは
ない。次に、信号c,Icの供給に応答して増幅器A2
は出力信号d,Idを出力回路6に供給し、出力回路6
は信号d,Idの供給に応答して出力信号eを出力す
る。
線切替回路の動作について説明すると、まず、通常デー
タ信号を出力させる場合は、通常データ/テスト選択信
号m,ImをそれぞれHレベル,Lレベルに設定する。
通常データ信号a,Iaは増幅器A1により増幅され、
信号b,Ibとして出力される。通常データ選択信号m
のHレベルに応答してトランジスタN11,N12の各
々は導通状態となり、信号b,Ibがそのまま信号c,
Icとして出力され増幅器A2に供給される。一方、テ
スト選択信号ImのLレベルに応答してトランジスタN
13,N14の各々は遮断状態となり、テスト判定結果
信号t,Itは阻止され信号c,Icに影響することは
ない。次に、信号c,Icの供給に応答して増幅器A2
は出力信号d,Idを出力回路6に供給し、出力回路6
は信号d,Idの供給に応答して出力信号eを出力す
る。
【0007】次に、テスト判定結果信号を出力させる場
合は、通常データ/テスト選択信号m,Imをそれぞれ
上述とは逆のLレベル,Hレベルに設定する。これによ
り、テスト選択信号ImのHレベルに応答してトランジ
スタN13,N14の各々は導通状態となり、テスト判
定結果信号t,Itがそのまま信号c,Icとして出力
され増幅器A2に供給される。一方、通常データ選択信
号mのLレベルに応答してトランジスタN11,N12
の各々は遮断状態となり、通常データ信号b,Ibは阻
止される。したがって、テスト判定結果信号t,Itに
対応する信号c,Icが増幅器A2,出力回路6を経由
して信号eとして出力される。
合は、通常データ/テスト選択信号m,Imをそれぞれ
上述とは逆のLレベル,Hレベルに設定する。これによ
り、テスト選択信号ImのHレベルに応答してトランジ
スタN13,N14の各々は導通状態となり、テスト判
定結果信号t,Itがそのまま信号c,Icとして出力
され増幅器A2に供給される。一方、通常データ選択信
号mのLレベルに応答してトランジスタN11,N12
の各々は遮断状態となり、通常データ信号b,Ibは阻
止される。したがって、テスト判定結果信号t,Itに
対応する信号c,Icが増幅器A2,出力回路6を経由
して信号eとして出力される。
【0008】このように切替回路1のトランジスタN1
1〜N14はそれぞれ通常データ/テスト選択信号m,
Imにより制御されるトランスファゲートとして動作す
る。
1〜N14はそれぞれ通常データ/テスト選択信号m,
Imにより制御されるトランスファゲートとして動作す
る。
【0009】次に、従来のクロックドインバータを用い
た第2の信号切替回路を図5と共通の構成要素には共通
の参照文字/数字を付して同様にブロックで示す図6を
参照すると、この従来の第2の信号線切替回路の第1の
切替回路との相違点は、切替回路1の代りにトランスフ
ァゲートをクロックドインバータに置換えた切替回路2
を備えることである。
た第2の信号切替回路を図5と共通の構成要素には共通
の参照文字/数字を付して同様にブロックで示す図6を
参照すると、この従来の第2の信号線切替回路の第1の
切替回路との相違点は、切替回路1の代りにトランスフ
ァゲートをクロックドインバータに置換えた切替回路2
を備えることである。
【0010】切替回路2は、各々の選択ゲートが共通接
続され通常データ選択信号mに各々の入力端が信号b,
Ibの各々に各々の出力端が信号c,Icの各々にそれ
ぞれ接続されたクロックドインバータであるインバータ
I21,I22と、各々の選択ゲートが共通接続されテ
スト選択信号mに各々の入力端が信号t,Itの各々に
各々の出力端が信号c,Icの各々にそれぞれ接続され
たクロックドインバータであるインバータI23,I2
4とを備える。
続され通常データ選択信号mに各々の入力端が信号b,
Ibの各々に各々の出力端が信号c,Icの各々にそれ
ぞれ接続されたクロックドインバータであるインバータ
I21,I22と、各々の選択ゲートが共通接続されテ
スト選択信号mに各々の入力端が信号t,Itの各々に
各々の出力端が信号c,Icの各々にそれぞれ接続され
たクロックドインバータであるインバータI23,I2
4とを備える。
【0011】この従来の第2の信号線切替回路の動作
は、信号c,Icの極性が反転する以外は上述の従来の
第1の信号線切替回路と同様であるので、説明を省略す
る。
は、信号c,Icの極性が反転する以外は上述の従来の
第1の信号線切替回路と同様であるので、説明を省略す
る。
【0012】
【発明が解決しようとする課題】上述した従来の第1の
信号線切替回路は、通常データの伝達経路にトランスフ
ァゲートとして挿入されるNMOSトランジスタの伝達
速度低下要因となる導通抵抗と接合容量との低減のため
上記NMOSトランジスタのサイズを増大する必要があ
ることと、テスト判定結果信号および通常データ/テス
ト選択信号の各々の所要信号線数がそれぞれ相補の2本
であることとにより、チップサイズが増大するという欠
点がある。
信号線切替回路は、通常データの伝達経路にトランスフ
ァゲートとして挿入されるNMOSトランジスタの伝達
速度低下要因となる導通抵抗と接合容量との低減のため
上記NMOSトランジスタのサイズを増大する必要があ
ることと、テスト判定結果信号および通常データ/テス
ト選択信号の各々の所要信号線数がそれぞれ相補の2本
であることとにより、チップサイズが増大するという欠
点がある。
【0013】従来の第2の信号線切替回路は、通常デー
タの伝達経路に挿入されるクロックドレインバータによ
り少なくともインバータ1段分の動作遅延を生じるとい
う欠点がある。さらに、4個のクロックドインバータを
構成するための所要のトランジスタ数が最低16個であ
ることと、第1の例と同様にテスト判定結果信号および
通常データ/テスト選択信号の各々の所要信号線数がそ
れぞれ相補の2本であることとにより、チップサイズが
増大するという欠点がある。
タの伝達経路に挿入されるクロックドレインバータによ
り少なくともインバータ1段分の動作遅延を生じるとい
う欠点がある。さらに、4個のクロックドインバータを
構成するための所要のトランジスタ数が最低16個であ
ることと、第1の例と同様にテスト判定結果信号および
通常データ/テスト選択信号の各々の所要信号線数がそ
れぞれ相補の2本であることとにより、チップサイズが
増大するという欠点がある。
【0014】
【課題を解決するための手段】本発明の信号線切替回路
は、通常動作時のデータ信号を増幅し第1のレベルの振
幅かつ相補の第1および第2の信号をそれぞれ第1およ
び第2の信号線に出力する第1の増幅回路と、前記第1
および第2の信号線を経由して供給される前記第1およ
び第2の信号の各々を増幅し所定のレベルで出力する第
2の増幅回路と、通常動作とテスト動作とを選択切替制
御するテスト選択信号の供給に応答してテスト判定結果
を示すテスト判定結果信号対応の相補の第3および第4
の信号を前記第1および第2の信号線に供給するよう切
替る切替手段とを備える信号線切替回路において、前記
切替手段が、前記第1および第2の信号線の各々と電源
電位との間に並列接続され前記第1の増幅回路より十分
大きい電流供給能力を持ち前記第1,第2の信号の各々
のレベルと無関係に前記第3および第4の信号の各々を
それぞれ前記第1および第2の信号線に供給可能とする
切替回路を備えて構成されている。
は、通常動作時のデータ信号を増幅し第1のレベルの振
幅かつ相補の第1および第2の信号をそれぞれ第1およ
び第2の信号線に出力する第1の増幅回路と、前記第1
および第2の信号線を経由して供給される前記第1およ
び第2の信号の各々を増幅し所定のレベルで出力する第
2の増幅回路と、通常動作とテスト動作とを選択切替制
御するテスト選択信号の供給に応答してテスト判定結果
を示すテスト判定結果信号対応の相補の第3および第4
の信号を前記第1および第2の信号線に供給するよう切
替る切替手段とを備える信号線切替回路において、前記
切替手段が、前記第1および第2の信号線の各々と電源
電位との間に並列接続され前記第1の増幅回路より十分
大きい電流供給能力を持ち前記第1,第2の信号の各々
のレベルと無関係に前記第3および第4の信号の各々を
それぞれ前記第1および第2の信号線に供給可能とする
切替回路を備えて構成されている。
【0015】
【実施例】次に、本発明の実施例を従来と共通の構成要
素には共通の参照文字/数字を付して同様にブロックで
示す図1を参照すると、この図に示す本実施例の信号線
切替回路は、信号線B1,B2で接続された従来と共通
の増幅器A1,A2と、出力回路6とに加えて、切替回
路1または2の代りにテスト選択信号Imに応答して信
号線B1,B2のそれぞれの信号b,Ibを強制的にテ
スト判定結果信号t対応の信号レベルに切替る切替回路
3を備える。
素には共通の参照文字/数字を付して同様にブロックで
示す図1を参照すると、この図に示す本実施例の信号線
切替回路は、信号線B1,B2で接続された従来と共通
の増幅器A1,A2と、出力回路6とに加えて、切替回
路1または2の代りにテスト選択信号Imに応答して信
号線B1,B2のそれぞれの信号b,Ibを強制的にテ
スト判定結果信号t対応の信号レベルに切替る切替回路
3を備える。
【0016】切替回路3は、各々のゲートが共通接続さ
れテストデータ選択信号Imに各々のドレインが信号線
B1,B2の各々に接続されたNMOSトランジスタN
31,N32と、ゲートがテスト判定結果信号tにドレ
インがトランジスタN31のソースにソースが接地電位
にそれぞれ接続されたNMOSトランジスタN33と、
入力端がテスト判定結果信号tに接続され反転信号It
を生成するインバータI31と、ゲートが反転信号It
にドレインがトランジスタN32のソースにソースが接
地電位にそれぞれ接続されたNMOSトランジスタN3
3とを備える。トランジスタN31〜N34の各々の電
流供給能力は増幅器A1の電流供給能力の2倍以上と十
分大きいものとする。
れテストデータ選択信号Imに各々のドレインが信号線
B1,B2の各々に接続されたNMOSトランジスタN
31,N32と、ゲートがテスト判定結果信号tにドレ
インがトランジスタN31のソースにソースが接地電位
にそれぞれ接続されたNMOSトランジスタN33と、
入力端がテスト判定結果信号tに接続され反転信号It
を生成するインバータI31と、ゲートが反転信号It
にドレインがトランジスタN32のソースにソースが接
地電位にそれぞれ接続されたNMOSトランジスタN3
3とを備える。トランジスタN31〜N34の各々の電
流供給能力は増幅器A1の電流供給能力の2倍以上と十
分大きいものとする。
【0017】図1および動作の一例を示すタイムチャー
トである図2を参照して本実施例の動作について説明す
ると、まず、通常データ信号を出力させる場合は、テス
ト選択信号Imを接地電位すなわちLレベルに設定す
る。通常データ信号a,Iaは増幅器A1により増幅さ
れ、小振幅レベルの信号b,Ibとしてそれぞれ信号線
B1,B2に出力される。ここで、説明の便宜上、図2
(A)に示すように、通常データ信号選択時の各信号の
状態は、信号IbがHレベルより低いレベルである小振
幅のハイ(h)レベル、信号bがLレベルより高いレベ
ルである小振幅のロウ(l)レベル、信号tがHレベ
ル、出力信号eはHレベルであるとする。テスト選択信
号ImのLレベルに応答してトランジスタN31,N3
2は遮断状態であり、したがって、テスト判定結果信号
t,Itは阻止され信号b,Ibに影響することはな
い。次に、信号b,Ibの供給に応答して増幅器A2は
出力信号d,Idを出力回路6に供給し、出力回路6は
信号d,Idの供給に応答してHレベルの出力信号eを
出力する。
トである図2を参照して本実施例の動作について説明す
ると、まず、通常データ信号を出力させる場合は、テス
ト選択信号Imを接地電位すなわちLレベルに設定す
る。通常データ信号a,Iaは増幅器A1により増幅さ
れ、小振幅レベルの信号b,Ibとしてそれぞれ信号線
B1,B2に出力される。ここで、説明の便宜上、図2
(A)に示すように、通常データ信号選択時の各信号の
状態は、信号IbがHレベルより低いレベルである小振
幅のハイ(h)レベル、信号bがLレベルより高いレベ
ルである小振幅のロウ(l)レベル、信号tがHレベ
ル、出力信号eはHレベルであるとする。テスト選択信
号ImのLレベルに応答してトランジスタN31,N3
2は遮断状態であり、したがって、テスト判定結果信号
t,Itは阻止され信号b,Ibに影響することはな
い。次に、信号b,Ibの供給に応答して増幅器A2は
出力信号d,Idを出力回路6に供給し、出力回路6は
信号d,Idの供給に応答してHレベルの出力信号eを
出力する。
【0018】次に、テスト判定結果信号を出力させる場
合は、テスト選択信号Imを上述とは逆のHレベルに設
定する(時刻T0)。これにより、テスト選択信号Im
のHレベルに応答してトランジスタN31,N32の各
々は導通状態となり、トランジスタN33はテスト判定
結果信号tのHレベルに応答して導通し信号線B2のh
レベルの信号Ibのレベルを引下げる。上述のように、
増幅器A1に比較してトランジスタN31〜N34は電
流供給能力が十分大きいので、信号Ibはlレベルより
も低いLレベル(付近)まで引下げられる。一方、トラ
ンジスタN34は反転信号ItのLレベルに応答して遮
断状態となり、信号線B1の信号bのレベルは影響を受
けずlレベルを保持する。この結果、増幅器A2の相補
入力信号b,Ibのレベルの相対関係は、各々lレベル
およびより低いLレベルとなり、通常データ信号の場合
と逆転することにより、出力回路6の出力信号eがLレ
ベルに逆転する。
合は、テスト選択信号Imを上述とは逆のHレベルに設
定する(時刻T0)。これにより、テスト選択信号Im
のHレベルに応答してトランジスタN31,N32の各
々は導通状態となり、トランジスタN33はテスト判定
結果信号tのHレベルに応答して導通し信号線B2のh
レベルの信号Ibのレベルを引下げる。上述のように、
増幅器A1に比較してトランジスタN31〜N34は電
流供給能力が十分大きいので、信号Ibはlレベルより
も低いLレベル(付近)まで引下げられる。一方、トラ
ンジスタN34は反転信号ItのLレベルに応答して遮
断状態となり、信号線B1の信号bのレベルは影響を受
けずlレベルを保持する。この結果、増幅器A2の相補
入力信号b,Ibのレベルの相対関係は、各々lレベル
およびより低いLレベルとなり、通常データ信号の場合
と逆転することにより、出力回路6の出力信号eがLレ
ベルに逆転する。
【0019】また、図2(B)に示すように、通常デー
タ信号選択時の信号b,Ibのレベルが、図2(A)と
逆に、それぞれhレベル,lレベルとすると、時刻T0
におけるテスト選択信号ImのHレベルの設定により、
信号bはhレベルを保持し、信号IbはlレベルからL
レベルに引下げられる。このように、増幅器A2への入
信号の相対関係は不変であるので、出力回路6の出力信
号eがLレベルの状態を保持する。このように、テスト
選択時には、出力信号eのレベルは、通常データ信号
a,Ia対応のもとの信号b,Ibのレベル状態とは無
関係にテスト判定結果信号tのレベル状態により決定さ
れる。
タ信号選択時の信号b,Ibのレベルが、図2(A)と
逆に、それぞれhレベル,lレベルとすると、時刻T0
におけるテスト選択信号ImのHレベルの設定により、
信号bはhレベルを保持し、信号IbはlレベルからL
レベルに引下げられる。このように、増幅器A2への入
信号の相対関係は不変であるので、出力回路6の出力信
号eがLレベルの状態を保持する。このように、テスト
選択時には、出力信号eのレベルは、通常データ信号
a,Ia対応のもとの信号b,Ibのレベル状態とは無
関係にテスト判定結果信号tのレベル状態により決定さ
れる。
【0020】次に、本発明の第2の実施例を図1と共通
の構成要素には共通の参照文字/数字を付して同様にブ
ロックで示す示す図3を参照すると、この図に示す本実
施例の第1の実施例との相違点は、切替回路3の代り
に、ゲートがテスト判定結果信号tにドレインが信号線
B2にそれぞれ接続されたNMOSトランジスタN41
と、入力端がテスト判定結果信号tに接続され反転信号
Itを生成するインバータI41と、ゲートが反転信号
Itにドレインが信号線B1にソースがトランジスタN
41のソースにそれぞれ接続されたNMOSトランジス
タN42と、ゲートがテストデータ選択信号Imにドレ
インがトランジスタN41,N42のソースにソースが
接地電位にそれぞれ接続されたNMOSトランジスタN
43とを備える切替回路4を備えることである。これら
トランジスタN41〜N43の電流供給能力は、第1の
実施例のトランジスタN31〜N34と同様に、増幅器
A1の電流供給能力の2倍以上と十分大きいものとす
る。
の構成要素には共通の参照文字/数字を付して同様にブ
ロックで示す示す図3を参照すると、この図に示す本実
施例の第1の実施例との相違点は、切替回路3の代り
に、ゲートがテスト判定結果信号tにドレインが信号線
B2にそれぞれ接続されたNMOSトランジスタN41
と、入力端がテスト判定結果信号tに接続され反転信号
Itを生成するインバータI41と、ゲートが反転信号
Itにドレインが信号線B1にソースがトランジスタN
41のソースにそれぞれ接続されたNMOSトランジス
タN42と、ゲートがテストデータ選択信号Imにドレ
インがトランジスタN41,N42のソースにソースが
接地電位にそれぞれ接続されたNMOSトランジスタN
43とを備える切替回路4を備えることである。これら
トランジスタN41〜N43の電流供給能力は、第1の
実施例のトランジスタN31〜N34と同様に、増幅器
A1の電流供給能力の2倍以上と十分大きいものとす
る。
【0021】本実施例の動作は、信号線B1,B2のそ
れぞれの信号b,Ibに対しテスト選択信号Imにより
制御されテスト選択を行うスイッチングトランジスタと
して共通のトランジスタN43の1個とするほかは第1
の実施例と全く同様であり、出力信号eのレベルは、通
常データ信号a,Ia対応のもとの信号b,Ibのレベ
ル状態とは無関係にテスト判定結果信号tのレベル状態
により決定される。
れぞれの信号b,Ibに対しテスト選択信号Imにより
制御されテスト選択を行うスイッチングトランジスタと
して共通のトランジスタN43の1個とするほかは第1
の実施例と全く同様であり、出力信号eのレベルは、通
常データ信号a,Ia対応のもとの信号b,Ibのレベ
ル状態とは無関係にテスト判定結果信号tのレベル状態
により決定される。
【0022】次に、本発明の第3の実施例を図1と共通
の構成要素には共通の参照文字/数字を付して同様にブ
ロックで示す示す図4を参照すると、この図に示す本実
施例の第1の実施例との相違点は、切替回路3の代りに
各々のゲートが共通接続されテストデータ選択信号Im
に各々のドレインが信号線B1,B2の各々に接続され
たNMOSトランジスタN51,N52と、入力端がテ
スト判定結果信号tおよびトランジスタN51のソース
に出力端がトランジスタN52のソースにそれぞれ接続
され反転信号Itを生成するインバータI51とを備え
る切替回路5を備えることである。第1の実施例と同様
に、これらトランジスタN51,N52およびインバー
タI51の電流供給能力は増幅器A1の電流供給能力の
2倍以上と十分大きいものとする。
の構成要素には共通の参照文字/数字を付して同様にブ
ロックで示す示す図4を参照すると、この図に示す本実
施例の第1の実施例との相違点は、切替回路3の代りに
各々のゲートが共通接続されテストデータ選択信号Im
に各々のドレインが信号線B1,B2の各々に接続され
たNMOSトランジスタN51,N52と、入力端がテ
スト判定結果信号tおよびトランジスタN51のソース
に出力端がトランジスタN52のソースにそれぞれ接続
され反転信号Itを生成するインバータI51とを備え
る切替回路5を備えることである。第1の実施例と同様
に、これらトランジスタN51,N52およびインバー
タI51の電流供給能力は増幅器A1の電流供給能力の
2倍以上と十分大きいものとする。
【0023】本実施例の動作は、信号線B1,B2に対
しテスト判定結果信号t,およびその反転信号Itを直
接トランジスタN51,N52の各々のソースを経由し
て供給するほかは、第1および第2の実施例と全く同様
であり、出力信号eのレベルは、通常データ信号a,I
a対応のもとの信号b,Ibのレベル状態とは無関係に
テスト判定結果信号tのレベル状態により決定される。
しテスト判定結果信号t,およびその反転信号Itを直
接トランジスタN51,N52の各々のソースを経由し
て供給するほかは、第1および第2の実施例と全く同様
であり、出力信号eのレベルは、通常データ信号a,I
a対応のもとの信号b,Ibのレベル状態とは無関係に
テスト判定結果信号tのレベル状態により決定される。
【0024】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、切替回路のスイッチングトランジスタと
してNMOSトランジスタの代りにPMOSトランジス
タを用いることも、本発明の主旨を逸脱しない限り適用
できることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、切替回路のスイッチングトランジスタと
してNMOSトランジスタの代りにPMOSトランジス
タを用いることも、本発明の主旨を逸脱しない限り適用
できることは勿論である。
【0025】
【発明の効果】以上説明したように、本発明の信号線切
替回路は、切替対象の信号線に並列接続され増幅回路よ
り十分大きい電流供給能力を持ち通常データ信号対応の
上記増幅器出力信号のレベルと無関係にテスト判定結果
信号のレベル対応の相補信号を上記信号線に供給可能と
する切替駆動回路を備えることにより、通常データ信号
の選択時における速度低下の要因を除去できるという効
果がある。また、比較的小サイズのNMOSトランジス
タを用いることが可能であることと、テスト選択信号お
よびテスト判定結果信号対応の信号線数を半減できるこ
ととからチップサイズを削減できるという効果がある。
替回路は、切替対象の信号線に並列接続され増幅回路よ
り十分大きい電流供給能力を持ち通常データ信号対応の
上記増幅器出力信号のレベルと無関係にテスト判定結果
信号のレベル対応の相補信号を上記信号線に供給可能と
する切替駆動回路を備えることにより、通常データ信号
の選択時における速度低下の要因を除去できるという効
果がある。また、比較的小サイズのNMOSトランジス
タを用いることが可能であることと、テスト選択信号お
よびテスト判定結果信号対応の信号線数を半減できるこ
ととからチップサイズを削減できるという効果がある。
【図1】本発明の信号線切替回路の第1の実施例を示す
ブロック図である。
ブロック図である。
【図2】本実施例の信号線切替回路における動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
【図3】本発明の信号線切替回路の第2の実施例を示す
ブロック図である。
ブロック図である。
【図4】本発明の信号線切替回路の第3の実施例を示す
ブロック図である。
ブロック図である。
【図5】従来の信号線切替回路の第1の例を示すブロッ
ク図である。
ク図である。
【図6】従来の信号線切替回路の第2の例を示すブロッ
ク図である。
ク図である。
1,2,3,4,5 切替回路 6 出力回路 A1,A2 増幅回路 B1,B2 信号線 I21〜I24,I31,I41,I51 インバー
タ N11〜N14,N31〜N34,N41〜N43,N
51,N52 トランジスタ
タ N11〜N14,N31〜N34,N41〜N43,N
51,N52 トランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−296167(JP,A) 特開 平4−74977(JP,A) 特開 昭60−171735(JP,A)
Claims (3)
- 【請求項1】入力されるデータ信号を増幅し第1のレベ
ルの振幅かつ相補の第1及び第2の信号をそれぞれ第1及
び第2の信号線に出力する第1の増幅回路と、前記第1及
び第2の信号線を経由して供給される信号を増幅し所定
のレベルで出力する第2の増幅回路と、前記第1の信号
線と第1の節点との間に接続され制御端子にテスト選択
信号が印加される第1のスイッチングトランジスタと、
前記第1の節点と電源電位との間に接続され制御端子に
テスト判定結果信号に応答した信号が印加される第2の
スイッチングトランジスタと、前記第2の信号線と第2
の節点との間に接続され制御端子にテスト選択信号が印
加される第3のスイッチングトランジスタと、前記第2
の節点と前記電源電位との間に接続され制御端子に前記
テスト判定結果信号に応答した信号が印加され前記第2
のスイッチングトランジスタとは相補に導通状態となる
第4のスイッチングトランジスタとを備え、前記第1乃
至第4のスイッチングトランジスタは前記第1の増幅回
路よりも大きな電流供給能力を有し、前記テスト選択信
号によって前記第1及び第3のスイッチングトランジス
タが導通状態にあるときには前記テスト判定結果信号に
応答して導通状態にある前記第2又は第4のスイッチン
グトランジスタによって前記第1又は第2の信号線が電
源電位とされ、前記第2の増幅回路の出力を決定するこ
とを特徴とする信号線切替回路。 - 【請求項2】入力されるデータ信号を増幅し第1のレベ
ルの振幅かつ相補の第1及び第2の信号をそれぞれ第1及
び第2の信号線に出力する第1の増幅回路と、前記第1及
び第2の信号線を経由して供給される信号を増幅し所定
のレベルで出力する第2の増幅回路と、前記第1の信号
線と節点との間に接続され制御端子にテスト判定結果信
号に応答した信号が印加される第1のスイッチングトラ
ンジスタと、前記第2の信号線と前記節点との間に接続
され制御端子に前記テスト判定結果信号に応答した信号
が印加され前記第1のスイッチングトランジスタとは相
補に導通状態となる第2のスイッチングトランジスタ
と、前記節点と電源電位との間に接続され制御端子にテ
スト選択信号が印加される第3のスイッチングトランジ
スタとを備 え、前記第1乃至第3のスイッチングトラン
ジスタは前記第1の増幅回路よりも大きな電流供給能力
を有し、前記テスト選択信号によって前記第3のスイッ
チングトランジスタが導通状態にあるときには、前記テ
スト判定結果信号に応答して導通状態にある前記第1又
は第2のスイッチングトランジスタによって前記第1又
は第2の信号線が電源電位とされ、前記第2の増幅回路
の出力を決定することを特徴とする信号線切替回路。 - 【請求項3】入力されるデータ信号を増幅し第1のレベ
ルの振幅かつ相補の第1及び第2の信号をそれぞれ第1及
び第2の信号線に出力する第1の増幅回路と、前記第1及
び第2の信号線を経由して供給される信号を増幅し所定
のレベルで出力する第2の増幅回路と、前記第1の信号線
とテスト判定結果信号が印加される第1の節点との間に
接続され制御端子にテスト選択信号が印加される第1の
スイッチングトランジスタと、前記第2の信号線と第2
の節点との間に接続され制御端子に前記テスト選択信号
が印加される第2のスイッチングトランジスタと、前記
第1の節点と前記第2の節点との間に接続されたインバ
ータとを備え、前記第1及び第2のスイッチングトランジ
スタと前記インバータとは、前記第1の増幅回路よりも
大きな電流供給能力を有し、前記テスト選択信号によっ
て前記第1及び第2のスイッチングトランジスタが導通
状態にあるときには、前記テスト判定結果信号に応答し
て前記第1及び第2の信号線のレベルが決定されると共
に前記第2の増幅回路の出力を決定することを特徴とす
る信号線切替回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6102512A JP2912158B2 (ja) | 1994-05-17 | 1994-05-17 | 信号線切替回路 |
US08/443,013 US5570058A (en) | 1994-05-17 | 1995-05-17 | Signal line testing circuit causing no delay in transmission of a normal data signal |
KR1019950012663A KR100190212B1 (ko) | 1994-05-17 | 1995-05-17 | 신호선 절환 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6102512A JP2912158B2 (ja) | 1994-05-17 | 1994-05-17 | 信号線切替回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07312384A JPH07312384A (ja) | 1995-11-28 |
JP2912158B2 true JP2912158B2 (ja) | 1999-06-28 |
Family
ID=14329435
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6102512A Expired - Lifetime JP2912158B2 (ja) | 1994-05-17 | 1994-05-17 | 信号線切替回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5570058A (ja) |
JP (1) | JP2912158B2 (ja) |
KR (1) | KR100190212B1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5898735A (en) * | 1995-10-06 | 1999-04-27 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for signal transmission |
US6992629B2 (en) * | 2003-09-03 | 2006-01-31 | Raytheon Company | Embedded RF vertical interconnect for flexible conformal antenna |
KR20150096891A (ko) * | 2014-02-17 | 2015-08-26 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그것의 동작 방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS621191A (ja) * | 1985-03-11 | 1987-01-07 | Nec Ic Microcomput Syst Ltd | 信号出力回路 |
JPH02296167A (ja) * | 1989-05-10 | 1990-12-06 | Hitachi Ltd | 論理回路の診断方法 |
JPH0536273A (ja) * | 1991-07-26 | 1993-02-12 | Fujitsu Ltd | 半導体記憶装置 |
US5331206A (en) * | 1992-05-01 | 1994-07-19 | The Grass Valley Group, Inc. | Circuit for driving a transmission line |
-
1994
- 1994-05-17 JP JP6102512A patent/JP2912158B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-17 KR KR1019950012663A patent/KR100190212B1/ko not_active IP Right Cessation
- 1995-05-17 US US08/443,013 patent/US5570058A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR100190212B1 (ko) | 1999-06-01 |
JPH07312384A (ja) | 1995-11-28 |
KR950033825A (ko) | 1995-12-26 |
US5570058A (en) | 1996-10-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970610 |