JPH08221907A - デジタルデータ処理回路 - Google Patents

Abstract

(57)【要約】 【目的】データ転送元の転送速度変動が広範囲に及ぶ場
合でもノイズに強く安定した低エラーレートのデータ読
み取りを可能とする、クロック生成用のＰＬＬ回路を使
用せず、データの読取りを可能とする。 【構成】カウンタ１２、１３で、入力信号の反転間隔を
固定クロックによってカウントし、そのカウント結果を
乗算回路１８、除算回路１９に通して演算を行い、演算
値成分検出回路２１でデジタル信号フォーマットの各信
号成分比較の行える数値になるようにし、この数値をデ
コード回路２４でデコードし、シリアルデータ変換回路
２６、同期検出回路２６、データ部抜き取り回路３０に
おいて、デジタル信号フォーマットにのっとった反転長
の判別ができるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所定のフォーマットの
デジタル信号を再生する際に、所定のデジタル変調され
たデータを二値化した後、その反転間隔をクロックによ
ってカウントし、そのカウント数を所定のフォーマット
で規定された信号値と比較できるように演算を行うこと
により、ＶＣＯを用いたＰＬＬ回路によるデータの読み
取りを行わず、データの処理を可能とする技術に関す
る。

【０００２】

【従来の技術】従来のディスク再生装置におけるデータ
読み取りの技術例を図２０に示す。外部から入力されて
きたデジタル信号を再生する場合、そのデジタル信号
は、データ転送元の転送速度変動や信号の位相が不明で
あるため、入力された信号処理回路とは同期がとれてい
ない。そこで、入力信号との同期を取り信号処理を可能
とするため、従来ではデータ転送元からの入力信号を二
値化回路１で二値化した後、信号が反転する波形のエッ
ジと、電圧制御発振器（ＶＣＯ）回路４によって発生さ
せられる発振波形を１／２分周回路５を通した波形のエ
ッジとを位相比較器２によって比較し、その位相誤差を
現す誤差信号を得る。そしてこの誤差信号を比較出力増
幅回路３によって増幅し、ＶＣＯ回路４の制御端子に入
力することで、二つの波形のエッジ位相が一致するよう
にＰＬＬ回路を動作させている。

【０００３】入力データの読み取りは、データ読み取り
回路６によって行われ、入力信号の反転間隔を入力信号
エッジと同期した１／２分周回路５からのクロック出力
によってカウントし、そのカウント数を入力信号の読み
取りデータ（ビット長）としている。その読み取りデー
タ中に含まれる同期信号は、同期パターン検出回路７に
よって検出される。検出した同期信号を基準にして信号
処理回路８、復調回路９が動作し、読み取られたデータ
からデジタル信号フォーマットに含まれるデータを読み
取っている。

【０００４】データ転送元の転送速度が広範囲に変化す
る場合には、その変化範囲に対応したＶＣＯ周波数の可
変範囲が必要となる。しかしながら発振周波数が広範囲
に変化するＶＣＯ回路４を作成すると、ＶＣＯ回路４を
コントロールする電圧と、その電圧を入力されたことに
よって発生する発振周波数の直線性を保つことは難しく
なり、周波数範囲の上限と下限でのＰＬＬ回路としての
ループ特性に変化が現れてくる。すると、ループ特性の
変化によって変動抑圧度の不足やループの発振を引き起
こす可能性が発生するため、ＶＣＯ回路４をコントロー
ルする比較出力増幅回路３には、ゲイン変動を防止する
補正回路が必要になる。

【０００５】また、ＶＣＯ回路４の発振周波数を広範囲
に変化できることを可能としたために、小入力での周波
数変動幅が相対的には大きくなる。このことは、ＶＣＯ
回路４の周波数変化が電源や入力ノイズ等に対してより
大きくなることを意味し、ノイズに弱いＰＬＬ回路構成
となり、１／２分周回路５の出力クロックが入力信号の
エッジに対して同期しにくくなり、誤ったデータの読み
取りを行う率が高くなる。

【０００６】

【発明が解決しようとする課題】データ転送元の転送速
度変動が広範囲に及ぶ場合には、ＶＣＯ回路の周波数可
変範囲を広くとる必要があり、ＶＣＯ回路をコントロー
ルする電圧とその電圧を入力されたことによって発生す
る発振周波数の直線性を保つことは難しくなる。したが
って、ＰＬＬ回路としては周波数範囲の上限と下限のル
ープ特性での変化幅が大きくなり、変動抑圧度の不足や
ループの発振を防止する補正回路が必要になる。

【０００７】またＶＣＯ回路の周波数を広範囲に変化で
きることを可能としたために、小入力での周波数変動幅
が大きくなりＶＣＯ回路の周波数変化が電源や入力ノイ
ズ等に対してより大きくなる。そのことにより、ノイズ
に弱いＰＬＬ回路構成となり誤ったデータの読み取りを
行う率が高くなる。

【０００８】そこでこの発明の目的は、上記従来技術の
問題点を解決することにあり、データ転送元の転送速度
変動が広範囲に及ぶ場合でも、ノイズに強く安定した低
エラーレートのデータ読み取りを可能とするため、ＶＣ
Ｏを用いたビットクロック生成用のＰＬＬ回路を使用せ
ず、データの読取りを可能とすることにある。

【０００９】

【課題を解決するための手段】この発明は、入力信号の
反転間隔を固定クロックによってカウントし、そのカウ
ント結果をデジタル信号フォーマットの各信号成分比較
の行える数値になるよう演算を行い、演算結果をデコー
ドしてデジタル信号フォーマットにのっとった反転長の
判別をできる構成とする。

【００１０】

【作用】上記の手段によると、二値化された入力信号の
反転間隔は、データ転送元の転送速度変動に反比例して
いる。したがって、入力信号をクロックによってカウン
トされた値は、ある基準となるデータの転送速度をカウ
ントした値に対して反比例の値を示す。たとえば、読み
取り可能となる最高の転送速度が１０であった時にデジ
タルデータフォーマットの最長と最短ビットをカウント
した数が１１から３であったとすると、転送速度が１と
なった場合にはカウント数は１１０から３０となる。し
かしながら、転送速度が１０から１に変わったとして
も、デジタル信号の信号構成には変化があるわけではな
く、入力信号の反転時間が１０倍に伸びているだけであ
る。

【００１１】したがって、１１から３のデータを判定す
る部分に入力されるカウント数値１１０から３０をまず
後段の除算回路出力での誤差を少なくするため乗算を行
い、除算回路の除算率を変更して出力数値を順次小さく
して演算を行い、次に入力する１１から３のデータを判
定する回路へ、１２以上の数値が存在しない様に動作さ
せる。１２以上の数値が存在しなくなった時点で除算率
変更を停止すると、変更比は１／１０となり、１１０か
ら３０の数値は１１から３の数値に変換されることにな
る。したがって、１１から３のデータを判定する回路へ
は転送速度が異なる場合にも、常に一定幅の入力信号反
転間隔の数値データが入力されるため、その入力数値が
入力信号のどの成分かを判別することが可能となる。

【００１２】次に、その判別された数値をデコード回路
を通して、所定のデジタル信号フォーマット成分数値へ
の変換を行う。この数値はＰＬＬ回路を用いて読み取ら
れた入力データ反転間隔のクロック数と同一になる。成
分数値への変換を行った数値を後段で信号処理を行いや
すいように、変換数値と同一数の０と１のシリアル信号
に並び替える。この際、反転位置を意味する１は、シリ
アル信号の最後尾その他は０という様に配列する。また
次にきたフォーマット成分数値は、前に行ったシリアル
信号の並び替えの１の直後に接続してというようにし
て、反転位置に１その他は０の連続したシリアル信号デ
ータを作成する。次にその連続したシリアル信号データ
をバッファに溜め込み、その中から同期信号を検出し、
同期信号と次の同期信号のデータを抜き出す。この抜き
出されたデータをフォーマットで定められた所定の処理
を行い、復調回路に出力する。

【００１３】以上の動作を行うことでデータ転送元の転
送速度変化が広範囲におよんだ場合においても、ＶＣＯ
を用いたＰＬＬ回路を使用せずともデータの処理が可能
となる。

【００１４】

【実施例】以下、この発明の実施例を図面を参照して説
明する。図１はこの発明の第１の実施例を示す。外部か
ら入力されてきたデジタル信号を再生する場合、そのデ
ジタル信号は、入力された信号処理回路とは同期がとれ
ていない。したがって、入力信号を二値化回路１０によ
って二値化した後、同期化回路１１によって、二値化信
号と入力された信号処理回路のクロック（以下ＭＣＫ）
との同期をとる。この同期化された二値化信号のＨ
（“１”）とＬ（“０”）の反転間隔を測定するため、
たとえばＨの区間のみをＭＣＫによってカウントするカ
ウンタ１２、１３を設ける。カウンタ１３の入力には反
転回路１４を接続する。その結果、カウンタ１２では二
値化信号のＨ区間のカウント、カウンタ１３ではＬ区間
のカウントを行うことになる。二つのカウンタ１２、１
３は、一方がカウントしている間、他方はカウント動作
を停止しており、スイッチ（以下ＳＷ）回路１６によっ
てカウント動作停止後のカウント値がホールド回路１７
にセットされ、その後タイミングジェネレータ２０によ
って対応するカウンタがリセットされる。

【００１５】同期化回路１１の出力の反転位置は、エッ
ジ検出回路１５によって検出され、その検出信号がタイ
ミングジェネレータ２０に入力される。このタイミング
ジエネレータ２０は、そのエッジ検出結果をもとにホー
ルド回路１７、乗算回路１８、除算回路１９、演算値成
分検出回路２１、シリアルデータ変換回路２５等それぞ
れの制御タイミング信号を作り出す部分であり、この制
御タイミング信号によって各部が動作する。

【００１６】次にホールド回路１７の出力（カウント結
果）は、乗算回路１８に入力され、ここで設定された数
値と入力信号のカウント結果のかけ算を行う。乗算回路
１８は、除算回路１９で除算が行われたときに生じるビ
ット落ちによる誤差の拡大を防止するために設けられて
いる。乗算回路１８の出力は、除算回路１９に入力さ
れ、その設定された除算値によって、乗算回路１８から
出力された数値のわり算が行われ、整数値のみが出力さ
れる。除算回路１９は、除算値が変更できる構成となっ
ており、その変更は除算値変更回路２３の出力によって
行われる。

【００１７】次に除算回路１９の出力である入力信号の
カウント値を乗／除算した数値が演算値成分検出回路２
１に入力され、その数値を基にどの信号成分かを判断す
る。つまり、二値化回路１０のデジタル信号入力は、所
定の信号フォーマットによって最長から最短ビットまで
のビット長成分が決定されている。したがって、それぞ
れの演算成分の比較基準数値と入力信号のカウント値を
乗除算した数値を比較することで、演算値成分検出回路
２１の入力数値がどのビット長成分かを判断することが
できる。

【００１８】図２はその原理を示している。信号成分の
判断基準は大きく分けると３種類に分類される。第１
に、演算値成分検出回路２１への入力値が比較成分に対
して大きく、所定の信号フォーマットを検出できる比較
設置値より大きな数値が数多く入力される場合を、ＣＤ
フォーマットのＥＦＭ信号を例にして説明する。

【００１９】ＣＤのＥＦＭ信号は、３Ｔ〜１１Ｔ（Ｔは
ＭＣＫのビットレート）の信号成分で構成され、一定周
期で最長ビットの１１Ｔが発生する信号となっている。
演算値成分検出回路２１では、その信号成分一つ一つに
対応した比較設置値が設けられ、その設定値と同一の数
値が入力された場合には、入力数値を設定値の信号成分
と判断する。たとえば、演算値成分検出回路２１におい
て、３Ｔと判断する数値を３、１１Ｔと判断する数値を
１１と設定し、３が入力された場合には３Ｔ、１１が入
力された場合には１１Ｔと判断させる。所定の信号フォ
ーマットを検出できる比較設定値より大きな数値が入力
されてきた場合には、信号フォーマットに存在しない１
２Ｔ以上に相当する数値、例えば１２，１３…の数値が
検出されることになる。転送元では信号フォーマットに
のっとった信号を入力しているのであるから、入力数値
を比較設定値と対比できるようにしなければならない。
この場合、１２Ｔ以上に相当する数値が検出されている
のであるから、除算値が不足していることになる。した
がって、演算値成分検出回路２１によって、１２Ｔ以上
に相当する検出が行われると、エラー検出回路２２は、
除算値変更回路２３に対して設定値の増加を行う出力を
発生する。

【００２０】この増加した設定値は除算回路１９の除算
値として設定され、この除算値を基に除算回路１９の入
力値の演算を行う。その結果、演算値成分検出回路２１
の入力値は小さくなる。この状態でさらに１２Ｔ以上に
相当する検出が行われた場合は前記動作を繰り返し、１
２Ｔ以上に相当する検出が行われなくなるまで繰り返す
ようにしている。

【００２１】次に設定値増加の例を以下に示す。演算値
成分検出回路２１で２４Ｔ以上に相当する値が検出され
た場合は、検出が行われる度に除算値変更回路２３の設
定値を一定周期で２倍に変更し、２３Ｔ以下の値になっ
た場合には検出が行われる度に除算値変更回路２３の設
定値を一定周期に１増加させ、演算値成分検出回路２１
で１２Ｔ以上に相当する値が検出されなくなるまで行
う。この動作で演算値成分検出回路２１への入力値を比
較成分数値と一致させることが可能となる。

【００２２】第２に、演算値成分検出回路２１への入力
値が比較成分に対して小さい場合には、信号フォーマッ
トに存在しない１２Ｔ以上に相当する数値は検出され
ず、また一定周期に発生する最大成分の１１Ｔに相当す
る数値も検出されない状態となる。この場合、全ての値
が１０Ｔ以下に相当する数値として演算値成分検出回路
２１へ入力されているのであるから、除算値が過剰とな
っていることになる。したがって、演算値成分検出回路
２１によって１２Ｔ以上に相当する数値は検出されず、
また一定周期に１１Ｔに相当する数値も検出されないよ
うな状態となると、エラー検出回路２２は、除算値変更
回路２３に対して設定値の減少を行う出力を発生する。
この減少した設定値は、除算回路１９の除算値として設
定され、前記同様この除算値を基に除算回路１９の入力
値の演算を行う。その結果、演算値成分検出回路２１の
入力値は大きくなる。この状態でさらに１２Ｔ以上に相
当する数値は検出されず、また１１Ｔに相当する数値も
検出されないような状態が続く場合には、前記動作を繰
り返し、１１Ｔに相当する値の検出が行われるまで繰り
返す。

【００２３】設定値減少の例を以下に示す。演算値成分
検出回路２１で一定周期に全ての検出値が５Ｔ以下に相
当する数値であった場合は、６Ｔ以上に相当する値が検
出されるまで除算値変更回路２３の設定値を一定周期で
１／２に変更し、６Ｔ以上に相当する値が検出された場
合には一定周期に１１Ｔに相当する値が検出されるま
で、除算値変更回路２３の設定値を１減少させる。この
動作で演算値成分検出回路２１への入力値を比較成分数
値と一致させることが可能となる。

【００２４】第３に、演算値成分検出回路２１への入力
値が比較成分と一致している場合がある。演算値成分検
出回路２１の１０Ｔという信号成分を検出する数値を仮
に１０と設定し、除算回路１９の出力数値が１０であっ
た場合には、エラー検出回路２２でエラーが検出されな
いかぎり、演算値成分検出回路２１へ入力された数値は
正しい１０Ｔの信号成分と判断することができる。

【００２５】以上の様に、演算値成分検出回路２１への
入力数値が比較基準値に対してどちらの方向へずれてい
るかを判断して、そのずれに応じてエラー検出回路２２
が除算値変更回路２３へ変更信号を送り、除算回路１９
の除算値の変更を行うことで演算値成分検出回路２１へ
の入力値を比較成分と一致させるように動作する。この
ため、データ転送元の転送速度が変化し、二値化信号の
カウント値が変わっても最長ビットから最短ビットまで
の演算比率が一様に修正され、入力信号の成分であるＣ
Ｄフォーマットのデータビット長を判別することが可能
となる。

【００２６】以後の処理及び動作をさらに、図３も加え
て説明する。演算値成分検出回路２１からは、データビ
ット長を判別した信号が出力されるため、デコード回路
２４によってその結果を実際のビット長数値に変換する
処理が行われる。前記例で示すと演算値成分検出回路２
１に入力された１０Ｔという信号成分が数値で１０と表
現されているから数値を１０として変換する（たとえ１
０Ｔという信号成分が数値で２０と表現されている場合
でも１０という数値に変換する）。これらの変換された
数値は、信号成分そのものでＰＬＬ回路の同期クロック
で読み取られた反転周期のクロック数と同一である。次
に、デコード回路２４からのデコード数値出力を後段の
信号処理を行いやすいように、シリアルデータ変換回路
２５によってシリアルデータに置き換える処理が行われ
る。

【００２７】実際の信号処理は、入力信号のビット長を
判別して行うため、入力信号の反転位置に相当する、す
なわちシリアル化したデータの最後尾にデータ反転ビッ
トを立てるように変換する。変換動作はデータの反転ビ
ット一個とそれ以外のビット数の和が２４のデコード数
値と同一になるようにし、前記例で表すと１０という数
を０００００００００１のビット列（０が９個、最後に
１が１個）というふうに変換する。

【００２８】次に入力されるデコード数値の変換データ
を反転ビットの直後に接続するように動作させる。この
動作を次々に繰り返すことで、デコード数値のシリアル
データ化が行われる。このシリアルデータは、後段の信
号処理を行うため、最少でも同期信号間のビット数（Ｃ
Ｄフォーマット例では５８８ビット）がシリアルデータ
変換回路２５に蓄積されることになる。

【００２９】このシリアル化されたデータから信号フォ
ーマットのデータを読み取るために、同期検出回路２６
によって信号フォーマットの同期パターンを検出し、同
期信号位置を判定する。ＣＤフォーマットの例で表すと
同期信号は、（１１Ｔ−１１Ｔ−２Ｔ）で構成されてい
るため、このビット列を判定する回路を設定して検出が
行われる。この検出された同期信号と、次に入力されて
くる同期信号の間のデータ（ＣＤフォーマット例では同
期信号の２４ビットにマージンビットの３ビットを加え
た以降の５６１ビット）をデータ部抜き取り回路３０に
送り出す。同期検出回路２６の出力は、タイミングジェ
ネレータ２９に入力され、データ部抜き取り回路３０、
カウンタ３３、バッファメモリ３５の動作制御を行う信
号を発生する。

【００３０】データ部抜き取り回路３０では、シリアル
データ変換回路２５の同期信号間のデータフォーマット
に定められたデータブロックのみが入力される様に設定
され、この段階で同期信号は削除される。

【００３１】次に、このデータブロックをマージンビッ
ト除去回路３１（図１）に入力し、データ間を識別する
ために挿入されたマージンビットの除去を行う。前記と
同様にＣＤフォーマットを例にすると、データブロック
は１４ビットのデータと３ビットのマージンビットの列
が３３個つながって構成されている。信号再生の処理に
必要なのはデータのみであるためマージンビットを取り
除く必要がある。

【００３２】その処理を以下に説明する。データ部抜き
取り回路３０のデータをタイミングジェネレータ２９で
制御されるクロックによって、先頭から順次取り出しデ
ータの先頭からデータとマージンビットの和のビット数
をバッファに入力する。その数は、タイミングジェネレ
ータ２９で制御されるカウンタ３３で前記と同一のクロ
ックでカウントする。ＣＤフォーマットを例にすると先
頭からのカウント数が１４になった時、先頭からのデー
タを復調回路３２に出力するようにする。次にカウント
数が１７になった時、カウンタ３３のカウント値をリセ
ットし、次のデータとマージンビットのカウントを開始
する。この動作をデータブロックのビット数分行い終了
し、次のデータブロック開始の制御信号がタイミングジ
ェネレータ２９から出力されて再開する。この動作によ
ってマージンビットの除去が完了する。

【００３３】復調回路３２は、マージンビット除去回路
３１の出力であるデータビットをデータ転送元が所定の
フォーマットで変調する以前のデータに復調する動作を
行う。前記と同様にＣＤフォーマットを例にすると転送
元の信号であるＥＦＭ信号は、元のデータ８ビットを１
４ビットに変調したものである。したがって、マージン
ビットを取り除いた１４ビットのデータを変調処理の逆
の処理を行うことにより元の８ビットのデータに復調す
ることができ、この復調されたデータをバッファメモリ
３５に出力する。これらの動作は、カウンタ３３の出力
と、タイミングジェネレレータ３４によって制御され
る。

【００３４】バッファメモリ３５は、データ転送元から
入力されてくる復調後のデータと、入力された側の訂正
回路が要求するデータとの転送速度差を吸収する目的で
設置され、入力された側の訂正回路が要求するデータを
バッファメモリ３５に入力される出力要求信号に合わせ
て訂正回路へデータを出力する。

【００３５】以上の動作で入力された転送元の転送速度
が変化してもデータビット長を判別することが可能とな
り、ループ特性の変化やノイズに弱い問題を広範囲の周
波数に対応したＶＣＤを用いたＰＬＬ回路を使用せずと
も固定クロックによる安定した信号処理が完了できる。

【００３６】図４はこの発明の第２の実施例を示してい
る。第１の実施例と同一部分には同一符号を付してい
る。演算値成分検出回路２１は、除算回路１９の出力数
値がどの成分に相当するかを比較する回路である。この
実施例では、入力された所定のデジタル信号フォーマッ
トの各成分とフォーマット外の数値を検出できる構成と
なっている。この検出はフォーマット外の数値検出回路
３６が行う。また、演算値の各信号成分検出はさらに分
割された数値で構成され最低でも３つの分割数となって
いる。

【００３７】その分割部の構成を図５に示す。第１の実
施例と同様にＣＤフォーマットを例にすると、演算値成
分検出において１１Ｔという信号成分の検出は３２から
３４という３分割された３つの数で判別し、１０という
信号成分は２９から３１という３つの数で判別するよう
に設定され、除算回路１９より入力される数値がどの数
値に当てはまるかを比較し、信号成分の判断をより細か
い分解能で行うことができる。実際のデジタル信号フォ
ーマットの各信号成分は、ある範囲内に存在しているた
め信号成分の最大数と最少数を検出できる数値を設定
し、信号成分の最大数以上の数値である３５以上の数値
を検出した場合と、信号成分の最大数以上数値である３
５以上の数値を検出せずかつ、一定期間内に最大数であ
る３２から３４の数値を検出できなかった場合は、フォ
ーマット外のエラーとする。

【００３８】しかしながらエラーが発生した場合でも、
転送元ではデジタル信号フォーマットにのっとった信号
を入力して来ているのであるから、エラーの発生しない
数値を演算値成分検出回路２１に入力する必要がある。
そのため、入力信号エッジ間のカウント数値を乗算回路
１８に設定された乗算値とかけ算を行った後に除算を行
う除算回路１９に設定された除算値を調整し、演算値成
分検出回路２１でフォーマット外の信号検出が行われな
いようなわり算を行う動作をさせる。この動作は、フォ
ーマット外の数値検出回路３６で検出された信号を、カ
ウンタ３７に入力し、一定期間内に設定された数値以上
の検出が行われた場合に、除算値変更回路２３へ信号を
出力するようにする。

【００３９】カウンタ３７を設置した目的は、平均的な
エラーによって除算値の変更を行いかつ、単発的なエラ
ーによってその値が変更されるのを防止するためであ
る。その信号によって、除算値変更回路２３は設定され
た値を変更し、除算回路１９の除算値としてセットす
る。フォーマット外の数値検出動作によってフォーマッ
ト内信号検出の最大数値以上を検出した場合には除算値
が増加するよう動作し、フォーマット内信号検出の最大
数値以上を検出せず、かつフォーマット最長成分の数値
を検出しなかった場合には、除算値は減少する動作す
る。

【００４０】以上の演算は演算成分の最大数から最少数
を一様な比率で変更するため、演算成分の最大数をデジ
タル信号フォーマットの最長成分とすることで、演算値
成分検出回路２１で各成分を判別できるようになる。

【００４１】転送元からの信号は、通常ノイズやジッタ
成分を含んでいる。したがって、演算値成分検出回路２
１では、できるだけ演算値成分の検出がその中心値で行
われることが望ましく、各信号成分検出を分割された複
数の数値で行っている。そして中心値以上の検出回路３
８と中心値以下の検出回路３９によって中心値からのず
れを検出し、カウンタ４０、４１によってその検出数を
カウントする。ノイズやジッタ成分によって、発生する
検出のずれは、ランダムに起こるため平均的なズレ数値
をとるため差分検出回路４２によって、二つのカウント
数値の差をとっている。この差が一定期間内に一定数値
以上になった場合、そのエラー信号を除算値変更回路２
３に入力して設定値を変更し、この設定値を除算回路１
９の除算値としてセットする。したがって、中心値以上
の検出数が中心値以下の検出数より一定数以上多い場合
には除算値は増加し、その反対では除算値は減少する。

【００４２】以上の動作で、演算値成分検出の中心値か
らのズレを修正しながら判別を行うため、正確減な判別
結果を得ることが可能となる。図６はこの本発明の第３
の実施例を示している。

【００４３】この実施例は第１の実施例の乗算回路１８
と除算回路１９との間に乗算回路４３、除算回路４４を
設け、第２の実施例の差分検出回路４２の出力を除算値
変更回路４５に入力するようにしている。そして演算値
成分検出回路２１、フォーマット外の数値検出回路３
６、中心値以上の検出回路３８、中心値以下の検出回路
３９、４０，カウンタ４０、４１、差分検出回路４２を
追加した構成となっている。第１の実施例の乗算回路１
８の出力である入力信号反転間隔カウント値と、乗算値
の積値を乗算回路４３に設定された乗算値でさらにかけ
算を行う。次に、乗算回路４３の設定値を中心値にし、
変更可能な数値でわり算の行える除算回路４４によって
わり算を行い、除算回路１９に出力する。除算回路４４
の除算値は除算値変更回路４５によって変更され、その
変更値は演算値成分検出回路２１への入力値が所定のデ
ジタル信号フォーマットで定められた信号成分の比較可
能な設定値の範囲に収まった場合に、最長ビットのカウ
ント演算値と最長ビット検出の中心値のズレを修正する
ことができる範囲内のみ変更できるように設定する。そ
の結果、乗算回路１８の乗算値は、最長ビットのカウン
ト演算値と最長ビット検出の中心値のズレ分の比のみを
修正されて除算回路１９に入力することになる。

【００４４】さきの実施例で説明した通り乗／除算によ
る演算は演算成分の最大数から最少数を一様な比率で変
更するため、演算成分の最大数のズレ分の比率を修正す
ることは全成分を修正することになる。

【００４５】以上の動作で大きな値のズレは、第２の実
施例と同様に演算値成分検出回路２１の出力をフォーマ
ット外の数値検出回路３６によってカウンタ３７を作動
させ、一定期間内に設定された数値以上の検出が行われ
た場合に、除算値変更回路２３へ信号を出力して除算回
路１９の除算値を変更し、演算値成分検出回路２１にフ
ォーマット外の数値が入力されないように動作させるこ
とになる。

【００４６】除算値変更回路４５は、第２の実施例と同
様に、中心値からはずれた値の検出を行う中心値以上の
検出回路３８と中心値以下の検出回路３９でカウンタ４
０と４１を動作させ、４２の差分検出回路によって二つ
のカウント数値の差をとり、一定期間内に一定数値以上
になった場合に入力される。したがって、演算値成分検
出の中心値からのズレを修正しながら判別を行うため、
正確な判別結果を得ることが可能となる。

【００４７】図７は、この発明の第４の実施例を示す。
この実施例は第２の実施例に対してオーバーフロー検出
回路４６を追加した構成となっている。第２の実施例に
対して新たに加わった部分を取り出して示している。他
の部分は、第２の実施例と同じ構成である。即ち、オー
バーフロー検出回路４６はカウンタ１２，１３のカウン
タ数値が最大値になったことを検出し、２０のタイミン
グジェネレータ２０と除算値変更回路２３へオーバーフ
ロー検出出力を発生する構成となっている。タイミング
ジェネレータ２０へは、オーバーフローとなるカウント
数値を後段の処理回路へ送るためにオーバーフロー検出
出力が入力される。また、前記のオーバーフロー検出出
力は、その検出発生時に除算値変更回路２３の除算値変
更を停止させる目的で除算値変更回路２３へ入力され
る。

【００４８】以上の構成で、入力信号の欠落が何らかの
理由で発生しカウンタのカウント値がオーバーフローす
るような場合でも、後段の信号処理に影響がないように
動作させることが可能となる。つまりオーバーフローと
いうことは、何等かの異常が生じたことであると認識
し、除算値等の不要な変更や処理を行わないようにして
いる。

【００４９】図８はこの発明の第５の実施例を示す。こ
の実施例は第３の実施例に対してオーバーフロー検出回
路４６を追加した構成となっている。第３の実施例に対
して新たに加わった部分を取り出して示している。他の
部分は、第３の実施例と同じ構成である。即ち、オーバ
ーフロー検出回路４６はカウンタ１２，１３のカウンタ
数値が最大値になったことを検出し、タイミングジェネ
レータ２０と除算値変更回路２３、４５へオーバーフロ
ー検出出力を発生する構成となっている。第４の実施例
と同様にタイミングジェネレータ２０へは、オーバーフ
ローとなるカウント数値を後段の処理回路へ送るために
オーバーフロー検出出力が入力される。また、オーバー
フロー検出出力はその検出発生時に除算値変更回路２
３、４５の除算値変更を停止させる目的で除算値変更回
路２３、４５へ入力される。

【００５０】以上の構成で実施例４と同様に、何らかの
理由で入力信号の欠落が発生しカウンタのカウント値が
オーバーフローするような場合でも、後段の信号処理に
影響がないように動作させることが可能となる。

【００５１】図９はこの発明の第６の実施例を示す。入
力信号反転間隔のカウント値は乗算回路１８の固定され
た積算値によるかけ算と、次の除算回路１９の可変する
除算値によるわり算によって演算され、演算値成分検出
回路２１に入力されている。演算値成分検出回路２１で
所定のデジタル信号フォーマットの成分を検出可能な最
も早い転送速度で転送先から入力されている場合、除算
回路１９の除算値は設定可能な数値の最小値となってい
る。

【００５２】エラー検出回路２２でフォーマット外の信
号検出があると除算値変更回路２３が動作し、除算回路
１９の除算値が１上がった場合に、演算値成分検出回路
２１の入力値が他の信号成分値に相当する値になること
はさけなければならない。各信号成分の間隔は元々ＰＬ
Ｌ回路の１／２ＶＣＯ周波数のクロック数でカウントす
るように構成されているので一様に同一である。したが
って、ある信号成分を判別できる比率が最も小さいのは
最長ビットの検出上限と下限ということになる。

【００５３】ＣＤフォーマットを一つの例に説明すると
ＥＦＭ信号のビットは１１Ｔ〜３Ｔ（Ｔ＝ビットクロッ
ク数）の成分で構成されている。隣の信号成分との判別
できる境は中心から０．５Ｔ離れた所であるから、各成
分の検出上限と下限の比率が最小となる箇所は最長ビッ
トの１１．５Ｔ／１０．５Ｔであり、最大となるのは最
少ビット３．５Ｔ／２．５Ｔである。よって、最長ビッ
トの比率修正が正しく行われれば全てのビット成分の比
率集積も正しく行われることになる。したがって、１
１．５Ｔ〜１０．５Ｔ〜１の範囲に除算値を変更した場
合の最大比率の（最小除算値＋１）／最小除算値を収め
る必要がある。

【００５４】乗算回路１８と除算回路１９によるカウン
ト値の演算はカウント値の比率変更であるから、上記説
明のようにその比率が最長ビットの検出範囲の上限と下
限の比以下にならなければならない。さらに現実の入力
信号のカウント値はノイズやジッタ成分によってある幅
で変化するため、最小値で除算を行った時のカウント幅
の上限と、最小値より一つ多い除算値で除算を行った時
のカウント幅の下限それぞれの演算結果が最長ビットの
検出範囲にできるだけ収まるようにするためには、さら
にその比率は小さくなる。このように比率を小さくする
ためには除算設定値の最小値を大きく設定する必要があ
り、検出に影響のないもしくはでにくい値がその最小値
Ｎとなる。

【００５５】図１０に除算最小値をＮとした時にＮ＋１
の除算を行った場合の最小値Ｎの大きさによって異なる
演算値成分検出回路２１への入力値の差の例を示す。除
算値がＮの時、演算値成分入力値が最長ビットの上限側
に片寄っていた場合、ジッター成分等により上限値を越
える場合があり、除算値を１増加させ演算成分検出回路
２１の入力値を減少させる動作を行う。

【００５６】その際、除算値Ｎの値が十分に大きく（最
長ビットの検出上限）／（最長ビットの検出下限）以下
となる様な比率に（Ｎ＋１）／Ｎがなる場合には、除算
値が１増加した場合にも演算値成分検出回路２１への最
長ビットの演算値を最長ビットの検出範囲内に収めるこ
とができる。しかしながら除算値Ｎの意が小さい場合に
は、（Ｎ＋１）／Ｎが大きくなり（最長ビットの検出上
限）／（最長ビットの検出下限）以下の比率にならない
ため演算値成分検出回路２１への最長ビットの演算値が
除算値を１増加したことによって最長ビットの検出範囲
外に出てしまうことになる。

【００５７】以上の様に（Ｎ＋１）／Ｎが（最長ビット
の検出上限）／（最長ビットの検出下限）以下の比率と
なるＮを設定した乗算回路１８と可変数値の最小値をＮ
と設定した。除算回路１９の演算を行うことによって、
除算値が１変更された場合でも演算値成分検出回路２１
の入力値が他の信号成分値に相当する値にならないた
め、転送元からの入力信号が演算値成分検出回路２１で
所定のデジタル信号フォーマットの成分を検出可能な最
も早い転送速度である場合でも、正しい成分検出が可能
となる。

【００５８】図１１はこの発明の第７の実施例である。
第３の実施例の演算値成分検出回路２１の演算値成分検
出においてデジタル変調フォーマットの１成分の検出を
複数の検出値で構成した場合、最長成分の演算成分検出
のセンター値とその一つ隣の検出値の比は （（最長成分値×分割数）±１）／（最長成分値×分割
数） となる。最長成分値×分割数をＭとすると上記式は（Ｍ
±１）／Ｍで表すことができる。成分検出のセンター値
と一つ隣の検出箇所との値の比が（Ｍ±１）／Ｍである
から演算成分検出のセンターから検出箇所がα離れた検
出値の比は（Ｍ±α）／Ｍとなる。αは検出センターか
らのズレであるから、そのズレを修正するためにはＭ／
（Ｍ±α）の演算を行えばよいことになる。したがっ
て、乗算回路４３の設定値をＭとしてかけ算を行い、中
心値からはずれた演算成分検出回路２１への中心値以上
及び以下の入力を検出回路３８、３９によって検出し、
その検出結果を基に除算値変更回路４５の設定値を変更
し、除算回路４４の設定値をＭ±αとしてわり算を行う
と、最長成分のセンター値からズレた演算値を修正して
演算値成分検出回路２１に入力することが可能となる。

【００５９】第６の実施例で説明したとおり除算値変更
による乗除算の比率変更で最長成分の比率変更が正しく
行われると、全ての成分において正しく比率変更が行わ
れることになる。

【００６０】以上のようにデジタル変調フォーマットの
一成分当たりの分割数と、デジタル信号フォーマットの
最長成分数の積値をＭとした演算値成分検出回路２１を
設置し、そのＭを乗算値として設定した乗算回路４３と
Ｍを基準として演算値成分検出回路２１の最長成分検出
センターからのズレ分を可変する値を除算値として設定
した除算回路４４を設置することで、検出センターから
のズレを正確に修正することが可能となる。

【００６１】図１２はこの発明の第８の実施例を示す。
この実施例は第３の実施例の構成で１８の乗算回路と除
算回路１９は、第６の実施例の効果を、乗算回路４３、
除算回路４４、演算値成分検出回路２１は第７の実施例
の効果を持たせており、除算値変更回路４５からは中心
値からのズレの値であるαが一定以上に大きくなった場
合に、除算値変更回路２３の設定値を１つだけ増減変更
を行うように設定されている。除算値変更回路２３の設
定値が変更されたことによって除算回路１９の除算値を
１つ変更されても、第６の実施例の効果によって演算値
成分検出回路２１の入力値が成分検出に影響を及ぼさ
ず、第７の実施例の効果によって演算値成分検出回路２
１の検出センターからのズレを乗算回路４３、除算回路
４４の演算によって修正するため、広範囲の入力信号の
転送速度の変化に連続的に対応しながら正確な演算成分
検出が可能となる。

【００６２】図１３では演算値成分検出回路２１の入力
値により、図１２の除算値変更回路４５が除算値変更回
路２３の除算値を一つ増加させるときの例を示してい
る。演算値成分検出回路２１の入力値が除算値変更回路
４５に設定されたＫ＋１（Ｋは設定が変更される直前の
設定値）レベルを上回った場合には、除算値変更回路２
３の設定値を一つ上げる。除算値が増加したため演算値
成分検出回路２１の入力値は小さくなり、その入力値が
検出中心値より上側にずれた状態が修正され、より中心
値に近い状態で成分検出が行われることになる。

【００６３】図１４では前記と逆に演算値成分検出回路
２１の入力値により。図１２の除算値変更回路４５が除
算値変更回路２３の除算値を一つ減少させるときの例を
示している。演算値成分検出回路２１の入力値が除算値
変更回路４５に設定されたＫ−１レベルを下回った場合
には、除算値変更回路２３の設定値を一つ下げる。除算
値が減少したため演算値成分検出回路の入力値は大きく
なり、その入力値が検出中心値より下側にずれた状態が
修正され、前記同様より中心値に近い状態で成分検出が
行われることになる。

【００６４】図１５はこの発明の第９の実施例を示す。
演算値成分検出の検出値をデコードした値は、シリアル
データ変換回路２５に入力され、ここでは連続化された
シリアルデータが作成される。このシリアルデータは、
所定のデジタル信号フォーマットによって同期信号のビ
ットとデータビットで構成されている。その同期信号ビ
ットの含まれている位置を基準にデータビットの位置を
判断しデータの復調を行っているが、何らかの原因で同
期信号が検出されなかった場合にはデータビットの位置
が不明となるため正しいデータの復調ができなくなる。
その様な状態を防止するため同期信号に対する保護を行
う構成としている。

【００６５】即ち、シリアルデータ変換回路２５は、デ
コード回路２４からのデータをシリアルデータに変換す
るが、そのシリアルデータは、同期信号検出回路２６、
同期保護信号検出回路２８により監視されている。そし
て、何等かの原因で同期信号が検出されないような場合
は、後のデータ処理においてデータ復調動作が乱れるの
を防止するために、同期保護信号書き込み回路２７が同
期信号を強制的に書き込むようになっている。

【００６６】図１５の同期検出回路２６は、図１６の４
８の検出１、４９の検出２で構成され、この検出１と２
の間は、図１５のシリアルデータ変換回路２５内にある
図１６のシリアルデータレジスタの同期信号間の構成ビ
ット数分離れて設定されている。４８の検出１で同期信
号を検出したときにその検出信号によってタイミングジ
ェネレータ２９は、データ部抜き取り回路３０へ抜き取
り信号を発生する。その抜き取り信号を発生したときに
４９の検出２で同期信号を検出した場合には、シリアル
データレジスタ４７に正常なデータが入力されていると
判断し、タイミングジェネタ２９は同期保護信号の書込
み信号を発生しない。

【００６７】次に４９の検出２で検出した同期信号が次
々に入力されてくるシリアルデータによって４７のシリ
アルデータレジスタ内を前進し、４８の検出１で検出で
きる位置に到達したとき、検出１で得られた検出信号を
タイミングジェネレータ２９は、再度、３０のデータ抜
き取り信号発生の信号として使用する。

【００６８】これに対して、４８の検出１で同期信号を
検出し、タイミングジェネレータ２９がデータビットの
抜き取り信号を出力したとき４９の検出２で同期信号を
検出できなかった場合には、正常なデータが４７のシリ
アルデータレジスターに入力されていないと判断し、タ
イミングジェネレータ２９は同期保護書込み回路２７に
書込み信号を発生する。その書込み信号によって同期保
護書込み回路２７は、４７のシリアルデータレジスタの
連続したシリアルデータには存在しないパターンの信号
を、本来４９の検出２の位置に存在しなければならない
同期信号位置の直前に同期保護信号として強制的に書き
込む。この同期保護信号は４７のシリアルデータレジス
ターにシリアルデータが入力されることによって徐々に
前進して、４８の検出１の同期信号の直前に位置に設定
された２８の検出３の同期保護信号検出で検出できる位
置に到達したとき、その検出信号をタイミングジェネレ
ータ２９に出力し、同期保護信号を同期信号の代わりに
利用するようにし、３０へのデータの抜き取り信号を発
生する。４７のシリアルデータレジスタの同期信号間と
同期保護信号間の構成ビット数は同一で、また４８の検
出１の同期信号検出と２８の検出３の同期保護信号検出
においてそれぞれ所定パターン検出があった時、データ
ビットの位置が同一であるため、同期保護信号検出によ
るタイミングジェネレータ２９の抜き取り信号でも、デ
ータ抜き取り回路３０に正しいデータが送ることが可能
となる。

【００６９】また同期保護書込み回路２７が同期保護信
号を４７のシリアルデータレジスタに書き込んだ後、シ
リアルデータレジスタのデータが数ビット前進し４９の
検出２で同期信号が検出された場合には、レジスタ内の
データが前進し２８の検出３の同期保護検出を行っても
その信号を無視し、４９の検出２で検出した同期信号が
４８の検出１で検出した時に、データ抜き取り回路３０
の抜き取り信号を発生する。この同期信号を優先する動
作によって、先に書き込まれた同期保護信号によって誤
動作することを防止することができる。

【００７０】同期保護信号を４７のシリアルデータレジ
スタに書き込んだ後、その書き込んだ同期保護信号を２
８の検出３の同期保護検出で検出するまでの間に４９の
検出２で同期信号を検出できなかった場合には、タイミ
ングジェネレータ２９がデータビットの抜き取り信号を
検出したのち、再度、同期保護信号の書き込み信号を同
期保護書込み回路２７に発生するようになっている。

【００７１】以上の構成及び動作によって何らかの理由
で同期信号が検出されなかった場合にも、同期保護信号
を検出することによって演算値成分検出の検出値をデー
コードした値からデータビットのデータをデータ抜き取
り回路に送ることが可能となるため、正しくデータを復
調することが可能となる。

【００７２】図１７はこの発明の第１０の実施例を示
す。この実施例は、第１の実施例の除算値変更回路２３
の設定値変更をエラー検出回路２２からの信号によって
行う以外に、外部から直接設定値のセットを行える構成
となっている。演算値成分検出回路２１で所定のフォー
マットの信号成分を判断できる入力数値を得られる場
合、乗算回路１８と除算回路１９による演算比率とデー
タの転送速度の比率は反比例の関係にある。したがって
基準となるデータ転送速度の演算比率を決定すると、デ
ータ転送元の転送速度があらかじめ判明していた場合に
は、その演算比率も前もって判明していることになる。
乗算回路１８と除算回路１９による演算比率の変更は、
除算回路１９によって行われるため、データ転送元の転
送速度があらかじめ判明したい場合には除算回路１９の
除算値を変更する除算値変更回路２３の設定値を直接外
部から設定することで、演算値成分検出回路２１で所定
のフォーマットの信号成分を判断できる入力数値を得る
ことができるため、より早く信号処理を開始することが
できる。

【００７３】図１８にはこの発明の第１１の実施例を示
す。この実施例は、第３の実施例の除算値変更回路２
３、４５の設定値変更をカウンタ３７のフォーマット外
の数値検出カウンタ出力と、カウンタ４０、４１、差分
検出回路４２による中心値外検出カウンタの差分検出出
力とで行う以外に、外部から直接設定値のセットをそれ
ぞれ行える構成となっている。

【００７４】前記実施例と同様に演算値成分検出回路２
１で所定のフォーマットの信号成分を判別できる入力数
値を得られる場合、乗算回路１８と４３と除算回路４４
と１９による演算比率とデータの転送速度の比率は反比
例の関係にある。したがって基準となるデータ転送速度
の演算比率を決定すると、データ転送元の転送速度があ
らかじめ判明した場合にはその演算比率も前もって判明
していることになる。乗算回路１８、４３と除算回路４
４、１９による演算比率の変更は除算回路４４、１９に
よって行われるため、データ転送元の転送速度があらか
じめ判明していた場合には、除算回路４４と１９の除算
値を変更する除算値変更回路４５と２３の設定値を直接
外部から設定することで演算値成分検出回路２１で所定
のフォーマットの信号成分を判別できる入力数値を得る
ことができるため、前記例と同様により早く信号処理を
開始することができる。

【００７５】図１９は、この発明の第１２の実施例を示
す。デジタルディスク再生装置は、モータ５０を回転さ
せ、その回転と連動して回転するディスク５１の記録情
報をディスク再生信号のピックアップ５２によって取り
出し、増幅回路５３でその信号を増幅し再生信号として
いる。したがって、増幅回路５３から出力されるディス
クの再生信号の転送速度は、ディスク５１を回転させる
５０のモータ５０が、ディスク再生の規定回転数に対し
てどの程度の倍率で回転しているかによって、規定回転
数時に出力される転送速度からの倍率が決定される。ま
たでデジタルディスクの記録情報は、所定の信号フォー
マットによって記録され、その信号成分が決定されてい
る。増幅回路５３出力の再生信号を受け取るデジタルデ
ータ処理回路５４は前記までの実施例で説明したとおり
入力信号の転送速度が異なる場合でも、乗除算の演算比
率を変更することによって所定のデジタル信号フォーマ
ットの信号成分を判別し処理する回路である。

【００７６】したがって、デジタル信号処理回路５４を
所定のデジタル信号フォーマットの信号成分を処理でき
るように構成すると、ディスク５１を回転させるモータ
５０がディスク再生規定回転数の様々な倍率で回転して
いる場合において起こる転送速度でも、デジタル信号フ
ォーマットの信号成分を判別し処理することが可能とな
り、訂正回路へ正しいデータを送ることができる。

【００７７】

【発明の効果】入力されたデジタル信号をクロックによ
ってカウンタでカウントし、そのカウント数値を設定さ
れた数値の乗算を行った後、デジタル信号フォーマット
に存在する信号成分検出回路の転出数値に当てはまる様
に除算値の変更を行いながら除算を行い、その検出回路
で得られた検出結果をデコードし、そのデコードされた
数値それぞれの境目が判別できるように変換した連続し
たシリアルデータを作り出すことによって、同期信号と
データの抜き取りが可能となり、その同期信号とデータ
によって復調が行えるため、低エラーレートのデータの
読取りが可能となる。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示す図。

【図２】図１の回路の基本的原理の説明図。

【図３】図１の回路のさらに動作説明図。

【図４】この発明の第２の実施例を示す図。

【図５】図４の回路の動作説明図。

【図６】この発明の第３の実施例を示す図。

【図７】この発明の第４の実施例を示す図。

【図８】この発明の第５の実施例を示す図。

【図９】この発明の第６の実施例を示す図。

【図１０】図９の回路の動作説明図。

【図１１】この発明の第７の実施例を示す図。

【図１２】この発明の第８の実施例を示す図。

【図１３】図１２の回路の動作説明図。

【図１４】同じく図１２の回路の動作説明図。

【図１５】この発明の第９の実施例を示す図。

【図１６】図１５の回路の動作説明図。

【図１７】この発明の第１０の実施例を示す図。

【図１８】この発明の第１１の実施例を示す図。

【図１９】この発明の第１２の実施例を示す図。

【図２０】ＰＬＬ回路を示す図。

【符号の説明】

１０…二値化回路、１１…同期化回路、１２、１３…カ
ウンタ、１４…反転回路、１５…エッジ検出回路、１６
…スイッチ回路、１７…ホールド回路、１８…乗算回
路、１９…除算回路、２０…タイミングジェネレータ、
２１…演算値成分検出回路、２２…エラー検出回路、２
３…除算値変更回路、２４…デコード回路、２５…シリ
アルデータ変換回路、２６…同期信号検出回路、２９…
タイミングジェネレータ、３０…データ部抜き取り回
路、３１…マージンビット除去回路、３２…復調回路、
３３…カウンタ、３４…タイミングジェネレータ、３５
…バッファメモリ、３６…フォーマット外の数値検出回
路、３７…カウンタ、３８…中心値以上の検出回路、３
９…中心値以下の検出回路、４０、４１…カウンタ、４
２…差分回路、４３…乗算回路、４４…除算回路、４５
…除算値変更回路、４６…オーバーフロー検出回路、５
０…モータ、５１…ディスク、５２…ディスク再生信
号、５３…増幅回路、５５４…デジタルデータ処理回
路。

Claims (10)

【特許請求の範囲】
1. 【請求項１】デジタル変調されたアナログデータ信号を
   二値化し二値化信号を得る二値化手段と、 前記二値化信号をマスタークロックに同期させる同期化
   手段と、 前記二値化信号の反転位置であるエッジを検出しエッジ
   検出信号を得るエッジ検出手段と、 前記エッジ検出信号を基準にしてタイミングを図る第１
   の制御信号を発生する第１のタイミング手段と、 前記二値化信号のハイレベル（Ｈ）及びローレベル
   （Ｌ）期間のそれぞれの時間をクロック数によって計数
   する計数手段と、 前記カウンタ手段によって計数された、前記二値化信号
   の前記ＨあるいはＬ期間のいずれかの計数値を選択する
   スイッチ手段と、 前記スイッチ手段により選択された計数値をホールドす
   るホールド手段と、 前記ホールド手段でホールドされた値を整数値であるＮ
   でＮ倍の演算を行う乗算手段と、 前記Ｎ倍の演算を行った値を整数値であるＮ＋βで１／
   （Ｎ＋β）倍の演算を行い演算値成分を得る除算手段
   と、 前記１／（Ｎ＋β）倍の演算により得た前記演算値成分
   と、所定の比較成分とを比較することによって前記演算
   値成分に対応した検出値を検出する演算値成分検出手段
   と、 前記演算値成分に対応する前記検出値を検出するとき
   に、設定されたデジタル変調フォーマットの各成分に相
   当する前記演算値成分以外の値の演算値成分が入力され
   たことを検出しエラー検出信号を得るエラー検出手段
   と、 前記エラー検出信号によって設定値が変わり、前記設定
   値を前記１／（Ｎ＋β）倍を行う除算手段にセットする
   変更手段と、 前記演算値成分に対応した前記検出値をデコードするデ
   コード手段と、 前記デコード手段によりデコードされた数値を連続した
   シリアルデータに変換するシリアルデータ変換手段と、 前記連続したシリアルデータから入力されたデジタルデ
   ータの同期信号を検出する同期信号検出手段と、 前記同期信号の検出状態によってタイミングを図る第２
   の制御信号を発生する第２のタイミング手段と、 前記連続したシリアルデータから同期信号間のデータを
   抜き取るデータ部抜き取り手段と、 前記データ部抜き取り手段により抜き取られたデータを
   所定のフォーマットで復調部に送る手段と、 前記復調部で復調されたデータをメモリに蓄積する手段
   とを有することを特徴としたデジタルデータ処理回路。
2. 【請求項２】前記演算値成分検出手段は、 前記設定されたデジタル変調フォーマットの各成分に相
   当する前記演算値成分に対応する前記検出値をサーチす
   る場合、１つの演算値成分に対応する前記検出値として
   は複数が用意されており、かつこの複数の検出値は少な
   くとも中心値、上限値、下限値からなり前記エラー検出
   手段は、 前記設定されたデジタル変調フォーマットの各成分に相
   当する前記演算値成分が、比較対象とするそれぞれの前
   記複数の検出値のなかの中心値より一定幅以上大である
   のか小であるのかを判別する中心値以上／以下検出手段
   と、 前記中心値以上／以下検出手段が一定周期内に前記大／
   小を判別した数をカウントする第１のカウンタ手段と、 前記第１のカウント手段によりカウントされた大小カウ
   ント数の差を比較し、前記差が一定値以上になった場合
   にエラー信号を発生する差分検出手段と、 前記設定されたデジタル変調フォーマットの各成分に相
   当する演算値成分以外の値を検出するフォーマット以外
   検出手段と、 一定周期内に前記フォーマット以外検出手段が前記演算
   値成分以外の値を検出した数をカウントし、カウント数
   が一定値以上になった場合にエラー信号を発生する第２
   のカウンタ手段とを有し、 前記変更手段は、 前記第２のカウンタ手段と前記差分検出手段からのエラ
   ー信号に応答して設定値が変わり、前記設定値を１／
   （Ｎ＋β）倍の演算を行う除算手段にセットする手段と
   を有することを特徴とした請求項１記載のデジタルデー
   タ処理回路。
3. 【請求項３】前記乗算手段は、 前記Ｎ倍の演算を行った値を、更に整数値であるＭでＭ
   倍の演算を行う手段を更に有し、 前記除算手段は、 前記Ｍ倍の演算を行った値を、整数値であるＭ±αで１
   ／（Ｍ±α）倍の演算を行い、前記１／（Ｎ＋β）倍の
   演算を行う手段に出力する手段を更に有し、 前記演算値成分検出手段は、 前記設定されたデジタル変調フォーマットの各成分に相
   当する前記演算値成分に対応する前記検出値をサーチす
   る場合、１つの演算値成分に対応する前記検出値として
   は複数が用意されており、かつこの複数の検出値は少な
   くとも中心値、上限値、下限値からなり前記エラー検出
   手段は、 前記設定されたデジタル変調フォーマットの各成分に相
   当する、前記１／（Ｎ＋β）倍の演算を行った演算値成
   分が、比較対象とするそれぞれの前記複数の検出値のな
   かの中心値より一定幅以上大であるのか小であるのかを
   判別する中心値以上／以下検出手段と、 前記中心値以上／以下検出手段が一定周期内に前記大／
   小を判別した数をカウントする第１のカウンタ手段と、 前記第１のカウント手段によりカウントされたの大小カ
   ウント数の差を比較し、前記差が一定値以上になった場
   合にエラー信号を発生する差分検出手段とを有し、 前記変更手段は、 前記第２のカウンタ手段からのエラー信号に応答してよ
   って設定値が変わり、前記設定値を前記１／（Ｍ±α）
   倍の演算を行う手段にセットする手段とを有することを
   特徴とした請求項１記載のデジタルデータ処理回路。
4. 【請求項４】前記二値化信号が一時的に停止した場合に
   発生する前記計数手段のオーバーフローを検出し、その
   オーバーフロー検出信号を前記第１のタイミング手段に
   入力するオーバーフロー検出手段を更に有し、 前記タイミング手段は、前記オーバーフロー検出信号が
   入力したときに、前記エラー検出手段及び前記変更手段
   の処理を停止させ、現状を維持させる制御信号を出力す
   ることを特徴とする請求項１記載のデジタルデータ処理
   回路。
5. 【請求項５】前記乗算手段及び除算手段は前記数値Ｎと
   して、 前記１／（Ｎ＋β）倍の演算を前記１／（Ｎ＋１）倍か
   ら最大演算値の１／Ｎ倍に変更した場合でも、前記演算
   値成分検出手段が、前記設定されたのデジタル変調フォ
   ーマットの最長成分の演算値成分を検出するのを可能と
   する数値Ｎを備えることを特徴とする請求項１記載のデ
   ジタルデータ処理回路。
6. 【請求項６】前記エラー検出手段は、 更に前記設定されたデジタル変調フォーマットの各成分
   に相当する演算値成分以外の値を検出するフォーマット
   以外検出手段と、 一定周期内に前記フォーマット以外検出手段が前記演算
   値成分以外の値を検出した数をカウントし、カウント数
   が一定値以上になった場合にエラー信号を発生するカウ
   ンタ手段とを有し、 前記変更手段は、 更に前記カウンタ手段からのエラー信号に応答して設定
   値が変わり、前記設定値を１／（Ｎ＋β）倍の演算を行
   う除算手段にセットする手段とを有し、 前記演算値成分検出手段で用意されている前記複数の検
   出値の用意数Ｗと、前記設定されたデジタル変調フォー
   マットの最長成分数の積値が、前記Ｍに選定されている
   ことを特徴とする請求項３記載のデジタルデータ処理回
   路。
7. 【請求項７】前記変更手段は、前記αの値が一定値を越
   えた場合、前記βの値を変更して設定値を得る手段をさ
   らに有することを特徴とする請求項３記載のデジタルデ
   ータ処理回路。
8. 【請求項８】前記シリアルデータ変換手段、同期信号検
   出手段、第２のタイミング手段、データ部抜き取り手段
   には、更に同期保護信号書き込み手段が付加されてお
   り、 前記同期信号検出手段は、 前記シリアルデータ変換手段のシリアルデータの先行す
   る前同期信号と、この前同期信号から所定ビット間隔を
   置いた次の後同期信号、さらには特定パターンの保護信
   号を検出できる手段を有し、 前記第２のタイミング手段は、 前記前同期信号または前記保護信号が検出されたとき
   は、その後部に続く前記所定ビットのデータを前記デー
   タ部抜き取り手段が取り込むためのタイミング信号を出
   力し、次に前記後同期信号が検出されているかどうかの
   判定を行い、前記後同期信号が検出されていない場合に
   は、前記同期保護信号書き込み指令信号を出力する手段
   を有し、 前記同期保護信号書き込み手段は、前記第２のタイミン
   グ手段から前記同期保護信号書き込み指令信号が出力さ
   れたときに、前記後同期信号が存在すべき位置の前に特
   定パターンの保護信号を付加する手段を有することを特
   徴とする請求項１記載のデジタルデータ処理回路。
9. 【請求項９】前記デジタル変調されたアナログデータ
   は、デジタル記録ディスク再生装置の記録媒体からの信
   号であることを特徴とする請求項１記載のデジタルデー
   タ処理回路。
10. 【請求項１０】設定値を前記除算手段に設定する変更手
    段は、外部からの演算情報も入力可能であることを特徴
    とする請求項１又は３のいずれかに記載のデジタルデー
    タ処理回路。