JPH0822155B2

JPH0822155B2 - 位相比較回路

Info

Publication number: JPH0822155B2
Application number: JP61272527A
Authority: JP
Inventors: 観治久保; ▲吉▼朗土山; 康浩米田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-11-14
Filing date: 1986-11-14
Publication date: 1996-03-04
Anticipated expiration: 2011-03-04
Also published as: JPS63129880A

Description

【発明の詳細な説明】産業上の利用分野本発明は位相比較回路に関するものであり、特に、位
相の引込み時間を短縮する新規な位相比較回路に関する
ものである。

従来の技術制御対象の速度及び位相を一定値に制御する用途は、
広範囲に及んでいるが、ここでは２ヘッド形ヘリカルス
キャン方式の磁気記録再生装置（以下VTRと称す）を例
にとり説明する。

VTRでは、磁気テープ上に記録する映像信号の記録波
長を実現可能な値に設定するため、ビデオヘッドを内蔵
した回転シリンダを高速で回転させる必要がある。回転
シリンダの回転速度は速度制御回路により略一定の回転
速度になるように制御され、また回転位相は、基準位相
信号との位相差が一定値になるように制御される。

第11図には、従来のVTRにおける速度及び位相制御回
路の一部を示す。同図において端子1101からは、回転シ
リンダの回転速度に比例した周波数の信号を発生する周
波数発電機（FG）からの信号が入力される。FG信号は速
度誤差信号作成回路1102においてその周期が計測され、
FG信号の周期と基準周期との差の量が、速度誤差信号と
して出力される。回路1103及び1108はパルス幅変調回路
（PWM回路）であり、入力されるディジタル信号値に応
じたパルス幅をもつ信号を出力する、一種のD/A変換器
である。従って、端子1104には速度誤差信号がPWM信号
として出力される。

端子1105には基準信号が、端子1106にはヘッドスイッ
チング信号（H.SW）が入力される。ここで基準信号と
は、映像信号を記録する時には、映像信号内に含まれる
垂直同期信号を分離して取り出した信号であり、NTSC方
式のVTRでは60H_Zのパルス信号である。またH.SW信号と
は、回転シリンダの回転位相を示す信号であり、NTSC方
式のVTRでは30H_Zの矩形波信号である。基準信号を1/2に
分周した信号とH.SW信号との位相差は、位相誤差信号作
成回路1107にて取り出され、取り出された位相誤差信号
はPWM回路1108にてD/A変換され、端子1109に出力され
る。

端子1104及び1109に出力される各PWM信号は、抵抗R₁
とコンデンサC₁及びR₂とC₂とでそれぞれ平滑され、アナ
ログ信号に変換される。また速度誤差信号と位相誤差信
号は、抵抗R₃によって合成される。抵抗R₃の値に応じ
て、位相誤差信号を速度誤差信号に合成する割合（ミッ
クス比）が変化する。このミックス比は、位相制御系の
安定性を確保するため、通常数分の１から数十分の１に
選ばれる。端子1110に得られる速度及び位相誤差信号の
合成値は、回転シリンダを駆動するモータの駆動回路に
供給され、回転シリンダの回転速度及び回転位相を制御
する。

第12図は、従来の位相比較回路のより詳細なブロック
図を示した図であり、第10図は第12図の各部の波形を示
したものである。両図において、同一記号は同じ信号を
示す。端子1201から入力される基準信号（垂直同期信
号）ｊは、1/2分周回路1202で分周され信号ｋとなる。
回路1203はプリセット回路であり、信号ｋの立上りエッ
ジのタイミングで、所定のプリセット値をカウンタ回路
1204にセットする。カウンタ回路1204は、プリセットさ
れた値からカウントを開始し、カウンタがオーバーフロ
ーした時には、再度プリセットされた値からカウントを
始める。従ってカウンタ回路1204の出力値は、第10図ｌ
に示す変化を繰り返えす。プリセット値を変えることに
より、第10図1001で示す周期を変化させることができる
ため、被制御信号の位相の安定位置を、プリセット値を
変えることにより調整することができる。

回路1207及び1208は、カウンタ回路1204の出力値の上
限値及び下限値を見かけ上制限する回路である。上限制
限回路1207は、信号ｋの立上りエッジの時点から、カウ
ンタ出力ｌのオーバーフローした回数を数え、この回数
がある一定値以上の時には、ラッチ回路1205の値を1002
で示す最大値に保持する。また下限制限回路1208は、上
記回数が一定値以下の時には、ラッチ回数1205の値を10
03で示す最小値に保持する。従って、ラッチ回路1205に
供給されるカウンタ出力ｌは、身かけ上信号ｍで示すカ
ウンタ出力が供給されたものと同じことである。端子12
06からはH.SW信号ｎが入力され、この信号の立ち下がり
エッジのタイミングでカウンタ出力ｍの値がラッチされ
る。ラッチ回路1205の出力1209は、第11図に示すPWM回
路1108に供給され、位相誤差信号として出力される。

発明が解決しようとする問題点このような従来の回路構成における位相比較回路で
は、電源電圧とミックス比とによって、過度時における
位相引き込み時間が制限される問題点があった。なぜな
らば、第11図の端子1109から出力される位相誤差信号の
下限値は接地電位であり、また上限値は電源電圧値であ
る。そして、この上限値と下限値との差のレベルが、回
転速度を変調する範囲に相当する。この変調範囲が大き
い程回転速度の変化量も大きく、位相の変化する速度も
大きくなる。すなわち、位相が一定のはずれた位置から
安定点に移動するまでの時間が速くなる。しかし、前記
変調範囲に電源電圧によって制限され、また、ミックス
比によってさらに制限されることになる。

本発明は、ミックス比によって位相の引込み時間が制
限されない新規な位相比較回路を提供することを目的と
する。

問題点を解決するための手段本発明では上記の問題点を解決するため、速度誤差信
号と位相誤差信号をD/A変換する前にミックスする。そ
して位相比較回路を、基準信号と被制御信号との位相差
が一定の範囲以内にある時には、位相誤差信号の量が位
相差に比例して変化するように構成し、一定の範囲以外
にある時には、前記比例して変化する位相誤差信号量の
最大値よりも大きく、また最小値よりも小さく設定する
構成をとる。

作用本発明は上記の構成により、過渡時における位相引込
み時間の短縮を計ることができる。

実施例本発明の具体実施例を説明する前に、位相比較回路の
構成と位相引込み時間との関係について、まず説明す
る。

第９図は、２種類の位相誤差信号量と被制御信号との
関係を示した図である。同図において、信号ｆは基準信
号からの位相ずれ量に対する位相誤差信号量の変化を示
し、信号ｇは被制御信号を示す。信号ｆは基準信号の回
転位相に同期している。被制御信号の回転位相が例えば
t₁₀で示す位置にある時、位相誤差信号の量は901で示す
量であり、t₁₁で示す位置にある時の位相誤差信号の量
は902の量になる。なお、位相誤差信号が901で示す量の
時、位相制御系は安定するものとする。

電源投入時、モータの回転数は停止状態から徐々に加
速され、速度制御回路によってほぼ一定の回転速度に制
御されると共に、位相制御回路によって、回転位相と基
準信号との位相が一定になるように制御される。今、モ
ータの回転速度が所定の速度に達っした時、基準信号と
回転シリンダの回転位相とが第９図ｆとｇに示すt₁₁の
関係にあるものとする。この時、回転シリンダの回転速
度が目的とする回転速度に正確に一致しているものと仮
定すると、回転位相を示すパルス信号903は、一定時間
（１周期に相当する時間）後には904で示す位置に発生
する。つまり、基準信号ｆとパルス信号903及び904との
相対的な位置関係は変化しない。しかし実際には、t₁₁
の時刻において得られる位相誤差量902によって回転速
度が加速され、一定時間後には905で示す位置にパルス
信号が発生することになる。このような動作を繰り返え
すことにより、被制御信号ｇのパルス発生位置は、信号
ｆの傾斜部の中央（901で示す位置に相当する位置）ま
で移動した後、安定することになる。そして、一定時間
後に移動する位相補正量906の値は、位相誤差信号量902
によって変化させることのできる回転速度の変化量によ
って決まる。

第９図ｈに示す信号は、本発明を適要した時の、基準
信号からの位相ずれ量に対する位相誤差信号量の変化を
示す図である。信号ｉは被制御信号を示す。位相制御系
の安定点は、907及び908で示す傾斜部の中央位置に、被
制御信号のパルス信号が位置する時である。前回と同様
に、モータの回転速度が目標とする回転速度に等しくな
った時のパルス信号の位置を、t₁₄で示す位置とする。
そしてこの時、モータの回転速度が目標とする回転速度
に正確に等しいものとすれば、一定時刻後のパルス発生
位置はt₁₆で示す位置になる。実際には、t₁₄の位置にお
いて得られる位相誤差信号の量909によって回転速度が
加速され、一定時刻後のパルス信号の発生位置はt₁₅で
示す位置になる。そしてこの時、一定時刻後に移動する
位相補正量は910で示す量である。

今、位相差に応じて位相誤差信号の量が比例して変化
する部分（以後比例傾斜部と称す）の最小値から最大値
までのレベル、すなわち、911と912のレベルが等しいと
すれば、909のレベルは902のレベルに比べて913で示す
量だけ大きい。そして、913で示す量だけモータの回転
速度を大きく変化させることができるため、その分、位
相補正量910は906よりも大きくなる。つまり、引込み時
間を短縮することができる。なお後述するように、速度
誤差信号と位相誤差信号とをD/A変換する前に合成すれ
ば、909で示すレベルは電源電圧やミックス比に左右さ
れることなく、実用上十分に大きな値を設定することが
できる。

次に、最大レベル909の上限値について説明する。最
大レベル909を大きくする程、一定時間毎に変化させる
ことのできる位相補正量910の値も大きくなる。今、モ
ータの回転速度が所定の速度に略等しくなった時、被制
御信号のパルス発生位置がt₁₉で示す位置にある時を考
える。そしてこの時に得られる位相誤差信号の量が911
で示すレベルであり、この量により一定時間毎に補正さ
れる位相補正量が912で示す量であったとする。この時
信号ｈに対するパルス信号の相対的な発生位置は、ある
時刻においてt₁₉の位置であり、一定時刻後にはt₁₇で示
す位置になる。そしてこの時に得られる位相誤差信号の
量915による回転速度の変化が、911に対して対称的に逆
方向に作動するものとすれば、次の一定時刻後のパルス
発生位置はt₁₉となる。つまりt₁₉とt₁₇との位置を交互
に繰り返えし、安定しないことになる。次に、911のレ
ベルによる位相補正量が913で示す値である時を考えて
みる。この時、ある時刻におけるパルス発生位置がt₁₉
であれば、次の一定時刻後のパルス発生位置はt₁₈の位
置である。t₁₈の位置における位相誤差量は比例傾斜部
における量である。従って、t₁₈で示す位置以降におい
ては、通常の位相制御系の引込み特性に沿ってパルス位
置が移動し、安定点908の位置に落ち着くことになる。
以上のことから、比較傾斜部以外の位置における最大値
もしくは最小値によって、一定時間毎に補正される位相
補正量は、比例傾斜部の時間914よりも小さくする必要
かあると言える。

次に本発明の具体実施例について説明する。

第１図は本発明の一実施例を示す図であり、マイクロ
コンピュータ（以下単にマイコンと称す）部と他のハー
ド回路とによって構成される。第２図は第１図の各部の
波形及び説明を補足するための図であり、両図において
同じ記号は同じ信号を示す。

第１図において、端子101にはFG信号が、端子102には
基準信号（本例では垂直同期信号）が、端子103にはH.S
W信号がそれぞれ入力される。回路104,105,106はインプ
ットキャピチャレジスタ（以下単にICRと称す）であ
る。各ICR回路は、端子101〜103の各信号の立ち上り、
もしくは立ち下りエッジの時刻にて、カウンタ回路107
のカウント値をラッチするラッチ回路である。カウンタ
回路107はクロック108をカウントするフリーのカウンタ
であり、カウンターがオーバーフローすれば、再度最小
値からカウントを開始する。カウント値は、第２図ｄに
示すような変化をする。第２図において、H.SW信号ｂの
立ち下りエッジにおけるカウント値201が、第１図にICR
3で示す回路106にラッチされる。また基準信号の1/2の
周期の信号ｃの立ち上りエッジにおけるカウント値202
が、ICR2で示す回路105にラッチされる。従って、201で
示すカウント値から202で示すカウント値を減算し、203
で示す一定の位相基準値をさらに減算すれば、その差20
4で示す量が位相ずれ量に応じた時間を示すことにな
る。第１図に示す回路109はタイマ回路であり、H.SW信
号の立ち下りエッジでリセットされ、その後一定時間毎
にパルス信号ａを発生する。第２図に示すように、本例
ではH.SW信号周期を1/12等分した時間毎にパルス信号を
発生するように、タイマの時間が設定されているものと
する。第１図に示すirq1,irq2,irq3の各信号は、各ICR
回路がカウンタ回路の値をラッチした時点に発生される
パルス信号であり、マイコンへの割込み信号として用い
られる。タイマ回路109の出力信号ａ（irq4）も、同様
に割込み信号として用いられる。回路110はマイコンで
あり、中央演算処理装置111,ROM112,RAM113及び割込み
処理回路114で構成される。マイコンでは、後述するよ
うに、各ICR回路にラッチされた値を用いて速度誤差信
号と位相誤差信号とを演算し、両信号を合成した後でフ
ィルター処理を行ない、その結果をD/A変換回路115に供
給する。端子116に出力されるD/A変換後の出力信号は、
モータ駆動回路に供給され、モータの回転速度及び回転
位相を制御することになる。第２図ｅには、既に説明し
た形状をもつ位相誤差信号出力を示す。信号ｅは、比例
傾斜部207と最小レベル部206,及び最大レベル部208とか
らなり、この形状はH.SW信号ｂと位相同期している。位
相基準値203は一定値であるため、信号ｃの立上りエッ
ジが第２図に示す位置にある時の位相誤差信号は、205
で示す位置のレベルである。信号ｃが、H.SW信号に対し
て相対的に図示の位置から紙面上で左にずれた時の位相
誤差信号の量は、205で示す位置から同量だけ紙面上で
左にずれた位置における値になる。信号ｃが右にずれた
時も同様の考え方をすれば良い。209で示す位置の位相
誤差信号が得られる時、信号ｃの立上りエッジは、同図
ａにt₉で示す時間位置にある。また、210で示す位置の
位相誤差信号が得られる時、信号ｃの立ち上りエッジ
は、同図ａにt₇で示す時間位置にある。従って、信号ｃ
の立ち上りエッジが入力された時点、すなわち、第１図
に示したirq2の割込みが発生した時のt_i（ｉ＝1,2,3,…
…）の値を知れば、位相誤差出力を出す領域が206,207,
208のいずれの領域であるかを知ることができる。

第３図は、マイコンで行なう信号処理の手順を示した
図である。同図において、FG（ｉ）はｉ番目のFG信号の
例えば立ち上りエッジの時刻においてICR1にラッチされ
たカウント値を示す。FG（ｉ−１）は（ｉ−１）番目の
FG信号の立上りエッジの時刻、すなわち、FG（ｉ）より
もFG信号の１周期前にラッチされた値である。FG（ｉ）
とFG（ｉ−１）の値の差の値301は、FG信号の周期に相
当する。この値301と速度基準値との差をとった値302
が、速度誤差信号である。一方、位相誤差信号を得る処
理としては、303で示すH.SW信号の立ち下りエッジでラ
ッチしたカウント値と、304で示す基準信号の1/2周期の
信号の立ち上りエッジでラッチしたカウント値の差305を演
算し、この305の値から位相基準値を減じることによ
り、位相誤差信号306を得る。307で示すリミット処理
は、第２図を用いて既に説明した比例傾斜部207以外
の、最大値もしくは最小値を設定するための処理であ
る。ミックス比設定処理308は、速度誤差信号302と位相
誤差信号とを合成する時のミックス量を設定する処理で
ある。位相誤差信号306は、速度誤差信号302を１とした
時、数分の１から数十分の１に圧縮された値309とさ
れ、速度誤差信号302と合成されて信号310となる。この
信号310は、例えば比例積分フィルタ等のディジタルフ
ィルタ処理311を経て、処理312にてD/A変換回路に出力
される。

次に、第３図を用いて説明した信号処理を実現するた
めの、マイコンによる具体的な処理手順について、第４
図から第８図を用いて説明する。

第４図は電源投入後に起動されるメイン処理のルーチ
ンを示すフローチャートである。同図において、処理40
1は各RAMの値を零に設定する等の処理を行なう、初期値
設定用の処理である。処理401ではH.SW信号のレベルがH
ighレベルであるか否かを判断し、Highレベルでなけれ
ば時間待ちをし、Highレベルであれば402で示す処理１
を実行する。また、処理403では、H.SW信号のレベルがL
owレベルであるか否かを判断し、Lowレベルでなければ
時間待ちをし、Lowレベルであれば404で示す処理２を実
行する。処理２を実行した後は再び処理401を実行す
る。402及び404で示す処理１及び処理２は、例えば、シ
ステムコントロール回路から送信されるシリアルデータ
を解読し、現在のモードが何であるかなどを判断する処
理を行なうが、本発明とは直接関係がないためその詳細
な説明は省略する。第４図に示すメイン処理ルーチンを
実行している時、第１図で説明したirq1〜irq4の各割込
み信号が発生すれば、適宜各割込み処理を行なう。

なお、以降の各処理において、（）で囲んだ記号は
各RAMの名称を示す。例えば（FGN）の意味は、（FGN）
で示されるRAMを意味するが、以降は（FGN）で同様の意
味をもつものとして説明する。

第５図はirq1の割込みが発生した時に実行される処理
であり、速度誤差信号を得るための処理である。同図に
おいて、処理501ではirq1の割込みが発生した時点にお
けるカウンタ回路107のカウント値を、（FGN）に転送す
る処理である。処理502では、FG信号の１周期前のirq1
の割込み信号発生時に（FGO）に格納されたカウント値
を、（FGN）のカウント値から減じ、（WK1）に格納する
処理である。処理503では、（WK1）の値から速度基準値
を減じた値、すなわち、速度誤差信号を、（SPD）に格
納する処理である。この処理により、第３図302で示す
値が（SPD）に格納されたことになる。処理504は、次の
irq1の割込み時の演算に備え、（FGN）に格納されてい
る現在のカウント値を（FGO）に格納する処理である。
この（FGO）の値は、次のirq1の割込み発生時に、処理5
02において用いられる。

第６図に示す各処理は、irq2の割込みが発生した時に
実行される処理である。同図において、処理601は（CT
V）の値を１だけ増加させる処理である。（CTV）は入力
される基準信号を1/2に文周するために必要なRAMであ
る。処理602では、（CTV）の値が２よりも小さいか否か
を判別し、小さければirq2の処理を終える。大きければ
処理603,604を実行し、処理605において（CTV）の値を
零にし、irq2の処理を終える。このような処理を行なう
ことによって、処理603,604及び605は、irq2の割込みが
発生する２回に１度の割合で実行される。すなわち、基
準信号を1/2に文周したことと同じことになる。処理603
は、基準信号を1/2に分周した周期毎に実行され、この
時のカウント値を（VS）に格納する。この（VS）の値
は、第３図で説明した304の値に相当する。処理604は
（CTT）の値を（PTV）に格納する処理である。（CTT）
には第２図ａに示したt_i（ｉ＝1,2,3,……）の添字ｉの
値が格納されている。（PTV）の値はirq3の処理におい
て、第２図にｅに示す、最小レベル値の範囲206,比例傾
斜部207,最大レベル値の範囲208の各範囲を分離するた
めに用いられる。

第７図に示す各処理は、irq3の割込みが発生した時に
実行される処理である。処理701では（CTT）の値を１に
セットする。つまり、第２図ｅに示すt_i（ｉ＝1,2,3,…
…）の値を、H.SW信号ｂの立下りエッジのタイミングで
t₁にリセットする処理である。処理702は、この時のカ
ウンタ回路107の出力値を（HS）に格納する処理であ
る。処理703は（HS）の値から第６図603の処理で説明し
た（VS）の値を減じ、（WK2）に格納する処理である。
処理704では、（WK2）の値から位相基準値を減じた値を
（PHE）に格納する。これらの処理により、（PHE）には
第２図204で示した位相誤差信号の値が格納される。処
理705は、（PTV）の値が９より大きいか否かを判断する
処理であり、大きければ処理706により（PHE）に位相誤
差信号の最大量を格納する。（PTV）が９よりも小さい
か等しければ処理707を実行する。処理707では、（PT
V）の値が７よりも小さいか否かを判断し、小さければ
処理708により、（PHE）に位相誤差信号の最小値を格納
する。（PTV）が７よりも大きければ、（PHE）の値は処
理704で設定された値になる。つまり、処理705から708
に至る各処理において、第２図に示す206,207,208の各
領域における位相誤差出力を設定したことになる。処理
709では、位相誤差信号（PHE）を、ミックス比で除して
再び（PHE）に格納し、速度誤差信号とミックスする実
際の位相誤差信号とする処理である。

第８図に示す各処理は、irq4の割込みが発生した時に
実行される処理である。処理801は（CTT）の値を＋１す
る処理である。すなわち、t_iで示すｉの値を＋１する処
理である。処理802は、irq1の処理803で得た（SPD）の
値と、irq3の処理で得た（PHE）との値を合成する処
理、すなわち速度誤差信号（SPD）と位相誤差信号（PH
E）との各値を合成し、合成値を（SPD）に格納する処理
である。処理803は、制御系として必要なフィルター部
の演算を行なう処理であるが、この演算は本発明の主た
る目的ではないため詳細な説明は省略する。処理804は
速度誤差信号とを合成し、D/A変換回路に出力する処理
である。

発明の効果以上の説明で明らかなように、本発明によれば、速度
誤差信号と位相誤差信号とをD/A変換する前に合成し、
基準信号と被制御信号との位相差が一定範囲外にある時
には、比例傾斜部の最大値よりも大きく、または最小値
よりも小さな値を設定することにより、過渡時における
位相の引込み時間を短縮することができる効果を有す
る。

【図面の簡単な説明】

第１図は本発明の実施例を示す構成図、第２図は第１図
の各部の波形と第１図の処理内容を説明するための補足
図、第３図は信号処理の流れ図、第４図はメイン処理ル
ーチンを示すフローチャート、第５図は速度誤差信号を
得る処理手順を示すフローチャート、第６図は基準信号
の1/2の周期でカウント値を保持する処理手順を示すフ
ローチャート、第７図は位相誤差信号を得る処理手順を
示すフローチャート、第８図はタイマ割込み処理時に実
行される各処理を示すフローチャート、第９図は従来の
方式による位相誤差信号の変化量と、本発明による位相
誤差信号の変化量とを示す比較図、第10図は第12図の各
部の波形図、第11図は従来の速度及び位相制御回路のシ
ステム図、第12図は従来の位相比較回路のブロック図で
ある。 104〜106……インプットキャプチャレジスタ、114……
割込み処理回路、SPD……速度誤差信号の値を格納するR
AM、CTT……タイマ割込みの回数を記憶するRAM、PTV…
…基準信号が1/2周期毎に入力された時点でのタイマ割
込みの回数値を記憶するRAM、PHE……位相誤差信号の値
を格納するRAM。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭57−31386（ＪＰ，Ａ) 特開昭58−89088（ＪＰ，Ａ) 特開昭60−84981（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】速度誤差信号をディジタル信号で得る手段
と、位相誤差信号をディジタル信号で得る手段と、前記
速度誤差信号と位相誤差信号とを合成した信号で制御対
象を駆動する制御回路において、前記位相誤差信号を得
る手段として、位相基準信号と被制御信号との位相差が一定の位相差範
囲内にある時には、位相誤差信号の量が前記位相差に比
例して変化するように構成し、前記位相差が一定の位相差範囲外にあり、かつ位相のず
れ方向が、前記比例して変化する位相誤差信号の最大値
以上のずれ方向である時には、前記最大値よりも大きな
位相誤差信号量を設定し、また、位相のずれ方向が前記比例して変化する位相誤差
信号の最小値以下のずれ方向である時には、前記最小値
よりも小さな位相誤差信号量を設定し、これらの最大値よりも大きな、および最小値よりも小さ
な位相誤差信号量は、これらの位相誤差信号量を与えた
ときに一定周期毎に変化する位相差の量が、位相誤差信
号が位相差に応じて比例して出力される最小値から最大
値までの位相差の量よりも少ない量になるように設定し
たことを特徴とする位相比較回路。