JPH0822155B2 - Phase comparison circuit - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は位相比較回路に関するものであり、特に、位
相の引込み時間を短縮する新規な位相比較回路に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase comparison circuit, and more particularly to a novel phase comparison circuit that shortens the phase pull-in time.

従来の技術 制御対象の速度及び位相を一定値に制御する用途は、
広範囲に及んでいるが、ここでは２ヘッド形ヘリカルス
キャン方式の磁気記録再生装置（以下VTRと称す）を例
にとり説明する。Conventional technology The application to control the speed and phase of the controlled object to a constant value is
Although it covers a wide range, a two-head type helical scan type magnetic recording / reproducing apparatus (hereinafter referred to as VTR) will be described as an example.

VTRでは、磁気テープ上に記録する映像信号の記録波
長を実現可能な値に設定するため、ビデオヘッドを内蔵
した回転シリンダを高速で回転させる必要がある。回転
シリンダの回転速度は速度制御回路により略一定の回転
速度になるように制御され、また回転位相は、基準位相
信号との位相差が一定値になるように制御される。In a VTR, in order to set the recording wavelength of the video signal to be recorded on the magnetic tape to a value that can be realized, it is necessary to rotate the rotating cylinder containing the video head at high speed. The rotation speed of the rotary cylinder is controlled by the speed control circuit to be a substantially constant rotation speed, and the rotation phase is controlled so that the phase difference from the reference phase signal becomes a constant value.

第11図には、従来のVTRにおける速度及び位相制御回
路の一部を示す。同図において端子1101からは、回転シ
リンダの回転速度に比例した周波数の信号を発生する周
波数発電機（FG）からの信号が入力される。FG信号は速
度誤差信号作成回路1102においてその周期が計測され、
FG信号の周期と基準周期との差の量が、速度誤差信号と
して出力される。回路1103及び1108はパルス幅変調回路
（PWM回路）であり、入力されるディジタル信号値に応
じたパルス幅をもつ信号を出力する、一種のD/A変換器
である。従って、端子1104には速度誤差信号がPWM信号
として出力される。FIG. 11 shows a part of the speed and phase control circuit in the conventional VTR. In the figure, a signal from a frequency generator (FG) that generates a signal having a frequency proportional to the rotation speed of the rotary cylinder is input from a terminal 1101. The period of the FG signal is measured by the speed error signal creation circuit 1102,
The amount of difference between the cycle of the FG signal and the reference cycle is output as a speed error signal. The circuits 1103 and 1108 are pulse width modulation circuits (PWM circuits), and are a kind of D / A converter that outputs a signal having a pulse width according to the input digital signal value. Therefore, the speed error signal is output to the terminal 1104 as a PWM signal.

端子1105には基準信号が、端子1106にはヘッドスイッ
チング信号（H.SW）が入力される。ここで基準信号と
は、映像信号を記録する時には、映像信号内に含まれる
垂直同期信号を分離して取り出した信号であり、NTSC方
式のVTRでは60H_Zのパルス信号である。またH.SW信号と
は、回転シリンダの回転位相を示す信号であり、NTSC方
式のVTRでは30H_Zの矩形波信号である。基準信号を1/2に
分周した信号とH.SW信号との位相差は、位相誤差信号作
成回路1107にて取り出され、取り出された位相誤差信号
はPWM回路1108にてD/A変換され、端子1109に出力され
る。The reference signal is input to the terminal 1105, and the head switching signal (H.SW) is input to the terminal 1106. Here, the reference signal and, when recording a video signal is a signal taken out by separating the vertical synchronizing signal included in the video signal is a pulse signal of a VTR in 60H _Z of the NTSC system. Also the H.SW signal, a signal indicating a rotational phase of the rotary cylinder, a square wave signal of a VTR in 30H _Z of the NTSC system. The phase difference between the signal obtained by dividing the reference signal by half and the H.SW signal is extracted by the phase error signal creation circuit 1107, and the extracted phase error signal is D / A converted by the PWM circuit 1108. , Is output to the terminal 1109.

端子1104及び1109に出力される各PWM信号は、抵抗R₁
とコンデンサC₁及びR₂とC₂とでそれぞれ平滑され、アナ
ログ信号に変換される。また速度誤差信号と位相誤差信
号は、抵抗R₃によって合成される。抵抗R₃の値に応じ
て、位相誤差信号を速度誤差信号に合成する割合（ミッ
クス比）が変化する。このミックス比は、位相制御系の
安定性を確保するため、通常数分の１から数十分の１に
選ばれる。端子1110に得られる速度及び位相誤差信号の
合成値は、回転シリンダを駆動するモータの駆動回路に
供給され、回転シリンダの回転速度及び回転位相を制御
する。Each PWM signal output to terminals 1104 and 1109 has resistance R ₁
And capacitors C ₁ and R ₂ and C ₂ , respectively, are smoothed and converted into an analog signal. The velocity error signal and the phase error signal are combined by the resistor R ₃ . The ratio (mix ratio) of combining the phase error signal with the speed error signal changes according to the value of the resistor R ₃ . This mix ratio is usually selected from a few fractions to a few tens of minutes in order to secure the stability of the phase control system. The combined value of the speed and phase error signals obtained at the terminal 1110 is supplied to the drive circuit of the motor that drives the rotating cylinder, and controls the rotating speed and the rotating phase of the rotating cylinder.

第12図は、従来の位相比較回路のより詳細なブロック
図を示した図であり、第10図は第12図の各部の波形を示
したものである。両図において、同一記号は同じ信号を
示す。端子1201から入力される基準信号（垂直同期信
号）ｊは、1/2分周回路1202で分周され信号ｋとなる。
回路1203はプリセット回路であり、信号ｋの立上りエッ
ジのタイミングで、所定のプリセット値をカウンタ回路
1204にセットする。カウンタ回路1204は、プリセットさ
れた値からカウントを開始し、カウンタがオーバーフロ
ーした時には、再度プリセットされた値からカウントを
始める。従ってカウンタ回路1204の出力値は、第10図ｌ
に示す変化を繰り返えす。プリセット値を変えることに
より、第10図1001で示す周期を変化させることができる
ため、被制御信号の位相の安定位置を、プリセット値を
変えることにより調整することができる。FIG. 12 is a diagram showing a more detailed block diagram of a conventional phase comparison circuit, and FIG. 10 shows waveforms of respective parts of FIG. In both figures, the same symbols indicate the same signals. The reference signal (vertical synchronization signal) j input from the terminal 1201 is frequency-divided by the 1/2 frequency dividing circuit 1202 to become the signal k.
The circuit 1203 is a preset circuit, and a predetermined preset value is set in the counter circuit at the timing of the rising edge of the signal k.
Set it to 1204. The counter circuit 1204 starts counting from a preset value, and when the counter overflows, starts counting from the preset value again. Therefore, the output value of the counter circuit 1204 is shown in FIG.
Repeat the changes shown in. By changing the preset value, the period shown in FIG. 1001 can be changed, so that the stable position of the phase of the controlled signal can be adjusted by changing the preset value.

回路1207及び1208は、カウンタ回路1204の出力値の上
限値及び下限値を見かけ上制限する回路である。上限制
限回路1207は、信号ｋの立上りエッジの時点から、カウ
ンタ出力ｌのオーバーフローした回数を数え、この回数
がある一定値以上の時には、ラッチ回路1205の値を1002
で示す最大値に保持する。また下限制限回路1208は、上
記回数が一定値以下の時には、ラッチ回数1205の値を10
03で示す最小値に保持する。従って、ラッチ回路1205に
供給されるカウンタ出力ｌは、身かけ上信号ｍで示すカ
ウンタ出力が供給されたものと同じことである。端子12
06からはH.SW信号ｎが入力され、この信号の立ち下がり
エッジのタイミングでカウンタ出力ｍの値がラッチされ
る。ラッチ回路1205の出力1209は、第11図に示すPWM回
路1108に供給され、位相誤差信号として出力される。The circuits 1207 and 1208 are circuits that apparently limit the upper limit value and the lower limit value of the output value of the counter circuit 1204. The upper limit limiting circuit 1207 counts the number of overflows of the counter output 1 from the time of the rising edge of the signal k, and when the number of times is a certain value or more, the value of the latch circuit 1205 is set to 1002.
Hold at the maximum value shown in. Further, the lower limit limit circuit 1208 sets the value of the latch count 1205 to 10 when the number of times is equal to or less than a certain value.
Hold at the minimum value indicated by 03. Therefore, the counter output 1 supplied to the latch circuit 1205 is the same as the counter output indicated by the apparent signal m. Terminal 12
The H.SW signal n is input from 06, and the value of the counter output m is latched at the timing of the falling edge of this signal. The output 1209 of the latch circuit 1205 is supplied to the PWM circuit 1108 shown in FIG. 11 and output as a phase error signal.

発明が解決しようとする問題点 このような従来の回路構成における位相比較回路で
は、電源電圧とミックス比とによって、過度時における
位相引き込み時間が制限される問題点があった。なぜな
らば、第11図の端子1109から出力される位相誤差信号の
下限値は接地電位であり、また上限値は電源電圧値であ
る。そして、この上限値と下限値との差のレベルが、回
転速度を変調する範囲に相当する。この変調範囲が大き
い程回転速度の変化量も大きく、位相の変化する速度も
大きくなる。すなわち、位相が一定のはずれた位置から
安定点に移動するまでの時間が速くなる。しかし、前記
変調範囲に電源電圧によって制限され、また、ミックス
比によってさらに制限されることになる。Problems to be Solved by the Invention In the phase comparison circuit having such a conventional circuit configuration, there is a problem in that the phase pull-in time in the transient time is limited by the power supply voltage and the mix ratio. This is because the lower limit value of the phase error signal output from the terminal 1109 in FIG. 11 is the ground potential, and the upper limit value is the power supply voltage value. The level of the difference between the upper limit value and the lower limit value corresponds to the range in which the rotation speed is modulated. The larger the modulation range, the larger the amount of change in the rotation speed, and the larger the speed at which the phase changes. That is, the time from the position where the phase is deviated to the stable point is shortened. However, the modulation range is limited by the power supply voltage and further limited by the mix ratio.

本発明は、ミックス比によって位相の引込み時間が制
限されない新規な位相比較回路を提供することを目的と
する。An object of the present invention is to provide a novel phase comparison circuit in which the phase pull-in time is not limited by the mix ratio.

問題点を解決するための手段 本発明では上記の問題点を解決するため、速度誤差信
号と位相誤差信号をD/A変換する前にミックスする。そ
して位相比較回路を、基準信号と被制御信号との位相差
が一定の範囲以内にある時には、位相誤差信号の量が位
相差に比例して変化するように構成し、一定の範囲以外
にある時には、前記比例して変化する位相誤差信号量の
最大値よりも大きく、また最小値よりも小さく設定する
構成をとる。Means for Solving the Problems In the present invention, in order to solve the above problems, the velocity error signal and the phase error signal are mixed before D / A conversion. Then, the phase comparison circuit is configured such that the amount of the phase error signal changes in proportion to the phase difference when the phase difference between the reference signal and the controlled signal is within the constant range, and the phase difference signal is outside the constant range. In some cases, the phase error signal amount that changes proportionally is set to be larger than the maximum value and smaller than the minimum value.

作用 本発明は上記の構成により、過渡時における位相引込
み時間の短縮を計ることができる。Effect The present invention can shorten the phase pull-in time during a transition due to the above configuration.

実 施 例 本発明の具体実施例を説明する前に、位相比較回路の
構成と位相引込み時間との関係について、まず説明す
る。Practical Examples Before describing specific examples of the present invention, the relationship between the configuration of the phase comparison circuit and the phase pull-in time will be described first.

第９図は、２種類の位相誤差信号量と被制御信号との
関係を示した図である。同図において、信号ｆは基準信
号からの位相ずれ量に対する位相誤差信号量の変化を示
し、信号ｇは被制御信号を示す。信号ｆは基準信号の回
転位相に同期している。被制御信号の回転位相が例えば
t₁₀で示す位置にある時、位相誤差信号の量は901で示す
量であり、t₁₁で示す位置にある時の位相誤差信号の量
は902の量になる。なお、位相誤差信号が901で示す量の
時、位相制御系は安定するものとする。FIG. 9 is a diagram showing the relationship between two types of phase error signal amounts and controlled signals. In the figure, the signal f shows the change of the phase error signal amount with respect to the phase shift amount from the reference signal, and the signal g shows the controlled signal. The signal f is synchronized with the rotation phase of the reference signal. If the rotation phase of the controlled signal is
At the position indicated by t ₁₀ , the amount of phase error signal is the amount indicated by 901, and at the position indicated by t ₁₁ , the amount of phase error signal is 902. It is assumed that the phase control system is stable when the phase error signal has an amount indicated by 901.

電源投入時、モータの回転数は停止状態から徐々に加
速され、速度制御回路によってほぼ一定の回転速度に制
御されると共に、位相制御回路によって、回転位相と基
準信号との位相が一定になるように制御される。今、モ
ータの回転速度が所定の速度に達っした時、基準信号と
回転シリンダの回転位相とが第９図ｆとｇに示すt₁₁の
関係にあるものとする。この時、回転シリンダの回転速
度が目的とする回転速度に正確に一致しているものと仮
定すると、回転位相を示すパルス信号903は、一定時間
（１周期に相当する時間）後には904で示す位置に発生
する。つまり、基準信号ｆとパルス信号903及び904との
相対的な位置関係は変化しない。しかし実際には、t₁₁
の時刻において得られる位相誤差量902によって回転速
度が加速され、一定時間後には905で示す位置にパルス
信号が発生することになる。このような動作を繰り返え
すことにより、被制御信号ｇのパルス発生位置は、信号
ｆの傾斜部の中央（901で示す位置に相当する位置）ま
で移動した後、安定することになる。そして、一定時間
後に移動する位相補正量906の値は、位相誤差信号量902
によって変化させることのできる回転速度の変化量によ
って決まる。When the power is turned on, the number of rotations of the motor is gradually accelerated from the stopped state, the speed control circuit controls the rotation speed to a substantially constant speed, and the phase control circuit keeps the rotation phase and the reference signal constant. Controlled by. Now, when the rotational speed of the motor reaches a predetermined speed, it is assumed that the reference signal and the rotational phase of the rotary cylinder have a relationship of t ₁₁ shown in FIGS. 9f and 9g. At this time, assuming that the rotation speed of the rotary cylinder exactly matches the target rotation speed, the pulse signal 903 indicating the rotation phase is indicated by 904 after a fixed time (time corresponding to one cycle). Occurs in position. That is, the relative positional relationship between the reference signal f and the pulse signals 903 and 904 does not change. But in reality, t ₁₁
The rotation speed is accelerated by the phase error amount 902 obtained at the time of, and the pulse signal is generated at the position indicated by 905 after a certain time. By repeating such an operation, the pulse generation position of the controlled signal g is stabilized after moving to the center of the inclined portion of the signal f (the position corresponding to the position indicated by 901). Then, the value of the phase correction amount 906 that moves after a fixed time is the phase error signal amount 902.
It depends on the amount of change in the rotation speed that can be changed by.

第９図ｈに示す信号は、本発明を適要した時の、基準
信号からの位相ずれ量に対する位相誤差信号量の変化を
示す図である。信号ｉは被制御信号を示す。位相制御系
の安定点は、907及び908で示す傾斜部の中央位置に、被
制御信号のパルス信号が位置する時である。前回と同様
に、モータの回転速度が目標とする回転速度に等しくな
った時のパルス信号の位置を、t₁₄で示す位置とする。
そしてこの時、モータの回転速度が目標とする回転速度
に正確に等しいものとすれば、一定時刻後のパルス発生
位置はt₁₆で示す位置になる。実際には、t₁₄の位置にお
いて得られる位相誤差信号の量909によって回転速度が
加速され、一定時刻後のパルス信号の発生位置はt₁₅で
示す位置になる。そしてこの時、一定時刻後に移動する
位相補正量は910で示す量である。The signal shown in FIG. 9h is a diagram showing changes in the phase error signal amount with respect to the phase shift amount from the reference signal when the present invention is applied. The signal i indicates a controlled signal. The stable point of the phase control system is when the pulse signal of the controlled signal is located at the center position of the inclined portion indicated by 907 and 908. Similarly to the previous time, the position of the pulse signal when the rotation speed of the motor becomes equal to the target rotation speed is the position indicated by t ₁₄ .
At this time, if the rotation speed of the motor is exactly equal to the target rotation speed, the pulse generation position after a certain time is the position indicated by t ₁₆ . Actually, the rotation speed is accelerated by the amount 909 of the phase error signal obtained at the position of t ₁₄ , and the generation position of the pulse signal after a certain time becomes the position shown by t ₁₅ . At this time, the amount of phase correction that moves after a certain time is the amount indicated by 910.

今、位相差に応じて位相誤差信号の量が比例して変化
する部分（以後比例傾斜部と称す）の最小値から最大値
までのレベル、すなわち、911と912のレベルが等しいと
すれば、909のレベルは902のレベルに比べて913で示す
量だけ大きい。そして、913で示す量だけモータの回転
速度を大きく変化させることができるため、その分、位
相補正量910は906よりも大きくなる。つまり、引込み時
間を短縮することができる。なお後述するように、速度
誤差信号と位相誤差信号とをD/A変換する前に合成すれ
ば、909で示すレベルは電源電圧やミックス比に左右さ
れることなく、実用上十分に大きな値を設定することが
できる。Now, if the level from the minimum value to the maximum value of the portion where the amount of the phase error signal changes in proportion to the phase difference (hereinafter referred to as the proportional slope portion), that is, the levels of 911 and 912 are equal, The 909 level is greater than the 902 level by the amount indicated by 913. Since the rotation speed of the motor can be greatly changed by the amount indicated by 913, the phase correction amount 910 becomes larger than that by 906. That is, the pull-in time can be shortened. As will be described later, if the speed error signal and the phase error signal are combined before D / A conversion, the level indicated by 909 does not depend on the power supply voltage or the mix ratio, and has a practically large value. Can be set.

次に、最大レベル909の上限値について説明する。最
大レベル909を大きくする程、一定時間毎に変化させる
ことのできる位相補正量910の値も大きくなる。今、モ
ータの回転速度が所定の速度に略等しくなった時、被制
御信号のパルス発生位置がt₁₉で示す位置にある時を考
える。そしてこの時に得られる位相誤差信号の量が911
で示すレベルであり、この量により一定時間毎に補正さ
れる位相補正量が912で示す量であったとする。この時
信号ｈに対するパルス信号の相対的な発生位置は、ある
時刻においてt₁₉の位置であり、一定時刻後にはt₁₇で示
す位置になる。そしてこの時に得られる位相誤差信号の
量915による回転速度の変化が、911に対して対称的に逆
方向に作動するものとすれば、次の一定時刻後のパルス
発生位置はt₁₉となる。つまりt₁₉とt₁₇との位置を交互
に繰り返えし、安定しないことになる。次に、911のレ
ベルによる位相補正量が913で示す値である時を考えて
みる。この時、ある時刻におけるパルス発生位置がt₁₉
であれば、次の一定時刻後のパルス発生位置はt₁₈の位
置である。t₁₈の位置における位相誤差量は比例傾斜部
における量である。従って、t₁₈で示す位置以降におい
ては、通常の位相制御系の引込み特性に沿ってパルス位
置が移動し、安定点908の位置に落ち着くことになる。
以上のことから、比較傾斜部以外の位置における最大値
もしくは最小値によって、一定時間毎に補正される位相
補正量は、比例傾斜部の時間914よりも小さくする必要
かあると言える。Next, the upper limit value of the maximum level 909 will be described. The larger the maximum level 909, the larger the value of the phase correction amount 910 that can be changed at regular time intervals. Now, consider a case where the pulse generation position of the controlled signal is at the position indicated by t ₁₉ when the rotation speed of the motor becomes substantially equal to the predetermined speed. The amount of phase error signal obtained at this time is 911.
It is assumed that the phase correction amount is 912 and the phase correction amount is corrected at regular time intervals by this amount. At this time, the relative generation position of the pulse signal with respect to the signal h is the position of t ₁₉ at a certain time, and becomes the position indicated by t ₁₇ after a certain time. If the change in the rotation speed due to the amount 915 of the phase error signal obtained at this time operates symmetrically in the opposite direction with respect to 911, the pulse generation position after the next fixed time is t ₁₉ . That is, the positions of t ₁₉ and t ₁₇ are repeated alternately, and it becomes unstable. Next, consider a case where the phase correction amount according to the level of 911 is the value indicated by 913. At this time, the pulse generation position at a certain time is t ₁₉
Then, the pulse generation position after the next fixed time is the position of t ₁₈ . The amount of phase error at the position of t ₁₈ is the amount at the proportional slope. Therefore, after the position indicated by t ₁₈ , the pulse position moves along the pull-in characteristic of the normal phase control system, and settles at the position of the stable point 908.
From the above, it can be said that it is necessary to make the amount of phase correction corrected by the maximum value or the minimum value at a position other than the comparative inclined portion at regular time intervals smaller than the time 914 of the proportional inclined portion.

次に本発明の具体実施例について説明する。 Next, specific examples of the present invention will be described.

第１図は本発明の一実施例を示す図であり、マイクロ
コンピュータ（以下単にマイコンと称す）部と他のハー
ド回路とによって構成される。第２図は第１図の各部の
波形及び説明を補足するための図であり、両図において
同じ記号は同じ信号を示す。FIG. 1 is a diagram showing an embodiment of the present invention, which is composed of a microcomputer (hereinafter simply referred to as a microcomputer) section and other hardware circuits. FIG. 2 is a diagram for supplementing the waveforms and explanations of the respective parts in FIG. 1, and the same symbols in both figures indicate the same signals.

第１図において、端子101にはFG信号が、端子102には
基準信号（本例では垂直同期信号）が、端子103にはH.S
W信号がそれぞれ入力される。回路104,105,106はインプ
ットキャピチャレジスタ（以下単にICRと称す）であ
る。各ICR回路は、端子101〜103の各信号の立ち上り、
もしくは立ち下りエッジの時刻にて、カウンタ回路107
のカウント値をラッチするラッチ回路である。カウンタ
回路107はクロック108をカウントするフリーのカウンタ
であり、カウンターがオーバーフローすれば、再度最小
値からカウントを開始する。カウント値は、第２図ｄに
示すような変化をする。第２図において、H.SW信号ｂの
立ち下りエッジにおけるカウント値201が、第１図にICR
3で示す回路106にラッチされる。また基準信号の1/2の
周期の信号ｃの立ち上りエッジにおけるカウント値202
が、ICR2で示す回路105にラッチされる。従って、201で
示すカウント値から202で示すカウント値を減算し、203
で示す一定の位相基準値をさらに減算すれば、その差20
4で示す量が位相ずれ量に応じた時間を示すことにな
る。第１図に示す回路109はタイマ回路であり、H.SW信
号の立ち下りエッジでリセットされ、その後一定時間毎
にパルス信号ａを発生する。第２図に示すように、本例
ではH.SW信号周期を1/12等分した時間毎にパルス信号を
発生するように、タイマの時間が設定されているものと
する。第１図に示すirq1,irq2,irq3の各信号は、各ICR
回路がカウンタ回路の値をラッチした時点に発生される
パルス信号であり、マイコンへの割込み信号として用い
られる。タイマ回路109の出力信号ａ（irq4）も、同様
に割込み信号として用いられる。回路110はマイコンで
あり、中央演算処理装置111,ROM112,RAM113及び割込み
処理回路114で構成される。マイコンでは、後述するよ
うに、各ICR回路にラッチされた値を用いて速度誤差信
号と位相誤差信号とを演算し、両信号を合成した後でフ
ィルター処理を行ない、その結果をD/A変換回路115に供
給する。端子116に出力されるD/A変換後の出力信号は、
モータ駆動回路に供給され、モータの回転速度及び回転
位相を制御することになる。第２図ｅには、既に説明し
た形状をもつ位相誤差信号出力を示す。信号ｅは、比例
傾斜部207と最小レベル部206,及び最大レベル部208とか
らなり、この形状はH.SW信号ｂと位相同期している。位
相基準値203は一定値であるため、信号ｃの立上りエッ
ジが第２図に示す位置にある時の位相誤差信号は、205
で示す位置のレベルである。信号ｃが、H.SW信号に対し
て相対的に図示の位置から紙面上で左にずれた時の位相
誤差信号の量は、205で示す位置から同量だけ紙面上で
左にずれた位置における値になる。信号ｃが右にずれた
時も同様の考え方をすれば良い。209で示す位置の位相
誤差信号が得られる時、信号ｃの立上りエッジは、同図
ａにt₉で示す時間位置にある。また、210で示す位置の
位相誤差信号が得られる時、信号ｃの立ち上りエッジ
は、同図ａにt₇で示す時間位置にある。従って、信号ｃ
の立ち上りエッジが入力された時点、すなわち、第１図
に示したirq2の割込みが発生した時のt_i（ｉ＝1,2,3,…
…）の値を知れば、位相誤差出力を出す領域が206,207,
208のいずれの領域であるかを知ることができる。In FIG. 1, the FG signal is input to the terminal 101, the reference signal (vertical synchronization signal in this example) is input to the terminal 102, and the HS signal is input to the terminal 103.
W signal is input respectively. The circuits 104, 105 and 106 are input capture registers (hereinafter simply referred to as ICR). Each ICR circuit has a rising edge of each signal of terminals 101 to 103,
Alternatively, at the time of the falling edge, the counter circuit 107
It is a latch circuit that latches the count value of. The counter circuit 107 is a free counter that counts the clock 108. When the counter overflows, it starts counting again from the minimum value. The count value changes as shown in FIG. In FIG. 2, the count value 201 at the falling edge of the H.SW signal b is shown in FIG.
Latched in circuit 106, shown at 3. In addition, the count value 202 at the rising edge of the signal c having a half cycle of the reference signal
Are latched in the circuit 105 indicated by ICR2. Therefore, the count value indicated by 202 is subtracted from the count value indicated by 201 to obtain 203
If the constant phase reference value shown in is further subtracted, the difference 20
The amount indicated by 4 indicates the time corresponding to the amount of phase shift. The circuit 109 shown in FIG. 1 is a timer circuit, which is reset at the falling edge of the H.SW signal and then generates a pulse signal a at regular time intervals. As shown in FIG. 2, in this example, it is assumed that the timer time is set so that the pulse signal is generated every time the H.SW signal period is divided into 1/12. The signals of irq1, irq2, and irq3 shown in Fig. 1 are
It is a pulse signal generated when the circuit latches the value of the counter circuit, and is used as an interrupt signal to the microcomputer. The output signal a (irq4) of the timer circuit 109 is also used as an interrupt signal. The circuit 110 is a microcomputer and includes a central processing unit 111, ROM 112, RAM 113 and an interrupt processing circuit 114. As will be described later, the microcomputer calculates the speed error signal and the phase error signal using the values latched in each ICR circuit, performs the filtering process after combining both signals, and then D / A converts the result. Supply to the circuit 115. The output signal after D / A conversion that is output to terminal 116 is
It is supplied to the motor drive circuit and controls the rotation speed and rotation phase of the motor. FIG. 2e shows the phase error signal output having the shape already described. The signal e is composed of a proportional slope portion 207, a minimum level portion 206, and a maximum level portion 208, and this shape is in phase synchronization with the H.SW signal b. Since the phase reference value 203 is a constant value, the phase error signal when the rising edge of the signal c is at the position shown in FIG.
It is the level at the position indicated by. The amount of the phase error signal when the signal c deviates to the left from the illustrated position relative to the H.SW signal on the paper surface is a position deviated from the position indicated by 205 to the left on the paper surface by the same amount. It becomes the value in. The same idea may be applied when the signal c is shifted to the right. When the phase error signal at the position indicated by 209 is obtained, the rising edge of the signal c is at the time position indicated by t ₉ in FIG. Further, when the phase error signal at the position indicated by 210 is obtained, the rising edge of the signal c is at the time position indicated by t ₇ in FIG. Therefore, the signal c
When the rising edge of is input, that is, when the interrupt of irq2 shown in FIG. 1 occurs, _i (i = 1,2,3, ...
...), the area that outputs the phase error output is 206,207,
You can know which area of 208.

第３図は、マイコンで行なう信号処理の手順を示した
図である。同図において、FG（ｉ）はｉ番目のFG信号の
例えば立ち上りエッジの時刻においてICR1にラッチされ
たカウント値を示す。FG（ｉ−１）は（ｉ−１）番目の
FG信号の立上りエッジの時刻、すなわち、FG（ｉ）より
もFG信号の１周期前にラッチされた値である。FG（ｉ）
とFG（ｉ−１）の値の差の値301は、FG信号の周期に相
当する。この値301と速度基準値との差をとった値302
が、速度誤差信号である。一方、位相誤差信号を得る処
理としては、303で示すH.SW信号の立ち下りエッジでラ
ッチしたカウント値と、304で示す基準信号の1/2周期の
信号 の立ち上りエッジでラッチしたカウント値の差305を演
算し、この305の値から位相基準値を減じることによ
り、位相誤差信号306を得る。307で示すリミット処理
は、第２図を用いて既に説明した比例傾斜部207以外
の、最大値もしくは最小値を設定するための処理であ
る。ミックス比設定処理308は、速度誤差信号302と位相
誤差信号とを合成する時のミックス量を設定する処理で
ある。位相誤差信号306は、速度誤差信号302を１とした
時、数分の１から数十分の１に圧縮された値309とさ
れ、速度誤差信号302と合成されて信号310となる。この
信号310は、例えば比例積分フィルタ等のディジタルフ
ィルタ処理311を経て、処理312にてD/A変換回路に出力
される。FIG. 3 is a diagram showing a procedure of signal processing performed by the microcomputer. In the figure, FG (i) indicates the count value latched in ICR1 at the time of the rising edge of the i-th FG signal, for example. FG (i-1) is the (i-1) th
It is the value of the rising edge of the FG signal, that is, the value latched one cycle before the FG signal before FG (i). FG (i)
And the value 301 of the difference between the values of FG (i-1) corresponds to the cycle of the FG signal. Value 302 that is the difference between this value 301 and the speed reference value
Is the speed error signal. On the other hand, as the process of obtaining the phase error signal, the count value latched at the falling edge of the H.SW signal indicated by 303 and the signal of 1/2 cycle of the reference signal indicated by 304 The difference 305 of the count values latched at the rising edge of is calculated, and the phase reference value is subtracted from this value of 305 to obtain the phase error signal 306. The limit process indicated by 307 is a process for setting the maximum value or the minimum value other than the proportional inclination part 207 already described with reference to FIG. The mix ratio setting process 308 is a process of setting the mix amount when the velocity error signal 302 and the phase error signal are combined. When the speed error signal 302 is 1, the phase error signal 306 is a value 309 which is compressed from a fraction to a few tens of 1 and is combined with the speed error signal 302 to form a signal 310. This signal 310 is output to the D / A conversion circuit in process 312 after being subjected to digital filter process 311 such as a proportional-integral filter.

次に、第３図を用いて説明した信号処理を実現するた
めの、マイコンによる具体的な処理手順について、第４
図から第８図を用いて説明する。Next, the specific processing procedure by the microcomputer for realizing the signal processing described with reference to FIG.
This will be described with reference to FIGS.

第４図は電源投入後に起動されるメイン処理のルーチ
ンを示すフローチャートである。同図において、処理40
1は各RAMの値を零に設定する等の処理を行なう、初期値
設定用の処理である。処理401ではH.SW信号のレベルがH
ighレベルであるか否かを判断し、Highレベルでなけれ
ば時間待ちをし、Highレベルであれば402で示す処理１
を実行する。また、処理403では、H.SW信号のレベルがL
owレベルであるか否かを判断し、Lowレベルでなければ
時間待ちをし、Lowレベルであれば404で示す処理２を実
行する。処理２を実行した後は再び処理401を実行す
る。402及び404で示す処理１及び処理２は、例えば、シ
ステムコントロール回路から送信されるシリアルデータ
を解読し、現在のモードが何であるかなどを判断する処
理を行なうが、本発明とは直接関係がないためその詳細
な説明は省略する。第４図に示すメイン処理ルーチンを
実行している時、第１図で説明したirq1〜irq4の各割込
み信号が発生すれば、適宜各割込み処理を行なう。FIG. 4 is a flowchart showing a main processing routine that is started after the power is turned on. In the figure, process 40
1 is a process for setting an initial value, which performs a process such as setting the value of each RAM to zero. In process 401, the H.SW signal level is H.
It is determined whether or not it is the igh level, and if it is not the High level, it waits for a time, and if it is the High level, processing 1 indicated by 402
To execute. In the process 403, the H.SW signal level is L.
Whether it is the ow level or not is judged, and if it is not the Low level, it waits for time, and if it is the Low level, the process 2 indicated by 404 is executed. After executing the process 2, the process 401 is executed again. The processing 1 and the processing 2 indicated by 402 and 404 are, for example, processing for decoding the serial data transmitted from the system control circuit and determining what the current mode is, but are not directly related to the present invention. Since it is not present, detailed description thereof is omitted. While the main processing routine shown in FIG. 4 is being executed, if each interrupt signal of irq1 to irq4 described in FIG. 1 is generated, each interrupt processing is appropriately performed.

なお、以降の各処理において、（ ）で囲んだ記号は
各RAMの名称を示す。例えば（FGN）の意味は、（FGN）
で示されるRAMを意味するが、以降は（FGN）で同様の意
味をもつものとして説明する。In each of the following processes, the symbol enclosed in () indicates the name of each RAM. For example, (FGN) means (FGN)
It means the RAM indicated by, but in the following, it will be explained as having the same meaning in (FGN).

第５図はirq1の割込みが発生した時に実行される処理
であり、速度誤差信号を得るための処理である。同図に
おいて、処理501ではirq1の割込みが発生した時点にお
けるカウンタ回路107のカウント値を、（FGN）に転送す
る処理である。処理502では、FG信号の１周期前のirq1
の割込み信号発生時に（FGO）に格納されたカウント値
を、（FGN）のカウント値から減じ、（WK1）に格納する
処理である。処理503では、（WK1）の値から速度基準値
を減じた値、すなわち、速度誤差信号を、（SPD）に格
納する処理である。この処理により、第３図302で示す
値が（SPD）に格納されたことになる。処理504は、次の
irq1の割込み時の演算に備え、（FGN）に格納されてい
る現在のカウント値を（FGO）に格納する処理である。
この（FGO）の値は、次のirq1の割込み発生時に、処理5
02において用いられる。FIG. 5 shows a process executed when an interrupt of irq1 occurs, which is a process for obtaining a speed error signal. In the figure, a process 501 is a process of transferring the count value of the counter circuit 107 at the time when the interrupt of irq1 occurs to (FGN). In process 502, irq1 one cycle before the FG signal
When the interrupt signal is generated, the count value stored in (FGO) is subtracted from the count value in (FGN) and stored in (WK1). In the process 503, the value obtained by subtracting the speed reference value from the value of (WK1), that is, the speed error signal is stored in (SPD). By this processing, the value shown in FIG. 3 302 is stored in (SPD). The process 504 is
This is a process of storing the current count value stored in (FGN) in (FGO) in preparation for the calculation at the time of interruption of irq1.
This (FGO) value will be processed 5 when the next irq1 interrupt occurs.
Used in 02.

第６図に示す各処理は、irq2の割込みが発生した時に
実行される処理である。同図において、処理601は（CT
V）の値を１だけ増加させる処理である。（CTV）は入力
される基準信号を1/2に文周するために必要なRAMであ
る。処理602では、（CTV）の値が２よりも小さいか否か
を判別し、小さければirq2の処理を終える。大きければ
処理603,604を実行し、処理605において（CTV）の値を
零にし、irq2の処理を終える。このような処理を行なう
ことによって、処理603,604及び605は、irq2の割込みが
発生する２回に１度の割合で実行される。すなわち、基
準信号を1/2に文周したことと同じことになる。処理603
は、基準信号を1/2に分周した周期毎に実行され、この
時のカウント値を（VS）に格納する。この（VS）の値
は、第３図で説明した304の値に相当する。処理604は
（CTT）の値を（PTV）に格納する処理である。（CTT）
には第２図ａに示したt_i（ｉ＝1,2,3,……）の添字ｉの
値が格納されている。（PTV）の値はirq3の処理におい
て、第２図にｅに示す、最小レベル値の範囲206,比例傾
斜部207,最大レベル値の範囲208の各範囲を分離するた
めに用いられる。Each process shown in FIG. 6 is a process executed when an interrupt of irq2 occurs. In the figure, the process 601 is (CT
This is a process of increasing the value of V) by 1. (CTV) is the RAM required to divide the input reference signal in half. In process 602, it is determined whether or not the value of (CTV) is smaller than 2, and if it is smaller, the process of irq2 ends. If it is larger, the processes 603 and 604 are executed, the value of (CTV) is set to zero in the process 605, and the process of irq2 ends. By performing such processing, the processings 603, 604, and 605 are executed once every two times when the interrupt of irq2 occurs. In other words, it is the same as halving the reference signal. Process 603
Is executed for each cycle of dividing the reference signal by half, and the count value at this time is stored in (VS). The value of (VS) corresponds to the value of 304 described in FIG. Process 604 is a process of storing the value of (CTT) in (PTV). (CTT)
The value of the subscript i of t _i (i = 1,2,3, ...) Shown in FIG. The value of (PTV) is used in the processing of irq3 to separate each range of the minimum level value range 206, the proportional slope portion 207, and the maximum level value range 208 shown by e in FIG.

第７図に示す各処理は、irq3の割込みが発生した時に
実行される処理である。処理701では（CTT）の値を１に
セットする。つまり、第２図ｅに示すt_i（ｉ＝1,2,3,…
…）の値を、H.SW信号ｂの立下りエッジのタイミングで
t₁にリセットする処理である。処理702は、この時のカ
ウンタ回路107の出力値を（HS）に格納する処理であ
る。処理703は（HS）の値から第６図603の処理で説明し
た（VS）の値を減じ、（WK2）に格納する処理である。
処理704では、（WK2）の値から位相基準値を減じた値を
（PHE）に格納する。これらの処理により、（PHE）には
第２図204で示した位相誤差信号の値が格納される。処
理705は、（PTV）の値が９より大きいか否かを判断する
処理であり、大きければ処理706により（PHE）に位相誤
差信号の最大量を格納する。（PTV）が９よりも小さい
か等しければ処理707を実行する。処理707では、（PT
V）の値が７よりも小さいか否かを判断し、小さければ
処理708により、（PHE）に位相誤差信号の最小値を格納
する。（PTV）が７よりも大きければ、（PHE）の値は処
理704で設定された値になる。つまり、処理705から708
に至る各処理において、第２図に示す206,207,208の各
領域における位相誤差出力を設定したことになる。処理
709では、位相誤差信号（PHE）を、ミックス比で除して
再び（PHE）に格納し、速度誤差信号とミックスする実
際の位相誤差信号とする処理である。Each process shown in FIG. 7 is a process executed when an interrupt of irq3 occurs. In process 701, the value of (CTT) is set to 1. That is, t _i (i = 1,2,3, ...
...) value at the timing of the falling edge of H.SW signal b.
This is the process of resetting to t ₁ . Process 702 is a process of storing the output value of the counter circuit 107 at this time in (HS). Process 703 is a process of subtracting the value of (VS) described in the process of FIG. 6 from the value of (HS) and storing it in (WK2).
In process 704, the value obtained by subtracting the phase reference value from the value of (WK2) is stored in (PHE). By these processes, the value of the phase error signal shown in FIG. 2 204 is stored in (PHE). The process 705 is a process of determining whether or not the value of (PTV) is larger than 9, and if it is larger, the maximum amount of the phase error signal is stored in (PHE) by the process 706. If (PTV) is less than or equal to 9, processing 707 is executed. In process 707, (PT
It is determined whether or not the value of (V) is smaller than 7, and if it is smaller, the process 708 stores the minimum value of the phase error signal in (PHE). If (PTV) is larger than 7, the value of (PHE) becomes the value set in process 704. That is, processing 705 to 708
In each processing up to, the phase error output in each area 206, 207, 208 shown in FIG. 2 is set. processing
In 709, the phase error signal (PHE) is divided by the mix ratio, stored again in (PHE), and converted into an actual phase error signal to be mixed with the speed error signal.

第８図に示す各処理は、irq4の割込みが発生した時に
実行される処理である。処理801は（CTT）の値を＋１す
る処理である。すなわち、t_iで示すｉの値を＋１する処
理である。処理802は、irq1の処理803で得た（SPD）の
値と、irq3の処理で得た（PHE）との値を合成する処
理、すなわち速度誤差信号（SPD）と位相誤差信号（PH
E）との各値を合成し、合成値を（SPD）に格納する処理
である。処理803は、制御系として必要なフィルター部
の演算を行なう処理であるが、この演算は本発明の主た
る目的ではないため詳細な説明は省略する。処理804は
速度誤差信号とを合成し、D/A変換回路に出力する処理
である。Each process shown in FIG. 8 is a process executed when an interrupt of irq4 occurs. Process 801 is a process of incrementing the value of (CTT) by one. That is, this is a process of incrementing the value of i indicated by t _i by 1. The process 802 is a process of combining the value of (SPD) obtained in the process 803 of irq1 and the value of (PHE) obtained in the process of irq3, that is, the speed error signal (SPD) and the phase error signal (PH).
This is a process of combining the respective values with E) and storing the combined value in (SPD). The process 803 is a process of performing a calculation of a filter unit necessary as a control system, but since this calculation is not the main purpose of the present invention, detailed description thereof will be omitted. A process 804 is a process of synthesizing the velocity error signal and outputting the synthesized signal to the D / A conversion circuit.

発明の効果 以上の説明で明らかなように、本発明によれば、速度
誤差信号と位相誤差信号とをD/A変換する前に合成し、
基準信号と被制御信号との位相差が一定範囲外にある時
には、比例傾斜部の最大値よりも大きく、または最小値
よりも小さな値を設定することにより、過渡時における
位相の引込み時間を短縮することができる効果を有す
る。As is apparent from the above description, according to the present invention, the velocity error signal and the phase error signal are combined before D / A conversion,
When the phase difference between the reference signal and the controlled signal is out of a certain range, set the value larger than the maximum value or smaller than the minimum value of the proportional slope section to shorten the phase pull-in time during transition. Has the effect of being able to.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の実施例を示す構成図、第２図は第１図
の各部の波形と第１図の処理内容を説明するための補足
図、第３図は信号処理の流れ図、第４図はメイン処理ル
ーチンを示すフローチャート、第５図は速度誤差信号を
得る処理手順を示すフローチャート、第６図は基準信号
の1/2の周期でカウント値を保持する処理手順を示すフ
ローチャート、第７図は位相誤差信号を得る処理手順を
示すフローチャート、第８図はタイマ割込み処理時に実
行される各処理を示すフローチャート、第９図は従来の
方式による位相誤差信号の変化量と、本発明による位相
誤差信号の変化量とを示す比較図、第10図は第12図の各
部の波形図、第11図は従来の速度及び位相制御回路のシ
ステム図、第12図は従来の位相比較回路のブロック図で
ある。 104〜106……インプットキャプチャレジスタ、114……
割込み処理回路、SPD……速度誤差信号の値を格納するR
AM、CTT……タイマ割込みの回数を記憶するRAM、PTV…
…基準信号が1/2周期毎に入力された時点でのタイマ割
込みの回数値を記憶するRAM、PHE……位相誤差信号の値
を格納するRAM。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a supplementary diagram for explaining the waveforms of each part of FIG. 1 and the processing contents of FIG. 1, FIG. 3 is a flow chart of signal processing, and FIG. FIG. 4 is a flow chart showing a main processing routine, FIG. 5 is a flow chart showing a processing procedure for obtaining a speed error signal, and FIG. 6 is a flow chart showing a processing procedure for holding a count value at a half cycle of a reference signal. FIG. 7 is a flow chart showing a processing procedure for obtaining a phase error signal, FIG. 8 is a flow chart showing each processing executed at the time of timer interrupt processing, and FIG. 9 is a change amount of the phase error signal by the conventional method and the present invention. FIG. 10 is a waveform diagram of each part of FIG. 12, FIG. 11 is a system diagram of a conventional speed and phase control circuit, and FIG. 12 is a conventional phase comparison circuit. It is a block diagram. 104 to 106 …… Input capture register, 114 ……
Interrupt processing circuit, SPD ... R that stores the value of the speed error signal
AM, CTT ... RAM that stores the number of timer interrupts, PTV ...
... RAM that stores the number of timer interrupts when the reference signal is input every 1/2 cycle, PHE ... RAM that stores the value of the phase error signal.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−31386（ＪＰ，Ａ) 特開 昭58−89088（ＪＰ，Ａ) 特開 昭60−84981（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-57-31386 (JP, A) JP-A-58-89088 (JP, A) JP-A-60-84981 (JP, A)

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】速度誤差信号をディジタル信号で得る手段
と、位相誤差信号をディジタル信号で得る手段と、前記
速度誤差信号と位相誤差信号とを合成した信号で制御対
象を駆動する制御回路において、前記位相誤差信号を得
る手段として、 位相基準信号と被制御信号との位相差が一定の位相差範
囲内にある時には、位相誤差信号の量が前記位相差に比
例して変化するように構成し、 前記位相差が一定の位相差範囲外にあり、かつ位相のず
れ方向が、前記比例して変化する位相誤差信号の最大値
以上のずれ方向である時には、前記最大値よりも大きな
位相誤差信号量を設定し、 また、位相のずれ方向が前記比例して変化する位相誤差
信号の最小値以下のずれ方向である時には、前記最小値
よりも小さな位相誤差信号量を設定し、 これらの最大値よりも大きな、および最小値よりも小さ
な位相誤差信号量は、これらの位相誤差信号量を与えた
ときに一定周期毎に変化する位相差の量が、位相誤差信
号が位相差に応じて比例して出力される最小値から最大
値までの位相差の量よりも少ない量になるように設定し
たことを特徴とする位相比較回路。1. A control circuit for driving a controlled object by means for obtaining a speed error signal as a digital signal, means for obtaining a phase error signal as a digital signal, and a signal obtained by combining the speed error signal and the phase error signal. As means for obtaining the phase error signal, when the phase difference between the phase reference signal and the controlled signal is within a constant phase difference range, the amount of the phase error signal is changed in proportion to the phase difference. When the phase difference is outside a certain phase difference range and the phase shift direction is a shift direction equal to or larger than the maximum value of the proportionally changing phase error signal, a phase error signal larger than the maximum value When the phase deviation direction is less than the minimum value of the phase error signal that changes proportionally, the phase error signal quantity smaller than the minimum value is set, and these maximum values are set. The phase error signal amount that is larger than the value and smaller than the minimum value is proportional to the amount of the phase difference that changes at a constant cycle when these phase error signal amounts are given. The phase comparison circuit is characterized in that the amount is set to be smaller than the amount of the phase difference from the minimum value to the maximum value that is output.