JP2689021B2 - データパルス発生装置 - Google Patents
データパルス発生装置Info
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- JP2689021B2 JP2689021B2 JP2326287A JP32628790A JP2689021B2 JP 2689021 B2 JP2689021 B2 JP 2689021B2 JP 2326287 A JP2326287 A JP 2326287A JP 32628790 A JP32628790 A JP 32628790A JP 2689021 B2 JP2689021 B2 JP 2689021B2
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データパルス発生装置に関し、特に、第
１および第２のレベルを有する与えられたデータ信号に
基づいて決定される数のパルスを発生するデータパルス
発生装置に関する。
１および第２のレベルを有する与えられたデータ信号に
基づいて決定される数のパルスを発生するデータパルス
発生装置に関する。
［従来の技術］ デジタル素子により構成されたフェーズロックドルー
プ回路（以下「PLL回路」という）は、アナログPLL回路
と比較して、使用部品によるバラつきが少なく、無調整
で所望の特性が得られるなどの利点を有しているため、
近年では多くの回路が提案されている。
プ回路（以下「PLL回路」という）は、アナログPLL回路
と比較して、使用部品によるバラつきが少なく、無調整
で所望の特性が得られるなどの利点を有しているため、
近年では多くの回路が提案されている。
第３図は、従来のデジタルPLL回路のブロック図であ
る。このPLL回路は、特開平１−123525に見られる。し
たがって、第３図に示したデジタルPLL回路では、発振
器によって発生されたマスタークロック信号MCKと、信
号MCKを分周することによって得られるPLLクロック信号
PLLCKと、デジタル再生信号PBSGとを必要としており、
これらの３つのクロック信号を扱う必要があるため、回
路構成が複雑となっていた。
る。このPLL回路は、特開平１−123525に見られる。し
たがって、第３図に示したデジタルPLL回路では、発振
器によって発生されたマスタークロック信号MCKと、信
号MCKを分周することによって得られるPLLクロック信号
PLLCKと、デジタル再生信号PBSGとを必要としており、
これらの３つのクロック信号を扱う必要があるため、回
路構成が複雑となっていた。
一方、従来のデジタルPLL回路の他の例として、デジ
タル再生信号PBSGのＨレベルの期間およびＬレベルの期
間を１つのカウンタによりカウントする回路も知られて
いる。すなわち、デジタル再生信号PBSGのＨレベルの時
間長さおよびＬレベルの時間長さが１つのカウンタによ
って検出され、検出された時間長さに基づく数のパルス
が発生される。
タル再生信号PBSGのＨレベルの期間およびＬレベルの期
間を１つのカウンタによりカウントする回路も知られて
いる。すなわち、デジタル再生信号PBSGのＨレベルの時
間長さおよびＬレベルの時間長さが１つのカウンタによ
って検出され、検出された時間長さに基づく数のパルス
が発生される。
［発明が解決しようとする課題］ このように、従来のデジタルPLL回路では、デジタル
再生信号PBSGのＨレベルの時間長さおよびＬレベルの時
間長さの検出が、１つのカウンタによるカウント動作に
より行われている。したがって、カウンタは１つのレベ
ルのカウント動作を終了した直後に、もう一方のレベル
のカウント動作を開始する必要がある。したがって、カ
ウンタの出力に設けられたラッチ回路により、カウント
結果を示すデータを極めて短時間でラッチする必要があ
る。しかしながら、デジタルPLL回路において、データ
を精度よく得るためには、内部で使用するマスタークロ
ック信号、すなわちカウンタを駆動するクロック信号の
周波数を高くする必要がある。このことは、前述のラッ
チ回路が極めて短い時間内にカウンタによるカウント結
果を示すデータを保持する必要があることを意味する。
ラッチに要する時間が短くなればなるほど、誤ってデー
タがラッチされる恐れが生じ、場合によってはデータの
ラッチが行なわれないことも生じる。その結果、デジタ
ルPLL回路の誤動作が引起こされる。
再生信号PBSGのＨレベルの時間長さおよびＬレベルの時
間長さの検出が、１つのカウンタによるカウント動作に
より行われている。したがって、カウンタは１つのレベ
ルのカウント動作を終了した直後に、もう一方のレベル
のカウント動作を開始する必要がある。したがって、カ
ウンタの出力に設けられたラッチ回路により、カウント
結果を示すデータを極めて短時間でラッチする必要があ
る。しかしながら、デジタルPLL回路において、データ
を精度よく得るためには、内部で使用するマスタークロ
ック信号、すなわちカウンタを駆動するクロック信号の
周波数を高くする必要がある。このことは、前述のラッ
チ回路が極めて短い時間内にカウンタによるカウント結
果を示すデータを保持する必要があることを意味する。
ラッチに要する時間が短くなればなるほど、誤ってデー
タがラッチされる恐れが生じ、場合によってはデータの
ラッチが行なわれないことも生じる。その結果、デジタ
ルPLL回路の誤動作が引起こされる。
この発明は、上記のような課題を解決するために成さ
れたもので、第１および第２のレベルを有する与えられ
たデータ信号に基づいて決定される数のパルスを発生す
るデータパルス発生装置において、高速動作において誤
動作が発生するのを防ぐことを目的とする。
れたもので、第１および第２のレベルを有する与えられ
たデータ信号に基づいて決定される数のパルスを発生す
るデータパルス発生装置において、高速動作において誤
動作が発生するのを防ぐことを目的とする。
［課題を解決するための手段］ この発明に係るデータパルス発生装置は、第１および
第２のレベルを有する与えられたデータ信号に基づいて
決定される数のパルスを発生する。データ信号は、第１
のレベルの持続時間長さおよび第２のレベルの持続時間
長さによってデータを規定している。このデータパルス
発生装置は、与えられたデータ信号よりも高い周波数を
有するクロック信号を発生するクロック信号発生手段
と、与えられたデータ信号に応答して、与えられたデー
タ信号のレベルが変化するタイミングを検出する変化タ
イミング検出手段と、変化タイミング検出手段に応答し
て、与えられたデータ信号の第１のレベル期間における
クロック信号を計数する第１の計数手段と、変化タイミ
ング検出手段に応答して、与えられたデータ信号の第２
のレベル期間におけるクロック信号を計数する第２の計
数手段と、クロック信号に応答して、第１および第２の
計数手段内に保持されたデータを交互に選択する選択手
段と、クロック信号を受けるように接続され、選択手段
によって選択されたデータに基づいた数のクロックパル
スを発生するパルス発生手段とを含む。
第２のレベルを有する与えられたデータ信号に基づいて
決定される数のパルスを発生する。データ信号は、第１
のレベルの持続時間長さおよび第２のレベルの持続時間
長さによってデータを規定している。このデータパルス
発生装置は、与えられたデータ信号よりも高い周波数を
有するクロック信号を発生するクロック信号発生手段
と、与えられたデータ信号に応答して、与えられたデー
タ信号のレベルが変化するタイミングを検出する変化タ
イミング検出手段と、変化タイミング検出手段に応答し
て、与えられたデータ信号の第１のレベル期間における
クロック信号を計数する第１の計数手段と、変化タイミ
ング検出手段に応答して、与えられたデータ信号の第２
のレベル期間におけるクロック信号を計数する第２の計
数手段と、クロック信号に応答して、第１および第２の
計数手段内に保持されたデータを交互に選択する選択手
段と、クロック信号を受けるように接続され、選択手段
によって選択されたデータに基づいた数のクロックパル
スを発生するパルス発生手段とを含む。
［作用］ この発明におけるデータパルス発生装置では、第１お
よび第２の計数手段が、与えられたデータ信号の第１お
よび第２のレベル期間におけるクロック信号を計数する
ため交互に計数動作を行なう。すなわち、第１および第
２の計数手段のうち、一方が計数動作を行なっていると
きに他方が計数動作を行なう必要がない。したがって、
他方の計数動作が終了するまで、一方の計数結果を示す
データを残しておくことができるので、高速動作の下で
計数結果を示すデータを計数手段から取出す際に、誤っ
たデータが取出されるのが防がれる。
よび第２の計数手段が、与えられたデータ信号の第１お
よび第２のレベル期間におけるクロック信号を計数する
ため交互に計数動作を行なう。すなわち、第１および第
２の計数手段のうち、一方が計数動作を行なっていると
きに他方が計数動作を行なう必要がない。したがって、
他方の計数動作が終了するまで、一方の計数結果を示す
データを残しておくことができるので、高速動作の下で
計数結果を示すデータを計数手段から取出す際に、誤っ
たデータが取出されるのが防がれる。
［発明の実施例］ 第１図は、この発明の一実施例を示すデジタルPLL回
路のブロック図である。また、第２図は、第１図に示し
たデジタルPLL回路の動作を説明するためのタイミング
図である。第１図および第２図を参照して、以下にこの
デジタルPLL回路が一例としてデジタルオーディオテー
プレコーダ（DAT）に適用された場合の動作について説
明する。
路のブロック図である。また、第２図は、第１図に示し
たデジタルPLL回路の動作を説明するためのタイミング
図である。第１図および第２図を参照して、以下にこの
デジタルPLL回路が一例としてデジタルオーディオテー
プレコーダ（DAT）に適用された場合の動作について説
明する。
デジタル再生信号PBSGは、NRZI変換された信号であ
り、１つのレベル（ＨレベルまたはＬレベル）が予め定
められた周期Ｔの整数倍の時間長さを有する。ここで、
Ｔはマスタークロック信号MCKの周期の８分の１の時間
長さに相当する。信号PBSGは、最も短い時間長さとして
1Tを有し、最も長い時間長さとして4Tを有する。この信
号PBSGは、２つの信号レベルが同期信号（SYNC）パター
ン、すなわち1T,4T,4T,1Tの順に交互に続く信号であ
り、その変換前のフォーマットが次の表１および表２に
示される。ここで、表１はDATブロックフォーマットを
示し、表２はナインデータエリアのW1,W2フォーマット
を示している。
り、１つのレベル（ＨレベルまたはＬレベル）が予め定
められた周期Ｔの整数倍の時間長さを有する。ここで、
Ｔはマスタークロック信号MCKの周期の８分の１の時間
長さに相当する。信号PBSGは、最も短い時間長さとして
1Tを有し、最も長い時間長さとして4Tを有する。この信
号PBSGは、２つの信号レベルが同期信号（SYNC）パター
ン、すなわち1T,4T,4T,1Tの順に交互に続く信号であ
り、その変換前のフォーマットが次の表１および表２に
示される。ここで、表１はDATブロックフォーマットを
示し、表２はナインデータエリアのW1,W2フォーマット
を示している。
信号PBSGは、立上りエッジ検出回路21および立下りエ
ッジ検出回路22と、シフトレジスタ28とに与えられる。
マスタークロック発振器20がマスタークロック信号MCK
を発生し、それを立上りエッジ検出回路21および立下り
エッジ検出回路22に与える。したがって、検出回路21お
よび22は、信号PPSGの立上りおよび立下りを示す信号ａ
およびｂをそれぞれ発生する。
ッジ検出回路22と、シフトレジスタ28とに与えられる。
マスタークロック発振器20がマスタークロック信号MCK
を発生し、それを立上りエッジ検出回路21および立下り
エッジ検出回路22に与える。したがって、検出回路21お
よび22は、信号PPSGの立上りおよび立下りを示す信号ａ
およびｂをそれぞれ発生する。
シフトレジスタ28は、クロック信号MCKに応答して、
再生信号PBSGを遅延させる。遅延信号2Qは、信号MCKの
２周期の時間長さだけ遅延される。同様に、信号3Qは３
周期の時間長さだけ遅延され、信号5Qは５周期の時間長
さだけ遅延される。シフトレジスタ28から出力される信
号2Qおよび3Qは、２入力EXORゲート29に与えられる。
再生信号PBSGを遅延させる。遅延信号2Qは、信号MCKの
２周期の時間長さだけ遅延される。同様に、信号3Qは３
周期の時間長さだけ遅延され、信号5Qは５周期の時間長
さだけ遅延される。シフトレジスタ28から出力される信
号2Qおよび3Qは、２入力EXORゲート29に与えられる。
Ｈカウンタ23は、能動化端子Ｅを介して信号3Qを受け
る。Ｈカウンタ23は、信号3Qが高レベルの時にカウント
動作を行ない、低レベルの時にカウント動作を停止す
る。Ｌカウンタ24は、能動化端子Ｅを介して信号▲
▼を受ける。Ｌカウンタ24は、信号▲▼が高レベル
の時にカウント動作を行ない、低レベルの時にカウント
動作を停止する。Ｈカウンタ23およびＬカウンタ24は、
マスタークロック信号MCKにより駆動される。Ｈカウン
タ23は、リセット端子Ｒを介して与えられる信号ａに応
答してリセットされた後、マスタークロック信号MCKに
より駆動される。同様に、Ｌカウンタ24も、リセット端
子Ｒを介して与えられる信号ｂに応答してリセットされ
た後、マスタークロック信号MCKにより駆動される。
る。Ｈカウンタ23は、信号3Qが高レベルの時にカウント
動作を行ない、低レベルの時にカウント動作を停止す
る。Ｌカウンタ24は、能動化端子Ｅを介して信号▲
▼を受ける。Ｌカウンタ24は、信号▲▼が高レベル
の時にカウント動作を行ない、低レベルの時にカウント
動作を停止する。Ｈカウンタ23およびＬカウンタ24は、
マスタークロック信号MCKにより駆動される。Ｈカウン
タ23は、リセット端子Ｒを介して与えられる信号ａに応
答してリセットされた後、マスタークロック信号MCKに
より駆動される。同様に、Ｌカウンタ24も、リセット端
子Ｒを介して与えられる信号ｂに応答してリセットされ
た後、マスタークロック信号MCKにより駆動される。
シフトレジスタ28から発生される出力信号3Qおよび▲
▼は、互いに反転されているので、したがってＨカ
ウンタ23およびＬカウンタ24は、交互に動作することに
なる。すなわち、Ｈカウンタ23およびＬカウンタ24は、
第２図に示すような出力信号ｅおよびｆを交互に発生す
る。信号ｅは、この例ではリセットされた後８つのクロ
ックパルスをカウントし、値「８」を保持する。Ｌカウ
ンタ24は、この例ではリセットされた後32個のクロック
パルスをカウントし、値「32」を保持する。
▼は、互いに反転されているので、したがってＨカ
ウンタ23およびＬカウンタ24は、交互に動作することに
なる。すなわち、Ｈカウンタ23およびＬカウンタ24は、
第２図に示すような出力信号ｅおよびｆを交互に発生す
る。信号ｅは、この例ではリセットされた後８つのクロ
ックパルスをカウントし、値「８」を保持する。Ｌカウ
ンタ24は、この例ではリセットされた後32個のクロック
パルスをカウントし、値「32」を保持する。
Ｈラッチ回路25は、シフトレジスタ28から発生される
信号▲▼に応答して、Ｈカウンタ23からの出力信号
ｅをラッチする。したがって、この例では出力値「８」
がラッチされる。同様に、Ｌラッチ回路26は、シフトレ
ジスタ28から発生される信号5Qに応答して、Ｌカウンタ
24からの出力信号ｆをラッチする。すなわち、この例で
は値「32」がラッチされる。ラッチされた信号ｉおよび
ｊはマルチプレクサ（MPX）27に与えられる。
信号▲▼に応答して、Ｈカウンタ23からの出力信号
ｅをラッチする。したがって、この例では出力値「８」
がラッチされる。同様に、Ｌラッチ回路26は、シフトレ
ジスタ28から発生される信号5Qに応答して、Ｌカウンタ
24からの出力信号ｆをラッチする。すなわち、この例で
は値「32」がラッチされる。ラッチされた信号ｉおよび
ｊはマルチプレクサ（MPX）27に与えられる。
マルチプレクサ27は、シフトレジスタ28からの信号▲
▼に応答して、信号ｉおよびｊの一方を交互に選択
する。マルチプレクサ27によって選択された信号ｋは、
テーブルROM30にアドレス信号として与えられる。
▼に応答して、信号ｉおよびｊの一方を交互に選択
する。マルチプレクサ27によって選択された信号ｋは、
テーブルROM30にアドレス信号として与えられる。
テーブルROM30内には、次の表３に示したデータが記
憶されている。
憶されている。
信号ｋがデシマルのアドレス値として与えられるの
で、それによって指定されたデータ（デシマル）が読出
される。たとえば、信号ｋの値が「３」ないし「12」の
いずれかであるとき、出力データとして「１」が読出さ
れる。また、信号ｋの値が「13」ないし「20」のときに
は、データ「２」が読み出される。このようにして、再
生信号PBSGの時間長さ1T,2T,3T,4Tのカウント結果に基
づいてデータ「１」ないし「４」が読出されるので、再
生信号PBSGおよびマスタークロック信号MCKに多少のジ
ッタが存在していてもその誤差を十分に吸収することが
できる。 テーブルROM30から読出されたデータはラッ
チ回路31に与えられる。ラッチ回路31は、EXORゲート29
の出力信号ｌに応答して、与えられたデータをラッチす
る。このラッチは、集積回路の最高動作周波数付近での
誤動作を伴わない十分なセットアットタイムおよびホー
ルドタイムにて行なわれる。ラッチされたデータはダウ
ンカウンタ32に与えられる。
で、それによって指定されたデータ（デシマル）が読出
される。たとえば、信号ｋの値が「３」ないし「12」の
いずれかであるとき、出力データとして「１」が読出さ
れる。また、信号ｋの値が「13」ないし「20」のときに
は、データ「２」が読み出される。このようにして、再
生信号PBSGの時間長さ1T,2T,3T,4Tのカウント結果に基
づいてデータ「１」ないし「４」が読出されるので、再
生信号PBSGおよびマスタークロック信号MCKに多少のジ
ッタが存在していてもその誤差を十分に吸収することが
できる。 テーブルROM30から読出されたデータはラッ
チ回路31に与えられる。ラッチ回路31は、EXORゲート29
の出力信号ｌに応答して、与えられたデータをラッチす
る。このラッチは、集積回路の最高動作周波数付近での
誤動作を伴わない十分なセットアットタイムおよびホー
ルドタイムにて行なわれる。ラッチされたデータはダウ
ンカウンタ32に与えられる。
ダウンカウンタ32は、▲▼端子を介して与え
られる信号に応答して、与えられたデータをロードす
る。すなわち、与えられたデータが初期値として設定さ
れる。ダウンカウンタ32は、ロードされたデータを初期
値としてカウントダウンを開始し、カウンタ出力QDない
しQAを４入力NORゲート33に与える。NORゲート33は、与
えられたデータQDないしQAのうちの全てのデータビット
がＬレベルのときのみＨレベルの信号を出力する。した
がって、ダウンカウンタ32がロードされた後、NORゲー
ト33がＨレベルの信号ｍを出力する。その後、ダウンカ
ウンタ32がマスタークロック信号MCKの反転信号による
ダウンカウントを行ない、全てのデータビットQDないし
QAがＬレベルになったとき、NORゲート33がＬレベルの
信号を出力する。Ｈレベルの信号ｍが与えられたとき、
NANDゲート34はマスタークロック信号MCKを出力する
が、Ｌレベルの信号ｎが与えられたとき、NANDゲート34
は信号MCKを出力しない。したがって、ダウンカウンタ3
2によるダウンカウント動作が行なわれている期間にお
いてのみ、NANDゲート34のマスタークロック信号MCKを
通過させ、その出力信号ｎを復調回路36に与える。その
結果、再生信号PBSGのレベルの時間長さに基づいて決定
される数のパルスが、復調回路36に信号ｎとして与えら
れ、これと同期して、NRZI変換されたデータｏも復調回
路36に与えられる。
られる信号に応答して、与えられたデータをロードす
る。すなわち、与えられたデータが初期値として設定さ
れる。ダウンカウンタ32は、ロードされたデータを初期
値としてカウントダウンを開始し、カウンタ出力QDない
しQAを４入力NORゲート33に与える。NORゲート33は、与
えられたデータQDないしQAのうちの全てのデータビット
がＬレベルのときのみＨレベルの信号を出力する。した
がって、ダウンカウンタ32がロードされた後、NORゲー
ト33がＨレベルの信号ｍを出力する。その後、ダウンカ
ウンタ32がマスタークロック信号MCKの反転信号による
ダウンカウントを行ない、全てのデータビットQDないし
QAがＬレベルになったとき、NORゲート33がＬレベルの
信号を出力する。Ｈレベルの信号ｍが与えられたとき、
NANDゲート34はマスタークロック信号MCKを出力する
が、Ｌレベルの信号ｎが与えられたとき、NANDゲート34
は信号MCKを出力しない。したがって、ダウンカウンタ3
2によるダウンカウント動作が行なわれている期間にお
いてのみ、NANDゲート34のマスタークロック信号MCKを
通過させ、その出力信号ｎを復調回路36に与える。その
結果、再生信号PBSGのレベルの時間長さに基づいて決定
される数のパルスが、復調回路36に信号ｎとして与えら
れ、これと同期して、NRZI変換されたデータｏも復調回
路36に与えられる。
このように、第１図に示したデジタルPLL回路では、
再生信号PBSGのＨレベルの時間長さおよびＬレベルの時
間長さを検出するため、２つのカウンタ23および24を設
けたので、カウンタを交互に動作させる（または休止さ
せる）ことが可能となった。したがって、カウント結果
を示すデータ（信号ｅおよびｆ）がカウント動作休止中
のカウンタ23および24内に残されており、これをラッチ
回路25および26が時間的に余裕をもってラッチすること
ができるので、高速動作が要求されても、すなわちマス
タークロック信号MCKの周波数が高くなってもデータの
ラッチに要する十分な時間を確保することができる。し
たがって、高速動作の下で誤動作の少ないデジタルPLL
回路が得られる。これに加えて、第１図に示したデジタ
ルPLL回路は、再生信号PBSGおよびマスタークロック信
号MCKの２つの信号のみを扱っているので、第３図に示
したような３つの信号を扱う回路よりも、回路構成が簡
単化されていることが指摘される。
再生信号PBSGのＨレベルの時間長さおよびＬレベルの時
間長さを検出するため、２つのカウンタ23および24を設
けたので、カウンタを交互に動作させる（または休止さ
せる）ことが可能となった。したがって、カウント結果
を示すデータ（信号ｅおよびｆ）がカウント動作休止中
のカウンタ23および24内に残されており、これをラッチ
回路25および26が時間的に余裕をもってラッチすること
ができるので、高速動作が要求されても、すなわちマス
タークロック信号MCKの周波数が高くなってもデータの
ラッチに要する十分な時間を確保することができる。し
たがって、高速動作の下で誤動作の少ないデジタルPLL
回路が得られる。これに加えて、第１図に示したデジタ
ルPLL回路は、再生信号PBSGおよびマスタークロック信
号MCKの２つの信号のみを扱っているので、第３図に示
したような３つの信号を扱う回路よりも、回路構成が簡
単化されていることが指摘される。
［発明の効果］ 以上のように、この発明によれば、与えられたデータ
信号の第１および第２のレベル期間におけるクロック信
号をそれぞれ計数する第１および第２の計数手段を設け
たので、計数結果を取出すのに必要な十分な時間が確保
され、したがって、高速動作において誤動作の発生を防
ぐことのできるデータパルス発生装置が得られた。
信号の第１および第２のレベル期間におけるクロック信
号をそれぞれ計数する第１および第２の計数手段を設け
たので、計数結果を取出すのに必要な十分な時間が確保
され、したがって、高速動作において誤動作の発生を防
ぐことのできるデータパルス発生装置が得られた。
第１図は、この発明の一実施例を示すデジタルPLL回路
のブロック図である。第２図は、第１図に示した回路の
動作を説明するためのタイミング図である。第３図は、
従来のデジタルPLL回路のブロック図である。 図において、20はマスタークロック発振器、21は立上り
エッジ検出回路、22は立下りエッジ検出回路、23はＨカ
ウンタ、24はＬカウンタ、25はＨラッチ回路、26はＬラ
ッチ回路、27はマルチプレクサである。
のブロック図である。第２図は、第１図に示した回路の
動作を説明するためのタイミング図である。第３図は、
従来のデジタルPLL回路のブロック図である。 図において、20はマスタークロック発振器、21は立上り
エッジ検出回路、22は立下りエッジ検出回路、23はＨカ
ウンタ、24はＬカウンタ、25はＨラッチ回路、26はＬラ
ッチ回路、27はマルチプレクサである。
Claims (1)
- 【請求項１】第１および第２のレベルを有する与えられ
たデータ信号に基づいて決定される数のパルスを発生す
るデータパルス発生装置であって、前記データ信号は、
第１のレベルの持続時間長さおよび第２のレベルの持続
時間長さによってデータを規定している、そのようなデ
ータパルス発生装置であって、 与えられたデータ信号よりも高い周波数を有するクロッ
ク信号を発生するクロック信号発生手段と、 与えられたデータ信号に応答して、与えられたデータ信
号のレベルが変化するタイミングを検出する変化タイミ
ング検出手段と、 前記変化タイミング検出手段に応答して、与えられたデ
ータ信号の第１のレベル期間におけるクロック信号を計
数する第１の計数手段と、 前記変化タイミング検出手段に応答して、与えられたデ
ータ信号の第２のレベル期間におけるクロック信号を計
数する第２の計数手段と、 前記第１および第２の計数手段の出力に接続され、クロ
ック信号に応答して、前記第１および第２の計数手段内
に保持されたデータを交互に選択する選択手段と、 クロック信号を受けるように接続され、前記選択手段に
よって選択されたデータに基づいた数のクロックパルス
を発生するパルス発生手段とを含む、データパルス発生
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326287A JP2689021B2 (ja) | 1990-11-27 | 1990-11-27 | データパルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326287A JP2689021B2 (ja) | 1990-11-27 | 1990-11-27 | データパルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192925A JPH04192925A (ja) | 1992-07-13 |
| JP2689021B2 true JP2689021B2 (ja) | 1997-12-10 |
Family
ID=18186085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2326287A Expired - Fee Related JP2689021B2 (ja) | 1990-11-27 | 1990-11-27 | データパルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689021B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661425A (en) * | 1994-06-20 | 1997-08-26 | Sharp Kabushiki Kaisha | Digital PLL circuit |
-
1990
- 1990-11-27 JP JP2326287A patent/JP2689021B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04192925A (ja) | 1992-07-13 |
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