JPH0821595B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0821595B2 JPH0821595B2 JP62189379A JP18937987A JPH0821595B2 JP H0821595 B2 JPH0821595 B2 JP H0821595B2 JP 62189379 A JP62189379 A JP 62189379A JP 18937987 A JP18937987 A JP 18937987A JP H0821595 B2 JPH0821595 B2 JP H0821595B2
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 239000000758 substrate Substances 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
-
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置、特に広帯域アンプのパターン
レイアウトに関するものである。
レイアウトに関するものである。
第２図は従来例を示す図であり、第３図は第２図のＡ
−Ａ線断面図である。両図において、１はGaAs半導体基
板（以下「基板」と言う）であり、この基板１上にソー
ス領域を形成するためにソース配線2a〜2eがほぼ等間隔
に隔絶されて設けられている。それらソース配線2a〜2e
のほぼ中央部に対応する位置に基板１を貫通してバイア
ホール3a〜3eがそれぞれ形成され、このバイアホール3a
〜3eを介してソース配線2a〜2eが基板１の裏面に設けら
れている接地領域部31に電気的に接続されており、この
ようにしてソース配線2a〜2eは共通接地される。そし
て、ソース配線2a,2b間のほぼ中央部にドレイン領域を
形成するためのドレイン配線4aが基板１上に設けられ、
また、同様にして、ソース配線2b,2c間にドレイン配線4
bが、ソース配線2c,2d間にドレイン配線4cが、ソース配
線2d,2e間にドレイン配線4dがそれぞれ基板１上に設け
られており、これらのドレイン配線4a〜4dはそれぞれ第
２図下方向に一定の長さだけ配線されたのち共通接続さ
れている。このように一定の長さだけ配線する理由は、
広帯域アンプのパターン設計において、デバイスの周波
数等の電気的特性がこの長さにより決定されるためであ
る。さらに、ソース配線2aとドレイン配線4aとで挟まれ
た基板１上にゲート領域を形成するためのゲート配線51
が設けられており、これらソース配線2a,ドレイン配線4
aおよびゲート配線51によりトランジスタQ1が形成され
ている。また、同様にして、ソース配線2bとドレイン配
線4aとで挟まれた基板上１にゲート基板52が設けられ、
これらソース配線2b,ドレイン配線4aおよびゲート配線5
2によりトランジスタQ2が形成される。以下同様にし
て、ソース配線2b,ドレイン配線4bおよびゲート配線53
によりトランジスタQ3が形成され、ソース配線2c,ドレ
イン配線4bおよびゲート配線54によりトランジスタQ4が
形成され、ソース配線2c,ドレイン配線4cおよびゲート
配線55によりトランジスタQ5が形成され、ソース配線2
d,ドレイン配線4cおよびゲート配線56によりトランジス
タQ6が形成され、ソース配線2d,ドレイン配線4dおよび
ゲート配線57によりトランジスタQ7が形成され、ソース
配線2e,ドレイン配線4dおよびゲート配線58によりトラ
ンジスタQ8が形成される。こうして、これらソース配線
2a〜2e,バイアホール3a〜3e,ドレイン配線4a〜4d,ゲー
ト配線51〜58およびトランジスタQ1〜Q8により広帯域ア
ンプ部６が形成される。
−Ａ線断面図である。両図において、１はGaAs半導体基
板（以下「基板」と言う）であり、この基板１上にソー
ス領域を形成するためにソース配線2a〜2eがほぼ等間隔
に隔絶されて設けられている。それらソース配線2a〜2e
のほぼ中央部に対応する位置に基板１を貫通してバイア
ホール3a〜3eがそれぞれ形成され、このバイアホール3a
〜3eを介してソース配線2a〜2eが基板１の裏面に設けら
れている接地領域部31に電気的に接続されており、この
ようにしてソース配線2a〜2eは共通接地される。そし
て、ソース配線2a,2b間のほぼ中央部にドレイン領域を
形成するためのドレイン配線4aが基板１上に設けられ、
また、同様にして、ソース配線2b,2c間にドレイン配線4
bが、ソース配線2c,2d間にドレイン配線4cが、ソース配
線2d,2e間にドレイン配線4dがそれぞれ基板１上に設け
られており、これらのドレイン配線4a〜4dはそれぞれ第
２図下方向に一定の長さだけ配線されたのち共通接続さ
れている。このように一定の長さだけ配線する理由は、
広帯域アンプのパターン設計において、デバイスの周波
数等の電気的特性がこの長さにより決定されるためであ
る。さらに、ソース配線2aとドレイン配線4aとで挟まれ
た基板１上にゲート領域を形成するためのゲート配線51
が設けられており、これらソース配線2a,ドレイン配線4
aおよびゲート配線51によりトランジスタQ1が形成され
ている。また、同様にして、ソース配線2bとドレイン配
線4aとで挟まれた基板上１にゲート基板52が設けられ、
これらソース配線2b,ドレイン配線4aおよびゲート配線5
2によりトランジスタQ2が形成される。以下同様にし
て、ソース配線2b,ドレイン配線4bおよびゲート配線53
によりトランジスタQ3が形成され、ソース配線2c,ドレ
イン配線4bおよびゲート配線54によりトランジスタQ4が
形成され、ソース配線2c,ドレイン配線4cおよびゲート
配線55によりトランジスタQ5が形成され、ソース配線2
d,ドレイン配線4cおよびゲート配線56によりトランジス
タQ6が形成され、ソース配線2d,ドレイン配線4dおよび
ゲート配線57によりトランジスタQ7が形成され、ソース
配線2e,ドレイン配線4dおよびゲート配線58によりトラ
ンジスタQ8が形成される。こうして、これらソース配線
2a〜2e,バイアホール3a〜3e,ドレイン配線4a〜4d,ゲー
ト配線51〜58およびトランジスタQ1〜Q8により広帯域ア
ンプ部６が形成される。
なお、バイアホール3a〜3eを形成するにあたっては、
隣り合うバイアホール相互の間隔を一定値以上に保つ必
要がある。その理由は、つぎのとおりである。まず第１
に、バイアホール3a〜3eを形成するのに基板１に貫通穴
を設ける必要があるが、基板１は一定以上の厚みを有し
ており、また、貫通穴がエッチングにより形成されるた
めに貫通穴の幅を一定の大きさ以下に形成することは技
術的に困難である。また第２に、バイアホール3a〜3e同
士の相互干渉を考慮する必要がある。
隣り合うバイアホール相互の間隔を一定値以上に保つ必
要がある。その理由は、つぎのとおりである。まず第１
に、バイアホール3a〜3eを形成するのに基板１に貫通穴
を設ける必要があるが、基板１は一定以上の厚みを有し
ており、また、貫通穴がエッチングにより形成されるた
めに貫通穴の幅を一定の大きさ以下に形成することは技
術的に困難である。また第２に、バイアホール3a〜3e同
士の相互干渉を考慮する必要がある。
一般的に、半導体チップ上に広帯域アンプを形成する
場合、広帯域アンプ部６のレイアウトにより、言い換え
れば広帯域アンプ部６の形状によりその半導体チップの
形状が決定される。
場合、広帯域アンプ部６のレイアウトにより、言い換え
れば広帯域アンプ部６の形状によりその半導体チップの
形状が決定される。
したがって、上記のようにバイアホール3a〜3eが基板
１において一直線上にレイアウトされた従来の半導体装
置では、広帯域アンプ部６が細長状となり、その結果、
半導体チップも細長状になって、同一面積で形状が正方
形の半導体チップの場合と比較すると、１つのウエハ上
から製造できる半導体チップの数（以下「理論チップ
数」と言う）が減少するという問題点があった。また、
デバイスの電気的特性からドレイン配線4a〜4dの長さを
それぞれ一定値以上に設定しなければならないために基
板１上に空スペースができ、これにより広帯域アンプ部
６の面積、ひいては半導体チップの面積が増大して理論
チップ数が減少するという問題点もあった。
１において一直線上にレイアウトされた従来の半導体装
置では、広帯域アンプ部６が細長状となり、その結果、
半導体チップも細長状になって、同一面積で形状が正方
形の半導体チップの場合と比較すると、１つのウエハ上
から製造できる半導体チップの数（以下「理論チップ
数」と言う）が減少するという問題点があった。また、
デバイスの電気的特性からドレイン配線4a〜4dの長さを
それぞれ一定値以上に設定しなければならないために基
板１上に空スペースができ、これにより広帯域アンプ部
６の面積、ひいては半導体チップの面積が増大して理論
チップ数が減少するという問題点もあった。
この発明は上記のような問題点を解消するためになさ
れたもので、理論チップ数を増大させることができる半
導体装置を提供することを目的とする。
れたもので、理論チップ数を増大させることができる半
導体装置を提供することを目的とする。
この発明に係る半導体装置は、半導体基板上に設けら
れたソース領域部と、前記半導体基板上に設けられたド
レイン領域部と、前記ソース領域部と前記ドレイン領域
部とで挟まれた領域に対応する位置に設けられたゲート
領域部とで構成されるトランジスタを複数組有し、各ト
ランジスタの前記ソース領域部がそのソース領域部に対
応して前記半導体基板に貫通して設けられたバイアホー
ルを介して共通接続されるとともに、各トランジスタの
前記ゲート領域部が半導体基板上で共通接続され、ま
た、各トランジスタの前記ドレイン領域部が前記半導体
基板上で共通接続され、しかも前記各トランジスタが直
線状に配列された半導体装置において、各トランジスタ
の前記バイアホールが直線状に配列された前記各トラジ
スタの両側に交互に配置されていることを特徴とする。
れたソース領域部と、前記半導体基板上に設けられたド
レイン領域部と、前記ソース領域部と前記ドレイン領域
部とで挟まれた領域に対応する位置に設けられたゲート
領域部とで構成されるトランジスタを複数組有し、各ト
ランジスタの前記ソース領域部がそのソース領域部に対
応して前記半導体基板に貫通して設けられたバイアホー
ルを介して共通接続されるとともに、各トランジスタの
前記ゲート領域部が半導体基板上で共通接続され、ま
た、各トランジスタの前記ドレイン領域部が前記半導体
基板上で共通接続され、しかも前記各トランジスタが直
線状に配列された半導体装置において、各トランジスタ
の前記バイアホールが直線状に配列された前記各トラジ
スタの両側に交互に配置されていることを特徴とする。
この発明における半導体装置は、各トランジスタのソ
ース領域部に接続されるバイアホールを、直線状に配列
された各トランジスタの両側に交互に配置することによ
り、広帯域アンプ部の形状ひいては半導体チップの形状
をより正方形に近いものにするとともに、広帯域アンプ
部の面積ひいては半導体チップの面積を小さくすること
により理論チップ数が増大される。
ース領域部に接続されるバイアホールを、直線状に配列
された各トランジスタの両側に交互に配置することによ
り、広帯域アンプ部の形状ひいては半導体チップの形状
をより正方形に近いものにするとともに、広帯域アンプ
部の面積ひいては半導体チップの面積を小さくすること
により理論チップ数が増大される。
第１図はこの発明に係る一実施例を示す図である。同
図において、従来例である第１図との相違点はバイアホ
ール3a〜3eが基板１の表面に対してジグザグ状に配置さ
れていることと、トランジスタQ1〜Q8の配列方向におけ
るソース配線2a〜2eにより形成される各ソース領域の長
さが短縮されていることであり、その他の構成について
は従来例と全く同様である。
図において、従来例である第１図との相違点はバイアホ
ール3a〜3eが基板１の表面に対してジグザグ状に配置さ
れていることと、トランジスタQ1〜Q8の配列方向におけ
るソース配線2a〜2eにより形成される各ソース領域の長
さが短縮されていることであり、その他の構成について
は従来例と全く同様である。
上記のようにバイアホール3a〜3eをジグザグ状に配置
し、トランジスタの配列方向における各ソース領域の長
さを短縮することにより、トランジスタQ1〜Q8の配列方
向における広帯域アンプ部６の長さを短縮することがで
きる。言い換えれば、より正方形に近い形状で面積がよ
り小さい広帯域アンプ部６が得られる。その結果、従来
の半導体チップもより正方形に近く面積がより小さいも
のが得られ、理論チップ数も増大する。さらに、理論チ
ップ数が増大することにより、生産効率が向上し、コス
トダウンが可能となる。
し、トランジスタの配列方向における各ソース領域の長
さを短縮することにより、トランジスタQ1〜Q8の配列方
向における広帯域アンプ部６の長さを短縮することがで
きる。言い換えれば、より正方形に近い形状で面積がよ
り小さい広帯域アンプ部６が得られる。その結果、従来
の半導体チップもより正方形に近く面積がより小さいも
のが得られ、理論チップ数も増大する。さらに、理論チ
ップ数が増大することにより、生産効率が向上し、コス
トダウンが可能となる。
以上のように、この発明によれば、各トラジスタのソ
ース領域部に接続されるバイアホールを、半導体基板表
面内において直線状に配列された各トラジスタの両側に
交互に配置したことにより半導体チップをより正方形に
近くより面積の小さいものにしたので、理論チップ数ぐ
増大され、また、原価の安い製品が提供できる効果があ
る。
ース領域部に接続されるバイアホールを、半導体基板表
面内において直線状に配列された各トラジスタの両側に
交互に配置したことにより半導体チップをより正方形に
近くより面積の小さいものにしたので、理論チップ数ぐ
増大され、また、原価の安い製品が提供できる効果があ
る。
第１図はこの発明に係る一実施例を示す図、第２図は従
来例を示す図、第３図は第２図のＡ−Ａ線断面図の一例
である。 図において、１は基板、2a〜2eはソース配線、3a〜3eは
バイアホール、4a〜4dはドレイ配線、51〜58はゲート配
線、Q1〜Q8はトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
来例を示す図、第３図は第２図のＡ−Ａ線断面図の一例
である。 図において、１は基板、2a〜2eはソース配線、3a〜3eは
バイアホール、4a〜4dはドレイ配線、51〜58はゲート配
線、Q1〜Q8はトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】半導体基板上に設けられたソース領域部
と、前記半導体基板上に設けられたドレイン領域部と、
前記ソース領域部と前記ドレイン領域部とで挟まれた領
域に対応する位置に設けられたゲート領域部とで構成さ
れるトランジスタを複数組有し、 各トランジスタの前記ソース領域部がそのソース領域部
に対応して前記半導体基板に貫通して設けられたバイア
ホールを介して共通接続されるとともに、各トランジス
タの前記ゲート領域部が半導体基板上で共通接続され、
また、各トランジスタの前記ドレイン領域部が前記半導
体基板上で共通接続され、しかも前記各トランジスタが
直線状に配列された半導体装置において、 各トランジスタの前記バイアホールが直線状に配列され
た前記各トランジスタの両側に交互に配置されているこ
とを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62189379A JPH0821595B2 (ja) | 1987-07-28 | 1987-07-28 | 半導体装置 |
| US07/224,294 US4908680A (en) | 1987-07-28 | 1988-07-26 | Semiconductor integrated circuit |
| FR8810129A FR2618947B1 (fr) | 1987-07-28 | 1988-07-27 | Circuit integre a semi-conducteur comprenant des transistors a effets de champ |
| GB8818025A GB2208452B (en) | 1987-07-28 | 1988-07-28 | A semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62189379A JPH0821595B2 (ja) | 1987-07-28 | 1987-07-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6432681A JPS6432681A (en) | 1989-02-02 |
| JPH0821595B2 true JPH0821595B2 (ja) | 1996-03-04 |
Family
ID=16240331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62189379A Expired - Lifetime JPH0821595B2 (ja) | 1987-07-28 | 1987-07-28 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4908680A (ja) |
| JP (1) | JPH0821595B2 (ja) |
| FR (1) | FR2618947B1 (ja) |
| GB (1) | GB2208452B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086322A (en) * | 1988-10-19 | 1992-02-04 | Mitsubishi Denki Kabushiki Kaisha | Input protection circuit and output driver circuit comprising mis semiconductor device |
| US5227738A (en) * | 1990-11-27 | 1993-07-13 | Sumitomo Electric Industries, Ltd. | Multistage amplifier |
| JPH04192805A (ja) * | 1990-11-27 | 1992-07-13 | Sumitomo Electric Ind Ltd | 多段アンプ |
| JPH06181321A (ja) * | 1992-12-14 | 1994-06-28 | Nec Corp | 半導体装置 |
| JP2580966B2 (ja) * | 1993-08-05 | 1997-02-12 | 日本電気株式会社 | 半導体装置 |
| US5514604A (en) * | 1993-12-08 | 1996-05-07 | General Electric Company | Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making |
| DE19522364C1 (de) | 1995-06-20 | 1996-07-04 | Siemens Ag | Halbleiter-Bauelement |
| US6297533B1 (en) * | 1997-12-04 | 2001-10-02 | The Whitaker Corporation | LDMOS structure with via grounded source |
| CN101246995B (zh) | 2002-10-23 | 2011-10-12 | 索尼株式会社 | 宽带天线 |
| CN103633046B (zh) * | 2013-12-13 | 2017-03-15 | 苏州能讯高能半导体有限公司 | 半导体器件及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3969745A (en) * | 1974-09-18 | 1976-07-13 | Texas Instruments Incorporated | Interconnection in multi element planar structures |
| IT8048031A0 (it) * | 1979-04-09 | 1980-02-28 | Raytheon Co | Perfezionamento nei dispositivi a semiconduttore ad effetto di campo |
| US4313126A (en) * | 1979-05-21 | 1982-01-26 | Raytheon Company | Field effect transistor |
| JPS5678267U (ja) * | 1979-11-07 | 1981-06-25 | ||
| JPS62186569A (ja) * | 1986-02-12 | 1987-08-14 | Nec Corp | 電界効果型トランジスタの製造方法 |
-
1987
- 1987-07-28 JP JP62189379A patent/JPH0821595B2/ja not_active Expired - Lifetime
-
1988
- 1988-07-26 US US07/224,294 patent/US4908680A/en not_active Expired - Fee Related
- 1988-07-27 FR FR8810129A patent/FR2618947B1/fr not_active Expired - Fee Related
- 1988-07-28 GB GB8818025A patent/GB2208452B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2618947A1 (fr) | 1989-02-03 |
| GB2208452A (en) | 1989-03-30 |
| FR2618947B1 (fr) | 1994-04-29 |
| GB8818025D0 (en) | 1988-09-01 |
| JPS6432681A (en) | 1989-02-02 |
| US4908680A (en) | 1990-03-13 |
| GB2208452B (en) | 1991-01-16 |
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