JPH08213970A - ビット誤り率テスター - Google Patents
ビット誤り率テスターInfo
- Publication number
- JPH08213970A JPH08213970A JP20917394A JP20917394A JPH08213970A JP H08213970 A JPH08213970 A JP H08213970A JP 20917394 A JP20917394 A JP 20917394A JP 20917394 A JP20917394 A JP 20917394A JP H08213970 A JPH08213970 A JP H08213970A
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- JP
- Japan
- Prior art keywords
- bit
- error
- input
- pattern
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】ビット誤りの原因同定と修正を容易にする情報
を与える。 【構成】入力ビットストリームと参照ビットストリーム
とを比較し、誤りビットの前後の入力ビットストリーム
を表示する。
を与える。 【構成】入力ビットストリームと参照ビットストリーム
とを比較し、誤りビットの前後の入力ビットストリーム
を表示する。
Description
【０００１】
【産業上の利用分野】本発明はビット誤り率テスター
（BERT）に関する。
（BERT）に関する。
【０００２】
【従来の技術】バイナリデジタル通信リンク等の品質評
価で重要なパラメータに、ビット誤り率（BER）があ
る。これはあるビットが受信側において誤って検出され
る確率である。BERは通常リンクを介して長い疑似ラン
ダムテストビットシーケンスを送出し、誤って受け取ら
れるビット数をカウントすることによって測定される。
受信が正しく行なわれたか誤りがあったかは、受信側に
隣接して配置されたテスターに正しいシーケンスを生成
し、このシーケンスを通信リンクを介して受け取ったシ
ーケンスと比較することによって決定することができ
る。
価で重要なパラメータに、ビット誤り率（BER）があ
る。これはあるビットが受信側において誤って検出され
る確率である。BERは通常リンクを介して長い疑似ラン
ダムテストビットシーケンスを送出し、誤って受け取ら
れるビット数をカウントすることによって測定される。
受信が正しく行なわれたか誤りがあったかは、受信側に
隣接して配置されたテスターに正しいシーケンスを生成
し、このシーケンスを通信リンクを介して受け取ったシ
ーケンスと比較することによって決定することができ
る。
【０００３】
【発明が解決しようとする課題】周知のBERTは単に誤っ
て受け取られたビットの比率の表示を提供するだけであ
る。本発明の目的は受け取ったバイナリデジタル信号中
の誤りの原因の同定と修正を容易にする追加情報を表示
するBERTを提供することである。
て受け取られたビットの比率の表示を提供するだけであ
る。本発明の目的は受け取ったバイナリデジタル信号中
の誤りの原因の同定と修正を容易にする追加情報を表示
するBERTを提供することである。
【０００４】
【課題を解決するための手段】本発明によれば、入力ビ
ットストリームを参照ビットストリームと比較して前記
入力ビットストリーム中の前記参照ビットストリーム中
の対応するビットと異なる誤りビットを発見する手段
と、前記比較の結果を表示する表示手段からなり、前記
表示手段は、前記入力ビットストリーム中の誤りビット
の前に発生する第１の所定数のビットを表示する第１の
部分と、前記誤りビットを表示する第２の部分と、前記
入力ビットストリーム中の前記誤りビットの後に発生す
る第２の所定数のビットを表示する第３の部分からなる
ビット誤り率テスターが提供される。
ットストリームを参照ビットストリームと比較して前記
入力ビットストリーム中の前記参照ビットストリーム中
の対応するビットと異なる誤りビットを発見する手段
と、前記比較の結果を表示する表示手段からなり、前記
表示手段は、前記入力ビットストリーム中の誤りビット
の前に発生する第１の所定数のビットを表示する第１の
部分と、前記誤りビットを表示する第２の部分と、前記
入力ビットストリーム中の前記誤りビットの後に発生す
る第２の所定数のビットを表示する第３の部分からなる
ビット誤り率テスターが提供される。
【０００５】
【実施例】図１において、ビット誤り率テスター10は、
ビット誤り率測定の対象となるバイナリデジタル信号の
入力ビットストリームを受け取るための入力端子12を有
する。この入力端子は排他的論理和(XOR)ゲート14の１
つの入力に接続されており、このゲートは入力ビットス
トリームと参照パターン発生器16からこのゲートの他の
入力に供給される参照デジタル信号ストリームあるいは
参照パターンの間の相違を検出するための比較器として
用いられる。このパターン発生器16はたとえば供給され
るアドレス信号にしたがって選択され出力される一連の
ビットパターンを格納するランダムアクセスメモリ（RA
M）とすることができる。あるいは、この発生器はその
出力から選択された段へのフィードバック接続を有する
シフトレジスタに基づく周知の疑似ランダムバイナリシ
ーケンス（PRBS）発生器であってもよい。
ビット誤り率測定の対象となるバイナリデジタル信号の
入力ビットストリームを受け取るための入力端子12を有
する。この入力端子は排他的論理和(XOR)ゲート14の１
つの入力に接続されており、このゲートは入力ビットス
トリームと参照パターン発生器16からこのゲートの他の
入力に供給される参照デジタル信号ストリームあるいは
参照パターンの間の相違を検出するための比較器として
用いられる。このパターン発生器16はたとえば供給され
るアドレス信号にしたがって選択され出力される一連の
ビットパターンを格納するランダムアクセスメモリ（RA
M）とすることができる。あるいは、この発生器はその
出力から選択された段へのフィードバック接続を有する
シフトレジスタに基づく周知の疑似ランダムバイナリシ
ーケンス（PRBS）発生器であってもよい。
【０００６】排他的論理和ゲート14の出力は誤り探索コ
ントローラ１８（以下コントローラ１８と称する）に接
続されており、このコントローラの設計と動作について
は以下の説明で明らかになるが、このコントローラは位
置比較器2２から“開始”信号を受け取る。この位置比
較器２２は次に、パターン発生器16からの位置信号と、
誤りビットの探索が開始される位置を定義する入力2０
への外部から供給される“探索開始位置”信号を受け取
る、パターン発生器16がRAMを用いたものである場合、
これらの位置信号はRAMにおける記憶位置のアドレスか
らなり、PRBS発生器である場合、これらの信号はPRBSシ
フトレジスタの内容からなる。
ントローラ１８（以下コントローラ１８と称する）に接
続されており、このコントローラの設計と動作について
は以下の説明で明らかになるが、このコントローラは位
置比較器2２から“開始”信号を受け取る。この位置比
較器２２は次に、パターン発生器16からの位置信号と、
誤りビットの探索が開始される位置を定義する入力2０
への外部から供給される“探索開始位置”信号を受け取
る、パターン発生器16がRAMを用いたものである場合、
これらの位置信号はRAMにおける記憶位置のアドレスか
らなり、PRBS発生器である場合、これらの信号はPRBSシ
フトレジスタの内容からなる。
【０００７】パターン発生器16からの位置信号はコント
ローラ18によって制御される“ロード”入力を有する誤
り位置ラッチ24にも供給される。この位置ラッチの内容
は次に表示装置28のアドレス部26に供給され、また表示
装置28のデータ部32に全部で32ビットを並列に出力する
ことのできるパターンコピー発生器30にも供給される。
ローラ18によって制御される“ロード”入力を有する誤
り位置ラッチ24にも供給される。この位置ラッチの内容
は次に表示装置28のアドレス部26に供給され、また表示
装置28のデータ部32に全部で32ビットを並列に出力する
ことのできるパターンコピー発生器30にも供給される。
【０００８】パターン発生器16がRAMを用いたものであ
る場合、コピー発生器30も同様にRAM型のものがよく、
パターン発生器16と同じビットパターンを記憶する。コ
ピー発生器30はラッチ24中のアドレスに対応する（誤
り）ビット、およびその直前の28のアドレスに対応する
28のビットとその直後の３つのアドレスに対応する３つ
のビットを出力するように構成されている。パターン発
生器16がPRBS発生器である場合、コピー発生器30は同様
のシフトレジスタ型の回路を内蔵する。コピー発生器30
はこの場合、この28のシフトレジスタの状態を遡って誤
りビットの直前の28ビットを生成し、また３つのシフト
レジスタの状態をぜんしんして誤りビットの直後の３つ
のビットを生成するように構成される。いずれの場合
も、コピー発生器30はパターン発生器16からのデータを
受け取ってその再生を可能にし、また必要な場合、パタ
ーン発生器16によって提供されるデジタル信号パターン
を受け取るように構成することができる。
る場合、コピー発生器30も同様にRAM型のものがよく、
パターン発生器16と同じビットパターンを記憶する。コ
ピー発生器30はラッチ24中のアドレスに対応する（誤
り）ビット、およびその直前の28のアドレスに対応する
28のビットとその直後の３つのアドレスに対応する３つ
のビットを出力するように構成されている。パターン発
生器16がPRBS発生器である場合、コピー発生器30は同様
のシフトレジスタ型の回路を内蔵する。コピー発生器30
はこの場合、この28のシフトレジスタの状態を遡って誤
りビットの直前の28ビットを生成し、また３つのシフト
レジスタの状態をぜんしんして誤りビットの直後の３つ
のビットを生成するように構成される。いずれの場合
も、コピー発生器30はパターン発生器16からのデータを
受け取ってその再生を可能にし、また必要な場合、パタ
ーン発生器16によって提供されるデジタル信号パターン
を受け取るように構成することができる。
【０００９】表示装置28はコントローラ18からのイネー
ブル信号に応じてそのアドレス部26とデータ部32に可視
表示を提供するように制御される。このコントローラ自
体が外部から供給される“誤り発見”信号を受け取るた
めの入力34を有する。
ブル信号に応じてそのアドレス部26とデータ部32に可視
表示を提供するように制御される。このコントローラ自
体が外部から供給される“誤り発見”信号を受け取るた
めの入力34を有する。
【００１０】テストを実行するとき、参照信号パターン
中の誤り検出を開始すべき位置が入力20を介して指定さ
れる。パターン発生器16は入力信号と周知の態様で同期
され、入力34の“誤り発見”信号がイネーブルされる。
中の誤り検出を開始すべき位置が入力20を介して指定さ
れる。パターン発生器16は入力信号と周知の態様で同期
され、入力34の“誤り発見”信号がイネーブルされる。
【００１１】パターン発生器16は参照パターンを排他的
論理和ゲート14に供給し、このゲートはそれを入力端子
12で受け取った入力信号と比較する。これら２つの信号
の相違によって、排他的論理和ゲート１４はコントロー
ラ18に誤り信号を供給する。しかし、位置比較器22から
“開始”信号を受け取るまでは、コントローラ18はこの
誤り信号を無視する。
論理和ゲート14に供給し、このゲートはそれを入力端子
12で受け取った入力信号と比較する。これら２つの信号
の相違によって、排他的論理和ゲート１４はコントロー
ラ18に誤り信号を供給する。しかし、位置比較器22から
“開始”信号を受け取るまでは、コントローラ18はこの
誤り信号を無視する。
【００１２】パターン発生器16からの位置信号が入力20
を介して指定された位置に達すると、“開始”信号がコ
ントローラ18に供給される。その後、誤り信号が発生す
ると、コントローラ18はラッチ24の“ロード”入力と表
示装置28の表示イネーブル入力をイネーブルする。その
結果、誤り信号の発生時のパターン位置がラッチ24に記
憶され、表示装置28のアドレス部26中のアドレスとして
表示される。
を介して指定された位置に達すると、“開始”信号がコ
ントローラ18に供給される。その後、誤り信号が発生す
ると、コントローラ18はラッチ24の“ロード”入力と表
示装置28の表示イネーブル入力をイネーブルする。その
結果、誤り信号の発生時のパターン位置がラッチ24に記
憶され、表示装置28のアドレス部26中のアドレスとして
表示される。
【００１３】さらに、ラッチ24の内容は上述したパター
ンコピー発生器30が表示装置28のデータ部32において誤
り（誤りビット）を発生させたビット値と、その前の28
ビットとその後の３ビットの表示を提供するのに用いら
れる。誤りビットのアドレスに加えて、その前後に発生
するデータビットシーケンスに関するこの情報を提供す
ることは、誤り情報を解釈し、原因を同定する上で大き
な助けとなることがわかった。
ンコピー発生器30が表示装置28のデータ部32において誤
り（誤りビット）を発生させたビット値と、その前の28
ビットとその後の３ビットの表示を提供するのに用いら
れる。誤りビットのアドレスに加えて、その前後に発生
するデータビットシーケンスに関するこの情報を提供す
ることは、誤り情報を解釈し、原因を同定する上で大き
な助けとなることがわかった。
【００１４】このテスターはさらにこのテストを複数回
繰り返し、たとえば（誤りビットの位置の付近で）上述
したテストパターンの生成と入力信号との比較を複数回
繰り返し、特に特定の誤りビットの位置に発生する誤り
の総発生数の総テスト回数に対する比を決定することに
よって誤りビット位置のビット誤り率を測定するように
構成することができる。これはたとえば従来のビット誤
り率測定回路を用いて行なうことができるが、誤りが誤
りビット位置において発生する場合にのみ誤りをカウン
トするように制御される。測定された誤り率が比較的低
い場合、誤りは不規則的なものである可能性が高い。し
かし、測定された誤り率が比較的高い場合、さらに試験
を必要とする系統的なエラー状態があることを示してい
る。
繰り返し、たとえば（誤りビットの位置の付近で）上述
したテストパターンの生成と入力信号との比較を複数回
繰り返し、特に特定の誤りビットの位置に発生する誤り
の総発生数の総テスト回数に対する比を決定することに
よって誤りビット位置のビット誤り率を測定するように
構成することができる。これはたとえば従来のビット誤
り率測定回路を用いて行なうことができるが、誤りが誤
りビット位置において発生する場合にのみ誤りをカウン
トするように制御される。測定された誤り率が比較的低
い場合、誤りは不規則的なものである可能性が高い。し
かし、測定された誤り率が比較的高い場合、さらに試験
を必要とする系統的なエラー状態があることを示してい
る。
【００１５】
【発明の効果】上述したように、本発明の実施により、
誤りビットのアドレスに加えて、その前後に発生するデ
ータビットシーケンスに関するこの情報が表示されるの
で、誤り情報を解釈し、原因を同定するのがよういにな
る。また、どの位置にどれほどの率で誤りが発生するか
が解るので、誤りの発生状況もはっきりする。
誤りビットのアドレスに加えて、その前後に発生するデ
ータビットシーケンスに関するこの情報が表示されるの
で、誤り情報を解釈し、原因を同定するのがよういにな
る。また、どの位置にどれほどの率で誤りが発生するか
が解るので、誤りの発生状況もはっきりする。
【図１】本発明のビット誤り率テスターの概略ブロック
図である。
図である。
10: ビット誤り率テスター 12: 入力端子 14: 排他的論理和ゲート 16: 参照パターン発生器 18: 誤り探索コントローラ 20: 入力 22: 位置比較器 24: 誤り位置ラッチ 26: 表示装置28のアドレス部 28: 表示装置 30: パターンコピー発生器 32: 表示装置28のデータ部 34: 入力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ・バロン イギリス国スコットランド、エディンバラ カムリーバンクアヴェニュー39
Claims (4)
- 【請求項１】入力ビットストリームを参照ビットストリ
ームと比較して該参照ビットストリーム中の対応するビ
ットと異なる前記入力ビットストリーム中の誤りビット
を発見する手段と、前記比較の結果を表示する表示手段
からなるビット誤り率テスターであって、表示手段（3
2）は、 前記入力ビットストリーム中の誤りビットの前に発生す
る第１の所定数のビットを表示する第１の部分と、 前記誤りビットを表示する第２の部分と、前記入力ビッ
トストリーム中の前記誤りビットの後に発生する第２の
所定数のビットを表示する第３の部分からなることを特
徴とする前記ビット誤り率テスター。 - 【請求項２】前記表示手段が前記誤りビットの前記入力
ビットストリームにおける位置を表示する第４の部分
（26）を有する請求項１記載のビット誤り率テスター。 - 【請求項３】前記比較は複数回繰り返され、前記誤りビ
ットの前記入力ビットストリームにおける位置において
発生する誤りについてビット誤り率が決定される請求項
１あるいは請求項２記載のビット誤り率テスター。 - 【請求項４】前記第１の所定の数が28であり、前記第２
の所定の数が３である上記の請求項のいずれかに記載の
ビット誤り率テスター。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US9316632.0 | 1993-08-11 | ||
| GB9316632A GB2281136B (en) | 1993-08-11 | 1993-08-11 | Bit error-rate testing |
| GB9316632.0 | 1993-08-11 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH08213970A true JPH08213970A (ja) | 1996-08-20 |
| JP3558377B2 JP3558377B2 (ja) | 2004-08-25 |
| JP3558377B6 JP3558377B6 (ja) | 2004-11-24 |
Family
ID=
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100387246B1 (ko) * | 2001-06-02 | 2003-06-12 | 엘지전자 주식회사 | 게이트웨이에서 음성 데이터 트래픽 링크 테스트 장치 및방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100387246B1 (ko) * | 2001-06-02 | 2003-06-12 | 엘지전자 주식회사 | 게이트웨이에서 음성 데이터 트래픽 링크 테스트 장치 및방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2281136A (en) | 1995-02-22 |
| DE9412676U1 (de) | 1994-09-29 |
| JP3558377B2 (ja) | 2004-08-25 |
| GB2281136B (en) | 1997-09-24 |
| GB9316632D0 (en) | 1993-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031201 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040218 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040507 |
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|
| R150 | Certificate of patent or registration of utility model |
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