JPH08213970A - Bit error rate tester - Google Patents

Abstract

PURPOSE: To display such additional information that can make the identification and correction of the cause of an error in received binary digital signals easier by finding an error bit in an input bit stream which is different from the corresponding bit in a reference bit stream and displaying the found results. CONSTITUTION: A pattern generator 16 supplies a reference pattern to an exclusive OR gate 14 and the gate 14 compares the reference pattern with input signals received through an input terminal 12. The gate 14 supplies an error signal to a controller 18 in accordance with the difference between the two signals. When a position signal from the pattern generator 16 reaches a designated position through an input 20, a 'start' signal is supplied to the controller 18. When an error signal occurs thereafter, the controller enables the 'load' input of a latch 24 and the display enable input of a display device 28. Consequently, the pattern position when the error signal occurs is stored in the latch 24 and displayed as an address in the address section 26 of the display device 28.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はビット誤り率テスター
（BERT）に関する。FIELD OF THE INVENTION The present invention relates to a bit error rate tester (BERT).

【０００２】[0002]

【従来の技術】バイナリデジタル通信リンク等の品質評
価で重要なパラメータに、ビット誤り率（BER）があ
る。これはあるビットが受信側において誤って検出され
る確率である。BERは通常リンクを介して長い疑似ラン
ダムテストビットシーケンスを送出し、誤って受け取ら
れるビット数をカウントすることによって測定される。
受信が正しく行なわれたか誤りがあったかは、受信側に
隣接して配置されたテスターに正しいシーケンスを生成
し、このシーケンスを通信リンクを介して受け取ったシ
ーケンスと比較することによって決定することができ
る。2. Description of the Related Art A bit error rate (BER) is an important parameter in quality evaluation of binary digital communication links. This is the probability that a bit will be falsely detected at the receiver. BER is usually measured by sending a long pseudo-random test bit sequence over the link and counting the number of bits that are falsely received.
Whether the reception was successful or erroneous can be determined by generating the correct sequence in a tester located adjacent to the receiver and comparing this sequence with the sequence received over the communication link.

【０００３】[0003]

【発明が解決しようとする課題】周知のBERTは単に誤っ
て受け取られたビットの比率の表示を提供するだけであ
る。本発明の目的は受け取ったバイナリデジタル信号中
の誤りの原因の同定と修正を容易にする追加情報を表示
するBERTを提供することである。The well-known BERT merely provides an indication of the ratio of bits erroneously received. It is an object of the present invention to provide a BERT displaying additional information that facilitates identification and correction of sources of error in received binary digital signals.

【０００４】[0004]

【課題を解決するための手段】本発明によれば、入力ビ
ットストリームを参照ビットストリームと比較して前記
入力ビットストリーム中の前記参照ビットストリーム中
の対応するビットと異なる誤りビットを発見する手段
と、前記比較の結果を表示する表示手段からなり、前記
表示手段は、前記入力ビットストリーム中の誤りビット
の前に発生する第１の所定数のビットを表示する第１の
部分と、前記誤りビットを表示する第２の部分と、前記
入力ビットストリーム中の前記誤りビットの後に発生す
る第２の所定数のビットを表示する第３の部分からなる
ビット誤り率テスターが提供される。According to the present invention, means for comparing an input bitstream with a reference bitstream to find error bits different from the corresponding bits in the reference bitstream in the input bitstream. , A display means for displaying the result of said comparison, said display means for displaying a first predetermined number of bits occurring before an error bit in said input bitstream, and said error bit. A bit error rate tester is provided which comprises a second part for displaying the second bit and a third part for displaying a second predetermined number of bits occurring after the error bit in the input bitstream.

【０００５】[0005]

【実施例】図１において、ビット誤り率テスター10は、
ビット誤り率測定の対象となるバイナリデジタル信号の
入力ビットストリームを受け取るための入力端子12を有
する。この入力端子は排他的論理和(XOR)ゲート14の１
つの入力に接続されており、このゲートは入力ビットス
トリームと参照パターン発生器16からこのゲートの他の
入力に供給される参照デジタル信号ストリームあるいは
参照パターンの間の相違を検出するための比較器として
用いられる。このパターン発生器16はたとえば供給され
るアドレス信号にしたがって選択され出力される一連の
ビットパターンを格納するランダムアクセスメモリ（RA
M）とすることができる。あるいは、この発生器はその
出力から選択された段へのフィードバック接続を有する
シフトレジスタに基づく周知の疑似ランダムバイナリシ
ーケンス（PRBS）発生器であってもよい。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In FIG. 1, a bit error rate tester 10 is
It has an input terminal 12 for receiving an input bit stream of a binary digital signal to be measured for bit error rate. This input terminal is the exclusive OR (XOR) gate 1
This gate is connected to two inputs and serves as a comparator for detecting the difference between the input bit stream and the reference digital signal stream or reference pattern supplied from the reference pattern generator 16 to the other input of this gate. Used. The pattern generator 16 is, for example, a random access memory (RA) that stores a series of bit patterns selected and output according to an address signal supplied.
M) can be. Alternatively, the generator may be a well known pseudo-random binary sequence (PRBS) generator based on shift registers with a feedback connection from its output to the selected stage.

【０００６】排他的論理和ゲート14の出力は誤り探索コ
ントローラ１８（以下コントローラ１８と称する）に接
続されており、このコントローラの設計と動作について
は以下の説明で明らかになるが、このコントローラは位
置比較器2２から“開始”信号を受け取る。この位置比
較器２２は次に、パターン発生器16からの位置信号と、
誤りビットの探索が開始される位置を定義する入力2０
への外部から供給される“探索開始位置”信号を受け取
る、パターン発生器16がRAMを用いたものである場合、
これらの位置信号はRAMにおける記憶位置のアドレスか
らなり、PRBS発生器である場合、これらの信号はPRBSシ
フトレジスタの内容からなる。The output of the exclusive-OR gate 14 is connected to an error search controller 18 (hereinafter referred to as controller 18), the design and operation of which will be apparent in the following description, but this controller is It receives a "start" signal from the comparator 22. The position comparator 22 then receives the position signal from the pattern generator 16,
Input 20 that defines where the search for the error bit begins
When the pattern generator 16 uses a RAM, which receives an externally supplied "search start position" signal to
These position signals consist of the address of the storage location in RAM, and in the case of a PRBS generator, these signals consist of the contents of the PRBS shift register.

【０００７】パターン発生器16からの位置信号はコント
ローラ18によって制御される“ロード”入力を有する誤
り位置ラッチ24にも供給される。この位置ラッチの内容
は次に表示装置28のアドレス部26に供給され、また表示
装置28のデータ部32に全部で32ビットを並列に出力する
ことのできるパターンコピー発生器30にも供給される。The position signal from the pattern generator 16 is also provided to an error position latch 24 having a "load" input controlled by the controller 18. The contents of this position latch are then supplied to the address section 26 of the display 28 and also to a pattern copy generator 30 capable of outputting a total of 32 bits in parallel to the data section 32 of the display 28. .

【０００８】パターン発生器16がRAMを用いたものであ
る場合、コピー発生器30も同様にRAM型のものがよく、
パターン発生器16と同じビットパターンを記憶する。コ
ピー発生器30はラッチ24中のアドレスに対応する（誤
り）ビット、およびその直前の28のアドレスに対応する
28のビットとその直後の３つのアドレスに対応する３つ
のビットを出力するように構成されている。パターン発
生器16がPRBS発生器である場合、コピー発生器30は同様
のシフトレジスタ型の回路を内蔵する。コピー発生器30
はこの場合、この28のシフトレジスタの状態を遡って誤
りビットの直前の28ビットを生成し、また３つのシフト
レジスタの状態をぜんしんして誤りビットの直後の３つ
のビットを生成するように構成される。いずれの場合
も、コピー発生器30はパターン発生器16からのデータを
受け取ってその再生を可能にし、また必要な場合、パタ
ーン発生器16によって提供されるデジタル信号パターン
を受け取るように構成することができる。If the pattern generator 16 uses RAM, the copy generator 30 is also preferably of RAM type,
It stores the same bit pattern as the pattern generator 16. The copy generator 30 corresponds to the (error) bit corresponding to the address in the latch 24, and the 28 addresses immediately before it.
It is configured to output 28 bits and three bits corresponding to the three addresses immediately after that. When the pattern generator 16 is a PRBS generator, the copy generator 30 incorporates a similar shift register type circuit. Copy generator 30
In this case, the state of the 28 shift registers is traced back to generate the 28 bits immediately before the error bit, and the states of the 3 shift registers are exhausted to generate the 3 bits immediately after the error bit. To be done. In either case, the copy generator 30 may be configured to receive the data from the pattern generator 16 and enable its reproduction and, if necessary, the digital signal pattern provided by the pattern generator 16. it can.

【０００９】表示装置28はコントローラ18からのイネー
ブル信号に応じてそのアドレス部26とデータ部32に可視
表示を提供するように制御される。このコントローラ自
体が外部から供給される“誤り発見”信号を受け取るた
めの入力34を有する。Display device 28 is controlled to provide a visible display to its address portion 26 and data portion 32 in response to an enable signal from controller 18. The controller itself has an input 34 for receiving an externally supplied "error found" signal.

【００１０】テストを実行するとき、参照信号パターン
中の誤り検出を開始すべき位置が入力20を介して指定さ
れる。パターン発生器16は入力信号と周知の態様で同期
され、入力34の“誤り発見”信号がイネーブルされる。When performing the test, the position in the reference signal pattern at which error detection should begin is specified via input 20. The pattern generator 16 is synchronized with the input signal in a well known manner to enable the "error found" signal at input 34.

【００１１】パターン発生器16は参照パターンを排他的
論理和ゲート14に供給し、このゲートはそれを入力端子
12で受け取った入力信号と比較する。これら２つの信号
の相違によって、排他的論理和ゲート１４はコントロー
ラ18に誤り信号を供給する。しかし、位置比較器22から
“開始”信号を受け取るまでは、コントローラ18はこの
誤り信号を無視する。The pattern generator 16 supplies the reference pattern to the exclusive-OR gate 14, which inputs it.
Compare with the input signal received at 12. Due to the difference between these two signals, the exclusive OR gate 14 provides an error signal to the controller 18. However, until the "start" signal is received from position comparator 22, controller 18 ignores this error signal.

【００１２】パターン発生器16からの位置信号が入力20
を介して指定された位置に達すると、“開始”信号がコ
ントローラ18に供給される。その後、誤り信号が発生す
ると、コントローラ18はラッチ24の“ロード”入力と表
示装置28の表示イネーブル入力をイネーブルする。その
結果、誤り信号の発生時のパターン位置がラッチ24に記
憶され、表示装置28のアドレス部26中のアドレスとして
表示される。A position signal from the pattern generator 16 is input 20
A "start" signal is provided to the controller 18 when the position specified through is reached. Then, when an error signal occurs, the controller 18 enables the "load" input of the latch 24 and the display enable input of the display 28. As a result, the pattern position when the error signal is generated is stored in the latch 24 and displayed as the address in the address section 26 of the display device 28.

【００１３】さらに、ラッチ24の内容は上述したパター
ンコピー発生器30が表示装置28のデータ部32において誤
り（誤りビット）を発生させたビット値と、その前の28
ビットとその後の３ビットの表示を提供するのに用いら
れる。誤りビットのアドレスに加えて、その前後に発生
するデータビットシーケンスに関するこの情報を提供す
ることは、誤り情報を解釈し、原因を同定する上で大き
な助けとなることがわかった。Further, the contents of the latch 24 are the bit value at which the above-mentioned pattern copy generator 30 has caused an error (error bit) in the data section 32 of the display device 28, and the previous 28.
Used to provide an indication of the bit followed by 3 bits. It has been found that providing this information about the data bit sequence that occurs before and after the address of the erroneous bit is a great help in interpreting the erroneous information and identifying the cause.

【００１４】このテスターはさらにこのテストを複数回
繰り返し、たとえば（誤りビットの位置の付近で）上述
したテストパターンの生成と入力信号との比較を複数回
繰り返し、特に特定の誤りビットの位置に発生する誤り
の総発生数の総テスト回数に対する比を決定することに
よって誤りビット位置のビット誤り率を測定するように
構成することができる。これはたとえば従来のビット誤
り率測定回路を用いて行なうことができるが、誤りが誤
りビット位置において発生する場合にのみ誤りをカウン
トするように制御される。測定された誤り率が比較的低
い場合、誤りは不規則的なものである可能性が高い。し
かし、測定された誤り率が比較的高い場合、さらに試験
を必要とする系統的なエラー状態があることを示してい
る。This tester further repeats this test a plurality of times, for example (in the vicinity of the position of the error bit), repeats the generation of the above-mentioned test pattern and the comparison with the input signal a plurality of times, particularly at a specific error bit position The bit error rate at the error bit position can be measured by determining the ratio of the total number of generated errors to the total number of tests. This can be done, for example, using a conventional bit error rate measurement circuit, but is controlled to count errors only if they occur at the error bit position. If the measured error rate is relatively low, then the errors are likely to be irregular. However, relatively high measured error rates indicate that there are systematic error conditions that require further testing.

【００１５】[0015]

【発明の効果】上述したように、本発明の実施により、
誤りビットのアドレスに加えて、その前後に発生するデ
ータビットシーケンスに関するこの情報が表示されるの
で、誤り情報を解釈し、原因を同定するのがよういにな
る。また、どの位置にどれほどの率で誤りが発生するか
が解るので、誤りの発生状況もはっきりする。As described above, by the practice of the present invention,
In addition to the address of the error bit, this information about the data bit sequences that occur before and after it is displayed, making it easier to interpret the error information and identify the cause. In addition, since it is possible to know at what position and at what rate the error occurs, the error occurrence situation becomes clear.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のビット誤り率テスターの概略ブロック
図である。FIG. 1 is a schematic block diagram of a bit error rate tester of the present invention.

【符号の説明】[Explanation of symbols]

10: ビット誤り率テスター 12: 入力端子 14: 排他的論理和ゲート 16: 参照パターン発生器 18: 誤り探索コントローラ 20: 入力 22: 位置比較器 24: 誤り位置ラッチ 26: 表示装置28のアドレス部 28: 表示装置 30: パターンコピー発生器 32: 表示装置28のデータ部 34: 入力 10: Bit error rate tester 12: Input terminal 14: Exclusive OR gate 16: Reference pattern generator 18: Error search controller 20: Input 22: Position comparator 24: Error position latch 26: Display unit 28 address section 28 : Display device 30: Pattern copy generator 32: Data part of display device 28 34: Input

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ・バロン イギリス国スコットランド、エディンバラ カムリーバンクアヴェニュー39 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor James Baron Edinburgh, Scotland United Kingdom Camry Bank Avenue 39

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】入力ビットストリームを参照ビットストリ
ームと比較して該参照ビットストリーム中の対応するビ
ットと異なる前記入力ビットストリーム中の誤りビット
を発見する手段と、前記比較の結果を表示する表示手段
からなるビット誤り率テスターであって、表示手段（3
2）は、 前記入力ビットストリーム中の誤りビットの前に発生す
る第１の所定数のビットを表示する第１の部分と、 前記誤りビットを表示する第２の部分と、前記入力ビッ
トストリーム中の前記誤りビットの後に発生する第２の
所定数のビットを表示する第３の部分からなることを特
徴とする前記ビット誤り率テスター。1. A means for comparing an input bitstream with a reference bitstream to find erroneous bits in the input bitstream that differ from corresponding bits in the reference bitstream, and display means for displaying the result of the comparison. A bit error rate tester comprising a display means (3
2) is a first part for displaying a first predetermined number of bits occurring before an error bit in the input bitstream, a second part for displaying the error bit, and Said bit error rate tester comprising a third portion displaying a second predetermined number of bits occurring after said error bit of. 【請求項２】前記表示手段が前記誤りビットの前記入力
ビットストリームにおける位置を表示する第４の部分
（26）を有する請求項１記載のビット誤り率テスター。2. A bit error rate tester according to claim 1, wherein said display means comprises a fourth portion (26) for indicating the position of said error bit in said input bit stream. 【請求項３】前記比較は複数回繰り返され、前記誤りビ
ットの前記入力ビットストリームにおける位置において
発生する誤りについてビット誤り率が決定される請求項
１あるいは請求項２記載のビット誤り率テスター。3. The bit error rate tester according to claim 1, wherein the comparison is repeated a plurality of times to determine a bit error rate for an error occurring at a position of the error bit in the input bit stream. 【請求項４】前記第１の所定の数が28であり、前記第２
の所定の数が３である上記の請求項のいずれかに記載の
ビット誤り率テスター。4. The first predetermined number is 28 and the second predetermined number is 28.
A bit error rate tester according to any of the preceding claims, wherein the predetermined number of 3 is 3.