JP3558377B6 - ビット誤り率テスター - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明はビット誤り率テスター（ＢＥＲＴ）に関する。
【０００２】
【従来の技術】
バイナリデジタル通信リンク等の品質評価で重要なパラメータに、ビット誤り率（ＢＥＲ）がある。これはあるビットが受信側において誤って検出される確率である。ＢＥＲは通常リンクを介して長い疑似ランダムテストビットシーケンスを送出し、誤って受け取られるビット数をカウントすることによって測定される。受信が正しく行なわれたか誤りがあったかは、受信側に隣接して配置されたテスターに正しいシーケンスを生成し、このシーケンスを通信リンクを介して受け取ったシーケンスと比較することによって決定することができる。
【０００３】
【発明が解決しようとする課題】
周知のＢＥＲＴは単に誤って受け取られたビットの比率の表示を提供するだけである。本発明の目的は受け取ったバイナリデジタル信号中の誤りの原因の同定と修正を容易にする追加情報を表示するＢＥＲＴを提供することである。
【０００４】
【課題を解決するための手段】
本発明によれば、入力ビットストリームを参照ビットストリームと比較して前記入力ビットストリーム中の前記参照ビットストリーム中の対応するビットと異なる誤りビットを発見する手段と、前記比較の結果を表示する表示手段からなり、前記表示手段は、前記入力ビットストリーム中の誤りビットの前に発生する第１の所定数のビットを表示する第１の部分と、前記誤りビットを表示する第２の部分と、前記入力ビットストリーム中の前記誤りビットの後に発生する第２の所定数のビットを表示する第３の部分からなるビット誤り率テスターが提供される。
【０００５】
【実施例】
図１において、ビット誤り率テスター１０は、ビット誤り率測定の対象となるバイナリデジタル信号の入力ビットストリームを受け取るための入力端子１２を有する。この入力端子は排他的論理和（ＸＯＲ）ゲート１４の１つの入力に接続されており、このゲートは入力ビットストリームと参照パターン発生器１６からこのゲートの他の入力に供給される参照デジタル信号ストリームあるいは参照パターンの間の相違を検出するための比較器として用いられる。このパターン発生器１６はたとえば供給されるアドレス信号にしたがって選択され出力される一連のビットパターンを格納するランダムアクセスメモリ（ＲＡＭ）とすることができる。あるいは、この発生器はその出力から選択された段へのフィードバック接続を有するシフトレジスタに基づく周知の疑似ランダムバイナリシーケンス（ＰＲＢＳ）発生器であってもよい。
【０００６】
排他的論理和ゲート１４の出力は誤り探索コントローラ１８（以下コントローラ１８と称する）に接続されており、このコントローラの設計と動作については以下の説明で明らかになるが、このコントローラは位置比較器２２から“開始” 信号を受け取る。この位置比較器２２は次に、パターン発生器１６からの位置信号と、誤りビットの探索が開始される位置を定義する入力２０への外部から供給される“探索開始位置”信号を受け取る、パターン発生器１６がＲＡＭを用いたものである場合、これらの位置信号はＲＡＭにおける記憶位置のアドレスからなり、ＰＲＢＳ発生器である場合、これらの信号はＰＲＢＳシフトレジスタの内容からなる。
【０００７】
パターン発生器１６からの位置信号はコントローラ１８によって制御される“ロード”入力を有する誤り位置ラッチ２４にも供給される。この位置ラッチの内容は次に表示装置２８のアドレス部２６に供給され、また表示装置２８のデータ部３２に全部で３２ビットを並列に出力することのできるパターンコピー発生器３０にも供給される。
【０００８】
パターン発生器１６がＲＡＭを用いたものである場合、コピー発生器３０も同様にＲＡＭ型のものがよく、パターン発生器１６と同じビットパターンを記憶する。コピー発生器３０はラッチ２４中のアドレスに対応する（誤り）ビット、およびその直前の２８のアドレスに対応する２８のビットとその直後の３つのアドレスに対応する３つのビットを出力するように構成されている。パターン発生器１６がＰＲＢＳ発生器である場合、コピー発生器３０は同様のシフトレジスタ型の回路を内蔵する。コピー発生器３０はこの場合、この２８のシフトレジスタの状態を遡って誤りビットの直前の２８ビットを生成し、また３つのシフトレジスタの状態をぜんしんして誤りビットの直後の３つのビットを生成するように構成される。いずれの場合も、コピー発生器３０はパターン発生器１６からのデータを受け取ってその再生を可能にし、また必要な場合、パターン発生器１６によって提供されるデジタル信号パターンを受け取るように構成することができる。
【０００９】
表示装置２８はコントローラ１８からのイネーブル信号に応じてそのアドレス部２６とデータ部３２に可視表示を提供するように制御される。このコントローラ自体が外部から供給される“誤り発見”信号を受け取るための入力３４を有する。
【００１０】
テストを実行するとき、参照信号パターン中の誤り検出を開始すべき位置が入力２０を介して指定される。パターン発生器１６は入力信号と周知の態様で同期され、入力３４の“誤り発見”信号がイネーブルされる。
【００１１】
パターン発生器１６は参照パターンを排他的論理和ゲート１４に供給し、このゲートはそれを入力端子１２で受け取った入力信号と比較する。これら２つの信号の相違によって、排他的論理和ゲート１４はコントローラ１８に誤り信号を供給する。しかし、位置比較器２２から“開始”信号を受け取るまでは、コントローラ１８はこの誤り信号を無視する。
【００１２】
パターン発生器１６からの位置信号が入力２０を介して指定された位置に達すると、“開始”信号がコントローラ１８に供給される。その後、誤り信号が発生すると、コントローラ１８はラッチ２４の“ロード”入力と表示装置２８の表示イネーブル入力をイネーブルする。その結果、誤り信号の発生時のパターン位置がラッチ２４に記憶され、表示装置２８のアドレス部２６中のアドレスとして表示される。
【００１３】
さらに、ラッチ２４の内容は上述したパターンコピー発生器３０が表示装置２８のデータ部３２において誤り（誤りビット）を発生させたビット値と、その前の２８ビットとその後の３ビットの表示を提供するのに用いられる。誤りビットのアドレスに加えて、その前後に発生するデータビットシーケンスに関するこの情報を提供することは、誤り情報を解釈し、原因を同定する上で大きな助けとなることがわかった。
【００１４】
このテスターはさらにこのテストを複数回繰り返し、たとえば（誤りビットの位置の付近で）上述したテストパターンの生成と入力信号との比較を複数回繰り返し、特に特定の誤りビットの位置に発生する誤りの総発生数の総テスト回数に対する比を決定することによって誤りビット位置のビット誤り率を測定するように構成することができる。これはたとえば従来のビット誤り率測定回路を用いて行なうことができるが、誤りが誤りビット位置において発生する場合にのみ誤りをカウントするように制御される。測定された誤り率が比較的低い場合、誤りは不規則的なものである可能性が高い。しかし、測定された誤り率が比較的高い場合、さらに試験を必要とする系統的なエラー状態があることを示している。
【００１５】
【発明の効果】
上述したように、本発明の実施により、誤りビットのアドレスに加えて、その前後に発生するデータビットシーケンスに関するこの情報が表示されるので、誤り情報を解釈し、原因を同定するのがよういになる。
また、どの位置にどれほどの率で誤りが発生するかが解るので、誤りの発生状況もはっきりする。
【図面の簡単な説明】
【図１】本発明のビット誤り率テスターの概略ブロック図である。
【符号の説明】
１０： ビット誤り率テスター
１２： 入力端子
１４： 排他的論理和ゲート
１６： 参照パターン発生器
１８： 誤り探索コントローラ
２０： 入力
２２： 位置比較器
２４： 誤り位置ラッチ
２６： 表示装置２８のアドレス部
２８： 表示装置
３０： パターンコピー発生器
３２： 表示装置２８のデータ部
３４： 入力

Claims (3)

1. 入力ビットストリームを参照ビットストリームと比較して該参照ビットストリーム中の対応するビットと異なる前記入力ビットストリーム中の誤りビットを発見する手段と、前記比較の結果を表示する表示手段と、を備えるビット誤り率テスターであって、
   前記表示手段は、
   前記入力ビットストリーム中の前記誤りビットの前に発生する第１の所定数のビットを表示する第１の部分と、
   前記誤りビットを表示する第２の部分と、
   前記入力ビットストリーム中の前記誤りビットの後に発生する第２の所定数のビットを表示する第３の部分と、
   前記誤りビットの前記入力ビットストリームにおける位置を表示する第４の部分と、
   を具備することを特徴とするビット誤り率テスター。
2. 前記比較が複数回繰り返され、前記誤りビットの前記入力ビットストリームにおける位置において発生する誤りについてのビット誤り率が決定されることを特徴とする請求項１に記載のビット誤り率テスター。
3. 前記第１の所定の数が２８であり、前記第２の所定の数が３であることを特徴とする請求項１または請求項２に記載のビット誤り率テスター。

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