JP3558377B6 - ビット誤り率テスター - Google Patents
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Description
【0001】
【産業上の利用分野】
本発明はビット誤り率テスター(BERT)に関する。
【0002】
【従来の技術】
バイナリデジタル通信リンク等の品質評価で重要なパラメータに、ビット誤り率(BER)がある。これはあるビットが受信側において誤って検出される確率である。BERは通常リンクを介して長い疑似ランダムテストビットシーケンスを送出し、誤って受け取られるビット数をカウントすることによって測定される。受信が正しく行なわれたか誤りがあったかは、受信側に隣接して配置されたテスターに正しいシーケンスを生成し、このシーケンスを通信リンクを介して受け取ったシーケンスと比較することによって決定することができる。
【0003】
【発明が解決しようとする課題】
周知のBERTは単に誤って受け取られたビットの比率の表示を提供するだけである。本発明の目的は受け取ったバイナリデジタル信号中の誤りの原因の同定と修正を容易にする追加情報を表示するBERTを提供することである。
【0004】
【課題を解決するための手段】
本発明によれば、入力ビットストリームを参照ビットストリームと比較して前記入力ビットストリーム中の前記参照ビットストリーム中の対応するビットと異なる誤りビットを発見する手段と、前記比較の結果を表示する表示手段からなり、前記表示手段は、前記入力ビットストリーム中の誤りビットの前に発生する第1の所定数のビットを表示する第1の部分と、前記誤りビットを表示する第2の部分と、前記入力ビットストリーム中の前記誤りビットの後に発生する第2の所定数のビットを表示する第3の部分からなるビット誤り率テスターが提供される。
【0005】
【実施例】
図1において、ビット誤り率テスター10は、ビット誤り率測定の対象となるバイナリデジタル信号の入力ビットストリームを受け取るための入力端子12を有する。この入力端子は排他的論理和(XOR)ゲート14の1つの入力に接続されており、このゲートは入力ビットストリームと参照パターン発生器16からこのゲートの他の入力に供給される参照デジタル信号ストリームあるいは参照パターンの間の相違を検出するための比較器として用いられる。このパターン発生器16はたとえば供給されるアドレス信号にしたがって選択され出力される一連のビットパターンを格納するランダムアクセスメモリ(RAM)とすることができる。あるいは、この発生器はその出力から選択された段へのフィードバック接続を有するシフトレジスタに基づく周知の疑似ランダムバイナリシーケンス(PRBS)発生器であってもよい。
【0006】
排他的論理和ゲート14の出力は誤り探索コントローラ18(以下コントローラ18と称する)に接続されており、このコントローラの設計と動作については以下の説明で明らかになるが、このコントローラは位置比較器22から“開始” 信号を受け取る。この位置比較器22は次に、パターン発生器16からの位置信号と、誤りビットの探索が開始される位置を定義する入力20への外部から供給される“探索開始位置”信号を受け取る、パターン発生器16がRAMを用いたものである場合、これらの位置信号はRAMにおける記憶位置のアドレスからなり、PRBS発生器である場合、これらの信号はPRBSシフトレジスタの内容からなる。
【0007】
パターン発生器16からの位置信号はコントローラ18によって制御される“ロード”入力を有する誤り位置ラッチ24にも供給される。この位置ラッチの内容は次に表示装置28のアドレス部26に供給され、また表示装置28のデータ部32に全部で32ビットを並列に出力することのできるパターンコピー発生器30にも供給される。
【0008】
パターン発生器16がRAMを用いたものである場合、コピー発生器30も同様にRAM型のものがよく、パターン発生器16と同じビットパターンを記憶する。コピー発生器30はラッチ24中のアドレスに対応する(誤り)ビット、およびその直前の28のアドレスに対応する28のビットとその直後の3つのアドレスに対応する3つのビットを出力するように構成されている。パターン発生器16がPRBS発生器である場合、コピー発生器30は同様のシフトレジスタ型の回路を内蔵する。コピー発生器30はこの場合、この28のシフトレジスタの状態を遡って誤りビットの直前の28ビットを生成し、また3つのシフトレジスタの状態をぜんしんして誤りビットの直後の3つのビットを生成するように構成される。いずれの場合も、コピー発生器30はパターン発生器16からのデータを受け取ってその再生を可能にし、また必要な場合、パターン発生器16によって提供されるデジタル信号パターンを受け取るように構成することができる。
【0009】
表示装置28はコントローラ18からのイネーブル信号に応じてそのアドレス部26とデータ部32に可視表示を提供するように制御される。このコントローラ自体が外部から供給される“誤り発見”信号を受け取るための入力34を有する。
【0010】
テストを実行するとき、参照信号パターン中の誤り検出を開始すべき位置が入力20を介して指定される。パターン発生器16は入力信号と周知の態様で同期され、入力34の“誤り発見”信号がイネーブルされる。
【0011】
パターン発生器16は参照パターンを排他的論理和ゲート14に供給し、このゲートはそれを入力端子12で受け取った入力信号と比較する。これら2つの信号の相違によって、排他的論理和ゲート14はコントローラ18に誤り信号を供給する。しかし、位置比較器22から“開始”信号を受け取るまでは、コントローラ18はこの誤り信号を無視する。
【0012】
パターン発生器16からの位置信号が入力20を介して指定された位置に達すると、“開始”信号がコントローラ18に供給される。その後、誤り信号が発生すると、コントローラ18はラッチ24の“ロード”入力と表示装置28の表示イネーブル入力をイネーブルする。その結果、誤り信号の発生時のパターン位置がラッチ24に記憶され、表示装置28のアドレス部26中のアドレスとして表示される。
【0013】
さらに、ラッチ24の内容は上述したパターンコピー発生器30が表示装置28のデータ部32において誤り(誤りビット)を発生させたビット値と、その前の28ビットとその後の3ビットの表示を提供するのに用いられる。誤りビットのアドレスに加えて、その前後に発生するデータビットシーケンスに関するこの情報を提供することは、誤り情報を解釈し、原因を同定する上で大きな助けとなることがわかった。
【0014】
このテスターはさらにこのテストを複数回繰り返し、たとえば(誤りビットの位置の付近で)上述したテストパターンの生成と入力信号との比較を複数回繰り返し、特に特定の誤りビットの位置に発生する誤りの総発生数の総テスト回数に対する比を決定することによって誤りビット位置のビット誤り率を測定するように構成することができる。これはたとえば従来のビット誤り率測定回路を用いて行なうことができるが、誤りが誤りビット位置において発生する場合にのみ誤りをカウントするように制御される。測定された誤り率が比較的低い場合、誤りは不規則的なものである可能性が高い。しかし、測定された誤り率が比較的高い場合、さらに試験を必要とする系統的なエラー状態があることを示している。
【0015】
【発明の効果】
上述したように、本発明の実施により、誤りビットのアドレスに加えて、その前後に発生するデータビットシーケンスに関するこの情報が表示されるので、誤り情報を解釈し、原因を同定するのがよういになる。
また、どの位置にどれほどの率で誤りが発生するかが解るので、誤りの発生状況もはっきりする。
【図面の簡単な説明】
【図1】本発明のビット誤り率テスターの概略ブロック図である。
【符号の説明】
10: ビット誤り率テスター
12: 入力端子
14: 排他的論理和ゲート
16: 参照パターン発生器
18: 誤り探索コントローラ
20: 入力
22: 位置比較器
24: 誤り位置ラッチ
26: 表示装置28のアドレス部
28: 表示装置
30: パターンコピー発生器
32: 表示装置28のデータ部
34: 入力
【産業上の利用分野】
本発明はビット誤り率テスター(BERT)に関する。
【0002】
【従来の技術】
バイナリデジタル通信リンク等の品質評価で重要なパラメータに、ビット誤り率(BER)がある。これはあるビットが受信側において誤って検出される確率である。BERは通常リンクを介して長い疑似ランダムテストビットシーケンスを送出し、誤って受け取られるビット数をカウントすることによって測定される。受信が正しく行なわれたか誤りがあったかは、受信側に隣接して配置されたテスターに正しいシーケンスを生成し、このシーケンスを通信リンクを介して受け取ったシーケンスと比較することによって決定することができる。
【0003】
【発明が解決しようとする課題】
周知のBERTは単に誤って受け取られたビットの比率の表示を提供するだけである。本発明の目的は受け取ったバイナリデジタル信号中の誤りの原因の同定と修正を容易にする追加情報を表示するBERTを提供することである。
【0004】
【課題を解決するための手段】
本発明によれば、入力ビットストリームを参照ビットストリームと比較して前記入力ビットストリーム中の前記参照ビットストリーム中の対応するビットと異なる誤りビットを発見する手段と、前記比較の結果を表示する表示手段からなり、前記表示手段は、前記入力ビットストリーム中の誤りビットの前に発生する第1の所定数のビットを表示する第1の部分と、前記誤りビットを表示する第2の部分と、前記入力ビットストリーム中の前記誤りビットの後に発生する第2の所定数のビットを表示する第3の部分からなるビット誤り率テスターが提供される。
【0005】
【実施例】
図1において、ビット誤り率テスター10は、ビット誤り率測定の対象となるバイナリデジタル信号の入力ビットストリームを受け取るための入力端子12を有する。この入力端子は排他的論理和(XOR)ゲート14の1つの入力に接続されており、このゲートは入力ビットストリームと参照パターン発生器16からこのゲートの他の入力に供給される参照デジタル信号ストリームあるいは参照パターンの間の相違を検出するための比較器として用いられる。このパターン発生器16はたとえば供給されるアドレス信号にしたがって選択され出力される一連のビットパターンを格納するランダムアクセスメモリ(RAM)とすることができる。あるいは、この発生器はその出力から選択された段へのフィードバック接続を有するシフトレジスタに基づく周知の疑似ランダムバイナリシーケンス(PRBS)発生器であってもよい。
【0006】
排他的論理和ゲート14の出力は誤り探索コントローラ18(以下コントローラ18と称する)に接続されており、このコントローラの設計と動作については以下の説明で明らかになるが、このコントローラは位置比較器22から“開始” 信号を受け取る。この位置比較器22は次に、パターン発生器16からの位置信号と、誤りビットの探索が開始される位置を定義する入力20への外部から供給される“探索開始位置”信号を受け取る、パターン発生器16がRAMを用いたものである場合、これらの位置信号はRAMにおける記憶位置のアドレスからなり、PRBS発生器である場合、これらの信号はPRBSシフトレジスタの内容からなる。
【0007】
パターン発生器16からの位置信号はコントローラ18によって制御される“ロード”入力を有する誤り位置ラッチ24にも供給される。この位置ラッチの内容は次に表示装置28のアドレス部26に供給され、また表示装置28のデータ部32に全部で32ビットを並列に出力することのできるパターンコピー発生器30にも供給される。
【0008】
パターン発生器16がRAMを用いたものである場合、コピー発生器30も同様にRAM型のものがよく、パターン発生器16と同じビットパターンを記憶する。コピー発生器30はラッチ24中のアドレスに対応する(誤り)ビット、およびその直前の28のアドレスに対応する28のビットとその直後の3つのアドレスに対応する3つのビットを出力するように構成されている。パターン発生器16がPRBS発生器である場合、コピー発生器30は同様のシフトレジスタ型の回路を内蔵する。コピー発生器30はこの場合、この28のシフトレジスタの状態を遡って誤りビットの直前の28ビットを生成し、また3つのシフトレジスタの状態をぜんしんして誤りビットの直後の3つのビットを生成するように構成される。いずれの場合も、コピー発生器30はパターン発生器16からのデータを受け取ってその再生を可能にし、また必要な場合、パターン発生器16によって提供されるデジタル信号パターンを受け取るように構成することができる。
【0009】
表示装置28はコントローラ18からのイネーブル信号に応じてそのアドレス部26とデータ部32に可視表示を提供するように制御される。このコントローラ自体が外部から供給される“誤り発見”信号を受け取るための入力34を有する。
【0010】
テストを実行するとき、参照信号パターン中の誤り検出を開始すべき位置が入力20を介して指定される。パターン発生器16は入力信号と周知の態様で同期され、入力34の“誤り発見”信号がイネーブルされる。
【0011】
パターン発生器16は参照パターンを排他的論理和ゲート14に供給し、このゲートはそれを入力端子12で受け取った入力信号と比較する。これら2つの信号の相違によって、排他的論理和ゲート14はコントローラ18に誤り信号を供給する。しかし、位置比較器22から“開始”信号を受け取るまでは、コントローラ18はこの誤り信号を無視する。
【0012】
パターン発生器16からの位置信号が入力20を介して指定された位置に達すると、“開始”信号がコントローラ18に供給される。その後、誤り信号が発生すると、コントローラ18はラッチ24の“ロード”入力と表示装置28の表示イネーブル入力をイネーブルする。その結果、誤り信号の発生時のパターン位置がラッチ24に記憶され、表示装置28のアドレス部26中のアドレスとして表示される。
【0013】
さらに、ラッチ24の内容は上述したパターンコピー発生器30が表示装置28のデータ部32において誤り(誤りビット)を発生させたビット値と、その前の28ビットとその後の3ビットの表示を提供するのに用いられる。誤りビットのアドレスに加えて、その前後に発生するデータビットシーケンスに関するこの情報を提供することは、誤り情報を解釈し、原因を同定する上で大きな助けとなることがわかった。
【0014】
このテスターはさらにこのテストを複数回繰り返し、たとえば(誤りビットの位置の付近で)上述したテストパターンの生成と入力信号との比較を複数回繰り返し、特に特定の誤りビットの位置に発生する誤りの総発生数の総テスト回数に対する比を決定することによって誤りビット位置のビット誤り率を測定するように構成することができる。これはたとえば従来のビット誤り率測定回路を用いて行なうことができるが、誤りが誤りビット位置において発生する場合にのみ誤りをカウントするように制御される。測定された誤り率が比較的低い場合、誤りは不規則的なものである可能性が高い。しかし、測定された誤り率が比較的高い場合、さらに試験を必要とする系統的なエラー状態があることを示している。
【0015】
【発明の効果】
上述したように、本発明の実施により、誤りビットのアドレスに加えて、その前後に発生するデータビットシーケンスに関するこの情報が表示されるので、誤り情報を解釈し、原因を同定するのがよういになる。
また、どの位置にどれほどの率で誤りが発生するかが解るので、誤りの発生状況もはっきりする。
【図面の簡単な説明】
【図1】本発明のビット誤り率テスターの概略ブロック図である。
【符号の説明】
10: ビット誤り率テスター
12: 入力端子
14: 排他的論理和ゲート
16: 参照パターン発生器
18: 誤り探索コントローラ
20: 入力
22: 位置比較器
24: 誤り位置ラッチ
26: 表示装置28のアドレス部
28: 表示装置
30: パターンコピー発生器
32: 表示装置28のデータ部
34: 入力
Claims (3)
- 入力ビットストリームを参照ビットストリームと比較して該参照ビットストリーム中の対応するビットと異なる前記入力ビットストリーム中の誤りビットを発見する手段と、前記比較の結果を表示する表示手段と、を備えるビット誤り率テスターであって、
前記表示手段は、
前記入力ビットストリーム中の前記誤りビットの前に発生する第1の所定数のビットを表示する第1の部分と、
前記誤りビットを表示する第2の部分と、
前記入力ビットストリーム中の前記誤りビットの後に発生する第2の所定数のビットを表示する第3の部分と、
前記誤りビットの前記入力ビットストリームにおける位置を表示する第4の部分と、
を具備することを特徴とするビット誤り率テスター。 - 前記比較が複数回繰り返され、前記誤りビットの前記入力ビットストリームにおける位置において発生する誤りについてのビット誤り率が決定されることを特徴とする請求項1に記載のビット誤り率テスター。
- 前記第1の所定の数が28であり、前記第2の所定の数が3であることを特徴とする請求項1または請求項2に記載のビット誤り率テスター。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB9316632.0 | 1993-08-11 | ||
US9316632.0 | 1993-08-11 | ||
GB9316632A GB2281136B (en) | 1993-08-11 | 1993-08-11 | Bit error-rate testing |
Publications (3)
Publication Number | Publication Date |
---|---|
JPH08213970A JPH08213970A (ja) | 1996-08-20 |
JP3558377B2 JP3558377B2 (ja) | 2004-08-25 |
JP3558377B6 true JP3558377B6 (ja) | 2004-11-24 |
Family
ID=
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