JPH03139933A - System for measuring line quality - Google Patents
System for measuring line qualityInfo
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- JPH03139933A JPH03139933A JP27942589A JP27942589A JPH03139933A JP H03139933 A JPH03139933 A JP H03139933A JP 27942589 A JP27942589 A JP 27942589A JP 27942589 A JP27942589 A JP 27942589A JP H03139933 A JPH03139933 A JP H03139933A
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はデータＩｇＩ線の回線品質評価に関し。[Detailed description of the invention] (Industrial application field) The present invention relates to line quality evaluation of data IgI lines.
特にその測定方式に関する。Especially regarding its measurement method.
（従来の技術）
従来、この種の回線品質測定方式は対象回線に一定の符
号パターンを有するデータを送出し。(Prior Art) Conventionally, this type of line quality measurement method sends data with a certain code pattern to the target line.
受信されたデータとその符号パターンとの照合管行うこ
とにより、符号誤りを検出して回線品質全測定していた
。By comparing the received data with its code pattern, code errors were detected and the line quality was fully measured.
（発明が解決しようとする課題）
上述した従来の回線品質測定方式では、測定のために対
象回線を専有してしまうため９回線の使用を中断する必
要があり、そのために常時。(Problems to be Solved by the Invention) In the conventional line quality measurement method described above, since the target line is monopolized for measurement, it is necessary to suspend the use of 9 lines, and for this reason, the use of the 9 lines must be interrupted at all times.
測定を実施できないと云う欠点がある。The disadvantage is that measurements cannot be carried out.
本発明の目的は、ハイレベルデータリンク制御手順にお
けるフラグシーケンス上の誤りビットを検出するととも
に、フレームチェックシーケンスによるフレーム誤り金
検出し、これらによって得られ九誤り数を合成すること
により上記欠点全除去し、常時、測定全実施できるよう
に構成した回線品質測定方式を提供することにある。The object of the present invention is to detect error bits on a flag sequence in a high-level data link control procedure, detect frame error bits in a frame check sequence, and eliminate all of the above-mentioned defects by combining the nine error numbers obtained from these. However, it is an object of the present invention to provide a line quality measurement method configured so that all measurements can be carried out at all times.
（課題を解決するための手段）
本発明による回線品質測定方式はフラグシーケンス誤り
検出回路と、フレーム誤り検出回路と、論理和回路と、
誤り計数回路とを具備して構成したものである〇
フラグシーケンス誤り検出回路は、ノ１イレベルデータ
リンク制御手順によりデータ通信を行う回線におけるフ
ラグシーケンス上の誤９ビツトヲ検出する九めのもので
ある。(Means for Solving the Problems) The line quality measurement method according to the present invention includes a flag sequence error detection circuit, a frame error detection circuit, an OR circuit,
The flag sequence error detection circuit is a ninth circuit that detects nine erroneous bits in the flag sequence on a line that performs data communication using the No. 1 level data link control procedure. be.
フレーム誤り検出回路は、フレームチエツクジ−タンス
によるフレームの誤り全検出するためのものである。The frame error detection circuit is for detecting all frame errors by frame check resistance.
論理和回路は、フラグシーケンス誤り検出回路の誤り出
力、およびフレーム誤ジ検出回路の誤り出力の和全求め
るためのものである。The OR circuit is for calculating the total sum of the error output of the flag sequence error detection circuit and the error output of the frame error detection circuit.
誤り計数回路は、論理和回路の出力の和を計数するため
のものである。The error counting circuit is for counting the sum of the outputs of the OR circuit.
（実 施 例） 次に９本発明について図面を診照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.
第１図は１本発明による回線品質測定方式の一実施例を
示すブロック図である。第１図において、１は受信回線
、２はＤＯＥ、３はＤＴＪ４はフラグシーケンスｖＡｖ
検出回路、５はフレーム誤り検出回路、６は論理和回路
、７は誤り計数回路である。FIG. 1 is a block diagram showing an embodiment of a line quality measurement method according to the present invention. In FIG. 1, 1 is the receiving line, 2 is DOE, 3 is DTJ4 is the flag sequence vAv
The detection circuit includes a frame error detection circuit 5, an OR circuit 6, and an error counting circuit 7.
受信回線１より入力された受信信号はＩ）ＯＲ３により
復調され、ＤＴＦＪ３に入力される。この間、１）ＯＲ
３により復調されたディジタル信号はフラグシーケンス
誤り検出回路４．およびフレーム誤り検出回路５に入力
される。The received signal inputted from the receiving line 1 is demodulated by I)OR3 and inputted to DTFJ3. During this time, 1) OR
The digital signal demodulated by 3 is sent to a flag sequence error detection circuit 4. and is input to the frame error detection circuit 5.
フラグシーケンス誤り検出回路４では、フラグパターン
ｒ０１１１１１１０Ｊを常時、監視している。このパタ
ーン以外のデータが入力され九とき、続くオクテツトが
フラグパターンであったときには、フラグシーケンス誤
り検出回路４はフラグシーケンスに誤りがあったものと
判断し、その誤りの数に応じたパルスを論理和回路６に
出力する。フラグシーケンス以外のデータが入力された
とき、フレーム誤り検出回路５では次のフラグシーケン
スまでのデータと。The flag sequence error detection circuit 4 constantly monitors the flag pattern r01111110J. When data other than this pattern is input and the following octet is a flag pattern, the flag sequence error detection circuit 4 determines that there is an error in the flag sequence, and outputs pulses corresponding to the number of errors in the logic. Output to sum circuit 6. When data other than the flag sequence is input, the frame error detection circuit 5 inputs data up to the next flag sequence.
最終の２オクテツトに存在するフラグチエツクシーケン
スとのＯＲＯ方式による誤りの有無を検出する。誤りが
あったとき、フレーム誤り検出回路５は１個のパルスを
論理和回路６に出力する。The presence or absence of an error is detected using the ORO method with the flag check sequence existing in the last two octets. When an error occurs, the frame error detection circuit 5 outputs one pulse to the OR circuit 6.
論理和回路６ではフラグシーケンス誤り検出回路４．お
よびフレームｆＡり検出回路５の出力の和をと９．誤り
計数回路７に結果金出して誤りの総和を計数する０
誤り計数回路７にはフラグシーケンス上の唱りビット数
と、フレーム誤り数との和が計数されることになる。通
常のデータ回線の品質の最悪値は１０４程度であるが、
これ以上の良好な品質であれば、同一フレーム上で２ビ
ット以上が誤る確率は小さく、誤り計数回路７の値は対
象回線のビット誤りと推定できる。The OR circuit 6 includes a flag sequence error detection circuit 4. and the sum of the outputs of the frame fA detection circuit 5.9. The result is sent to the error counting circuit 7 to count the total number of errors.The error counting circuit 7 counts the sum of the number of bits cast on the flag sequence and the number of frame errors. The worst value of normal data line quality is around 104,
If the quality is better than this, the probability that two or more bits will be erroneous in the same frame is small, and the value of the error counting circuit 7 can be estimated to be a bit error in the target line.
（発明の効果）
以上説明し次ように本発明は、ノ１イレベルデータリン
ク制御手順におけるフラグシーケンス上の誤９ビツトを
検出するとともに、フレームチェックシーケンスによる
フレーム誤ジを検出し、これらによって得られた誤り数
全合成することにより、使用中の回線に影響を与えるこ
となく、常時１回線品質ｔ−測定することが可能となり
、特に高品質の回線を容易に測定できると云う効果があ
る。(Effects of the Invention) As explained above and as follows, the present invention detects nine erroneous bits on the flag sequence in the No. 1 level data link control procedure, detects frame errors in the frame check sequence, and obtains the following advantages. By fully synthesizing the number of errors, it is possible to always measure the quality of one line t- without affecting the line in use, and there is an advantage that especially high-quality lines can be easily measured.
第１図は１本発明による回線品ｇｉ、！ｊｌｌｌ定方式
の一実施例１示すブロック図である。
１・・・受信回線 ２・・・ＤＯＥ３・・・Ｄ Ｔ
Ｅ
４・・・フラグシーケンス誤り検出回路５・・・フレー
ム誤り検出回路FIG. 1 shows a line product gi according to the present invention! FIG. 1 is a block diagram showing an example 1 of a JLL fixed method; 1...Reception line 2...DOE3...D T
E 4...Flag sequence error detection circuit 5...Frame error detection circuit
Claims (1)
う回線におけるフラグシーケンス上の誤りビットを検出
するためのフラグシーケンス誤り検出回路と、フレーム
チェックシーケンスによるフレームの誤りを検出するた
めのフレーム誤り検出回路と、前記フラグシーケンス誤
り検出回路の誤り出力および前記フレーム誤り検出回路
の誤り出力の和を求めるための論理和回路と、前記論理
和回路の出力の和を計数するための誤り計数回路とを具
備して構成したことを特徴とする回線品質測定方式。a flag sequence error detection circuit for detecting error bits on a flag sequence in a line that performs data communication according to a high-level data link control procedure; a frame error detection circuit for detecting frame errors according to a frame check sequence; An OR circuit for calculating the sum of the error output of the flag sequence error detection circuit and the error output of the frame error detection circuit, and an error counting circuit for counting the sum of the outputs of the OR circuit. A line quality measurement method that is characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27942589A JPH03139933A (en) | 1989-10-25 | 1989-10-25 | System for measuring line quality |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27942589A JPH03139933A (en) | 1989-10-25 | 1989-10-25 | System for measuring line quality |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03139933A true JPH03139933A (en) | 1991-06-14 |
Family
ID=17610901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27942589A Pending JPH03139933A (en) | 1989-10-25 | 1989-10-25 | System for measuring line quality |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03139933A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6125265A (en) * | 1997-05-23 | 2000-09-26 | Matsushita Electric Industrial Co., Ltd. | Portable telephone device |
-
1989
- 1989-10-25 JP JP27942589A patent/JPH03139933A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6125265A (en) * | 1997-05-23 | 2000-09-26 | Matsushita Electric Industrial Co., Ltd. | Portable telephone device |
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