JP3558377B6 - Bit error rate tester - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明はビット誤り率テスター（ＢＥＲＴ）に関する。
【０００２】
【従来の技術】
バイナリデジタル通信リンク等の品質評価で重要なパラメータに、ビット誤り率（ＢＥＲ）がある。これはあるビットが受信側において誤って検出される確率である。ＢＥＲは通常リンクを介して長い疑似ランダムテストビットシーケンスを送出し、誤って受け取られるビット数をカウントすることによって測定される。受信が正しく行なわれたか誤りがあったかは、受信側に隣接して配置されたテスターに正しいシーケンスを生成し、このシーケンスを通信リンクを介して受け取ったシーケンスと比較することによって決定することができる。
【０００３】
【発明が解決しようとする課題】
周知のＢＥＲＴは単に誤って受け取られたビットの比率の表示を提供するだけである。本発明の目的は受け取ったバイナリデジタル信号中の誤りの原因の同定と修正を容易にする追加情報を表示するＢＥＲＴを提供することである。
【０００４】
【課題を解決するための手段】
本発明によれば、入力ビットストリームを参照ビットストリームと比較して前記入力ビットストリーム中の前記参照ビットストリーム中の対応するビットと異なる誤りビットを発見する手段と、前記比較の結果を表示する表示手段からなり、前記表示手段は、前記入力ビットストリーム中の誤りビットの前に発生する第１の所定数のビットを表示する第１の部分と、前記誤りビットを表示する第２の部分と、前記入力ビットストリーム中の前記誤りビットの後に発生する第２の所定数のビットを表示する第３の部分からなるビット誤り率テスターが提供される。
【０００５】
【実施例】
図１において、ビット誤り率テスター１０は、ビット誤り率測定の対象となるバイナリデジタル信号の入力ビットストリームを受け取るための入力端子１２を有する。この入力端子は排他的論理和（ＸＯＲ）ゲート１４の１つの入力に接続されており、このゲートは入力ビットストリームと参照パターン発生器１６からこのゲートの他の入力に供給される参照デジタル信号ストリームあるいは参照パターンの間の相違を検出するための比較器として用いられる。このパターン発生器１６はたとえば供給されるアドレス信号にしたがって選択され出力される一連のビットパターンを格納するランダムアクセスメモリ（ＲＡＭ）とすることができる。あるいは、この発生器はその出力から選択された段へのフィードバック接続を有するシフトレジスタに基づく周知の疑似ランダムバイナリシーケンス（ＰＲＢＳ）発生器であってもよい。
【０００６】
排他的論理和ゲート１４の出力は誤り探索コントローラ１８（以下コントローラ１８と称する）に接続されており、このコントローラの設計と動作については以下の説明で明らかになるが、このコントローラは位置比較器２２から“開始” 信号を受け取る。この位置比較器２２は次に、パターン発生器１６からの位置信号と、誤りビットの探索が開始される位置を定義する入力２０への外部から供給される“探索開始位置”信号を受け取る、パターン発生器１６がＲＡＭを用いたものである場合、これらの位置信号はＲＡＭにおける記憶位置のアドレスからなり、ＰＲＢＳ発生器である場合、これらの信号はＰＲＢＳシフトレジスタの内容からなる。
【０００７】
パターン発生器１６からの位置信号はコントローラ１８によって制御される“ロード”入力を有する誤り位置ラッチ２４にも供給される。この位置ラッチの内容は次に表示装置２８のアドレス部２６に供給され、また表示装置２８のデータ部３２に全部で３２ビットを並列に出力することのできるパターンコピー発生器３０にも供給される。
【０００８】
パターン発生器１６がＲＡＭを用いたものである場合、コピー発生器３０も同様にＲＡＭ型のものがよく、パターン発生器１６と同じビットパターンを記憶する。コピー発生器３０はラッチ２４中のアドレスに対応する（誤り）ビット、およびその直前の２８のアドレスに対応する２８のビットとその直後の３つのアドレスに対応する３つのビットを出力するように構成されている。パターン発生器１６がＰＲＢＳ発生器である場合、コピー発生器３０は同様のシフトレジスタ型の回路を内蔵する。コピー発生器３０はこの場合、この２８のシフトレジスタの状態を遡って誤りビットの直前の２８ビットを生成し、また３つのシフトレジスタの状態をぜんしんして誤りビットの直後の３つのビットを生成するように構成される。いずれの場合も、コピー発生器３０はパターン発生器１６からのデータを受け取ってその再生を可能にし、また必要な場合、パターン発生器１６によって提供されるデジタル信号パターンを受け取るように構成することができる。
【０００９】
表示装置２８はコントローラ１８からのイネーブル信号に応じてそのアドレス部２６とデータ部３２に可視表示を提供するように制御される。このコントローラ自体が外部から供給される“誤り発見”信号を受け取るための入力３４を有する。
【００１０】
テストを実行するとき、参照信号パターン中の誤り検出を開始すべき位置が入力２０を介して指定される。パターン発生器１６は入力信号と周知の態様で同期され、入力３４の“誤り発見”信号がイネーブルされる。
【００１１】
パターン発生器１６は参照パターンを排他的論理和ゲート１４に供給し、このゲートはそれを入力端子１２で受け取った入力信号と比較する。これら２つの信号の相違によって、排他的論理和ゲート１４はコントローラ１８に誤り信号を供給する。しかし、位置比較器２２から“開始”信号を受け取るまでは、コントローラ１８はこの誤り信号を無視する。
【００１２】
パターン発生器１６からの位置信号が入力２０を介して指定された位置に達すると、“開始”信号がコントローラ１８に供給される。その後、誤り信号が発生すると、コントローラ１８はラッチ２４の“ロード”入力と表示装置２８の表示イネーブル入力をイネーブルする。その結果、誤り信号の発生時のパターン位置がラッチ２４に記憶され、表示装置２８のアドレス部２６中のアドレスとして表示される。
【００１３】
さらに、ラッチ２４の内容は上述したパターンコピー発生器３０が表示装置２８のデータ部３２において誤り（誤りビット）を発生させたビット値と、その前の２８ビットとその後の３ビットの表示を提供するのに用いられる。誤りビットのアドレスに加えて、その前後に発生するデータビットシーケンスに関するこの情報を提供することは、誤り情報を解釈し、原因を同定する上で大きな助けとなることがわかった。
【００１４】
このテスターはさらにこのテストを複数回繰り返し、たとえば（誤りビットの位置の付近で）上述したテストパターンの生成と入力信号との比較を複数回繰り返し、特に特定の誤りビットの位置に発生する誤りの総発生数の総テスト回数に対する比を決定することによって誤りビット位置のビット誤り率を測定するように構成することができる。これはたとえば従来のビット誤り率測定回路を用いて行なうことができるが、誤りが誤りビット位置において発生する場合にのみ誤りをカウントするように制御される。測定された誤り率が比較的低い場合、誤りは不規則的なものである可能性が高い。しかし、測定された誤り率が比較的高い場合、さらに試験を必要とする系統的なエラー状態があることを示している。
【００１５】
【発明の効果】
上述したように、本発明の実施により、誤りビットのアドレスに加えて、その前後に発生するデータビットシーケンスに関するこの情報が表示されるので、誤り情報を解釈し、原因を同定するのがよういになる。
また、どの位置にどれほどの率で誤りが発生するかが解るので、誤りの発生状況もはっきりする。
【図面の簡単な説明】
【図１】本発明のビット誤り率テスターの概略ブロック図である。
【符号の説明】
１０： ビット誤り率テスター
１２： 入力端子
１４： 排他的論理和ゲート
１６： 参照パターン発生器
１８： 誤り探索コントローラ
２０： 入力
２２： 位置比較器
２４： 誤り位置ラッチ
２６： 表示装置２８のアドレス部
２８： 表示装置
３０： パターンコピー発生器
３２： 表示装置２８のデータ部
３４： 入力[0001]
[Industrial applications]
The present invention relates to a bit error rate tester (BERT).
[0002]
[Prior art]
An important parameter in quality evaluation of a binary digital communication link or the like is a bit error rate (BER). This is the probability that a bit will be erroneously detected at the receiving end. BER is typically measured by sending a long pseudo-random test bit sequence over the link and counting the number of bits that are erroneously received. Successful or incorrect reception can be determined by generating the correct sequence on a tester located adjacent to the receiving end and comparing this sequence to the sequence received over the communication link.
[0003]
[Problems to be solved by the invention]
The well-known BERT simply provides an indication of the percentage of bits that were incorrectly received. It is an object of the present invention to provide a BERT that displays additional information that facilitates identifying and correcting the cause of the error in the received binary digital signal.
[0004]
[Means for Solving the Problems]
According to the invention, means for comparing an input bit stream with a reference bit stream to find error bits in the input bit stream that are different from corresponding bits in the reference bit stream, and a display indicating the result of the comparison Means for displaying a first predetermined number of bits occurring before an error bit in the input bit stream; a second part for displaying the error bit; A bit error rate tester is provided that comprises a third portion indicating a second predetermined number of bits occurring after the error bit in the input bit stream.
[0005]
【Example】
In FIG. 1, a bit error rate tester 10 has an input terminal 12 for receiving an input bit stream of a binary digital signal whose bit error rate is to be measured. This input is connected to one input of an exclusive-or (XOR) gate 14, which is connected to an input bit stream and a reference digital signal stream supplied from a reference pattern generator 16 to another input of this gate. Alternatively, it is used as a comparator for detecting a difference between reference patterns. This pattern generator 16 can be, for example, a random access memory (RAM) for storing a series of bit patterns selected and output according to the supplied address signal. Alternatively, the generator may be a well-known pseudo-random binary sequence (PRBS) generator based on a shift register having a feedback connection from its output to the selected stage.
[0006]
The output of the exclusive OR gate 14 is connected to an error search controller 18 (hereinafter, referred to as a controller 18). The design and operation of this controller will be apparent from the following description. Receives a “start” signal from The position comparator 22 then receives the position signal from the pattern generator 16 and an externally supplied "search start position" signal to an input 20 that defines the position where the search for error bits is to begin. If the generator 16 uses a RAM, these position signals consist of the addresses of the storage locations in the RAM, and if a generator 16 is a PRBS generator, these signals consist of the contents of the PRBS shift register.
[0007]
The position signal from pattern generator 16 is also provided to an error position latch 24 having a "load" input controlled by controller 18. The contents of this position latch are then supplied to the address section 26 of the display 28 and to the pattern copy generator 30 which can output a total of 32 bits in parallel to the data section 32 of the display 28. .
[0008]
When the pattern generator 16 uses a RAM, the copy generator 30 is also preferably a RAM type, and stores the same bit pattern as the pattern generator 16. The copy generator 30 is configured to output an (error) bit corresponding to the address in the latch 24, 28 bits corresponding to the 28 address immediately before the bit, and three bits corresponding to the three addresses immediately after the bit. Have been. When the pattern generator 16 is a PRBS generator, the copy generator 30 includes a similar shift register type circuit. In this case, the copy generator 30 generates the 28 bits immediately before the error bit by going back to the state of the 28 shift registers, and generates the 3 bits immediately after the error bit by checking the states of the 3 shift registers. It is configured to In any case, copy generator 30 may be configured to receive and enable the reproduction of data from pattern generator 16 and, if necessary, to receive a digital signal pattern provided by pattern generator 16. it can.
[0009]
The display device 28 is controlled to provide a visible display to its address section 26 and data section 32 in response to an enable signal from the controller 18. The controller itself has an input 34 for receiving an externally supplied "error finding" signal.
[0010]
When performing the test, the position in the reference signal pattern where error detection is to be started is specified via input 20. The pattern generator 16 is synchronized in a known manner with the input signal, and the "error finding" signal at input 34 is enabled.
[0011]
The pattern generator 16 supplies the reference pattern to an exclusive-OR gate 14, which compares it with the input signal received at the input terminal 12. Due to the difference between these two signals, the exclusive OR gate 14 supplies an error signal to the controller 18. However, until receiving a "start" signal from position comparator 22, controller 18 ignores this error signal.
[0012]
When the position signal from pattern generator 16 reaches the specified position via input 20, a "start" signal is provided to controller 18. Thereafter, when an error signal occurs, the controller 18 enables the "load" input of the latch 24 and the display enable input of the display device 28. As a result, the pattern position at the time of occurrence of the error signal is stored in the latch 24 and displayed as an address in the address section 26 of the display device 28.
[0013]
In addition, the contents of the latch 24 provide the bit value at which the pattern copy generator 30 described above caused an error (error bit) in the data section 32 of the display device 28, and the display of the preceding 28 bits and the subsequent 3 bits. Used to do. Providing this information on the data bit sequence that occurs before and after the error bit in addition to the address of the error bit has been found to be of great help in interpreting the error information and identifying the cause.
[0014]
The tester further repeats the test a plurality of times, for example, repeats the generation of the test pattern described above (in the vicinity of the position of the error bit) and the comparison with the input signal, especially for the error occurring at the position of a specific error bit. The bit error rate at the error bit position can be measured by determining the ratio of the total number of occurrences to the total number of tests. This can be performed, for example, using a conventional bit error rate measurement circuit, but is controlled so that errors are counted only when an error occurs at an error bit position. If the measured error rate is relatively low, the error is likely to be irregular. However, a relatively high measured error rate indicates that there are systematic error conditions that require further testing.
[0015]
【The invention's effect】
As described above, according to the embodiment of the present invention, in addition to the address of the error bit, this information about the data bit sequence that occurs before and after the error bit is displayed, so that it is possible to interpret the error information and identify the cause. become.
Further, since it is known at which position and at what rate an error occurs, the situation of occurrence of the error becomes clear.
[Brief description of the drawings]
FIG. 1 is a schematic block diagram of a bit error rate tester of the present invention.
[Explanation of symbols]
10: Bit error rate tester 12: Input terminal 14: Exclusive OR gate 16: Reference pattern generator 18: Error search controller 20: Input 22: Position comparator 24: Error position latch 26: Address section 28 of display device 28 : Display device 30: pattern copy generator 32: data portion 34 of display device 28: input

Claims (3)

入力ビットストリームを参照ビットストリームと比較して該参照ビットストリーム中の対応するビットと異なる前記入力ビットストリーム中の誤りビットを発見する手段と、前記比較の結果を表示する表示手段と、を備えるビット誤り率テスターであって、A bit comprising: means for comparing an input bit stream with a reference bit stream to find error bits in the input bit stream that are different from corresponding bits in the reference bit stream; and display means for displaying the result of the comparison. An error rate tester,
前記表示手段は、  The display means,
前記入力ビットストリーム中の前記誤りビットの前に発生する第１の所定数のビットを表示する第１の部分と、  A first portion indicating a first predetermined number of bits occurring before the error bit in the input bit stream;
前記誤りビットを表示する第２の部分と、  A second part indicating the error bit;
前記入力ビットストリーム中の前記誤りビットの後に発生する第２の所定数のビットを表示する第３の部分と、  A third portion indicating a second predetermined number of bits occurring after the error bit in the input bit stream;
前記誤りビットの前記入力ビットストリームにおける位置を表示する第４の部分と、  A fourth portion indicating a position of the error bit in the input bit stream;
を具備することを特徴とするビット誤り率テスター。  A bit error rate tester comprising: 前記比較が複数回繰り返され、前記誤りビットの前記入力ビットストリームにおける位置において発生する誤りについてのビット誤り率が決定されることを特徴とする請求項１に記載のビット誤り率テスター。The bit error rate tester according to claim 1, wherein the comparison is repeated a plurality of times to determine a bit error rate for an error occurring at a position of the error bit in the input bit stream. 前記第１の所定の数が２８であり、前記第２の所定の数が３であることを特徴とする請求項１または請求項２に記載のビット誤り率テスター。3. The bit error rate tester according to claim 1, wherein the first predetermined number is 28, and the second predetermined number is 3.

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