JPH08212101A - 特定用途向け集積回路によって実施される命令プログラムの実行をテストするための方法、及びそのたの特定用途向け集積回路 - Google Patents
特定用途向け集積回路によって実施される命令プログラムの実行をテストするための方法、及びそのたの特定用途向け集積回路Info
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- JPH08212101A JPH08212101A JP7146859A JP14685995A JPH08212101A JP H08212101 A JPH08212101 A JP H08212101A JP 7146859 A JP7146859 A JP 7146859A JP 14685995 A JP14685995 A JP 14685995A JP H08212101 A JPH08212101 A JP H08212101A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】
【構成】 集積回路によって実行される１つ以上のワー
ドにエンコードされた命令のプログラムの実行をテスト
するための方法が開示される。この命令のプログラム
は、命令アドレスバスを介して中央処理ユニットに接続
されたメモリに含まれている。レジスタのスタックを形
成し、実行される各命令の最初のワードのアドレスが、
その命令が実行される時にスタックに記憶されるよう
に、このスタックを命令アドレスバスに接続する。
ドにエンコードされた命令のプログラムの実行をテスト
するための方法が開示される。この命令のプログラム
は、命令アドレスバスを介して中央処理ユニットに接続
されたメモリに含まれている。レジスタのスタックを形
成し、実行される各命令の最初のワードのアドレスが、
その命令が実行される時にスタックに記憶されるよう
に、このスタックを命令アドレスバスに接続する。
Description
【０００１】
【産業上の利用分野】本発明は、特定用途向け集積回路
によって実施される命令プログラムの実行または進行を
テストするための方法および該方法を実施するために構
成された特定用途向け集積回路に関するものである。
によって実施される命令プログラムの実行または進行を
テストするための方法および該方法を実施するために構
成された特定用途向け集積回路に関するものである。
【０００２】
【従来の技術】特定用途向け集積回路（ＡＳＩＣ）は、
ユーザの要求に応じて単一のチップ上に作製される集積
回路である。或るＡＳＩＣは、回路の用途に応じていく
つかの素子（メモリ、インターフェースなど）に接続さ
れた中央処理ユニット（例えば専用の信号プロセッサま
たはＤＳＰ）を有する。ユーザは、回路のアプリケーシ
ョンプログラムと所望の回路構造に関する情報（例えば
有効なメモリの種類と容量に関する情報や回路のインタ
ーフェース素子の種類に関する情報）を製造業者に与え
る。この集積回路は、特定された素子、特にアプリケー
ションプログラムを含む読み出し専用メモリ（ＲＯＭ）
を中央処理ユニットに接続して、チップ上に作製され
る。専用化された回路を形成するシリコンチップが作製
されたならば、それが正確に動作することを確認するた
めに各種のテストが行われなければならない。通常、集
積回路製造業者が、回路の構成（つまり構成要素の特
性、その接続など）をテストし、一方、ユーザが、自分
のアプリケーションプログラムまたは集積回路がこのプ
ログラムを実行する方法をテストする。
ユーザの要求に応じて単一のチップ上に作製される集積
回路である。或るＡＳＩＣは、回路の用途に応じていく
つかの素子（メモリ、インターフェースなど）に接続さ
れた中央処理ユニット（例えば専用の信号プロセッサま
たはＤＳＰ）を有する。ユーザは、回路のアプリケーシ
ョンプログラムと所望の回路構造に関する情報（例えば
有効なメモリの種類と容量に関する情報や回路のインタ
ーフェース素子の種類に関する情報）を製造業者に与え
る。この集積回路は、特定された素子、特にアプリケー
ションプログラムを含む読み出し専用メモリ（ＲＯＭ）
を中央処理ユニットに接続して、チップ上に作製され
る。専用化された回路を形成するシリコンチップが作製
されたならば、それが正確に動作することを確認するた
めに各種のテストが行われなければならない。通常、集
積回路製造業者が、回路の構成（つまり構成要素の特
性、その接続など）をテストし、一方、ユーザが、自分
のアプリケーションプログラムまたは集積回路がこのプ
ログラムを実行する方法をテストする。
【０００３】プログラムの実行に関しては、集積回路は
一般にいわゆるパイプラインの原理を採用する。１つの
命令を実行するには、この命令を構成するアドレス（単
数または複数）を、中央処理ユニットをこの命令を内蔵
するプログラムを含んでいるメモリに接続する命令アド
レスバス上に出力しなければならない。１つのワードは
メモリの１つの基本ロケーションの内容に対応する。命
令が１つのワードにエンコードされている場合、必要と
なるメモリへのアクセスは１回である。命令が複数のワ
ードにエンコードされている場合は、実行される前に数
回のメモリへのアクセスが必要である。アドレスがアド
レスバス上に出力されているとき、メモリが、このアド
レスに応じて対応するロケーションを読み取り、アドレ
スの内容すなわちワードを、メモリを中央処理ユニット
に接続するデータバス上に出力する。アドレスの内容は
中央処理ユニットによってデコードされ、その後、命令
をエンコードした全てのワードがデコードされたなら
ば、命令が実行される。パイプライン構造は、アドレス
を命令アドレスバス上に出力すると同時に、その前のア
ドレスに対応するワードがデコードされ、同時にその前
にデコードされたワードに対応する命令が実行されると
いうものである。従って、アドレシング、デコーディン
グおよび実行が平行して行われるために、高速での処理
が可能になる。
一般にいわゆるパイプラインの原理を採用する。１つの
命令を実行するには、この命令を構成するアドレス（単
数または複数）を、中央処理ユニットをこの命令を内蔵
するプログラムを含んでいるメモリに接続する命令アド
レスバス上に出力しなければならない。１つのワードは
メモリの１つの基本ロケーションの内容に対応する。命
令が１つのワードにエンコードされている場合、必要と
なるメモリへのアクセスは１回である。命令が複数のワ
ードにエンコードされている場合は、実行される前に数
回のメモリへのアクセスが必要である。アドレスがアド
レスバス上に出力されているとき、メモリが、このアド
レスに応じて対応するロケーションを読み取り、アドレ
スの内容すなわちワードを、メモリを中央処理ユニット
に接続するデータバス上に出力する。アドレスの内容は
中央処理ユニットによってデコードされ、その後、命令
をエンコードした全てのワードがデコードされたなら
ば、命令が実行される。パイプライン構造は、アドレス
を命令アドレスバス上に出力すると同時に、その前のア
ドレスに対応するワードがデコードされ、同時にその前
にデコードされたワードに対応する命令が実行されると
いうものである。従って、アドレシング、デコーディン
グおよび実行が平行して行われるために、高速での処理
が可能になる。
【０００４】パイプライン機能に関する１つの問題点
は、プログラムの実行についての正確な知識を与えられ
ないことにある。なぜなら、命令アドレスバスが集積回
路の外部からアクセス可能であったとしても、その命令
アドレスバス上に存在するアドレスは、何によってこの
アドレスがバス上に出力されたかということが全くわか
らない状態で実行されなければならない命令に対応する
からである（例えば、このアドレスの出力はプログラム
内の異なる場所に位置するさまざまな命令によってなさ
れる可能性がある）。
は、プログラムの実行についての正確な知識を与えられ
ないことにある。なぜなら、命令アドレスバスが集積回
路の外部からアクセス可能であったとしても、その命令
アドレスバス上に存在するアドレスは、何によってこの
アドレスがバス上に出力されたかということが全くわか
らない状態で実行されなければならない命令に対応する
からである（例えば、このアドレスの出力はプログラム
内の異なる場所に位置するさまざまな命令によってなさ
れる可能性がある）。
【０００５】
【発明が解決しようとする課題】上記のことを考慮し
て、本発明の目的は、特定用途向け集積回路によって実
施される命令のプログラムの実行をテストするための方
法を提案することにある。
て、本発明の目的は、特定用途向け集積回路によって実
施される命令のプログラムの実行をテストするための方
法を提案することにある。
【０００６】
【課題を解決するための手段】従って、本発明は、中央
処理ユニットと、実行すべき命令のプログラムを格納し
た少なくとも１つのプログラムメモリを含む回路の用途
に応じた素子とを具備しており、各命令は１つまたは複
数のワードから構成され、１つまたは複数のサイクルに
渡って継続し、各ワードはメモリの１つのロケーション
に記憶されている、特定用途向け集積回路によって実施
される命令のプログラムの実行をテストするための方法
であって、プログラムカウンタによって、命令のワード
のアドレスまたは命令の複数のワードの連続するアドレ
スを、中央処理ユニットをプログラムメモリに接続する
ｎビット（ｎは整数）の命令アドレスバス上に出力し、
プログラムメモリによって、各ワードの読み取り後に、
当該ワードを、中央処理ユニットをメモリに接続するデ
ータバス上に出力し、中央処理ユニットのシーケンサに
よって、ワードをデコーディングし、中央処理ユニット
によって、命令を実行することによって命令を連続的に
処理し、各命令ごとに、命令の処理中、この命令のワー
ドのアドレスを集積回路内に記憶することを特徴とす
る。
処理ユニットと、実行すべき命令のプログラムを格納し
た少なくとも１つのプログラムメモリを含む回路の用途
に応じた素子とを具備しており、各命令は１つまたは複
数のワードから構成され、１つまたは複数のサイクルに
渡って継続し、各ワードはメモリの１つのロケーション
に記憶されている、特定用途向け集積回路によって実施
される命令のプログラムの実行をテストするための方法
であって、プログラムカウンタによって、命令のワード
のアドレスまたは命令の複数のワードの連続するアドレ
スを、中央処理ユニットをプログラムメモリに接続する
ｎビット（ｎは整数）の命令アドレスバス上に出力し、
プログラムメモリによって、各ワードの読み取り後に、
当該ワードを、中央処理ユニットをメモリに接続するデ
ータバス上に出力し、中央処理ユニットのシーケンサに
よって、ワードをデコーディングし、中央処理ユニット
によって、命令を実行することによって命令を連続的に
処理し、各命令ごとに、命令の処理中、この命令のワー
ドのアドレスを集積回路内に記憶することを特徴とす
る。
【０００７】つまり、本発明の方法は、命令アドレスバ
ス上に出力されたアドレスの揮発性の影響を克服して、
プログラムの実行に関する情報要素を保持することを可
能にするものである。さらに、実行される命令をエンコ
ードするワードの数に関係なく、記憶される情報のフォ
ーマットは全ての命令について同一である。好ましい態
様においては、記憶すべきワードのアドレスは、そのア
ドレスによって表される命令が実行される時に記憶され
る。このようにして、記憶されるのは有効なアドレスの
み、つまり集積回路内で効果を生んだことが判っている
命令のアドレス（この効果は例えば命令アドレスバスに
アドレスを出力することである）のみである。
ス上に出力されたアドレスの揮発性の影響を克服して、
プログラムの実行に関する情報要素を保持することを可
能にするものである。さらに、実行される命令をエンコ
ードするワードの数に関係なく、記憶される情報のフォ
ーマットは全ての命令について同一である。好ましい態
様においては、記憶すべきワードのアドレスは、そのア
ドレスによって表される命令が実行される時に記憶され
る。このようにして、記憶されるのは有効なアドレスの
み、つまり集積回路内で効果を生んだことが判っている
命令のアドレス（この効果は例えば命令アドレスバスに
アドレスを出力することである）のみである。
【０００８】記憶されるアドレスは命令の最初のワード
のアドレスであるのが好ましい。従って、これによっ
て、ワードの処理に必要なクロックサイクルの数を知る
必要がなくなる（実際、ワードは例えばデコーディング
のために複数のクロックサイクルを必要とする可能性も
ある）。アドレスは、直列に接続されてスタックを形成
し、ｎ個のラッチ回路と１つの並列−並列スタック入力
レジスタ（ｎ個の入力とｎ個の出力を有する）とを介し
てアドレスバスに接続された、ｎ個の入力とｎ個の出力
を有するｐ個の並列−並列レジスタ（ｐは整数）のうち
の１つに記憶されるのが好ましい。
のアドレスであるのが好ましい。従って、これによっ
て、ワードの処理に必要なクロックサイクルの数を知る
必要がなくなる（実際、ワードは例えばデコーディング
のために複数のクロックサイクルを必要とする可能性も
ある）。アドレスは、直列に接続されてスタックを形成
し、ｎ個のラッチ回路と１つの並列−並列スタック入力
レジスタ（ｎ個の入力とｎ個の出力を有する）とを介し
てアドレスバスに接続された、ｎ個の入力とｎ個の出力
を有するｐ個の並列−並列レジスタ（ｐは整数）のうち
の１つに記憶されるのが好ましい。
【０００９】従って、記憶されるのは、実行される命令
の最初のワードのアドレスだけである。１つの命令につ
いてだだ１つのワードのアドレスの記憶を可能にするこ
とによって、数個のワードを有するただ１つの命令を表
すさまざまなアドレスでスタックが一杯になるという欠
点が回避される。これは、より十分な情報を提供するも
のではなく、同じスタック容量についてプログラムの実
行に関して同じように正確な知識を有することを可能に
するものではない。
の最初のワードのアドレスだけである。１つの命令につ
いてだだ１つのワードのアドレスの記憶を可能にするこ
とによって、数個のワードを有するただ１つの命令を表
すさまざまなアドレスでスタックが一杯になるという欠
点が回避される。これは、より十分な情報を提供するも
のではなく、同じスタック容量についてプログラムの実
行に関して同じように正確な知識を有することを可能に
するものではない。
【００１０】本発明の第２の目的は、中央処理ユニット
と、実行すべき命令のプログラムを格納した少なくとも
１つのプログラムメモリを含む回路の用途に応じた素子
とを具備しており、各命令は１つまたは複数のワードか
ら構成され、１つまたは複数のサイクルに渡って継続
し、各ワードはメモリの１つのロケーションに記憶され
ている、特定用途向け集積回路であって、プログラムカ
ウンタによって、命令のワードのアドレスまたは命令の
複数のワードの連続するアドレスを、中央処理ユニット
をプログラムメモリに接続するｎビット（ｎは整数）の
命令アドレスバス上に出力し、プログラムメモリによっ
て、各ワードの読み取り後に、当該ワードを、中央処理
ユニットをメモリに接続するデータバス上に出力し、中
央処理ユニットのシーケンサによって、ワードをデコー
ディングし、中央処理ユニットによって、命令を実行す
ることによって命令を連続的に処理し、集積回路が、各
命令の実行中に、この命令のワードのアドレスを記憶す
るように構成された記憶手段を有することを特徴とす
る。この回路は上記の方法を実行するように構成されて
いる。
と、実行すべき命令のプログラムを格納した少なくとも
１つのプログラムメモリを含む回路の用途に応じた素子
とを具備しており、各命令は１つまたは複数のワードか
ら構成され、１つまたは複数のサイクルに渡って継続
し、各ワードはメモリの１つのロケーションに記憶され
ている、特定用途向け集積回路であって、プログラムカ
ウンタによって、命令のワードのアドレスまたは命令の
複数のワードの連続するアドレスを、中央処理ユニット
をプログラムメモリに接続するｎビット（ｎは整数）の
命令アドレスバス上に出力し、プログラムメモリによっ
て、各ワードの読み取り後に、当該ワードを、中央処理
ユニットをメモリに接続するデータバス上に出力し、中
央処理ユニットのシーケンサによって、ワードをデコー
ディングし、中央処理ユニットによって、命令を実行す
ることによって命令を連続的に処理し、集積回路が、各
命令の実行中に、この命令のワードのアドレスを記憶す
るように構成された記憶手段を有することを特徴とす
る。この回路は上記の方法を実行するように構成されて
いる。
【００１１】以下添付した図を参照して、本発明の好ま
しい実施例を説明することによって、本発明のその他の
特徴および利点が明らかとなろう。これらの実施例は本
発明を限定するものではない。
しい実施例を説明することによって、本発明のその他の
特徴および利点が明らかとなろう。これらの実施例は本
発明を限定するものではない。
【００１２】
【実施例】図１を参照して、単一のシリコンチップ上に
作製された本発明の集積回路１は、中央処理ユニット２
と集積回路の用途に応じた多数の素子を有する。例え
ば、集積回路１は信号の処理に専門に用いられ、中央処
理ユニット２は専用信号処理装置（ＤＳＰ）の必須要素
を有する。中央処理ユニット２はプログラム制御ユニッ
ト３と参照番号４によってまとめて示された複数の要素
を有し、これらの要素は例えば計算ユニットなどであ
る。
作製された本発明の集積回路１は、中央処理ユニット２
と集積回路の用途に応じた多数の素子を有する。例え
ば、集積回路１は信号の処理に専門に用いられ、中央処
理ユニット２は専用信号処理装置（ＤＳＰ）の必須要素
を有する。中央処理ユニット２はプログラム制御ユニッ
ト３と参照番号４によってまとめて示された複数の要素
を有し、これらの要素は例えば計算ユニットなどであ
る。
【００１３】回路１は、アプリケーションプログラムを
含み、命令アドレスバス11および命令データバス12を介
してプログラム制御ユニットに接続されたプログラムメ
モリ５（例えば読み出し専用メモリＲＯＭ）を有する。
この回路はさらに、例えばデータ要素を平行して処理す
るために使用されるその他のメモリ６および７を有する
こともあり、これらのメモリはそれぞれアドレスバス13
および14、データバス15および16によって、プログラム
制御ユニット３と回路１のプライマリポートに接続され
ている。メモリ５、６および７が中央処理ユニットの一
部を構成する、またはそれが回路１の外にあると仮定す
ることも可能である。以下、中央処理ユニットの動作
は、プログラムメモリ５に含まれるプログラムの命令の
実行によって特徴付けられるものと仮定する。
含み、命令アドレスバス11および命令データバス12を介
してプログラム制御ユニットに接続されたプログラムメ
モリ５（例えば読み出し専用メモリＲＯＭ）を有する。
この回路はさらに、例えばデータ要素を平行して処理す
るために使用されるその他のメモリ６および７を有する
こともあり、これらのメモリはそれぞれアドレスバス13
および14、データバス15および16によって、プログラム
制御ユニット３と回路１のプライマリポートに接続され
ている。メモリ５、６および７が中央処理ユニットの一
部を構成する、またはそれが回路１の外にあると仮定す
ることも可能である。以下、中央処理ユニットの動作
は、プログラムメモリ５に含まれるプログラムの命令の
実行によって特徴付けられるものと仮定する。
【００１４】プログラム制御ユニット３は、プログラム
メモリ５のロケーションアドレスを命令アドレスバス11
上に出力するためのプログラムカウンタ８と、命令デー
タバス12上に存在するデータをデコードするためのシー
ケンサ９とを備えている。プログラム命令ユニットによ
って実行される命令の最初のワード（これらのワードは
プログラムメモリ５に記憶されている）のアドレスを記
憶するため、中央処理ユニット２はエミュレーションユ
ニット19を備えている。このエミュレーションユニット
19は、図２に詳しく示す記憶回路10を有する。一般に、
単純化のために、集積回路内の所定の種類のバスは（例
えばアドレスバス）同一本数ｎ本のワイヤを有する（ｎ
は整数、一般にはｎ＝８またはｎ＝16）。つまり、回路
１では、アドレスバス11と13は同じ本数（ｎ本）のワイ
ヤを備えている。
メモリ５のロケーションアドレスを命令アドレスバス11
上に出力するためのプログラムカウンタ８と、命令デー
タバス12上に存在するデータをデコードするためのシー
ケンサ９とを備えている。プログラム命令ユニットによ
って実行される命令の最初のワード（これらのワードは
プログラムメモリ５に記憶されている）のアドレスを記
憶するため、中央処理ユニット２はエミュレーションユ
ニット19を備えている。このエミュレーションユニット
19は、図２に詳しく示す記憶回路10を有する。一般に、
単純化のために、集積回路内の所定の種類のバスは（例
えばアドレスバス）同一本数ｎ本のワイヤを有する（ｎ
は整数、一般にはｎ＝８またはｎ＝16）。つまり、回路
１では、アドレスバス11と13は同じ本数（ｎ本）のワイ
ヤを備えている。
【００１５】記憶回路10は、命令アドレスバス11のライ
ンを受けるための入力ポート28、データバス15に接続さ
れた出力ポート30、マルチプレクサ20の２つの入力ポー
トに接続された２つの出力ポート34、35（マルチプレク
サ20の各入力ポートは実際にはｎ個の入力で構成されて
いる）を有する。このマルチプレクサ20は、命令アドレ
スバス11のラインを受けるための第３の入力ポートを有
する。記憶回路10はさらに、入力29でプログラム制御ユ
ニットからの制御信号（信号ＴＯＮＷＮＣＹ）を受け、
２つの入力31、32で、エミュレーション制御装置18から
の制御信号（信号ＲＳおよびＤＵＭＰ）を受ける。
ンを受けるための入力ポート28、データバス15に接続さ
れた出力ポート30、マルチプレクサ20の２つの入力ポー
トに接続された２つの出力ポート34、35（マルチプレク
サ20の各入力ポートは実際にはｎ個の入力で構成されて
いる）を有する。このマルチプレクサ20は、命令アドレ
スバス11のラインを受けるための第３の入力ポートを有
する。記憶回路10はさらに、入力29でプログラム制御ユ
ニットからの制御信号（信号ＴＯＮＷＮＣＹ）を受け、
２つの入力31、32で、エミュレーション制御装置18から
の制御信号（信号ＲＳおよびＤＵＭＰ）を受ける。
【００１６】一般に、回路内で実行されるプログラムの
テスト、つまりこのプログラムのエミュレーションは、
回路外部にあるテスト手段25を介してユーザによって制
御される。最後に、なかでも回路へのアクセス端子を最
小とするために、この回路は通常、回路へのアクセスを
提供する端子によってテスト装置に接続されたエミュレ
ーション制御専用の内部回路を有する。つまり、上記の
回路では、エミュレーションユニット19はエミュレーシ
ョン制御装置18を有し、この装置18は１つ以上の端子24
を介して回路１の外部にあるテスト装置25に接続されて
いる。
テスト、つまりこのプログラムのエミュレーションは、
回路外部にあるテスト手段25を介してユーザによって制
御される。最後に、なかでも回路へのアクセス端子を最
小とするために、この回路は通常、回路へのアクセスを
提供する端子によってテスト装置に接続されたエミュレ
ーション制御専用の内部回路を有する。つまり、上記の
回路では、エミュレーションユニット19はエミュレーシ
ョン制御装置18を有し、この装置18は１つ以上の端子24
を介して回路１の外部にあるテスト装置25に接続されて
いる。
【００１７】マルチプレクサ20は出力ポートを有し、記
憶回路から、その出力ポートをこれら入力ポートのいず
れかに選択的に接続するため、記憶回路の３つの出力を
介して、３つの出力制御信号（ＴＯＩＡ、ＴＯＰＣＤ、
ＴＯＰＣ）を受ける。マルチプレクサ20の出力ポート
は、シフトレジスタ17の基本セルの入力に接続されてお
り、このシフトレジスタ17は、プログラム制御ユニット
のアクセスライン（アドレスバス13、14、データバス1
5、16、命令データバス12）上に設置された基本セル
（シフトレジスタ内に点線の四角形でまとめて示されて
いる）で構成されている。このシフトレジスタ17によっ
て、従来どおり（欧州特許第0 578 540 号参照）、プロ
グラム制御ユニット３のアクセスライン上に存在する信
号の値をサンプリングする、またはこれらのライン上に
値を設定することが可能となる。
憶回路から、その出力ポートをこれら入力ポートのいず
れかに選択的に接続するため、記憶回路の３つの出力を
介して、３つの出力制御信号（ＴＯＩＡ、ＴＯＰＣＤ、
ＴＯＰＣ）を受ける。マルチプレクサ20の出力ポート
は、シフトレジスタ17の基本セルの入力に接続されてお
り、このシフトレジスタ17は、プログラム制御ユニット
のアクセスライン（アドレスバス13、14、データバス1
5、16、命令データバス12）上に設置された基本セル
（シフトレジスタ内に点線の四角形でまとめて示されて
いる）で構成されている。このシフトレジスタ17によっ
て、従来どおり（欧州特許第0 578 540 号参照）、プロ
グラム制御ユニット３のアクセスライン上に存在する信
号の値をサンプリングする、またはこれらのライン上に
値を設定することが可能となる。
【００１８】回路１は、シフトレジスタの直列入力に対
応する端子50、シフトレジスタの直列出力に対応する端
子51、およびレジスタのセル用に構成された制御信号を
受けるための入力端子（参照番号52でまとめて示されて
いる）を有する。レジスタの入力および出力は、従来ど
おり、テスト装置25に接続されており、この装置がレジ
スタ17のセル用に構成された制御信号を出力する。最後
に、エミュレーションユニット19は、記憶レジスタ22を
有し、この記憶レジスタ22の入力はエミュレーション制
御装置18に接続されて、その出力は比較回路21の入力に
接続されている。この比較回路21はマルチプレクサ27の
出力に存在する信号を受けるためのもう１つの入力を有
し、このマルチプレクサ27はその入力でデータバス15、
16を受けて、エミュレーション制御装置18によって制御
されている。この比較回路21は、論理回路23を介してシ
フトレジスタ17のセルに指令信号ＳＮＡＰを印加するた
めの出力を有し、この論理回路23は、プログラム制御ユ
ニット３によって記憶回路10の入力29に印加される制御
信号ＴＯＮＷＮＣＹを受けるための入力を有する。
応する端子50、シフトレジスタの直列出力に対応する端
子51、およびレジスタのセル用に構成された制御信号を
受けるための入力端子（参照番号52でまとめて示されて
いる）を有する。レジスタの入力および出力は、従来ど
おり、テスト装置25に接続されており、この装置がレジ
スタ17のセル用に構成された制御信号を出力する。最後
に、エミュレーションユニット19は、記憶レジスタ22を
有し、この記憶レジスタ22の入力はエミュレーション制
御装置18に接続されて、その出力は比較回路21の入力に
接続されている。この比較回路21はマルチプレクサ27の
出力に存在する信号を受けるためのもう１つの入力を有
し、このマルチプレクサ27はその入力でデータバス15、
16を受けて、エミュレーション制御装置18によって制御
されている。この比較回路21は、論理回路23を介してシ
フトレジスタ17のセルに指令信号ＳＮＡＰを印加するた
めの出力を有し、この論理回路23は、プログラム制御ユ
ニット３によって記憶回路10の入力29に印加される制御
信号ＴＯＮＷＮＣＹを受けるための入力を有する。
【００１９】図２は記憶回路10の具体例を示している。
入力ポート28のそれぞれのワイヤは（そのようなポート
はｎ個存在する）それぞれ、ラッチ回路の入力に接続さ
れている。ｎ個のラッチ回路は、図を見やすくするため
に、１つのラッチＬで表されている。並列に接続された
ｎ個のラッチによって構成されるこのラッチＬは、ｎ個
の出力を有し、それぞれがマスタスレーブレジスタの１
つの入力に接続されている。これらｎ個のマスタスレー
ブレジスタは、図を見やすくするために、まとめて１つ
のマスタスレーブレジスタＲ０（ｎ個の入力とｎ個の出
力を有する）で示されている。以下の記載においては、
特に記載のない限り、レジスタは、実際にはそれぞれが
１つの入力と１つの出力を有するｎ個のマスタスレーブ
レジスタで構成されたｎ個の入力とｎ個の出力を有する
マスタスレーブレジスタであると仮定する。
入力ポート28のそれぞれのワイヤは（そのようなポート
はｎ個存在する）それぞれ、ラッチ回路の入力に接続さ
れている。ｎ個のラッチ回路は、図を見やすくするため
に、１つのラッチＬで表されている。並列に接続された
ｎ個のラッチによって構成されるこのラッチＬは、ｎ個
の出力を有し、それぞれがマスタスレーブレジスタの１
つの入力に接続されている。これらｎ個のマスタスレー
ブレジスタは、図を見やすくするために、まとめて１つ
のマスタスレーブレジスタＲ０（ｎ個の入力とｎ個の出
力を有する）で示されている。以下の記載においては、
特に記載のない限り、レジスタは、実際にはそれぞれが
１つの入力と１つの出力を有するｎ個のマスタスレーブ
レジスタで構成されたｎ個の入力とｎ個の出力を有する
マスタスレーブレジスタであると仮定する。
【００２０】レジスタＲ０の出力はマルチプレクサ36の
第１の入力ポートに接続される（このポートは当然ｎ個
の入力を有する）。このマルチプレクサ36はマスタスレ
ーブレジスタＲ１のｎ個の入力に接続された出力ポート
を有する。従って、記憶回路10は、直列に接続されたｐ
個（ｐは２以上の整数）のマスタスレーブレジスタ（そ
れぞれｎ個の入力とｎ個の出力を有し、Ｒ１〜Ｒｐで示
されている）を有し、レジスタＲｉ（ｉは１〜ｐ−１ま
での整数）のｎ個の出力は、レジスタＲｉ＋１のｎ個の
入力に接続されている。一例では、ｐは６である。最後
のレジスタＲｐのｎ個の出力はマルチプレクサ36の第２
の入力ポート（当然ｎ個の入力よりなる）に接続されて
いる。
第１の入力ポートに接続される（このポートは当然ｎ個
の入力を有する）。このマルチプレクサ36はマスタスレ
ーブレジスタＲ１のｎ個の入力に接続された出力ポート
を有する。従って、記憶回路10は、直列に接続されたｐ
個（ｐは２以上の整数）のマスタスレーブレジスタ（そ
れぞれｎ個の入力とｎ個の出力を有し、Ｒ１〜Ｒｐで示
されている）を有し、レジスタＲｉ（ｉは１〜ｐ−１ま
での整数）のｎ個の出力は、レジスタＲｉ＋１のｎ個の
入力に接続されている。一例では、ｐは６である。最後
のレジスタＲｐのｎ個の出力はマルチプレクサ36の第２
の入力ポート（当然ｎ個の入力よりなる）に接続されて
いる。
【００２１】ラッチ回路Ｌは、／Ｈ＝１ではラッチが透
過性で／Ｈ＝０では遮断されるように論理制御信号／Ｈ
を受ける。実際には、／Ｈは、例えば集積回路１の動
作、特にプログラムメモリ５に含まれるプログラムの命
令のアドレシング、デコーディングおよび実行を同期化
するためにクォーツ発振器によって発生されるクロック
信号Ｈと相補的な論理信号である。マスタスレーブレジ
スタＲ０〜Ｒｐは、シフト論理制御信号Ｇ０を受けて、
この信号Ｇ０の前縁でサンプリングを実行する。つま
り、レジスタ内での伝播時間を考えれば、レジスタＲ１
〜Ｒｐによって、Ｇ０のそれぞれの前縁ごとに１つのレ
ジスタの内容が次のレジスタに転送されるようにスタッ
クが形成される。
過性で／Ｈ＝０では遮断されるように論理制御信号／Ｈ
を受ける。実際には、／Ｈは、例えば集積回路１の動
作、特にプログラムメモリ５に含まれるプログラムの命
令のアドレシング、デコーディングおよび実行を同期化
するためにクォーツ発振器によって発生されるクロック
信号Ｈと相補的な論理信号である。マスタスレーブレジ
スタＲ０〜Ｒｐは、シフト論理制御信号Ｇ０を受けて、
この信号Ｇ０の前縁でサンプリングを実行する。つま
り、レジスタ内での伝播時間を考えれば、レジスタＲ１
〜Ｒｐによって、Ｇ０のそれぞれの前縁ごとに１つのレ
ジスタの内容が次のレジスタに転送されるようにスタッ
クが形成される。
【００２２】信号Ｇ０は２つの入力を有するＡＮＤ論理
ゲート37によって発生されて、このＡＮＤ論理ゲート
は、その２つの入力で、まず第１にクロック信号Ｈを受
けて、第２にマスタスレーブレジスタ38（１つの入力と
１つの出力を有する）の出力から出される信号を受け
る。このマスタスレーブレジスタは、その入力が２つの
入力を有するＯＲ論理ゲートの出力39に接続されてお
り、論理信号／Ｈを受けて／Ｈの前縁でサンプリングを
実行する。ＯＲ論理ゲート39は、一方の入力が記憶回路
の入力32に接続されており、もう一方の入力がインバー
タ40の出力に接続されて、このインバータ40の入力は記
憶回路の入力29に接続されている。
ゲート37によって発生されて、このＡＮＤ論理ゲート
は、その２つの入力で、まず第１にクロック信号Ｈを受
けて、第２にマスタスレーブレジスタ38（１つの入力と
１つの出力を有する）の出力から出される信号を受け
る。このマスタスレーブレジスタは、その入力が２つの
入力を有するＯＲ論理ゲートの出力39に接続されてお
り、論理信号／Ｈを受けて／Ｈの前縁でサンプリングを
実行する。ＯＲ論理ゲート39は、一方の入力が記憶回路
の入力32に接続されており、もう一方の入力がインバー
タ40の出力に接続されて、このインバータ40の入力は記
憶回路の入力29に接続されている。
【００２３】入力29はプログラム制御ユニット３からの
論理制御信号ＴＯＮＷＮＣＹを受ける。入力32はエミュ
レーション制御装置18からの論理制御信号ＲＳを受け
る。インバータ40の出力はさらに、クロック信号Ｈの前
縁でサンプリングを実行するマスタスレーブレジスタ
（１つの入力と１つの出力を有する）42の入力に接続さ
れており、このレジスタ42の出力は、同様にクロック信
号Ｈの前縁でサンプリングを実行するマスタスレーブレ
ジスタ43（１つの入力と１つの出力を有する）の入力に
接続されている。マスタスレーブレジスタ43の出力は、
２つの入力を有するＡＮＤゲート45の入力（このＡＮＤ
ゲート45の出力は、記憶回路10の出力33のいずれかを介
して、マルチプレクサ20に論理制御信号ＴＯＰＣＤを与
える）、およびインバータ46の入力（このインバータ46
の出力は、２つの入力を有するＡＮＤゲート47の入力に
接続され、このＡＮＤゲート47の出力は、記憶回路の出
力33のいずれかを介して、マルチプレクサ20に論理制御
信号ＴＯＰＣを与える）に接続されている。
論理制御信号ＴＯＮＷＮＣＹを受ける。入力32はエミュ
レーション制御装置18からの論理制御信号ＲＳを受け
る。インバータ40の出力はさらに、クロック信号Ｈの前
縁でサンプリングを実行するマスタスレーブレジスタ
（１つの入力と１つの出力を有する）42の入力に接続さ
れており、このレジスタ42の出力は、同様にクロック信
号Ｈの前縁でサンプリングを実行するマスタスレーブレ
ジスタ43（１つの入力と１つの出力を有する）の入力に
接続されている。マスタスレーブレジスタ43の出力は、
２つの入力を有するＡＮＤゲート45の入力（このＡＮＤ
ゲート45の出力は、記憶回路10の出力33のいずれかを介
して、マルチプレクサ20に論理制御信号ＴＯＰＣＤを与
える）、およびインバータ46の入力（このインバータ46
の出力は、２つの入力を有するＡＮＤゲート47の入力に
接続され、このＡＮＤゲート47の出力は、記憶回路の出
力33のいずれかを介して、マルチプレクサ20に論理制御
信号ＴＯＰＣを与える）に接続されている。
【００２４】ＡＮＤゲート45と47は、それらの入力で、
記憶回路10の入力31を介してエミュレーション制御装置
からの論理信号ＤＵＭＰを受ける。さらに、記憶回路は
入力ポートと出力ポートとを有する３値バッファ回路41
を有し、その入力ポートはスタックの第１のレジスタＲ
１の出力に接続されたｎ個の入力を有し、その出力ポー
トはアドレスバス13のライン（記憶回路の出力ポート3
0）に接続されたｎ個の出力を有する。３値バッファ回
路41は、レシスタＲ１の出力をバス13のラインに選択的
に接続する、あるいはこれらの出力をこのバスのライン
から孤立させるための論理制御信号ＲＳを受ける。スタ
ックのレジスタＲ２およびＲ３はそれぞれ、その出力を
マルチプレクサ20の入力ポートに接続されている。
記憶回路10の入力31を介してエミュレーション制御装置
からの論理信号ＤＵＭＰを受ける。さらに、記憶回路は
入力ポートと出力ポートとを有する３値バッファ回路41
を有し、その入力ポートはスタックの第１のレジスタＲ
１の出力に接続されたｎ個の入力を有し、その出力ポー
トはアドレスバス13のライン（記憶回路の出力ポート3
0）に接続されたｎ個の出力を有する。３値バッファ回
路41は、レシスタＲ１の出力をバス13のラインに選択的
に接続する、あるいはこれらの出力をこのバスのライン
から孤立させるための論理制御信号ＲＳを受ける。スタ
ックのレジスタＲ２およびＲ３はそれぞれ、その出力を
マルチプレクサ20の入力ポートに接続されている。
【００２５】メモリ５のアドレシング、シーケンサ９に
よるデコーディング、および中央処理ユニットによる実
行の操作は、クロック信号Ｈによって時間的に同期化さ
れる。例えば、この信号の前縁で同期化がなされると仮
定されよう。つまり、１つのワードと１つのサイクルの
命令（１つのサイクルがクロック信号の１周期に相当す
る、いわゆる１サイクル命令）を実行しようとすれば、
プログラムカウンタ９が、Ｈの前縁で、ワードのアドレ
スを命令アドレスバスに出力する。クロック信号Ｈの１
周期よりも短い一定時間の後、メモリが、バス11上に存
在するアドレスで読み取られたワードを出力する。この
ワードは、次のクロック信号の前縁から、シーケンサ９
によってデコードされる。次いで、次の前縁（つまりワ
ードのデコーディングを指示するもの）において、命令
（１サイクルのワードを有する）が実行される。
よるデコーディング、および中央処理ユニットによる実
行の操作は、クロック信号Ｈによって時間的に同期化さ
れる。例えば、この信号の前縁で同期化がなされると仮
定されよう。つまり、１つのワードと１つのサイクルの
命令（１つのサイクルがクロック信号の１周期に相当す
る、いわゆる１サイクル命令）を実行しようとすれば、
プログラムカウンタ９が、Ｈの前縁で、ワードのアドレ
スを命令アドレスバスに出力する。クロック信号Ｈの１
周期よりも短い一定時間の後、メモリが、バス11上に存
在するアドレスで読み取られたワードを出力する。この
ワードは、次のクロック信号の前縁から、シーケンサ９
によってデコードされる。次いで、次の前縁（つまりワ
ードのデコーディングを指示するもの）において、命令
（１サイクルのワードを有する）が実行される。
【００２６】従って、命令の処理は、１つはアドレシン
グ、１つはデコーディング、もう１つは実行という３つ
のサイクルで実行される。命令は、複数のメモリに対す
るアクセス操作（複数のワードを読み取るために）を必
要とする場合もある。この場合、これは多重サイクル操
作と呼ばれる。命令は、数個のサイクルに渡って継続す
る実行時間と単一のメモリアクセス操作を必要とする場
合もある（１ワード、ｍサイクル、ここで、ｍは２以上
の整数）。このような命令もまた多重サイクル命令と呼
ばれよう。多重サイクル命令の場合、ワードのアドレシ
ングおよびそのデコーディングは、互いに後に続く命令
の時間的な処理を均一にするために、命令の実行と同じ
数のサイクルで行われる。
グ、１つはデコーディング、もう１つは実行という３つ
のサイクルで実行される。命令は、複数のメモリに対す
るアクセス操作（複数のワードを読み取るために）を必
要とする場合もある。この場合、これは多重サイクル操
作と呼ばれる。命令は、数個のサイクルに渡って継続す
る実行時間と単一のメモリアクセス操作を必要とする場
合もある（１ワード、ｍサイクル、ここで、ｍは２以上
の整数）。このような命令もまた多重サイクル命令と呼
ばれよう。多重サイクル命令の場合、ワードのアドレシ
ングおよびそのデコーディングは、互いに後に続く命令
の時間的な処理を均一にするために、命令の実行と同じ
数のサイクルで行われる。
【００２７】上記のように、記憶回路は、命令が実行さ
れる時に各命令のワードのアドレスを回路内に記憶する
ことを目的としたものである。この記憶は、Ｐ個のマス
タスレーブレジスタＲ１〜Ｒｐで構成されるスタック内
で行われる。従って、最大で、実行された最後のｐ個の
命令に対応するｐ個のアドレスが記憶される。記憶は一
時的なものである。ｐ個以上の命令が記憶されるなら
ば、それらはレジスタＲｐを通って順次スタックから消
失する。実際数字ｐは、それによって過剰に大きな領域
を占めることなく、スタックが読み取られた時に操作が
プログラムのどの位置にあるかを知ることが可能である
とほぼ確信できるだけの数のアドレスを記憶可能なよう
に決定する。
れる時に各命令のワードのアドレスを回路内に記憶する
ことを目的としたものである。この記憶は、Ｐ個のマス
タスレーブレジスタＲ１〜Ｒｐで構成されるスタック内
で行われる。従って、最大で、実行された最後のｐ個の
命令に対応するｐ個のアドレスが記憶される。記憶は一
時的なものである。ｐ個以上の命令が記憶されるなら
ば、それらはレジスタＲｐを通って順次スタックから消
失する。実際数字ｐは、それによって過剰に大きな領域
を占めることなく、スタックが読み取られた時に操作が
プログラムのどの位置にあるかを知ることが可能である
とほぼ確信できるだけの数のアドレスを記憶可能なよう
に決定する。
【００２８】図３は、レジスタＲ１〜Ｒｐのスタックに
おけるスタッキングの時間的な進行を示す。この図は、
例えば、４つの命令Ａ、Ｂ、Ｃ、Ｄの実行を考えるもの
である。Ａは１ワード、１サイクル命令であって、この
命令をエンコードするワードはＤN-1 で示されて、メモ
リ３のＡN-1 で示されるアドレスに位置している。Ｂは
１ワード、１サイクル命令であって、この命令をエンコ
ードするワードはＤN で示されており、メモリ３のＡN
で示されるアドレスに位置している。Ｃは２ワード、２
サイクル命令であって、それぞれのワードが１回のアド
レシング、デコーディングおよび実行サイクルを含む。
命令ＣをエンコードするワードはＤN+1 およびＤN+2 で
示され、ＡN+1 とＡN+2 で示される２つのアドレスに位
置している。Ｄは２ワード、４サイクルの命令である。
第１のワードＤN+3 はその処理に１つのサイクルを必要
とし、アドレスＡN+3 に置かれており、第２のワードＤ
N+4は３つの処理サイクルを必要としてアドレスＡN+4
に位置している。
おけるスタッキングの時間的な進行を示す。この図は、
例えば、４つの命令Ａ、Ｂ、Ｃ、Ｄの実行を考えるもの
である。Ａは１ワード、１サイクル命令であって、この
命令をエンコードするワードはＤN-1 で示されて、メモ
リ３のＡN-1 で示されるアドレスに位置している。Ｂは
１ワード、１サイクル命令であって、この命令をエンコ
ードするワードはＤN で示されており、メモリ３のＡN
で示されるアドレスに位置している。Ｃは２ワード、２
サイクル命令であって、それぞれのワードが１回のアド
レシング、デコーディングおよび実行サイクルを含む。
命令ＣをエンコードするワードはＤN+1 およびＤN+2 で
示され、ＡN+1 とＡN+2 で示される２つのアドレスに位
置している。Ｄは２ワード、４サイクルの命令である。
第１のワードＤN+3 はその処理に１つのサイクルを必要
とし、アドレスＡN+3 に置かれており、第２のワードＤ
N+4は３つの処理サイクルを必要としてアドレスＡN+4
に位置している。
【００２９】実行のために全部でｑ個のサイクルを必要
とする一連の命令を実行するには、パイプライン構造
は、最初の命令の最初のワードのアドレシング開始と最
後の命令の実行終了との間のインターバルはｐ＋２周期
であることを意味する。なぜならば、命令のデコーディ
ングの開始はそのアドレシング開始に対して１周期分遅
延されており、さらに、命令の実行開始はそのデコーデ
ィング開始に対して１周期部遅延されているからであ
る。以下の例では、シリーズＡ、Ｂ、Ｃ、Ｄを行うには
８周期が必要とされ、従って命令Ｄの実行終了はサイク
ルＨ10の終了に相当する。ここでＨｊ（ｊは全数）は連
続するサイクルを示し、Ｈ１は命令アドレスバスにアド
レスＡN-1 が存在する場合に相当するサイクルを示す。
とする一連の命令を実行するには、パイプライン構造
は、最初の命令の最初のワードのアドレシング開始と最
後の命令の実行終了との間のインターバルはｐ＋２周期
であることを意味する。なぜならば、命令のデコーディ
ングの開始はそのアドレシング開始に対して１周期分遅
延されており、さらに、命令の実行開始はそのデコーデ
ィング開始に対して１周期部遅延されているからであ
る。以下の例では、シリーズＡ、Ｂ、Ｃ、Ｄを行うには
８周期が必要とされ、従って命令Ｄの実行終了はサイク
ルＨ10の終了に相当する。ここでＨｊ（ｊは全数）は連
続するサイクルを示し、Ｈ１は命令アドレスバスにアド
レスＡN-1 が存在する場合に相当するサイクルを示す。
【００３０】従って、以下のタイミングチャートが得ら
れる。 Ｈ１：命令ＡのワードＤN-1 のアドレシング、 Ｈ２：Ａ（１ワード）のデコーディング、Ｂ（１ワー
ド）のアドレシング、 Ｈ３：Ａの実行、Ｂのデコーディング、Ｃの最初のワー
ドのアドレシング、 Ｈ４：Ｂの実行、Ｃのデコーディング開始、Ｃの２番目
のワードのアドレシング、 Ｈ５：Ｃの実行の開始、Ｃのデコーディングの終了、Ｄ
の最初のワードのアドレシング、 Ｈ６：Ｃの実行の終了、Ｄのデコーディングの開始、Ｄ
の２番目のワードのアドレシング、 Ｈ７：Ｄの実行の開始、 Ｈ８：Ｄのアドレシング終了、 Ｈ９：Ｄのデコーディング終了、 Ｈ10：Ｄの実行終了。
れる。 Ｈ１：命令ＡのワードＤN-1 のアドレシング、 Ｈ２：Ａ（１ワード）のデコーディング、Ｂ（１ワー
ド）のアドレシング、 Ｈ３：Ａの実行、Ｂのデコーディング、Ｃの最初のワー
ドのアドレシング、 Ｈ４：Ｂの実行、Ｃのデコーディング開始、Ｃの２番目
のワードのアドレシング、 Ｈ５：Ｃの実行の開始、Ｃのデコーディングの終了、Ｄ
の最初のワードのアドレシング、 Ｈ６：Ｃの実行の終了、Ｄのデコーディングの開始、Ｄ
の２番目のワードのアドレシング、 Ｈ７：Ｄの実行の開始、 Ｈ８：Ｄのアドレシング終了、 Ｈ９：Ｄのデコーディング終了、 Ｈ10：Ｄの実行終了。
【００３１】本発明を実施するには、アドレスＡN-1 は
サイクルＨ３で記憶され（命令Ａ）、アドレスＡN はサ
イクルＨ４（命令Ｂ）、アドレスＡN+1 はサイクルＨ５
（命令Ｃ）、アドレスＡN+3 はサイクルＨ７で記憶され
よう（命令Ｄ）。ラッチＬは／Ｈ＝１、つまりＨ＝０の
時に透過性であることが判っている。クロック信号が初
めの半周期で高く、その後低い状態に移行する（命令の
処理はクロック信号の前縁と同期化されており、このエ
ッジはサイクル開始を示すものと見なされる）と仮定す
るならば、これはクロックの２番目の半周期に相当す
る。
サイクルＨ３で記憶され（命令Ａ）、アドレスＡN はサ
イクルＨ４（命令Ｂ）、アドレスＡN+1 はサイクルＨ５
（命令Ｃ）、アドレスＡN+3 はサイクルＨ７で記憶され
よう（命令Ｄ）。ラッチＬは／Ｈ＝１、つまりＨ＝０の
時に透過性であることが判っている。クロック信号が初
めの半周期で高く、その後低い状態に移行する（命令の
処理はクロック信号の前縁と同期化されており、このエ
ッジはサイクル開始を示すものと見なされる）と仮定す
るならば、これはクロックの２番目の半周期に相当す
る。
【００３２】命令アドレスバスに存在するアドレスは、
従って、ラッチ回路Ｌの出力で、１周期の間入手可能で
ある。以下、記憶回路の動作に必要な制御信号について
詳細に説明する。記憶回路は、プログラム制御ユニット
より論理制御信号ＴＯＮＷＮＣＹを受ける。この信号
は、ｑ個の周期を必要とする命令については、ｑ−１周
期（ｑは全数）の間は状態１にされるか、あるいは状態
０にされる。つまり、Ａの前にデコードされる命令が存
在し、それが１サイクル型のものであると仮定すれば、
信号ＴＯＮＷＮＣＹはＣのデコーディングの瞬間まで状
態０にある。なぜならば、Ｃの実行に必要なサイクルの
数が判るのはこの時だからである。Ｃのデコーディング
および信号ＴＯＮＷＮＣＹの１への移行の前に、一定の
遅延が取られている。例えば、サイクルＨ４の前縁を参
照すれば、信号ＴＯＮＷＮＣＹは１／４周期が経過した
ところで状態１となり、次のサイクルＨ５の前縁から１
／４周期が経過したところで状態１に戻る。
従って、ラッチ回路Ｌの出力で、１周期の間入手可能で
ある。以下、記憶回路の動作に必要な制御信号について
詳細に説明する。記憶回路は、プログラム制御ユニット
より論理制御信号ＴＯＮＷＮＣＹを受ける。この信号
は、ｑ個の周期を必要とする命令については、ｑ−１周
期（ｑは全数）の間は状態１にされるか、あるいは状態
０にされる。つまり、Ａの前にデコードされる命令が存
在し、それが１サイクル型のものであると仮定すれば、
信号ＴＯＮＷＮＣＹはＣのデコーディングの瞬間まで状
態０にある。なぜならば、Ｃの実行に必要なサイクルの
数が判るのはこの時だからである。Ｃのデコーディング
および信号ＴＯＮＷＮＣＹの１への移行の前に、一定の
遅延が取られている。例えば、サイクルＨ４の前縁を参
照すれば、信号ＴＯＮＷＮＣＹは１／４周期が経過した
ところで状態１となり、次のサイクルＨ５の前縁から１
／４周期が経過したところで状態１に戻る。
【００３３】エミュレーション制御装置から送られてく
る論理制御信号ＲＳは、スタックを読み取るために使用
され、差し当たっては、マルチプレクサ36がレジスタＲ
１の入力をレジスタＲ０（スタック入力レジスタと呼ば
れる）の出力に接続するように、状態０にあると仮定さ
れる。つまり、ＯＲゲート39の出力は信号／ＴＯＮＷＮ
ＣＹが受ける変化に従う。従って、Ｈの後縁に連動する
マスタスレーブレジスタ38は／ＴＯＮＷＮＣＹが受ける
変化に遅れて従う。この遅延はこの場合１／４周期に等
しい。このレジスタ38の出力が状態１である限り、スタ
ックのレジスタ内でシフトを設定し、ＡＮＤゲート37に
よって発生される制御信号Ｇ０は、クロック信号Ｈの受
ける変化に従う。命令が複数のサイクルに渡って継続す
る場合には、信号Ｇ０はこのワードのデコーディングに
続く第１の後縁からずっと状態０となり、次の命令のデ
コーディングの開始までその状態のままとなる。
る論理制御信号ＲＳは、スタックを読み取るために使用
され、差し当たっては、マルチプレクサ36がレジスタＲ
１の入力をレジスタＲ０（スタック入力レジスタと呼ば
れる）の出力に接続するように、状態０にあると仮定さ
れる。つまり、ＯＲゲート39の出力は信号／ＴＯＮＷＮ
ＣＹが受ける変化に従う。従って、Ｈの後縁に連動する
マスタスレーブレジスタ38は／ＴＯＮＷＮＣＹが受ける
変化に遅れて従う。この遅延はこの場合１／４周期に等
しい。このレジスタ38の出力が状態１である限り、スタ
ックのレジスタ内でシフトを設定し、ＡＮＤゲート37に
よって発生される制御信号Ｇ０は、クロック信号Ｈの受
ける変化に従う。命令が複数のサイクルに渡って継続す
る場合には、信号Ｇ０はこのワードのデコーディングに
続く第１の後縁からずっと状態０となり、次の命令のデ
コーディングの開始までその状態のままとなる。
【００３４】レジスタＲ０〜ＲｐがＧ０の前縁と連動す
るために、以下のような時間的な展開となる。 Ｈ２：Ａのデコーディングの開始時にＡN-1 がＲ０に記
憶される、 Ｈ３：Ａの実行の開始時にＡN-1 がＲ１に記憶され、Ｂ
のデコーディング開始時にＡN がＲ０に記憶される Ｈ４およびＨ５：ＡN-1 がＲ２に記憶され、ＡN がＲ１
に記憶され、さらにＡN+1 がＲ０に記憶される、 Ｈ６〜Ｈ９：ＡN-1 がＲ３に記憶される、ＡN がＲ２に
記憶される、ＡN+1 がＲ１に記憶される、さらにＡN+3
がＲ０に記憶される。
るために、以下のような時間的な展開となる。 Ｈ２：Ａのデコーディングの開始時にＡN-1 がＲ０に記
憶される、 Ｈ３：Ａの実行の開始時にＡN-1 がＲ１に記憶され、Ｂ
のデコーディング開始時にＡN がＲ０に記憶される Ｈ４およびＨ５：ＡN-1 がＲ２に記憶され、ＡN がＲ１
に記憶され、さらにＡN+1 がＲ０に記憶される、 Ｈ６〜Ｈ９：ＡN-1 がＲ３に記憶される、ＡN がＲ２に
記憶される、ＡN+1 がＲ１に記憶される、さらにＡN+3
がＲ０に記憶される。
【００３５】スタック入力レジスタＲ０への記憶が命令
のデコーディング開始と同期化されているために、命令
の実行と同期化されたスタックへの記憶が実際に存在す
る。なぜならば、命令の実行の開始は、この命令のデコ
ーディングから１周期遅れて開始されるからである。ラ
ッチＬの存在は、アドレスが正確にクロック信号の立ち
上がりエッジで命令アドレスバスに出力されることはな
く、わずかに、通常は約数ナノセカンド遅れて出力され
るという事実によって説明される。さもなければ、マス
タスレーブレジスタはこのラッチの代わりに出力される
こともできる。この方法は、実際にはほとんど重要でな
く、なぜならばより多くの空間を必要とするからであ
る。
のデコーディング開始と同期化されているために、命令
の実行と同期化されたスタックへの記憶が実際に存在す
る。なぜならば、命令の実行の開始は、この命令のデコ
ーディングから１周期遅れて開始されるからである。ラ
ッチＬの存在は、アドレスが正確にクロック信号の立ち
上がりエッジで命令アドレスバスに出力されることはな
く、わずかに、通常は約数ナノセカンド遅れて出力され
るという事実によって説明される。さもなければ、マス
タスレーブレジスタはこのラッチの代わりに出力される
こともできる。この方法は、実際にはほとんど重要でな
く、なぜならばより多くの空間を必要とするからであ
る。
【００３６】スタックの内容を読み取ろうとする場合に
は、制御信号ＲＳが１に出力される。その後スタックが
マルチプレクサ36によってループされ、第１のレジスタ
Ｒ１の出力がバッファ回路41を介してデータバス15に接
続される。Ｈの次の後縁で、マスタスレーブレジスタ38
の出力における信号が状態１となる。次いで、Ｈの次の
前縁から、信号Ｇ０が信号Ｈの模倣を開始し、スタック
内に記憶されている値をレジスタから次のレジスタへと
順次移動させる。従って、Ｒ１、Ｒｐ、Ｒｐ−１などが
順次データバス15上で順次見出される。Ｇ０のｐ個めの
前縁では、スタックの全ての内容が順次バス15上に出力
される。
は、制御信号ＲＳが１に出力される。その後スタックが
マルチプレクサ36によってループされ、第１のレジスタ
Ｒ１の出力がバッファ回路41を介してデータバス15に接
続される。Ｈの次の後縁で、マスタスレーブレジスタ38
の出力における信号が状態１となる。次いで、Ｈの次の
前縁から、信号Ｇ０が信号Ｈの模倣を開始し、スタック
内に記憶されている値をレジスタから次のレジスタへと
順次移動させる。従って、Ｒ１、Ｒｐ、Ｒｐ−１などが
順次データバス15上で順次見出される。Ｇ０のｐ個めの
前縁では、スタックの全ての内容が順次バス15上に出力
される。
【００３７】スタックの第１のレジスタから出てゆくと
いう事実によって、バス15上で入手可能なスタックの最
初の値がすでに実行された命令のアドレスに相当するこ
とは確実となる。これは、当然、スタックが読み取られ
た時点ではプログラムの実行がすでに開始されている場
合においてあてはまるものであり、そうでない場合につ
いてはこの限りではない。スタックをループすることに
関してはもう１つの有用性があり、それは、スタック内
で、スタックを構成するレジスタの数と同じだけのシフ
トがスタック内で行われるならば、読み取りの前に、ス
タックの内容をわかっている状態へと戻すことが可能に
なるという点である。この場合、スタックの読み取り
は、読み取り前のレジスタの内容に影響を与えない。
いう事実によって、バス15上で入手可能なスタックの最
初の値がすでに実行された命令のアドレスに相当するこ
とは確実となる。これは、当然、スタックが読み取られ
た時点ではプログラムの実行がすでに開始されている場
合においてあてはまるものであり、そうでない場合につ
いてはこの限りではない。スタックをループすることに
関してはもう１つの有用性があり、それは、スタック内
で、スタックを構成するレジスタの数と同じだけのシフ
トがスタック内で行われるならば、読み取りの前に、ス
タックの内容をわかっている状態へと戻すことが可能に
なるという点である。この場合、スタックの読み取り
は、読み取り前のレジスタの内容に影響を与えない。
【００３８】スタックが読み取られない時、回路によっ
てさらに使用されるデータバス上にスタックの内容を送
り出すということによって、これらの内容を外部に伝送
するための特定の手段を不要にすることができる。しか
しながら、このバスは集積回路の入力／出力ポートによ
ってアクセス可能でなければならない。回路の外部への
直列出力を設けることが考えられる。しかしながら、例
えば並列−直列レジスタに、スタックのレジスタの内容
を変換することが必要となり、これによって回路の寸法
が大きくなりスタックの読み取りが遅くなる。なぜな
ら、次のレジスタの内容を読み取る前に各レジスタの内
容の直列出力を待たなければならないからである。
てさらに使用されるデータバス上にスタックの内容を送
り出すということによって、これらの内容を外部に伝送
するための特定の手段を不要にすることができる。しか
しながら、このバスは集積回路の入力／出力ポートによ
ってアクセス可能でなければならない。回路の外部への
直列出力を設けることが考えられる。しかしながら、例
えば並列−直列レジスタに、スタックのレジスタの内容
を変換することが必要となり、これによって回路の寸法
が大きくなりスタックの読み取りが遅くなる。なぜな
ら、次のレジスタの内容を読み取る前に各レジスタの内
容の直列出力を待たなければならないからである。
【００３９】図４および５は、スタックのレジスタの内
容をシフトレジスタＨのセルに記憶する操作に対応した
タイミングチャートを示す。この種のレジスタは、回路
のライン上に存在する信号の値をサンプリングするため
に使用されてもよい（欧州特許第0 578 540 号参照）。
プログラムテストについては、そのようなレジスタによ
り、存在する信号の値のいわゆるスナップショットをと
ることによって、プログラムの実行を停止せずにこれら
の値をサンプリングすることが可能になる。実際には、
このサンプリングは、例えばデータバス上に特定のデー
タ要素が存在するという特定の事象によって作り出され
るものであり、従ってプログラムの命令の実行の後に続
き、それが必ずしも特定の事象を開始させたプログラム
の一部を知ることが可能でなくともよい。
容をシフトレジスタＨのセルに記憶する操作に対応した
タイミングチャートを示す。この種のレジスタは、回路
のライン上に存在する信号の値をサンプリングするため
に使用されてもよい（欧州特許第0 578 540 号参照）。
プログラムテストについては、そのようなレジスタによ
り、存在する信号の値のいわゆるスナップショットをと
ることによって、プログラムの実行を停止せずにこれら
の値をサンプリングすることが可能になる。実際には、
このサンプリングは、例えばデータバス上に特定のデー
タ要素が存在するという特定の事象によって作り出され
るものであり、従ってプログラムの命令の実行の後に続
き、それが必ずしも特定の事象を開始させたプログラム
の一部を知ることが可能でなくともよい。
【００４０】本発明は、このようなスナップショットモ
ードの操作において、特に有利に利用される。本発明
は、スタックによって、特定の事象を引き起こした命令
の最初のワードのアドレスを回復するために使用され
る。上記の実施例では、事象を引き起こした命令の最初
のワードのアドレスを含むスタックのレジスタは、スタ
ックの第２番目または第３番目のレジスタとなろう。マ
ルチプレクサ20は、その出力ポートを、この入力に対応
する制御信号が所定の論理状態（ここでは状態１）にあ
る時、その３つの入力ポートのうちの１つに接続する。
各入力は関連する制御信号（ＴＯＩＡ、ＴＯＰＣＤ、Ｔ
ＯＰＣ）を有し、１回に状態１となるのはだた１つの信
号である。ＴＯＩＡ＝１であれば、マルチプレクサ20の
出力ポートは命令アドレスバスに接続される。ＴＯＰＣ
Ｄ＝１であれば、このポートはレジスタＲ３の出力に接
続される。ＴＯＰＣ＝１ならば、このポートはレジスタ
Ｒ２の入力に接続される。
ードの操作において、特に有利に利用される。本発明
は、スタックによって、特定の事象を引き起こした命令
の最初のワードのアドレスを回復するために使用され
る。上記の実施例では、事象を引き起こした命令の最初
のワードのアドレスを含むスタックのレジスタは、スタ
ックの第２番目または第３番目のレジスタとなろう。マ
ルチプレクサ20は、その出力ポートを、この入力に対応
する制御信号が所定の論理状態（ここでは状態１）にあ
る時、その３つの入力ポートのうちの１つに接続する。
各入力は関連する制御信号（ＴＯＩＡ、ＴＯＰＣＤ、Ｔ
ＯＰＣ）を有し、１回に状態１となるのはだた１つの信
号である。ＴＯＩＡ＝１であれば、マルチプレクサ20の
出力ポートは命令アドレスバスに接続される。ＴＯＰＣ
Ｄ＝１であれば、このポートはレジスタＲ３の出力に接
続される。ＴＯＰＣ＝１ならば、このポートはレジスタ
Ｒ２の入力に接続される。
【００４１】信号ＤＵＭＰは、それが１である時、マル
チプレクサ20の出力を、レジスタＲ２の出力またはレジ
スタＲ３の出力のいずれかに接続させる。それが０であ
れば、マルチプレクサの出力に接続されるシフトレジス
タのセルは、命令アドレスバスに接続されて、シフトレ
ジスタの標準的な使用、例えばこのバス上のアドレスを
回路外部から実施するといった使用を可能にする。上記
の説明によれば、事象を開始させた最初のワードのアド
レスを記憶するスタックのレジスタを決定するには、次
の命令を実行するために必要なサイクルの数を考慮する
ことが必要であることがわかる。実際上は、プログラム
の実行を妨げないことが好ましく、従って、事象を開始
させた命令の後に命令が実行され、従ってスタック内に
記憶された（最初のワードのアドレスによって）という
ことが可能である。
チプレクサ20の出力を、レジスタＲ２の出力またはレジ
スタＲ３の出力のいずれかに接続させる。それが０であ
れば、マルチプレクサの出力に接続されるシフトレジス
タのセルは、命令アドレスバスに接続されて、シフトレ
ジスタの標準的な使用、例えばこのバス上のアドレスを
回路外部から実施するといった使用を可能にする。上記
の説明によれば、事象を開始させた最初のワードのアド
レスを記憶するスタックのレジスタを決定するには、次
の命令を実行するために必要なサイクルの数を考慮する
ことが必要であることがわかる。実際上は、プログラム
の実行を妨げないことが好ましく、従って、事象を開始
させた命令の後に命令が実行され、従ってスタック内に
記憶された（最初のワードのアドレスによって）という
ことが可能である。
【００４２】標準的な方法で、セル内のサンプリングは
論理制御信号ＳＮＡＰによって制御されると仮定する。
この種のセルは広く周知であるので説明は行わない。単
一のＳＮＡＰは、サンプリングが信号ＳＮＡＰの後縁で
起こるように発生させられる。これは、この命令が多重
サイクル命令である場合には、事象を開始させた命令に
続いて命令を実行した後、事象を開始させた命令に続く
命令が１サイクル命令である場合には、事象を開始させ
た命令に続く第２の命令を実行した後に行われる。前者
の場合には、有効なアドレスを含むスタックのレジスタ
は、スタック内の最後のレジスタである。後者の場合に
は、それは当然スタック内の３番目のレジスタである。
論理制御信号ＳＮＡＰによって制御されると仮定する。
この種のセルは広く周知であるので説明は行わない。単
一のＳＮＡＰは、サンプリングが信号ＳＮＡＰの後縁で
起こるように発生させられる。これは、この命令が多重
サイクル命令である場合には、事象を開始させた命令に
続いて命令を実行した後、事象を開始させた命令に続く
命令が１サイクル命令である場合には、事象を開始させ
た命令に続く第２の命令を実行した後に行われる。前者
の場合には、有効なアドレスを含むスタックのレジスタ
は、スタック内の最後のレジスタである。後者の場合に
は、それは当然スタック内の３番目のレジスタである。
【００４３】図４は前者の場合を示している。命令Ａが
事象を引き起こしたと仮定する。この命令Ａの後には４
サイクルに渡って継続する命令Ｂが続く。さらに、命令
Ａが、プログラムメモリのアドレスＡN にあるワードＤ
N によってエンコードされた１サイクル命令であると仮
定する。Ｈ１が、アドレスＡN の命令アドレスバス上へ
の出力に対応するサイクルを示すならば、命令Ａは次の
サイクルＨ２でデコードされて、サイクルＨ３で実行さ
れる。
事象を引き起こしたと仮定する。この命令Ａの後には４
サイクルに渡って継続する命令Ｂが続く。さらに、命令
Ａが、プログラムメモリのアドレスＡN にあるワードＤ
N によってエンコードされた１サイクル命令であると仮
定する。Ｈ１が、アドレスＡN の命令アドレスバス上へ
の出力に対応するサイクルを示すならば、命令Ａは次の
サイクルＨ２でデコードされて、サイクルＨ３で実行さ
れる。
【００４４】命令Ｂは、サイクルＨ２〜Ｈ５でアドレス
され、サイクルＨ３〜Ｈ６でデコードされて、サイクル
Ｈ４〜Ｈ７で実行される。従って、レジスタＲ２の内容
はサイクルＨ８の開始時にサンプリングされる。事象は
命令Ａの実行の後に起こる。例えば、この命令は、特定
のデータ要素のデータバス15上への出力を開始させる
（このバスは比較器21の入力に接続されている）。この
比較器は、このバスによって送られる信号をレジスタ22
の内容と比較して、それらの値が同じであれば１サイク
ルの間に状態１となる。
され、サイクルＨ３〜Ｈ６でデコードされて、サイクル
Ｈ４〜Ｈ７で実行される。従って、レジスタＲ２の内容
はサイクルＨ８の開始時にサンプリングされる。事象は
命令Ａの実行の後に起こる。例えば、この命令は、特定
のデータ要素のデータバス15上への出力を開始させる
（このバスは比較器21の入力に接続されている）。この
比較器は、このバスによって送られる信号をレジスタ22
の内容と比較して、それらの値が同じであれば１サイク
ルの間に状態１となる。
【００４５】比較器の出力信号は、図６に示される論理
ブロック23で、信号ＴＯＮＷＮＣＹと組み合わされる。
この論理ブロックは、それぞれ48、49、51で示される第
１、第２および第３のマスタスレーブレジスタ（それぞ
れ１個の入力と１個の出力を有する）を有する。この論
理ブロックはさらに、３つの入力と１つの出力を有する
マルチプレクサ50を有する。このマルチプレクサの第１
の入力は永続的に状態１にある論理信号を受ける。この
マルチプレクサの第２の入力は永続的に状態０にある論
理信号を受ける。マルチプレクサ50の第３の入力はレジ
スタ51の出力に接続されており、このレジスタはクロッ
ク信号Ｈの前縁に連動する。
ブロック23で、信号ＴＯＮＷＮＣＹと組み合わされる。
この論理ブロックは、それぞれ48、49、51で示される第
１、第２および第３のマスタスレーブレジスタ（それぞ
れ１個の入力と１個の出力を有する）を有する。この論
理ブロックはさらに、３つの入力と１つの出力を有する
マルチプレクサ50を有する。このマルチプレクサの第１
の入力は永続的に状態１にある論理信号を受ける。この
マルチプレクサの第２の入力は永続的に状態０にある論
理信号を受ける。マルチプレクサ50の第３の入力はレジ
スタ51の出力に接続されており、このレジスタはクロッ
ク信号Ｈの前縁に連動する。
【００４６】第１のマスタスレーズレジスタ48は、その
入力を、比較器21の出力に接続されている。その出力
は、レジスタ48の出力信号が状態１であれば、マルチプ
レクサ50の出力をその第１の入力に接続するように、マ
ルチプレクサ50に接続されている。第２のマスタスレー
ブレジスタ49は、その入力を、インバータ52の出力に接
続されており、このインバータ52は、その入力でＴＯＮ
ＷＮＣＹを受ける。その出力は、レジスタ49の出力信号
が状態１であれば、マルチプレクサ50の出力をその第２
の入力に接続するように、マルチプレクサ50に接続され
ている。第１および第２のマスタスレーブレジスタ48お
よび49は、クロック信号／Ｈの前縁に連動している。
入力を、比較器21の出力に接続されている。その出力
は、レジスタ48の出力信号が状態１であれば、マルチプ
レクサ50の出力をその第１の入力に接続するように、マ
ルチプレクサ50に接続されている。第２のマスタスレー
ブレジスタ49は、その入力を、インバータ52の出力に接
続されており、このインバータ52は、その入力でＴＯＮ
ＷＮＣＹを受ける。その出力は、レジスタ49の出力信号
が状態１であれば、マルチプレクサ50の出力をその第２
の入力に接続するように、マルチプレクサ50に接続され
ている。第１および第２のマスタスレーブレジスタ48お
よび49は、クロック信号／Ｈの前縁に連動している。
【００４７】マルチプレクサ50は、マスタスレーブレジ
スタ48および49によって出力される信号が状態０であれ
ば、第３の制御信号ＯＣを受けて、出力をその第３の入
力に接続する。期待された事象を開始させた命令(A) に続く命令(B) が
多重サイクル命令である場合（図４） 命令Ａが実施されてから１サイクル後、信号ＳＮＡＰが
１となり、信号ＴＯＮＷＮＣＹが状態０に戻ってから２
サイクル後、信号ＳＮＡＰが０となり、シフトレジスタ
のセルにおいてレジスタＲ２の内容のサンプリングを開
始させる。
スタ48および49によって出力される信号が状態０であれ
ば、第３の制御信号ＯＣを受けて、出力をその第３の入
力に接続する。期待された事象を開始させた命令(A) に続く命令(B) が
多重サイクル命令である場合（図４） 命令Ａが実施されてから１サイクル後、信号ＳＮＡＰが
１となり、信号ＴＯＮＷＮＣＹが状態０に戻ってから２
サイクル後、信号ＳＮＡＰが０となり、シフトレジスタ
のセルにおいてレジスタＲ２の内容のサンプリングを開
始させる。
【００４８】期待された事象を開始させた命令(A) に続
く命令(B) が１サイクル命令である場合（図５） 命令Ａの実行から１サイクル後、信号ＳＮＡＰが１とな
る、１サイクル後にそれが０となり、シフトレジスタの
セルにおいてレジスタＲ３の内容のサンプリングを開始
させる。前者の場合、マルチプレクサ20の入力の選択が
変化する。これはＴＯＮＷＮＣＹが０である限り、シフ
トレジスタのセルに接続されるのはレジスタＲ３の出力
であるからである（ＴＯＰＣＤ＝１）。
く命令(B) が１サイクル命令である場合（図５） 命令Ａの実行から１サイクル後、信号ＳＮＡＰが１とな
る、１サイクル後にそれが０となり、シフトレジスタの
セルにおいてレジスタＲ３の内容のサンプリングを開始
させる。前者の場合、マルチプレクサ20の入力の選択が
変化する。これはＴＯＮＷＮＣＹが０である限り、シフ
トレジスタのセルに接続されるのはレジスタＲ３の出力
であるからである（ＴＯＰＣＤ＝１）。
【００４９】スナップショット式の操作における本発明
の重要性は明らかに理解される。テスト装置は回路の端
子を介して信号ＳＮＡＰを受ければよく、これはシフト
レジスタ内でサンプリングが行われたことを知る必要が
あるからである。その後、サンプリングを引き起こした
事象を開始させた命令のプログラム内での場所を知るた
めに、レジスタのセルの内容の直列出力を実行すればよ
い。
の重要性は明らかに理解される。テスト装置は回路の端
子を介して信号ＳＮＡＰを受ければよく、これはシフト
レジスタ内でサンプリングが行われたことを知る必要が
あるからである。その後、サンプリングを引き起こした
事象を開始させた命令のプログラム内での場所を知るた
めに、レジスタのセルの内容の直列出力を実行すればよ
い。
【００５０】上記の具体例では、スナップショット式の
操作においては、命令アドレスバス上に存在する信号の
値はサンプリングされないことに注意されたい。これら
の値は、それらがまだ実行されていない命令のアドレス
に対応している限り、真に重要なものではない。しかし
ながら、レジスタ内の２つの連続するセルを用いて、第
１にこのバスの信号の値をサンプリングし、第２にスタ
ックのレジスタのうちの１つの内容をサンプリングする
ことが可能で、この場合、２つの入力ポートを有するマ
ルチプレクサ20のみが使用される。その場合、より多数
のセルを有するシフトレジスタへの値の出力および入力
が遅くなる。以上好ましい実施例を挙げて本発明を説明
したが、本発明はこの実施例に限定されるものではな
く、各種の変更を行っても本発明の範囲を逸脱するもの
ではない。
操作においては、命令アドレスバス上に存在する信号の
値はサンプリングされないことに注意されたい。これら
の値は、それらがまだ実行されていない命令のアドレス
に対応している限り、真に重要なものではない。しかし
ながら、レジスタ内の２つの連続するセルを用いて、第
１にこのバスの信号の値をサンプリングし、第２にスタ
ックのレジスタのうちの１つの内容をサンプリングする
ことが可能で、この場合、２つの入力ポートを有するマ
ルチプレクサ20のみが使用される。その場合、より多数
のセルを有するシフトレジスタへの値の出力および入力
が遅くなる。以上好ましい実施例を挙げて本発明を説明
したが、本発明はこの実施例に限定されるものではな
く、各種の変更を行っても本発明の範囲を逸脱するもの
ではない。
【図１】 本発明の特定用途向け集積回路を示した図。
【図２】 図１の回路のうち、実行された命令の最初の
ワードのアドレスの記憶に関する部分を示した図。
ワードのアドレスの記憶に関する部分を示した図。
【図３】 図１の回路における本発明方法の実施を具体
的に説明するためのタイミング図。
的に説明するためのタイミング図。
【図４】 図１の回路における本発明方法の実施を具体
的に説明するためのタイミング図。
的に説明するためのタイミング図。
【図５】 図１の回路における本発明方法の実施を具体
的に説明するためのタイミング図。
的に説明するためのタイミング図。
【図６】 図１の回路の一部を示した図。
１ 集積回路 ２ 中央処理ユニット ３ プログラム制御ユニット ４ 要素 ５ プログラムメモリ ６、７ メモリ ８ プログラムカウンタ ９ シーケンサ、プログラム回路 10 記憶回路 11 命令アドレスバス 12 命令データバス 13、14 アドレスバス 15、16 データバス 17 シフトレジスタ 18 エミュレーション制御装置 19 エミュレーションユニット 20、27、36、50 マルチプレクサ 21 比較回路 22 記憶レジスタ 23 論理回路 24 端子 25 テスト装置 28 入力ポート 29、31、32 入力 30、34、35、出力ポート 33 出力 37、45、47 ＡＮＤ論理ゲート 38、42、43、48、49、51 マスタスレーブレジスタ 39 ＯＲ論理ゲート 40、46、52 インバータ 41 ３値バッファ回路 50、51 端子 52 入力端子 ＳＮＡＰ 指令信号 ＴＯＮＷＮＣＹ 制御信号 Ｌ ラッチ Ｒ０、Ｒ１〜Ｒｐ マスタスレーブレジスタ Ｇ０ シフト論理制御信号 ＴＯＩＡ、ＴＯＰＣＤ、ＴＯＰＣ、ＲＳ、／Ｈ、ＯＣ
論理制御信号 ＤＵＭＰ 論理信号 Ｈ クロック信号
論理制御信号 ＤＵＭＰ 論理信号 Ｈ クロック信号
Claims (24)
- 【請求項１】 中央処理ユニットと、実行すべき命令の
プログラムを格納した少なくとも１つのプログラムメモ
リを含む回路の用途に応じた素子とを具備しており、各
命令は１つまたは複数のワードから構成され、１つまた
は複数のサイクルに渡って継続し、各ワードはメモリの
１つのロケーションに記憶されている、特定用途向け集
積回路によって実施される命令のプログラムの実行をテ
ストするための方法であって、 プログラムカウンタによって、命令のワードのアドレス
または命令の複数のワードの連続するアドレスを、中央
処理ユニットをプログラムメモリに接続するｎビット
（ｎは整数）の命令アドレスバス上に出力し、 プログラムメモリによって、各ワードの読み取り後に、
当該ワードを、中央処理ユニットをメモリに接続するデ
ータバス上に出力し、 中央処理ユニットのシーケンサによって、ワードをデコ
ーディングし、 中央処理ユニットによって、命令を実行することによっ
て命令を連続的に処理し、 各命令ごとに、命令の処理中、この命令のワードのアド
レスを集積回路内に記憶することを特徴とする方法。 - 【請求項２】 記憶すべきワードが、アドレスによって
表される命令が実行される時に記憶されることを特徴と
する請求項１に記載の方法。 - 【請求項３】 記憶されるアドレスが、命令の最初のワ
ードのアドレスであることを特徴とする請求項１〜２の
いずれか一項に記載の方法。 - 【請求項４】 アドレスは、直列に接続されてスタック
を形成し、ｎ個のラッチ回路と１つの並列−並列スタッ
ク入力レジスタ（ｎ個の入力とｎ個の出力を有する）と
を介してアドレスバスに接続された、ｎ個の入力とｎ個
の出力を有するＰ個の並列−並列レジスタ（ｐは整数）
のうちの１つに記憶されることを特徴とする請求項１〜
３のいずれか一項に記載の方法。 - 【請求項５】 アドレスを記憶するために、 このアドレスがアドレスバス上に存在する時、これをラ
ッチ回路に記憶し、 上記アドレスがデコードされる時、これをスタック入力
レジスタに記憶し、 上記アドレスによって表される命令が実行される時、こ
のアドレスをスタック内に記憶することを特徴とする請
求項４に記載の方法。 - 【請求項６】 スタックの第１のレジスタの入力が、マ
ルチプレクサを介して、スタック入力レジスタの出力ま
たはスタックの最後のレジスタの出力に選択的に接続さ
れることを特徴とする請求項４または５のいずれか一項
に記載の方法。 - 【請求項７】 スタックの内容の読み取りが、スタック
のレジスタのうちのいずれかの出力より行われ、スタッ
クの第１のレジスタの入力が最後のレジスタの出力に接
続されて、レジスタの内容が１つのレジスタから次のレ
ジスタへと連続的に移されることを特徴とする請求項４
または５のいずれか一項に記載の方法。 - 【請求項８】 スタックの内容の読み取りが、スタック
の第１のレジスタの出力より行われることを特徴とする
請求項７に記載の方法。 - 【請求項９】 スタックの読み取り中、読み取りに使用
されるレジスタの出力が、集積回路の外部からアクセス
可能なバスに接続されることを特徴とする請求項７また
は８のいずれか一項に記載の方法。 - 【請求項１０】 スタックの内容を読み取るために使用
されるバスがｎビットのデータバスであることを特徴と
する請求項９に記載の方法。 - 【請求項１１】 回路が、命令の実行が特定の事象を引
き起こした時に、集積回路のライン上にそれぞれ設置さ
れた基本セルによって形成されるシフトレジスタ内に、
これらのラインの状態を、特定の方法で記憶するための
手段を備えていることを特徴とする請求項１〜10のいず
れか一項に記載の方法。 - 【請求項１２】 事象を引き起こした命令を表すアドレ
スに対応するスタックのレジスタの内容が、このシフト
レジスタの基本セルに記憶されることを特徴とする請求
項11に記載の方法。 - 【請求項１３】 事象を引き起こした命令を表すアドレ
スを含むレジスタの内容が記憶されている基本セルが、
特定の方法が選択されない場合に、命令アドレスバスの
ラインに接続されることを特徴とする請求項12に記載の
方法。 - 【請求項１４】 特定の事象を引き起こした命令の次の
命令が多重サイクル命令である場合には、スタックの第
２のレジスタの内容がシフトレジスタ内に記憶され、事
象を引き起こした命令の次の命令が１サイクル命令であ
る場合には、スタックの３番目のレジスタの内容がシフ
トレジスタに記憶されることを特徴とする請求項12また
は13のいずれか一項に記載の方法。 - 【請求項１５】 スタックが６個のレジスタを含むこと
を特徴とする請求項４〜15のいずれか一項に記載の方
法。 - 【請求項１６】 中央処理ユニットと、実行すべき命令
のプログラムを格納した少なくとも１つのプログラムメ
モリを含む回路の用途に応じた素子とを具備しており、
各命令は１つまたは複数のワードから構成され、１つま
たは複数のサイクルに渡って継続し、各ワードはメモリ
の１つのロケーションに記憶されている、特定用途向け
集積回路であって、 プログラムカウンタによって、命令のワードのアドレス
または命令の複数のワードの連続するアドレスを、中央
処理ユニットをプログラムメモリに接続するｎビット
（ｎは整数）の命令アドレスバス上に出力し、 プログラムメモリによって、各ワードの読み取り後に、
当該ワードを、中央処理ユニットをメモリに接続するデ
ータバス上に出力し、 中央処理ユニットのシーケンサによって、ワードをデコ
ーディングし、 中央処理ユニットによって、命令を実行することによっ
て命令を連続的に処理し、 集積回路が、各命令の実行中に、この命令のワードのア
ドレスを記憶するように構成された記憶手段を有するこ
とを特徴とする回路。 - 【請求項１７】 あるワードのアドレスによって表され
る命令が実行される時にこのアドレスが記憶されるよう
に、上記記憶手段は構成されていることを特徴とする請
求項16に記載の回路。 - 【請求項１８】 各命令について、命令の最初のワード
のアドレスを記憶するように上記記憶手段は構成されて
いることを特徴とする請求項16または17のいずれか一項
に記載の回路。 - 【請求項１９】 直列に接続されてスタックを形成し、
ｎ個のラッチ回路と１つの並列−並列スタック入力レジ
スタ（ｎ個の入力とｎ個の出力を有する）とを介してア
ドレスバスに接続された、ｎ個の入力とｎ個の出力を有
するｐ個の並列−並列レジスタ（ｐは整数）を備えてい
ることを特徴とする請求項16〜18のいずれか一項に記載
の回路。 - 【請求項２０】 スタックの第１のレジスタの入力が、
マルチプレクサによって、スタック入力レジスタの出力
またはスタックの最後のレジスタの出力に選択的に接続
されることを特徴とする請求項19に記載の回路。 - 【請求項２１】 スタックのレジスタの出力を、集積回
路の外部よりアクセス可能なバスに接続するための手段
を備えていることを特徴とする請求項19または20のいず
れか一項に記載の回路。 - 【請求項２２】 命令の実行が特定の事象を引き起こし
た時に、集積回路のライン上にそれぞれ設置された基本
セルによって形成されるシフトレジスタ内に、これらの
ラインの状態を特定の方法で記憶するための手段を備え
ていることを特徴とする請求項16〜21のいずれか一項に
記載の回路。 - 【請求項２３】 事象を引き起こした命令を表すアドレ
スに対応した内容を有するスタックのレジスタの出力
を、このシフトレジスタの基本セルに接続するための手
段を備えていることを特徴とする請求項22に記載の回
路。 - 【請求項２４】 スタックが６個のレジスタを含むこと
を特徴とする請求項16〜23のいずれか一項に記載の回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9406492A FR2720174B1 (fr) | 1994-05-20 | 1994-05-20 | Procédé pour tester le déroulement d'un programme d'instructions exécutées par un circuit intégré spécialisé, et circuit intégré spécialisé s'y rapportant. |
| FR9406492 | 1994-05-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08212101A true JPH08212101A (ja) | 1996-08-20 |
Family
ID=9463600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7146859A Ceased JPH08212101A (ja) | 1994-05-20 | 1995-05-22 | 特定用途向け集積回路によって実施される命令プログラムの実行をテストするための方法、及びそのたの特定用途向け集積回路 |
Country Status (5)
| Country | Link |
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