JPH08195028A

JPH08195028A - 音声処理回路

Info

Publication number: JPH08195028A
Application number: JP7021341A
Authority: JP
Inventors: Katsuyuki Shudo; 勝行首藤
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1995-01-13
Filing date: 1995-01-13
Publication date: 1996-07-30
Also published as: US5848392A

Abstract

(57)【要約】【目的】聞き取り易く音声をピッチ変換する音声処理
回路１を提供する。【構成】高速再生する音声信号を通常のピッチに変換
して音声再生する処理回路１であって、高速再生する音
声信号をメモリするメモリMRY と、高速再生する音声信
号をメモリMRY に書込むアドレスWAD を出力するアドレ
スカウンタWCNTと、メモリMRY から音声信号を低速で読
出すアドレスRAD を出力するアドレスカウンタRCNTと、
アドレスWAD,RAD の一致を検出する比較器CMP ，Ｄフリ
ップフロップFFと、メモリMRY の書込制御及び読出制御
を行うコントロール回路CTL とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオテープレコーダ
（ＶＴＲ）等に用いられ、通常の速度より早い速度で音
声を再生した場合に、ピッチが高くなった音声信号をピ
ッチ変換処理して聞き取り易いようにする音声処理回路
に関する。

【０００２】

【従来の技術】従来より、ＶＴＲにおいて電歪素子やボ
イスコイルモータ等のヘッド駆動装置により、ビデオヘ
ッドを記録映像トラックに追従させていわゆるノイズレ
ス再生を行なう装置がある。この装置によりノイズレス
高速再生による映像の速見等の機能が実現した。

【０００３】また、ノイズレス高速再生による速見が実
現すると、同時に音声を付加する事が要求される。ビデ
オテープを通常とは異なった速度で走行させて早送り再
生、早戻し再生（いわゆるシャトルサーチ）する場合に
は、音声トラックに記録された音声信号を再生すると、
記録時に対してオーディオヘッドとテープの相対線速度
が高くなっているために、再生速度に比例して音声再生
周波数が高くなり、聞き取ることができない。

【０００４】そこで、再生音声信号を高速にサンプリン
グしてメモリに記憶し、これを低速で読出して再生音声
信号の周波数を下げて聞き取れるようにする音声処理装
置がある（例えば特開平６−１９５８６６号公報）。

【０００５】

【発明が解決しようとする課題】ところで、上述のよう
な音声処理装置によれば、所定単位（ブロック単位、例
えば通常速度の４秒単位）の音声信号を短い周期でサン
プリングしてメモリに記憶し、これを長い周期で読出す
ものである。当然、メモリへの書込み読出しは等しい音
声情報量を扱うために、書込みタイミングは読出し時の
タイミングに比べて短時間に終了するので、１ブロック
のサンプリングが終了して次のブロックのサンプリング
を開始するまでの間の音声情報は捨ててしまうものであ
る。

【０００６】図１０は音声処理装置の動作原理を説明す
る図である。同図（Ａ）は音声メモリへ音声信号を書込
むタイミング、同図（Ｂ）は音声メモリから音声信号を
読出すタイミングを夫々示している。この図は音声再生
速度を３倍速としたもので、４秒分の音声情報を１ブロ
ックとしている。

【０００７】図１１はメモリへの書込みアドレス値とメ
モリからの読出しアドレス値の推移を示す図である。同
図中、破線は書込みアドレス値、実線は読出しアドレス
値を示す。ここでは、書込みも読出しも４秒を単位に実
施している。

【０００８】図１０，図１１に示すように、メモリへの
書込みと読出しを同時にスタートするが、書込みは読出
しの３倍の速度で行なう。このため、読出しは４秒周期
で実行されるが、書込みは４／３秒周期で終了する。こ
の動作により、再生音声信号の周波数を１／３として通
常の音声信号の周波数に変換している。

【０００９】この方法の問題点は、短時間（４秒ごと）
に音声（会話）が途切れるために、音声ソフトの内容の
把握が困難であり、聞き取りにくいものである。この対
策として、メモリの容量を大きくして一連（ブロック）
の書込み時間を長くする方法があるが、コストが上がっ
てしまう。特に、メモリの容量が限定される場合には、
改善できない問題となる。

【００１０】また、メモリの情報量の２／３を捨ててお
り、聞き取り可能な音声信号となっているものの、情報
の欠落が多いため、会話等の重要な部分が欠落部分とな
った場合は更に内容の把握が困難となる。

【００１１】そこで、本発明は上記の点に着目してなさ
れたものであり、同じメモリ容量でも聞き取り易いピッ
チで音声を再生することができる音声処理回路の実現を
目的とするものである。

【００１２】

【課題を解決するための手段】本発明は、上記目的を達
成するための手段として、次の（１），（２）の構成に
なる音声処理回路を提供する。

【００１３】（１）実時間より高速で再生する音声信
号のピッチ変換（通常再生速度の３倍、５倍等の速度で
再生する音声信号の高いピッチを通常再生速度のピッチ
に変換すること）を行う音声処理回路１であって、再生
する音声信号を記憶するメモリMRY と、この音声信号を
高速にメモリMRY に書込むための書込アドレスWAD を出
力する書込アドレス発生手段（メモリ書込アドレスカウ
ンタWCNT）と、記憶した音声信号をメモリMRY から低速
で読出すための読出アドレスRAD を出力する読出アドレ
ス発生手段（メモリ読出カウンタRCNT）と、書込アドレ
ス値と読出アドレス値との一致を検出（“Ｈ”状態の一
致信号EQ（図３（Ｂ）に図示）を出力）する検出手段
（比較器CMP ）と、前記メモリMRY の書込制御及び読出
制御（メモリMRY に対して書込制御信号/WE 、書込読出
制御信号/CS を出力すると共に、アドレス選択回路SEL
に対してメモリアドレス選択信号S を出力すること）を
行う制御手段（コントロール回路CTL)とを備え、読出ア
ドレス値に書込アドレス値が追付いてからこの書込アド
レス値に読出アドレス値が追付くまでの期間（図３
（Ａ）に示す、ｔ１〜ｔ２，ｔ３〜ｔ４，ｔ５〜ｔ６，
ｔ７〜の各期間）には前記メモリMRY からの読出しのみ
行うことを特徴とする音声処理回路。

【００１４】（２）実時間より高速で再生する音声信
号のピッチ変換（通常再生速度の３倍、５倍等の速度で
再生する音声信号の高いピッチを通常再生速度のピッチ
に変換すること）を行う音声処理回路１０であって、再
生する音声信号を記憶するメモリMRY と、このメモリMR
Y に供給される音声信号の無音期間（図６（Ｄ），図７
（Ｃ）に夫々示す無音期間信号SMが“Ｈ”状態の期間）
を検出する無音検出手段（無音検出回路DET ）と、この
音声信号を高速にメモリMRY に書込むための書込アドレ
スWAD を出力する書込アドレス発生手段（メモリ書込ア
ドレスカウンタWCNT）と、記憶した音声信号をメモリMR
Y から低速で読出すための読出アドレスRAD を出力する
読出アドレス発生手段（メモリ読出カウンタRCNT）と、
書込アドレス値と読出アドレス値との一致を検出
（“Ｈ”状態の一致信号EQ（図６（Ｂ），図７（Ｂ）に
夫々図示）する第１の検出手段（比較器CMP ）と、音声
信号の無音期間内において書込アドレス値に読出アドレ
ス値が追付いたこと（図７（Ａ）に示す、ｔ４，ｔ７の
時刻）を検出する第２の検出手段（ナンド回路NAND）
と、前記メモリMRY の書込制御及び読出制御（メモリMR
Y に対して書込制御信号/WE 、書込読出制御信号/CS を
出力すると共に、アドレス選択回路SEL に対してメモリ
アドレス選択信号S を出力すること）を行う制御手段
（コントロール回路CTL)とを備え、読出アドレス値に書
込アドレス値が追付いてからこの書込アドレス値に読出
アドレス値が追付くまでの期間（図６（Ａ）に示す、ｔ
１〜ｔ２，ｔ１１〜ｔ１２，ｔ１３〜ｔ１４，ｔ１５〜
の各期間、図７（Ａ）に示す、ｔ１〜ｔ２，ｔ９〜ｔ１
０，ｔ１１〜ｔ１２，ｔ１３〜の各期間）及び音声信号
の無音期間（図６（Ａ）に示す、ｔ３〜ｔ４，ｔ５〜ｔ
６，ｔ７〜ｔ８，ｔ９〜ｔ１０の各期間、図７（Ａ）
に示す、ｔ３〜ｔ５，ｔ６〜ｔ８の各期間）に前記書込
アドレス発生手段（メモリ書込アドレスカウンタWCNT）
の動作を停止し、音声信号の無音期間内において書込ア
ドレス値に読出アドレス値が追付いてから有音になるま
での期間（図７（Ａ）に示す、ｔ４〜ｔ５，ｔ７〜ｔ
８の各期間）は前記メモリMRYからの読出しのみ行い、
音声信号の無音期間内において書込アドレス値に読出ア
ドレス値が追付いてから有音になるまでの期間（図７
（Ａ）に示す、ｔ４〜ｔ５，ｔ７〜ｔ８の各期間）には
前記メモリMRY からの読出しも停止することを特徴とす
る音声処理回路。

【００１５】

【作用】メモリの書込アドレス値と読出アドレス値が一
致してから、次に一致するまで書込みを行い、次に一致
した時から更に次に一致するまで書込みを中断する動作
を繰り返す。これによりメモリからの読出しのみ行う。
また、これに加えて、無音期間を検出した時には書込み
を中断してメモリからの読出しのみ行い、さらに書込み
中断中に書込アドレス値と読出アドレス値が一致した時
に、メモリからの読出しも停止して中断し、無音検出が
解除になってから書込みと読出しを共に再開する。

【００１６】

【実施例】図１，図５は本発明の音声処理回路の第１，
第２実施例ブロック図、図２はコントロール回路から出
力する信号のタイミングチャート、図３，図４は夫々３
倍速音声，５倍速音声のタイミングチャート、図６，図
７は夫々本発明の第２実施例音声処理回路の動作を説明
するためのタイミングチャート、図８は無音検出回路の
ブロック図、図９は無音検出回路の動作を説明するため
のタイミングチャートである。以下、本発明の音声処理
回路を（１）第１実施例、（２）第２実施例の順に説明
する。

【００１７】（第１実施例）まず、本発明の音声処理回
路を用いて、３倍速の再生音声を通常速度の音声にピッ
チ変換出力することについて説明する。

【００１８】本発明の音声処理回路１は、図１に示すよ
うに、コントロール回路CTL 、メモリ書込アドレスカウ
ンタWCNT、メモリ読出アドレスカウンタRCNT、比較器CM
P 、ＤフリップフロップFF、アドレス選択回路SEL 、メ
モリMRY 、ＡＤ変換器AD、ＤＡ変換器DA、ローパスフィ
ルタLPF1，LPF2から構成される。INは音声入力端子、OU
T は音声出力端子。

【００１９】上述した各構成部分を有する本発明の音声
処理回路１の動作について説明する。

【００２０】音声処理回路１の音声入力端子INには、図
１に示すように、例えば図示せぬＶＴＲが高速再生（３
倍速）を行って得た映像信号に付随するアナログ音声信
号が入力される。音声入力端子INに入力した音声信号は
ローパスフィルタLPF1に供給されここで不要高域成分が
除去された後、ＡＤ変換器ADに入力される。ＡＤ変換器
ADはローパスフィルタLPF1から出力する音声信号を高速
にＡ／Ｄ変換した音声データMDT をメモリMRY へ出力す
る。

【００２１】このメモリMRY はＡＤ変換器ADから出力す
る音声データMDT を書込アドレス信号WAD に応じて書込
む。一方、メモリMRY は読出アドレス信号RAD に応じて
ここにメモリされている音声データMDT をＤＡ変換器DA
へ順次出力する。

【００２２】例えば、メモリMRY の書込アドレスは、図
３（Ａ）に破線で示すように、直線１ａ→直線２ａ→直
線（点ａ１〜点ａ）→直線３ａ→直線４ａ→直線（点ｃ
〜点ｅ）→直線５ａ→直線６ａ→直線７ａ→直線（点ｆ
〜点ｇ）→直線８ａ→直線９ａ→直線（点ｈ〜点ｉ）の
連続したものとなる。

【００２３】詳しくは、メモリMRY にはメモリアドレス
選択信号S が“Ｌ”状態（図２（Ａ）に図示）、書込読
出制御信号/CS が“Ｌ”状態（同図（Ｄ）に図示）、書
込制御信号/WE が“Ｌ”状態（同図（Ｅ）に図示）のと
きに、ＡＤ変換器ADから出力する音声データMDT を書込
アドレス信号WAD により設定されたアドレスに、読出し
の３倍の速度で書込む。

【００２４】一方、メモリMRY の読出アドレスは、図３
（Ａ）に実線で示すように、直線１ｂ→直線２ｂ→直線
３ｂ→直線４ｂ→直線５ｂの連続したものとなる。実線
で示したこの読出アドレスの傾きは破線の書込アドレス
の傾きに対して１／３である。

【００２５】詳しくは、メモリMRY からはメモリアドレ
ス選択信号S が“Ｈ”状態（図２（Ａ）に図示）、書込
読出制御信号/CS が“Ｌ”状態（同図（Ｄ）に図示）、
書込制御信号/WE が“Ｈ”状態（同図（Ｅ）に図示）の
ときに、アップカウント状態の読出アドレス信号RAD に
より設定されたアドレスにメモリしてある音声データMD
T を読出す。

【００２６】このように、メモリMRY の音声データMDT
の書込みアドレスのカウント動作は間欠的に行われ、ま
た、その読出しアドレスのカウント動作は連続的に行わ
れる。さらに、書込みアドレスは読出しアドレスの３倍
の傾斜である。この結果、読出アドレス値に書込アドレ
ス値が追付つくと（図３（Ａ）に示すｔ１，ｔ３，ｔ
５，ｔ７のとき）、この書込アドレス値はカウントが停
止するが、読出アドレス値はそのままアップカウント状
態を続行する。

【００２７】このことは例えば、図３（Ａ）に示すよう
に、書込みアドレスカウント動作は点ａから書込み始
め、点ｂを経て点ｃまで書込んで中断する。この一連の
データは点ａより読出され始め、点ｃ，ｄを経て点ｅま
で一連に読出される。図１１に示した従来のものと比較
すると、一連の読出し時間は、１．５倍になっている。
従来例は４／３秒の再生音声を４秒（１ブロック）で再
生しているが、この実施例では４／３秒の再生音声を６
秒（１．５ブロック）で再生できるために、低速で再生
される音声の聞き取り安さを一層改善することができ
る。

【００２８】この改善された一連の読出し時間の割合
は、Ｎ倍速処理とすると、１＋（１／（Ｎ−１））とな
る。

【００２９】さて、上述したメモリMRY を含む音声処理
回路１全体の動作制御を行うコントロール回路CTL は、
アドレス選択回路SEL に供給するメモリアドレス選択信
号S(図２（Ａ）に図示）、メモリ書込アドレスカウンタ
WCNTに供給する書込クロックWCK(同図（Ｂ）に図示）、
メモリ読出アドレスカウンタRCNTに供給する読出クロッ
クRCK(同図（Ｃ）に図示）、書込読出制御信号/CS(同図
（Ｄ）に図示）、メモリMRY に供給する書込制御信号/W
E(同図（Ｅ）に図示）を夫々図示のタイミングで発生す
る。

【００３０】ここで、上記したように、音声入力端子IN
から入力する３倍速の再生音声信号の周波数を通常速度
の音声信号の周波数に変換するためには、コントロール
回路CTL からメモリ書込アドレスカウンタWCNTに供給さ
れる書込クロックWCK の周期をコントロール回路CTL か
らメモリ読出アドレスカウンタRCNTに供給される読出ク
ロックRCK の周期の１／３とすれば良い。

【００３１】この結果、前述したように、３倍速の音声
データのメモリMRY への書込みはこの書込クロックWCK
をカウントした書込アドレス信号WAD により行われ、ま
た、メモリMRY へ書込まれた３倍速の音声データの読出
しは、書込クロックWCK の３倍周期の読出クロックRCK
をカウントした読出アドレス信号RAD により行うことが
できる。この結果、音声データの書込みを４／３秒で行
った場合、その読出しは４秒で実現される。従って、３
倍速の音声信号の周波数を１／３とした通常速度（通常
ピッチ）の音声信号を得ることができる。

【００３２】さて、メモリ書込アドレスカウンタWCNT
は、書込クロックWCK をカウントした書込アドレス信号
WAD を比較器CMP 及びアドレス選択回路SEL に夫々出力
する。メモリ読出アドレスカウンタRCNTは、読出クロッ
クRCK をカウントした読出アドレス信号RAD を比較器CM
P 及びアドレス選択回路SEL に夫々出力する。

【００３３】比較器CMP は、書込アドレス信号WAD と読
出アドレス信号RAD とのアドレス値の一致を検出する
と、一致信号EQ (図３（Ｂ）に図示）をＤフリップフロ
ップ回路FFのクロック端子へ出力する。即ち、図３
（Ａ），（Ｂ）に示すように、太い破線で示す書込アド
レス信号WAD と太い実線で示す読出アドレス信号RAD と
のアドレス値が時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ
６，ｔ７で一致すると、“Ｈ”状態の一致信号EQが出力
される。

【００３４】Ｄフリップフロップ回路FFは、図３（Ｃ）
に示すように、比較器CMP から出力する一致信号EQを２
分周したイネーブル信号E1をメモリ書込アドレスカウン
タWCNTのイネーブル入力端子ENへ出力する。

【００３５】アドレス選択回路SEL は、コントロール回
路CTL から供給されるメモリアドレス選択信号S の状態
に応じて書込アドレス信号WAD あるいは読出アドレス信
号RAD をメモリMRY へ選択出力する。即ち、アドレス選
択回路SEL は図２（Ａ）に示すように、メモリアドレス
選択信号S が“Ｈ”状態の時、読出アドレス信号RAD を
メモリMRY へ選択出力し、一方、アドレス選択信号S が
“Ｌ”状態の時、書込アドレス信号WAD をメモリMRYへ
選択出力する。

【００３６】ところで、前記したメモリ書込アドレスカ
ウンタWCNTは、そのイネーブル入力端子ENに“Ｈ”状態
のイネーブル信号E1が印加されているとき、書込クロッ
クWCK をアップカウントし、一方、“Ｌ”状態のイネー
ブル信号E1が印加されているとき、アップカウント動作
を停止し、直前のカウント値（書込アドレス値）を保持
出力する。この後、イネーブル信号E1が“Ｌ”状態から
再び“Ｈ”状態となると、保持出力しているカウント値
から再びアップカウントを再開する（書込アドレス信号
WAD の状態は図３（Ａ）に破線で図示）。

【００３７】メモリ書込アドレスカウンタWCNTから出力
する上記した書込アドレス信号WADは、アドレス選択回
路SEL がメモリ書込アドレスカウンタWCNT側に切り換え
られている期間（アドレス選択信号S が“Ｌ”状態の期
間）、アドレス選択回路SELを経てメモリMRY へ書込ア
ドレスとして供給される。

【００３８】つぎに、本発明の音声処理回路を用いて、
５倍速の再生音声を通常速度の音声にピッチ変換して出
力することについて説明する。図４に示す５倍速音声の
タイミングチャートは図３に示した３倍速音声のタイミ
ングチャートと類似のものであるから、前述したものと
同一のものには同一符号を付しその説明を省略する。

【００３９】音声入力端子INから入力する５倍速の再生
音声信号の周波数を通常速度の音声信号の周波数に変換
するにためには、コントロール回路CTL からメモリ書込
アドレスカウンタWCNTに供給される書込クロックWCK の
周期をコントロール回路CTLからメモリ読出カウンタRCN
Tに供給される読出クロックRCK の周期の１／５とすれ
ば良い。

【００４０】この結果、１ブロック（４秒）の音声デー
タの書込みを４／５秒で行い、その読出しは５秒で実現
可能であり、前述した３倍速のときの読出し時間６秒と
比較して、聞き取り易さの改善の度合いがやや減少する
が、勿論従来よりも改善できることは言うまでもない。

【００４１】（第２実施例）本発明の音声処理回路１０
を、次の（１），（２）の場合に分けて説明する。（１）無音期間を除去した３倍速の再生音声を通常速度
の音声にピッチ変換出力すること（図６に図示）（２）映像の変化に同期して音声が発生する場合に、無
音期間が長時間に亘った後、映像の動きに音の出だしを
一致すること（図７に図示）なお、無音期間を除去した５倍速の再生音声について
も、この３倍速の場合と同様であるので、その説明は省
略する。

【００４２】本発明の音声処理回路１０は、前述した音
声処理回路１（図１に図示）の構成に、さらに音声信号
の無音期間にメモリヘの音声信号の書込み動作を停止す
る構成を付加すると共に、音声信号の無音期間内におい
て書込アドレス値に読出アドレス値が追付いたときのみ
読出アドレス発生手段の動作を停止する構成を付加して
なるものである。

【００４３】本発明の音声処理回路１０は、図５に示す
ように、コントロール回路CTL 、メモリ書込アドレスカ
ウンタWCNT、メモリ読出アドレスカウンタRCNT、比較器
CMP、ＤフリップフロップFF、アドレス選択回路SEL 、
メモリMRY 、ＡＤ変換器AD、ＤＡ変換器DA、ローパスフ
ィルタLPF1，LPF2、無音検出回路DET 、インバータ回路
INV 、ＡＮＤ回路AND 、ＮＯＲ回路NOR 、ＮＡＮＤ回路
NANDから構成される。INは音声入力端子、OUT は音声出
力端子。メモリ読出アドレスカウンタRCNTはメモリ書込
アドレスカウンタWCNTと同様にイネーブル入力端子ENを
備えている。前述したものと同一構成部分には同一符号
を付し、その説明を省略する。

【００４４】（１）無音期間を除去した３倍速の再生音
声を通常速度の音声にピッチ変換出力することについて
（図６に図示）無音検出回路DET は、ローパスフィルタLPF1の出力より
音声信号の無音期間を検出する。そして、図６（Ｄ）に
示すように、ＡＤ変換器ADに入力される音声信号の無音
期間を検出すると、“Ｈ”状態の無音期間信号SMをイン
バータ回路INV、ＮＯＲ回路NOR の一方の入力端子、Ｎ
ＡＮＤ回路NANDの一方の入力端子へ夫々出力する。

【００４５】ＡＮＤ回路AND は、音声信号の有音期間か
つ書込アドレス信号WAD 及び読出アドレス信号RAD のア
ドレス値が一致したことを検出する。即ち、ＡＮＤ回路
AND は比較器CMP の一致信号EQが出力される出力端子と
ＤフリップフロップFFのクロック入力端子との間に接続
される。ＡＮＤ回路AND の一方の入力端子には一致信号
EQ（図６（Ｂ）に図示）が印加され、その他方の入力端
子には無音検出回路DET から出力される無音期間信号SM
（図６（Ｄ）に図示）をインバータ回路INV で反転して
得た反転無音期間信号/SM が印加される。そして、この
一致信号EQと反転無音期間信号/SM との論理積出力信号
CKはＡＮＤ回路AND の出力端子からＤフリップフロップ
FFのクロック入力端子へ出力される。

【００４６】ＮＯＲ回路NOR は音声信号の有音期間で書
込みアドレス発生動作可能なタイミングを検出する。即
ち、ＮＯＲ回路NOR は、ＤフリップフロップFFの反転出
力端子とメモリ書込アドレスカウンタWCNTのイネーブル
入力端子ENとの間に接続される。ＮＯＲ回路NOR の一方
の入力端子にはＤフリップフロップFFの反転出力端子か
ら出力する反転出力信号/Q（図６（Ｃ）に図示）が印加
され、その他方の入力端子には無音検出回路DET から出
力される無音期間信号SMが印加される。そして、この反
転出力信号/Qと無音期間信号SMとの反転論理和出力であ
るイネーブル信号E2（図６（Ｅ）に図示）をメモリ書込
アドレスカウンタWCNTのイネーブル入力端子ENへ出力す
る。

【００４７】ＮＡＮＤ回路NANDは、音声信号の無音期間
内において書込アドレス値に読出アドレス値が追付いた
ときから無音期間の終了までの期間を検出し、その反転
信号を出力する。即ち、ＮＡＮＤ回路NANDは、比較器CM
P の一致信号EQが出力される出力端子とメモリ読出アド
レスカウンタRCNTのイネーブル入力端子ENとの間に接続
される。ＮＡＮＤ回路NANDの一方の入力端子には一致信
号EQが印加され、その他方の入力端子には無音検出回路
DET から出力される無音期間信号SMが印加される。そし
て、この一致信号EQと無音期間信号SMとの反転論理積出
力であるイネーブル信号E3（図６（Ｆ）に図示）を読出
アドレスカウンタRCNTのイネーブル入力端子ENへ出力す
る。

【００４８】さて、上述した各構成部分を有する本発明
の音声処理回路１０の動作について説明する。

【００４９】音声処理回路１０の音声入力端子INには、
図５に示すように、例えば図示せぬＶＴＲが高速再生
（３倍速）を行って得た映像信号に付随するアナログ音
声信号が入力される。音声入力端子INに入力した音声信
号はローパスフィルタLPF1に供給されここで不要高域成
分が除去された後、ＡＤ変換器ADに入力される。ＡＤ変
換器ADはローパスフィルタLPF1から出力する音声信号を
高速にＡ／Ｄ変換した音声データMDT をメモリMRY へ出
力する。

【００５０】メモリMRY の書込アドレスは、図６（Ａ）
に破線で示すように、直線１ａ→直線２ａ→直線１ｃ→
直線３ａ→直線４ａ→直線２ｃ→直線５ａ→直線６ａ→
直線３ｃ→直線７ａ→直線８ａ→直線４ｃ→直線９ａ→
直線１０ａ→直線５ｃ→直線１１ａ→直線１２ａ→直線
６ｃ→直線１３ａ→直線１４ａ→直線１５ａ→直線７ｃ
→直線１６ａ→直線１７ａ→直線１８ａ→直線８ｃの連
続したものとなる。

【００５１】詳しくは、メモリMRY にはメモリアドレス
選択信号S が“Ｌ”状態、読出制御信号/CS が“Ｌ”状
態、書込制御信号/WE が“Ｌ”状態のときに（いずれも
図示せず、前述した図２（Ａ），（Ｄ），（Ｅ）に夫々
示した信号と同様の状態のとき）、ＡＤ変換器ADから出
力する音声データMDT を書込アドレス信号WAD により設
定されたアドレスに、読出しの３倍の速度で書込む。

【００５２】一方、メモリMRY の読出アドレスは、図６
（Ａ）に実線で示すように、直線１ｂ→直線２ｂ→直線
３ｂ→直線４ｂ→直線５ｂ→直線６ｂ→直線７ｂ→直線
８ｂ→直線９ｂ→直線１０ｂの連続したものとなる。

【００５３】このように、メモリMRY の音声データMDT
の書込みアドレスのカウント動作は間欠的であり、しか
も無音期間以外のときに書込アドレスと読出アドレスが
一致するまで連続して行われ、また、その読出しアドレ
スのカウント動作は連続的に行われる。この結果、読出
アドレス値に書込アドレス値が追付つくと（図６（Ａ）
に示すｔ１，ｔ１１，ｔ１３，ｔ１５のとき）、この書
込アドレスのカウント動作は停止するが、読出アドレス
値はそのままアップカウント状態を続行する。

【００５４】従って、本発明の音声処理回路１０は、所
定時間を越える無音期間を有する３倍速の再生音声をこ
の無音期間を除去した通常速度の音声にピッチ変換出力
することができ、この実施例では４／３秒の再生音声を
６秒（１．５ブロック）で再生でき、かつ音声の無音期
間を除去して再生されるから、低速で再生される音声の
聞き取り易さを一層改善することができる。

【００５５】さて、上述した音声処理回路１０の動作
は、無音期間が比較的短い場合の音声のピッチ変換につ
いて説明したが、以下に、無音期間が比較的長いために
読出アドレス値が書込アドレス値に追付いてしまった状
態の動作について説明する。

【００５６】（２）映像の変化に同期して音声が発生す
る場合に、無音期間が長時間に亘った後、映像の動きに
音の出だしを一致することについて（図７に図示）無音検出回路DET は、図７（Ｃ）に示すように、ＡＤ変
換器ADに入力される音声信号の無音期間を検出すると、
“Ｈ”状態の無音期間信号SMをインバータ回路INV 、Ｎ
ＯＲ回路NOR の一方の入力端子、ＮＡＮＤ回路NANDの一
方の入力端子へ夫々出力する。

【００５７】ＡＮＤ回路AND の一方の入力端子には一致
信号EQ（図７（Ｂ）に図示）が印加され、その他方の入
力端子には無音検出回路DET から出力される無音期間信
号SM（同図（Ｃ）に図示）をインバータ回路INV で反転
して得た反転無音期間信号/SM （同図（Ｄ）に図示）が
印加される。そして、この一致信号EQと反転無音期間信
号/SM との論理積出力信号CK（同図（Ｅ）に図示）はＡ
ＮＤ回路AND の出力端子からＤフリップフロップFFのク
ロック入力端子へ出力される。

【００５８】ＮＯＲ回路NOR の一方の入力端子にはＤフ
リップフロップFFの反転出力端子から出力する反転出力
信号/Q（図７（Ｆ）に図示）が印加され、その他方の入
力端子には無音検出回路DET から出力される無音期間信
号SMが印加される。そして、この反転出力信号/Qと無音
期間信号SMとの反転論理和出力であるイネーブル信号E2
（同図（Ｇ）に図示）をメモリ書込アドレスカウンタWC
NTのイネーブル入力端子ENへ出力する。

【００５９】ＮＡＮＤ回路NANDは一致信号EQと無音期間
信号SMとの反転論理積出力であるイネーブル信号E3（図
７（Ｈ）に図示）を読出アドレスカウンタRCNTのイネー
ブル入力端子ENへ出力する。

【００６０】さて、無音期間が比較的長いために読出ア
ドレス値が書込アドレス値に追付いてしまった状態の動
作について説明する。

【００６１】メモリMRY の書込アドレスは、図７（Ａ）
に破線で示すように、直線１ａ→直線２ａ→直線１ｃ→
直線３ａ→直線４ａ→直線２ｃ，２ｄ→直線５ａ→直線
６ａ→直線３ｃ，３ｄ→直線７ａ→直線８ａ→直線９ａ
→直線４ｃ→直／線１０ａ→直線１１ａ→直線１２ａ→
直線５ｃ→直線１３ａ→直線１４ａ→直線１５ａ→直線
６ｃの連続したものとなる。なお、直線２ｄ，３ｄは後
述するメモリMRY の読出アドレスの一部と重なる部分で
ある。

【００６２】詳しくは、メモリMRY にはメモリアドレス
選択信号S が“Ｌ”状態、読出制御信号/CS が“Ｌ”状
態、書込制御信号/WE が“Ｌ”状態のときに、ＡＤ変換
器ADから出力する音声データMDT を書込アドレス信号WA
D により設定されたアドレスに、読出しの３倍の速度で
書込む。

【００６３】一方、メモリMRY 読出アドレスは、図７
（Ａ）に実線で示すように、直線１ｂ→直線２ｂ→直線
３ｂ→直線２ｄ→直線４ｂ→直線５ｂ→直線３ｄ→直線
６ｂ→直線７ｂ→直線８ｂ→直線９ｂ→直線１０ｂ→直
線１１ｂとなる。

【００６４】このように、メモリMRY の音声データMDT
の書込みアドレスのカウント動作は間欠的であり、しか
も無音期間以外のときに書込アドレスと読出アドレスが
一致するまで連続して行われ、また、その読出しは無音
期間内で書込アドレス値に読出アドレス値が追付いたと
きから無音期間終了までの期間（図７（Ａ）に示すｔ４
〜ｔ５，ｔ７〜ｔ８）以外のとき連続的に行われるので
あり、さらに、書込みアドレスは読出しアドレスの３倍
の傾斜になっている。この結果、読出アドレス値に書込
アドレス値が追付つくと（同図（Ａ）に示すｔ１，ｔ
９，ｔ１１，ｔ１３のとき）、また、無音期間開始時
（同図（Ａ）に示すｔ３，ｔ６のとき）この書込アドレ
スのカウント動作は停止するが、読出アドレス値はその
ままアップカウント状態を続行する。

【００６５】無音期間が比較的長いために、無音期間内
において書込アドレス値に読出アドレス値が追付くこと
があり、そのときは、図７（Ａ）に示すように、ｔ４，
ｔ７である。この状態が発生すると、アップカウント状
態であった読出アドレスカウンタRCNTは無音期間終了ま
で読出アドレスのカウント動作を停止する。この期間、
インバータ回路INV の出力である反転無音期間信号/SM
は“Ｌ”状態となるので、ＡＮＤ回路AND の論理積出力
信号CKは“Ｌ”状態となり、ＤフリップフロップFFのラ
ッチ動作も停止して、一致信号EQが“Ｈ”状態となって
も、ＤフリップフロップFFの出力状態は変化しない。ま
た、一致信号EQが“Ｈ”状態、かつ無音期間信号SMが
“Ｈ”状態であれば、ＮＡＮＤ回路NANDの出力はＬとな
り、読出アドレスカウンタRCNTの動作は中断する（図７
（Ｂ）〜（Ｈ）に夫々図示）。

【００６６】無音期間終了に同期して（図７（Ｃ）に示
す無音期間信号SMがｔ５，ｔ８で“Ｈ”状態から“Ｌ”
状態へ変化することに同期して）、イネーブル信号E2，
E3は共に“Ｈ”状態となり、これに応じて、停止状態で
あった書込アドレスカウンタWCNT及び読出アドレスカウ
ンタRCNTはアップカウント状態となる。こうして、メモ
リMRY に対する書込みと読出しを同時に開始することが
できるので、例えば、無音期間の後に、映像の変化に同
期して音声が発生する場合に、音の出だしが映像の動き
に一致するために、こうした映像との同期を考慮しない
で音声のピッチ変換を行うものに比較して、映像の変化
に遅れて音の出だしが行われることによる違和感を払拭
でき、極めて自然に音声のピッチ変換を行うことが出来
る。これにより、更に長い無音時間を有する音声を高速
に再生しても、これを低速の一連の音声として処理する
ことが可能になる。

【００６７】ここで、前述した音声処理回路１０を構成
する無音検出回路DET の具体的な構成について、図８、
図９を用いて説明する。

【００６８】無音検出回路DET は、図８に示すように、
半波整流回路RCT 、ローパスフィルタLPF3、電圧比較器
CMP1、単安定マルチバイブレータMM、インバータINV1か
ら構成される。

【００６９】無音検出回路DET の動作について次に説明
する。前記したローパスフィルタLPF1から出力する入力
音声信号ａ（図９（Ａ）に図示）は半波整流回路RCT で
半波整流された半波整流音声信号ｂ（同図（Ｂ）に図
示）を電圧比較器CMP1の一方の入力端子及びローパスフ
ィルタLPF3へ出力する。非常に大きな時定数のローパス
フィルタLPF3に供給された半波整流音声信号ｂは直流信
号ｃとして電圧比較器CMP1の他方の入力端子へ出力され
る。電圧比較器CMP1は直流信号ｃのレベルをレベル検出
の基準レベルとする。入力音声信号ａが全体的にレベル
が大きい場合には、直流信号ｃの電圧レベルも高くな
り、基準レベルも上がる。逆に入力音声信号ａが全体的
にレベルが低い場合には、直流信号ｃの電圧レベルも低
くなり、基準レベルは下がる。

【００７０】電圧比較器CMP1は、半波整流音声信号ｂを
基準レベルである直流信号ｃと比較した結果の電圧比較
信号ｄ（同図（Ｃ）に図示）を単安定マルチバイブレー
タMMへ出力する。単安定マルチバイブレータMMは入力す
る電圧比較信号ｄの立上がりをトリガとして一定期間、
パルスｅ（同図（Ｄ）に図示）をインバータINV へ出力
する。単安定マルチバイブレータMMはリトリガブルのた
めパルスｅのような連続したパルスとなる。インバータ
INV はパルスｅを反転して得た反転パルスを前記した無
音期間信号SMを出力する。

【００７１】図８，９にて説明した無音検出回路DET
は、入力音声信号ａの立上りの状態にほぼ同期した無音
期間信号SMを得ることが可能であり、また、単安定マル
チバイブレータMMの時定数の調節（通常の会話の単音の
発音時間より大きくする）により、単音ごとに抑揚があ
る場合でも連続的にサンプリングが可能であり滑らかな
再生を実現する。

【００７２】上述した本発明の音声処理回路では、読出
アドレス値が書込アドレス値の一致検出を行って、メモ
リ書込アドレスカウンタWCNTあるいはメモリ読出カウン
タRCNTの動作、停止をしているが、読出アドレス信号RA
D が書込アドレスWAD を追い越す前の所定の差の値を検
出しても良い。また、イネーブル信号E3が“Ｌ”状態の
ときに、メモリ書込アドレスカウンタWCNTとメモリ読出
カウンタRCNTとをリセットすることが考えられるが、基
本動作は上述したもの同一であり、効果も同じである。
さらに、上述したメモリ書込アドレスカウンタWCNTとメ
モリ読出カウンタRCNTはアップカウント動作を行うもの
であるが、ダウンカウント動作を行うものであっても良
いことは勿論である。

【００７３】

【発明の効果】本発明の音声処理回路は、通常再生速度
の例えば３倍、５倍で再生する音声信号をピッチ変換し
て聞き取り易いピッチで音声を再生することができ、例
えばＶＴＲ等の高速再生時の音声の低速で聞き取りを可
能とすることができる。また、本発明の音声処理回路
は、音声信号の無音期間を検出する無音検出手段、無音
期間内において書込アドレス値に読出アドレス値が追付
いたことを検出する第２の検出手段を上述した構成に付
加したので、上記した効果に加えて、無音期間を有する
例えば３倍、５倍で再生する音声信号をこの無音期間を
除去した通常速度の音声にピッチ変換出力することがで
き、この無音期間をメモリに書込まず有音期間のみメモ
リに書込むことができるから、無音期間を含む音声を全
てメモリに書込む場合と比較して、メモリを効率的に使
用することができ、メモリを最大限有効に使用するため
小さい容量のメモリでも聞き取り易いピッチ変換を実現
しメモリのコストダウンを可能にすることができ、例え
ば会話が頻繁にしかも長時間に亘り途切れる音声をメモ
リに書込む場合にはこの効果を一段と高めることができ
る。さらに、本発明の音声処理回路は、上記した効果に
加えて、無音期間が長時間に亘った後、音出しがある場
合、即ち、音声信号の無音期間内において書込アドレス
値に読出アドレス値が追付いたときに、メモリから音声
信号を読出す動作を一旦停止する（勿論これ以前にメモ
リに音声信号を書込むアドレスカウント動作は停止して
いる）ことにより、無音状態で目立つ量子化ノイズが気
にならず、この後に無音期間が終了すると、例えば無音
期間の後に、映像の変化に同期して音声が発生する場合
に、映像の動きに音の出だしを一致することができ、こ
うした映像との同期を考慮しないで音声のピッチ変換を
行うものに比較して、映像の変化に遅れて音の出だしが
行われることによる違和感を払拭でき、極めて自然に音
声のピッチ変換を行うことができ、特に、高速倍速にな
るに従って、ブロック時間が短くなるので、映像に対す
る時間遅れの影響を軽減できるという効果がある。

【図面の簡単な説明】

【図１】本発明の音声処理回路の第１実施例ブロック図
である。

【図２】本発明の第１実施例音声処理回路のメモリ制御
のタイミングチャートである。

【図３】３倍速音声のタイミングチャートである。

【図４】５倍速音声のタイミングチャートである。

【図５】本発明の音声処理回路の第２実施例ブロック図
である。

【図６】本発明の第２実施例音声処理回路のメモリ制御
のタイミングチャートである。

【図７】本発明の第２実施例音声処理回路のメモリ制御
のタイミングチャートである。

【図８】無音検出回路の実施例ブロック図である。

【図９】無音検出回路の動作を説明するためのタイミン
グチャートである。

【図１０】音声処理装置の動作原理を説明する図であ
る。

【図１１】メモリへの書込みアドレス値とメモリからの
読出しアドレス値の推移を示す図である。

【符号の説明】

１，１０音声処理回路 MRY メモリ WCNT メモリ書込アドレスカウンタ（書込アドレス発生
手段） RCNT メモリ読出カウンタ（読出アドレス発生手段） CMP ，CMP1 比較器 FF Ｄフリップフロップ CTL コントロール回路（制御手段） DET 無音検出回路（無音検出手段） NAND ナンド回路（第２の検出手段）

Claims

【特許請求の範囲】

【請求項１】実時間より高速で再生する音声信号のピッ
チ変換を行う音声処理回路であって、再生する音声信号を記憶するメモリと、この音声信号を高速にメモリに書込むための書込アドレ
スを出力する書込アドレス発生手段と、記憶した音声信号をメモリから低速で読出すための読出
アドレスを出力する読出アドレス発生手段と、書込アドレス値と読出アドレス値との一致を検出する検
出手段と、前記メモリの書込制御及び読出制御を行う制御手段とを
備え、読出アドレス値に書込アドレス値が追付いてからこの書
込アドレス値に読出アドレス値が追付くまでの期間には
前記メモリからの読出しのみ行うことを特徴とする音声
処理回路。
【請求項２】実時間より高速で再生する音声信号のピッ
チ変換を行う音声処理回路であって、再生する音声信号を記憶するメモリと、この音声信号の無音期間を検出する無音検出手段と、この音声信号を高速にメモリに書込むための書込アドレ
スを出力する書込アドレス発生手段と、記憶した音声信号をメモリから低速で読出すための読出
アドレスを出力する読出アドレス発生手段と、書込アドレス値と読出アドレス値との一致を検出する第
１の検出手段と、音声信号の無音期間内において書込アドレス値に読出ア
ドレス値が追付いたことを検出する第２の検出手段と、前記メモリの書込制御及び読出制御を行う制御手段とを
備え、読出アドレス値に書込アドレス値が追付いてからこの書
込アドレス値に読出アドレス値が追付くまでの期間及び
音声信号の無音期間は前記メモリからの読出しのみ行
い、音声信号の無音期間内において書込アドレス値に読
出アドレス値が追付いてから有音になるまでの期間には
前記メモリからの読出しも停止することを特徴とする音
声処理回路。