JP2853147B2 - 音程変換装置 - Google Patents
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Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/18—Selecting circuits
- G10H1/20—Selecting circuits for transposition
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10K—SOUND-PRODUCING DEVICES; METHODS OR DEVICES FOR PROTECTING AGAINST, OR FOR DAMPING, NOISE OR OTHER ACOUSTIC WAVES IN GENERAL; ACOUSTICS NOT OTHERWISE PROVIDED FOR
- G10K15/00—Acoustics not otherwise provided for
- G10K15/04—Sound-producing devices
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H7/00—Instruments in which the tones are synthesised from a data store, e.g. computer organs
- G10H7/008—Means for controlling the transition from one tone waveform to another
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H2250/00—Aspects of algorithms or signal processing methods without intrinsic musical character, yet specifically adapted for or used in electrophonic musical processing
- G10H2250/541—Details of musical waveform synthesis, i.e. audio waveshape processing from individual wavetable samples, independently of their origin or of the sound they represent
- G10H2250/631—Waveform resampling, i.e. sample rate conversion or sample depth conversion
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Multimedia (AREA)
- General Engineering & Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Reverberation, Karaoke And Other Acoustics (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、カラオケ装置等で利用されるオーディオ信
号の音程変換装置に関するものである。
号の音程変換装置に関するものである。
従来の技術 近年のオーディオ信号処理技術の発達は、めざましい
ものがあり、ディジタル信号処理技術を利用して、高性
能，高精度化が図られている。
ものがあり、ディジタル信号処理技術を利用して、高性
能，高精度化が図られている。
その中で、音程変換装置は、カラオケ装置の普及，発
達により、段々と高技術化が図られ、ディジタル信号処
理する事で高精度に実現できる様になってきている。
達により、段々と高技術化が図られ、ディジタル信号処
理する事で高精度に実現できる様になってきている。
音程変換をディジタル信号処理する場合、第３図に示
すごとく構成される。第４図は、音程変換の基本動作原
理を示す説明図、第５図は、第３図のメモリ２の書き込
み，読み出しアドレス位置を示す説明図、第６図は第３
図の各部の動作を示す波形図である。
すごとく構成される。第４図は、音程変換の基本動作原
理を示す説明図、第５図は、第３図のメモリ２の書き込
み，読み出しアドレス位置を示す説明図、第６図は第３
図の各部の動作を示す波形図である。
第３図において、１はA/Dコンバータ、２はメモリ、
３はメモリ書き込みアドレス発生回路、４は第１のメモ
リ読み出しアドレス発生回路、５は第２のメモリ読み出
しアドレス発生回路、９及び18はD/Aコンバータ、19,20
は減衰器、21は加算器である。以上の様に構成された音
程変換装置について、その動作を説明する。
３はメモリ書き込みアドレス発生回路、４は第１のメモ
リ読み出しアドレス発生回路、５は第２のメモリ読み出
しアドレス発生回路、９及び18はD/Aコンバータ、19,20
は減衰器、21は加算器である。以上の様に構成された音
程変換装置について、その動作を説明する。
第３図において、入力されたアナログ，オーディオ信
号はA/Dコンバータ１により、サンプリング周波数fSでP
CMディジタル信号に変換され、０番地から始まるメモリ
書き込みアドレス発生回路３で指定されるメモリ２のア
ドレスに順次、書き込まれる。メモリ２はリングメモリ
として構成されており、第５図に示すごとく、０番地か
ら始まり、fS毎にアドレスを増加し、最大アドレスをす
ぎると再び０番地より始まるものである。
号はA/Dコンバータ１により、サンプリング周波数fSでP
CMディジタル信号に変換され、０番地から始まるメモリ
書き込みアドレス発生回路３で指定されるメモリ２のア
ドレスに順次、書き込まれる。メモリ２はリングメモリ
として構成されており、第５図に示すごとく、０番地か
ら始まり、fS毎にアドレスを増加し、最大アドレスをす
ぎると再び０番地より始まるものである。
一方、メモリ読み出しアドレス発生回路４は、メモリ
書き込みアドレス発生回路３と異なった時間幅でアドレ
スの増加をさせる様に構成されており、音程を上げる場
合は、1/fS（sec）より時間幅は短く、音程を下げる場
合は逆に、1/fS（sec）より長い時間幅となる。第４図
に、音程を下げる場合のオーディオ信号波形の変化を示
す。また、メモリ読み出しアドレス発生回路５は、メモ
リ読み出しアドレス発生回路４より1/2リングメモリ分
だけ、アドレスを違えているものである。メモリ読み出
しアドレス発生回路４で読み出されるPCMディジタルデ
ータをアナログ変換するD/Aコンバータ９及びメモリ読
み出しアドレス発生回路５で読み出されるPCMディジタ
ルデータをアナログ変換するD/Aコンバータ18の出力
を、各々、重み付けする減衰器19,20を通して加算する
加算器21により最終の音程変換出力を得る。
書き込みアドレス発生回路３と異なった時間幅でアドレ
スの増加をさせる様に構成されており、音程を上げる場
合は、1/fS（sec）より時間幅は短く、音程を下げる場
合は逆に、1/fS（sec）より長い時間幅となる。第４図
に、音程を下げる場合のオーディオ信号波形の変化を示
す。また、メモリ読み出しアドレス発生回路５は、メモ
リ読み出しアドレス発生回路４より1/2リングメモリ分
だけ、アドレスを違えているものである。メモリ読み出
しアドレス発生回路４で読み出されるPCMディジタルデ
ータをアナログ変換するD/Aコンバータ９及びメモリ読
み出しアドレス発生回路５で読み出されるPCMディジタ
ルデータをアナログ変換するD/Aコンバータ18の出力
を、各々、重み付けする減衰器19,20を通して加算する
加算器21により最終の音程変換出力を得る。
発明が解決しようとする課題 しかしながら前記した構成では、音程変換出力の振幅
は一定ではなく、AM変調がかかったオーディオ信号波形
となり、振幅が一定の正弦波入力の場合は、不快音とな
る。すなわちメモリ書き込みアドレス発生回路３のアド
レス増加時間幅と、メモリ読み出しアドレス発生回路11
のアドレス増加時間幅が異なる為、時間経過と共に、一
定の周期で、前記２つのアドレス間で、追い越し、又は
周回遅れが発生する。この時、オーディオ信号の位相に
よっては第６図（ａ）に示すごとく、t1，t2，t3…で不
連続点が発生し、1/2リングメモリ分だけ違えた読み出
しアドレス発生回路５で読み出されるPCMディジタルデ
ータは第６図（ｂ）に示すごとく、t1とt2の中間点ｔ′
1、及びt2とt3の中間点ｔ′2という様に（ａ）の中間点
で、不連続点が発生する。この不連続点では、インパル
ス性の雑音となるため、以下のクロスフェード方法が用
いられる。（ａ），（ｂ）で示される波形を各々、F
1(t)，F2(t)、減衰器19,20の重み付け係数を各々、α
1(t)，α2(t)としα1(t)＋α2(t)＝１なる関係で
（ｃ），（ｄ）で示される時間関数で通常、重み付けさ
れ、不連続点でのインパルス性雑音を消し、α1(t)・F1
(t)＋α2(t)・F2(t)として、最終出力波形（ｅ）を得る
様に構成されており、不連続点でのインパルス性雑音は
消えるが、AM変調成分が発生する問題点を有していた。
は一定ではなく、AM変調がかかったオーディオ信号波形
となり、振幅が一定の正弦波入力の場合は、不快音とな
る。すなわちメモリ書き込みアドレス発生回路３のアド
レス増加時間幅と、メモリ読み出しアドレス発生回路11
のアドレス増加時間幅が異なる為、時間経過と共に、一
定の周期で、前記２つのアドレス間で、追い越し、又は
周回遅れが発生する。この時、オーディオ信号の位相に
よっては第６図（ａ）に示すごとく、t1，t2，t3…で不
連続点が発生し、1/2リングメモリ分だけ違えた読み出
しアドレス発生回路５で読み出されるPCMディジタルデ
ータは第６図（ｂ）に示すごとく、t1とt2の中間点ｔ′
1、及びt2とt3の中間点ｔ′2という様に（ａ）の中間点
で、不連続点が発生する。この不連続点では、インパル
ス性の雑音となるため、以下のクロスフェード方法が用
いられる。（ａ），（ｂ）で示される波形を各々、F
1(t)，F2(t)、減衰器19,20の重み付け係数を各々、α
1(t)，α2(t)としα1(t)＋α2(t)＝１なる関係で
（ｃ），（ｄ）で示される時間関数で通常、重み付けさ
れ、不連続点でのインパルス性雑音を消し、α1(t)・F1
(t)＋α2(t)・F2(t)として、最終出力波形（ｅ）を得る
様に構成されており、不連続点でのインパルス性雑音は
消えるが、AM変調成分が発生する問題点を有していた。
本発明は、上記問題点に鑑み、不連続点が発生する前
に、1/2リングメモリ分違えた、２つの読み出しアドレ
ス発生回路のうち今から移行する側のオーディオデータ
の同位相ゼロクロス位置を検出し、現在最終出力してい
る側のオーディオデータの同位相ゼロクロス位置を検出
後、重み付けなしで移行する事により、AM変調成分を発
生する事なく、スムーズに接続できる音程変換装置を提
供するものである。
に、1/2リングメモリ分違えた、２つの読み出しアドレ
ス発生回路のうち今から移行する側のオーディオデータ
の同位相ゼロクロス位置を検出し、現在最終出力してい
る側のオーディオデータの同位相ゼロクロス位置を検出
後、重み付けなしで移行する事により、AM変調成分を発
生する事なく、スムーズに接続できる音程変換装置を提
供するものである。
課題を解決するための手段 この目的を達成するために、本発明の音程変換装置は
アナログ・オーディオ信号をPCMディジタルデータに変
換するA/Dコンバータの後段に、PCMディジタルデータを
格納，読み出しするメモリを具備し、前記メモリの書き
込みアドレスを設定するメモリ書き込みアドレスを発生
回路と、所定の音程変換に応じた時間幅で読み出すため
の第１のメモリ読み出しアドレス発生回路と、前記第１
のメモリ読み出しアドレス発生回路のアドレスと1/2リ
ングメモリ分だけアドレスを違えて開始する第２のメモ
リ読み出しアドレス発生回路を並列に設け、前記第１及
び第２のメモリ読み出しアドレス発生回路で読み出され
るメモリデータを各々ラッチする第１のラッチ回路と第
２のラッチ回路を並列に設け、前記第１のラッチ回路と
第２のラッチ回路の出力データを選択する第１のセレク
タ回路の後段に、ディジタル・アナログ変換するA/Dコ
ンバータを配し、最終の音程変換出力とし、メモリの書
き込み、読み出しの時間幅の差で発生するアドレスの追
い越し、又は周回遅れによる接続点での不連続点発生を
防ぐ読み出しアドレス位置の制御をするため、前記第１
及び第２のメモリ読み出しアドレス発生回路で発生され
るメモリ読み出しアドレスのうち、現在最終出力してい
るデータを読み出している側のアドレスを選択する第２
のセレクタ回路で出力される読み出しアドレスと、メモ
リ書き込みアドレス発生回路で発生しているメモリ書き
込みアドレスの差を検出するアドレス差検出回路を設
け、アドレス差検出回路の出力で制御反転する第１のF/
F回路を直列に設け、前記第１及び第２のラッチ回路の
出力データのうち、最上位ビット（MSB）を取り出し、
これから移行する側の最上位ビットを選択する第３のセ
レクタ回路の出力をクロック入力とし、前記第１のF/F
回路の出力をデータ入力とする第２のF/F回路及び前記
第２のF/F回路出力をデータ入力とし、前記第２のセレ
クタ回路の出力をクロック入力とする第３のF/F回路を
設け、第３のF/F回路出力を前記第１及び第２のセレク
タ回路の切換信号とすると共に前記第２のF/F回路の反
転出力との論理積をとる第１のNAND回路の入力とし、前
記第１のメモリ読み出しアドレス発生回路のアドレス増
加を制御し、同様に、前記第２のメモリ読み出しアドレ
ス発生回路のアドレス増加を制御するため、前記第３の
F/F回路の反転出力と第２のF/F回路の出力との論理積を
とる第２のNAND回路から構成されている。
アナログ・オーディオ信号をPCMディジタルデータに変
換するA/Dコンバータの後段に、PCMディジタルデータを
格納，読み出しするメモリを具備し、前記メモリの書き
込みアドレスを設定するメモリ書き込みアドレスを発生
回路と、所定の音程変換に応じた時間幅で読み出すため
の第１のメモリ読み出しアドレス発生回路と、前記第１
のメモリ読み出しアドレス発生回路のアドレスと1/2リ
ングメモリ分だけアドレスを違えて開始する第２のメモ
リ読み出しアドレス発生回路を並列に設け、前記第１及
び第２のメモリ読み出しアドレス発生回路で読み出され
るメモリデータを各々ラッチする第１のラッチ回路と第
２のラッチ回路を並列に設け、前記第１のラッチ回路と
第２のラッチ回路の出力データを選択する第１のセレク
タ回路の後段に、ディジタル・アナログ変換するA/Dコ
ンバータを配し、最終の音程変換出力とし、メモリの書
き込み、読み出しの時間幅の差で発生するアドレスの追
い越し、又は周回遅れによる接続点での不連続点発生を
防ぐ読み出しアドレス位置の制御をするため、前記第１
及び第２のメモリ読み出しアドレス発生回路で発生され
るメモリ読み出しアドレスのうち、現在最終出力してい
るデータを読み出している側のアドレスを選択する第２
のセレクタ回路で出力される読み出しアドレスと、メモ
リ書き込みアドレス発生回路で発生しているメモリ書き
込みアドレスの差を検出するアドレス差検出回路を設
け、アドレス差検出回路の出力で制御反転する第１のF/
F回路を直列に設け、前記第１及び第２のラッチ回路の
出力データのうち、最上位ビット（MSB）を取り出し、
これから移行する側の最上位ビットを選択する第３のセ
レクタ回路の出力をクロック入力とし、前記第１のF/F
回路の出力をデータ入力とする第２のF/F回路及び前記
第２のF/F回路出力をデータ入力とし、前記第２のセレ
クタ回路の出力をクロック入力とする第３のF/F回路を
設け、第３のF/F回路出力を前記第１及び第２のセレク
タ回路の切換信号とすると共に前記第２のF/F回路の反
転出力との論理積をとる第１のNAND回路の入力とし、前
記第１のメモリ読み出しアドレス発生回路のアドレス増
加を制御し、同様に、前記第２のメモリ読み出しアドレ
ス発生回路のアドレス増加を制御するため、前記第３の
F/F回路の反転出力と第２のF/F回路の出力との論理積を
とる第２のNAND回路から構成されている。
作用 本発明は上記した構成により、読み出しアドレスをオ
ーディオデータの同位相ゼロクロス位置で接続する様に
メモリ読み出しアドレスを接続点で制御することにより
メモリへのオーディオデータの書き込み、読み出し時間
幅の違いによるアドレス間の追い越し又は周回遅れによ
る接続点でのクロスフェード方法によるAM変調成分の発
生なしで、スムーズに接続可能となり、しかも読み出し
アドレス発生回路の簡単な制御回路の追加だけで実現で
き、複雑なクロスフェード回路が不必要となると共に、
D/Aコンバータも削減でき、大幅なコストダウンが可能
となる。
ーディオデータの同位相ゼロクロス位置で接続する様に
メモリ読み出しアドレスを接続点で制御することにより
メモリへのオーディオデータの書き込み、読み出し時間
幅の違いによるアドレス間の追い越し又は周回遅れによ
る接続点でのクロスフェード方法によるAM変調成分の発
生なしで、スムーズに接続可能となり、しかも読み出し
アドレス発生回路の簡単な制御回路の追加だけで実現で
き、複雑なクロスフェード回路が不必要となると共に、
D/Aコンバータも削減でき、大幅なコストダウンが可能
となる。
実施例 以下、本発明の一実施例について図面を参照しながら
説明する。
説明する。
第１図において、１はアナログ信号をPCMディジタル
信号に変換するA/Dコンバータ、２はメモリ、３はメモ
リ書き込みアドレス発生回路、４は第１のメモリ読み出
しアドレス発生回路、５は第２のメモリ読み出しアドレ
ス発生回路であり、メモリ書き込みアドレス発生回路３
から第２のメモリ読み出しアドレス発生回路５をアドレ
ス発生手段Ｂとする。６はメモリ読み出しアドレス発生
回路４で読み出されるデータをラッチする第１のラッチ
回路、７はメモリ読み出しアドレス発生回路５で読み出
されるデータをラッチする第２のラッチ回路、８はラッ
チ回路６及び７のデータを選択する第１のセレクタ回
路、９は第１のセレクタ回路８のディジタルデータをア
ナログに変換するD/Aコンバータ、10はメモリ読み出し
アドレス発生回路４及び５のうち、現在最終出力してい
るアナログデータを読み出している側の読み出しアドレ
スを選択する第２のセレクタ回路、11はメモリ書き込み
アドレス発生回路３とセレクタ回路10により選択された
読み出しアドレスとの差を検出するアドレス差検出回
路、12はアドレス差検出回路11により制御されるデータ
反転用F/F回路、13はラッチ回路６及び７の最上位ビッ
トのうち、これから移行する側の最上位ビットを選択す
る第３のセレクタ回路、14はF/F回路12の出力をデータ
入力とし、セレクタ回路13の出力をクロック入力とする
F/F回路、15はF/F回路13の出力をデータ入力とし、セレ
クタ回路13の出力をクロック入力とするF/F回路、16はF
/回路14の反転出力とF/F回路15の出力との論理積をとる
NAND回路、17はF/F回路14の出力とF/F回路15の反転出力
との論理積をとるNAND回路であり、NAND回路16及び17の
出力は、各々メモリ読み出しアドレス発生回路４及び５
のアドレス増加を制御するものである。また、第２のセ
レクタの回路10からNAND回路17までを制御部Ａとする。
信号に変換するA/Dコンバータ、２はメモリ、３はメモ
リ書き込みアドレス発生回路、４は第１のメモリ読み出
しアドレス発生回路、５は第２のメモリ読み出しアドレ
ス発生回路であり、メモリ書き込みアドレス発生回路３
から第２のメモリ読み出しアドレス発生回路５をアドレ
ス発生手段Ｂとする。６はメモリ読み出しアドレス発生
回路４で読み出されるデータをラッチする第１のラッチ
回路、７はメモリ読み出しアドレス発生回路５で読み出
されるデータをラッチする第２のラッチ回路、８はラッ
チ回路６及び７のデータを選択する第１のセレクタ回
路、９は第１のセレクタ回路８のディジタルデータをア
ナログに変換するD/Aコンバータ、10はメモリ読み出し
アドレス発生回路４及び５のうち、現在最終出力してい
るアナログデータを読み出している側の読み出しアドレ
スを選択する第２のセレクタ回路、11はメモリ書き込み
アドレス発生回路３とセレクタ回路10により選択された
読み出しアドレスとの差を検出するアドレス差検出回
路、12はアドレス差検出回路11により制御されるデータ
反転用F/F回路、13はラッチ回路６及び７の最上位ビッ
トのうち、これから移行する側の最上位ビットを選択す
る第３のセレクタ回路、14はF/F回路12の出力をデータ
入力とし、セレクタ回路13の出力をクロック入力とする
F/F回路、15はF/F回路13の出力をデータ入力とし、セレ
クタ回路13の出力をクロック入力とするF/F回路、16はF
/回路14の反転出力とF/F回路15の出力との論理積をとる
NAND回路、17はF/F回路14の出力とF/F回路15の反転出力
との論理積をとるNAND回路であり、NAND回路16及び17の
出力は、各々メモリ読み出しアドレス発生回路４及び５
のアドレス増加を制御するものである。また、第２のセ
レクタの回路10からNAND回路17までを制御部Ａとする。
第２図は、第１図の各部の動作を説明する波形図であ
る。第２図において、（ａ），（ｃ）はディジタルデー
タであるが、説明のため、アナログ波形にしたものであ
る。
る。第２図において、（ａ），（ｃ）はディジタルデー
タであるが、説明のため、アナログ波形にしたものであ
る。
以下、本実施例の音程変換装置の動作について説明す
る。
る。
まず、リセットでクリアされたF/F回路12のＱ出力は
Ｌとなりセレクタ13のセレクト信号sel（以下セルとい
う）は、立ち上がり時不定であるが、最初の信号パルス
が入力されるのでF/F回路14の出力はＬとなり、セルは
Ｌ、出力は第２図ｄが選択される。
Ｌとなりセレクタ13のセレクト信号sel（以下セルとい
う）は、立ち上がり時不定であるが、最初の信号パルス
が入力されるのでF/F回路14の出力はＬとなり、セルは
Ｌ、出力は第２図ｄが選択される。
第１図のラッチ回路で読みだされたリードアドレスRe
ad Add1のデータとRead Add2のデータはD/A変換した時
を仮定すれば、各々第２図a,cの波形が得られ、この時
の第２図a,cのMSBデータは、オフセットバイナリコード
であるので、第２図に示すように、負の半波がＨ、正の
半波がＬのパルスとなる。
ad Add1のデータとRead Add2のデータはD/A変換した時
を仮定すれば、各々第２図a,cの波形が得られ、この時
の第２図a,cのMSBデータは、オフセットバイナリコード
であるので、第２図に示すように、負の半波がＨ、正の
半波がＬのパルスとなる。
ピッチシフトを繰り返し、周回遅れが発生しそうな領
域になると、F/F回路12にはクロックパルスが印加さ
れ、F/F回路12の出力ｅはＨとなる。この時第２図ｆに
示すF/F回路14の出力はＬであり、ラッチ回路７の出力
のIY出力は第２図（ｄ）が出力されており、第２図
（ｅ）がＨになった所から、最初の第２図（ｄ）の立ち
上がりパルスで第２図（ｆ）がＨとなり、今度は、ラッ
チ回路６のIY出力は、第２図（ｂ）が出力される。第２
図（ｆ）がＨになった所から、今度は、最初の第２図
（ｂ）の立ち上がりパルスで第２図（ｇ）がＨとなり、
データセレクタ８は、第２図（ａ）から第２図（ｃ）の
データを出力する。これがRead Add1からRead Add2への
データ切換点であり、第２図（ｆ）と第２図（ｇ）のNA
NDをNAND回路17でとるとSTOP2信号を得る。
域になると、F/F回路12にはクロックパルスが印加さ
れ、F/F回路12の出力ｅはＨとなる。この時第２図ｆに
示すF/F回路14の出力はＬであり、ラッチ回路７の出力
のIY出力は第２図（ｄ）が出力されており、第２図
（ｅ）がＨになった所から、最初の第２図（ｄ）の立ち
上がりパルスで第２図（ｆ）がＨとなり、今度は、ラッ
チ回路６のIY出力は、第２図（ｂ）が出力される。第２
図（ｆ）がＨになった所から、今度は、最初の第２図
（ｂ）の立ち上がりパルスで第２図（ｇ）がＨとなり、
データセレクタ８は、第２図（ａ）から第２図（ｃ）の
データを出力する。これがRead Add1からRead Add2への
データ切換点であり、第２図（ｆ）と第２図（ｇ）のNA
NDをNAND回路17でとるとSTOP2信号を得る。
つまり、第２図（ｆ）と第２図（ｇ）の時間遅れ分だ
け、Read Add2のアドレス増加を停止し、切換わった点
より再びRead Add2のアドレスを増加させれば、t1のポ
イントで同相で接続できる。
け、Read Add2のアドレス増加を停止し、切換わった点
より再びRead Add2のアドレスを増加させれば、t1のポ
イントで同相で接続できる。
次に、Read Add2がピッチシフトを繰り返し、WRITE A
dd1と周回遅れが発生しそうな領域になると、F/F回路12
には、クロックパルスが印加され、F/F回路12の出力ｅ
は、反転し、F/F回路12の出力（ｅ）はＬとなる。ラッ
チ回路６の1Y出力は第２図（ｂ）を出力しており、F/F
回路12の出力ｅがＬになった所から、最初の第２図
（ｂ）の立ち上がりパルスで第２図ｆがＬとなり、ラッ
チ回路７の1Y出力は第２図（ｄ）が出力される。第２図
ｆがＬになった所から、第２図（ｄ）の最初の立ち上が
りパルスでF/F回路12のＱ出力はＬとなりセルはＬ、デ
ータは、第２図（ａ）の信号が出力される。この時も同
様にセルと第２図ｆのNANDをNAND回路16でとりSTOP1信
号を得、Read Add1のアドレス増加を第２図（ｆ）と第
２図（ｇ）の遅延分だけ停止しておくと、t4のポイント
で同相接続できる。
dd1と周回遅れが発生しそうな領域になると、F/F回路12
には、クロックパルスが印加され、F/F回路12の出力ｅ
は、反転し、F/F回路12の出力（ｅ）はＬとなる。ラッ
チ回路６の1Y出力は第２図（ｂ）を出力しており、F/F
回路12の出力ｅがＬになった所から、最初の第２図
（ｂ）の立ち上がりパルスで第２図ｆがＬとなり、ラッ
チ回路７の1Y出力は第２図（ｄ）が出力される。第２図
ｆがＬになった所から、第２図（ｄ）の最初の立ち上が
りパルスでF/F回路12のＱ出力はＬとなりセルはＬ、デ
ータは、第２図（ａ）の信号が出力される。この時も同
様にセルと第２図ｆのNANDをNAND回路16でとりSTOP1信
号を得、Read Add1のアドレス増加を第２図（ｆ）と第
２図（ｇ）の遅延分だけ停止しておくと、t4のポイント
で同相接続できる。
発明の効果 以上のように本発明は、読み出しアドレスをオーディ
オデータの同位相ゼロクロス位置で接続する様にメモリ
読み出しアドレスを接続点で制御することにより、メモ
リへのオーディオデータの書き込み、読み出し時間幅の
違いによるアドレス間の追い越し又は周回遅れによる接
続点でのクロスフェード方法によるAM変調成分を発生す
ることなく、スムーズに接続可能となり、しかも読み出
しアドレス発生回路の簡単な制御回路の追加だけで実現
でき、複雑なクロスフェード回路が不必要となると共
に、D/Aコンバータも削減でき、大幅なコストダウンが
可能となる。
オデータの同位相ゼロクロス位置で接続する様にメモリ
読み出しアドレスを接続点で制御することにより、メモ
リへのオーディオデータの書き込み、読み出し時間幅の
違いによるアドレス間の追い越し又は周回遅れによる接
続点でのクロスフェード方法によるAM変調成分を発生す
ることなく、スムーズに接続可能となり、しかも読み出
しアドレス発生回路の簡単な制御回路の追加だけで実現
でき、複雑なクロスフェード回路が不必要となると共
に、D/Aコンバータも削減でき、大幅なコストダウンが
可能となる。
第１図は本発明の一実施例における音程変換装置の構成
を示すブロック図、第２図は第１図の各部の動作を説明
する波形図、第３図は従来の音程変換装置の構成を示す
ブロック図、第４図は音程変換の基本動作原理を説明す
る波形図、第５図は従来の音程変換装置でのメモリ書き
込み及び読み出しアドレス位置を示す説明図、第６図は
第３図の各部の動作を説明する波形図である。 １……A/Dコンバータ、２……メモリ、３……メモリ書
き込みアドレス発生回路、4,5……メモリ読み出しアド
レス発生回路、6,7……ラッチ回路、8,10,13……セレク
タ回路、９……D/Aコンバータ、11……アドレス差検出
回路、12,14,15……F/F回路、16,17……NAND回路、18…
…D/Aコンバータ、19,20……減衰器、21……加算器。
を示すブロック図、第２図は第１図の各部の動作を説明
する波形図、第３図は従来の音程変換装置の構成を示す
ブロック図、第４図は音程変換の基本動作原理を説明す
る波形図、第５図は従来の音程変換装置でのメモリ書き
込み及び読み出しアドレス位置を示す説明図、第６図は
第３図の各部の動作を説明する波形図である。 １……A/Dコンバータ、２……メモリ、３……メモリ書
き込みアドレス発生回路、4,5……メモリ読み出しアド
レス発生回路、6,7……ラッチ回路、8,10,13……セレク
タ回路、９……D/Aコンバータ、11……アドレス差検出
回路、12,14,15……F/F回路、16,17……NAND回路、18…
…D/Aコンバータ、19,20……減衰器、21……加算器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−126898（ＪＰ，Ａ) 特開 昭58−97097（ＪＰ，Ａ) 特開 昭58−97096（ＪＰ，Ａ) 特開 昭56−163568（ＪＰ，Ａ) 特開 昭60−216393（ＪＰ，Ａ) 特開 昭57−62095（ＪＰ，Ａ) 実開 昭64−37964（ＪＰ，Ｕ) 実開 昭62−137500（ＪＰ，Ｕ) 実開 昭62−188799（ＪＰ，Ｕ) 実開 昭62−195200（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G10L 3/02 G10K 15/04 302 G11B 20/02
Claims (1)
- 【請求項１】A/Dコンバータ（１）、リングメモリ
（２）、アドレス発生手段（Ｂ）、第１ラッチ回路
（６）、第２ラッチ回路（７）、第１セレクタ手段
（８）、制御部（Ａ）、D/Aコンバータ（９）からなる
音程変換装置であって、 A/Dコンバータ（１）は、アナログオーディオ信号をデ
ィジタルデータに変換し、 リングメモリ（２）は、アドレス発生手段（Ｂ）の出力
する書き込みアドレス、読み出しアドレスに基づいて、
ディジタルデータを記憶、出力し、 アドレス発生手段（Ｂ）は、ライトアドレス発生回路
（３）、第１リードアドレス発生回路（４）、第２リー
ドアドレス発生回路（５）からなり、 ライトアドレス発生回路（３）は、リングメモリ（２）
の書き込みアドレスを順次出力し、 第１リードアドレス発生回路（４）は、所定の音程変換
に応じた時間幅で読み出しアドレスを出力するととも
に、第1NAND回路（16）の出力によって読み出しアドレ
スの増加が制御され、 第２リードアドレス発生回路（５）は、第１リードアド
レス発生回路（４）と1/2リングメモリ分だけアドレス
を違えて読み出しアドレスを出力するとともに、第2NAN
D回路（17）の出力によって読み出しアドレスの増加が
制御され、 第１ラッチ回路（６）は、第１リードアドレス発生回路
（４）の出力する読み出しアドレスによって出力される
ディジタルデータをラッチし、 第２ラッチ回路（７）は、第２リードアドレス発生回路
（５）の出力する読み出しアドレスによって出力される
ディジタルデータをラッチし、 第１セレクタ回路（８）は、第3F/F回路（15）の正転出
力に基づいて第１ラッチ回路（６）、第２ラッチ回路
（７）のラッチするディジタルデータを選択的に出力
し、 制御部（Ａ）は、第２セレクタ回路（10）、差分検出回
路（11）、第1F/F回路（12）、第2F/F回路（14）、第3F
/F回路（15）、第３セレクタ回路（13）、第1NAND回路
（16）、第2NAND回路（17）からなり、 第２セレクタ回路（10）は、第3F/F回路（15）の正転出
力に基づいて第１リードアドレス発生回路（４）、第３
リードアドレス発生回路（５）の読み出しアドレスを選
択的に出力し、 差分検出回路（11）は、第２セレクタ回路（10）の出力
する読み出しアドレスが、ライトアドレス発生回路
（３）の出力する書き込みアドレスを追い越すか、周回
遅れを発生しそうな領域になった場合クロックパルスを
発生し、 第1F/F回路（12）は、差分検出回路（11）のクロックパ
ルスで制御反転し、 第2F/F回路（14）は、第1F/F回路（12）の正転出力を入
力するとともに、第３セレクタ回路（13）の出力をクロ
ック入力とし、 第3F/F回路（15）は、第2F/F回路（14）の正転出力を入
力するとともに、第３セレクタ回路（13）の出力をクロ
ック入力とし 第３セレクタ回路（13）は、第１ラッチ回路（６）と第
２ラッチ回路の出力データからそれぞれの最上位ビット
を取り出すとともに、第2F/F回路（14）の正転出力に基
づいて、第１セレクタ手段（８）が選択していない側の
最上位ビットを出力し、 第1NAND回路（16）は、第2F/F回路（14）の反転出力と
第3F/F回路（15）の正転出力とのNAND演算を行い、 第2NAND回路（17）は、第３セレクタ回路（13）の出力
と第3F/F回路（15）の反転出力とのNAND演算を行い、 D/Aコンバータ（９）は、第１セレクタ回路（８）の出
力をディジタル・アナログ変換して出力する 音程変換装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074589A JP2853147B2 (ja) | 1989-03-27 | 1989-03-27 | 音程変換装置 |
| US07/496,640 US5131042A (en) | 1989-03-27 | 1990-03-21 | Music tone pitch shift apparatus |
| DE69011370T DE69011370T2 (de) | 1989-03-27 | 1990-03-26 | Vorrichtung zur Tonhöhenverschiebung. |
| SG1995906525A SG30620G (en) | 1989-03-27 | 1990-03-26 | Pitch shift apparatus |
| EP90105721A EP0390037B1 (en) | 1989-03-27 | 1990-03-26 | Pitch shift apparatus |
| CA002013082A CA2013082C (en) | 1989-03-27 | 1990-03-26 | Pitch shift apparatus |
| KR1019900004131A KR930011007B1 (ko) | 1989-03-27 | 1990-03-27 | 음정변환장치 |
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|---|---|---|---|
| JP1074589A JP2853147B2 (ja) | 1989-03-27 | 1989-03-27 | 音程変換装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH02251997A JPH02251997A (ja) | 1990-10-09 |
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Family
ID=13551500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1074589A Expired - Fee Related JP2853147B2 (ja) | 1989-03-27 | 1989-03-27 | 音程変換装置 |
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|---|---|
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| EP (1) | EP0390037B1 (ja) |
| JP (1) | JP2853147B2 (ja) |
| KR (1) | KR930011007B1 (ja) |
| CA (1) | CA2013082C (ja) |
| DE (1) | DE69011370T2 (ja) |
| SG (1) | SG30620G (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3175179B2 (ja) * | 1991-03-19 | 2001-06-11 | カシオ計算機株式会社 | デジタルピッチシフター |
| US5522010A (en) * | 1991-03-26 | 1996-05-28 | Pioneer Electronic Corporation | Pitch control apparatus for setting coefficients for cross-fading operation in accordance with intervals between write address and a number of read addresses in a sampling cycle |
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| JP3435168B2 (ja) * | 1991-11-18 | 2003-08-11 | パイオニア株式会社 | 音程制御装置及び方法 |
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| US6362409B1 (en) | 1998-12-02 | 2002-03-26 | Imms, Inc. | Customizable software-based digital wavetable synthesizer |
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| WO2000072308A1 (fr) * | 1999-05-21 | 2000-11-30 | Matsushita Electric Industrial Co., Ltd. | Normalisateur d'intervalle pour signal vocal d'entree de reconnaissance vocale |
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| WO2002077585A1 (en) | 2001-03-26 | 2002-10-03 | Sonic Network, Inc. | System and method for music creation and rearrangement |
| JP4222250B2 (ja) * | 2004-04-26 | 2009-02-12 | ヤマハ株式会社 | 圧縮楽音データ再生装置 |
| US20110017048A1 (en) * | 2009-07-22 | 2011-01-27 | Richard Bos | Drop tune system |
| JP6922614B2 (ja) * | 2017-09-27 | 2021-08-18 | カシオ計算機株式会社 | 電子楽器、楽音発生方法、及びプログラム |
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| US4586191A (en) * | 1981-08-19 | 1986-04-29 | Sanyo Electric Co., Ltd. | Sound signal processing apparatus |
| US4463650A (en) * | 1981-11-19 | 1984-08-07 | Rupert Robert E | System for converting oral music to instrumental music |
| US4627090A (en) * | 1982-07-19 | 1986-12-02 | Smith Engineering | Audio frequency multiplication device |
| US4792975A (en) * | 1983-06-03 | 1988-12-20 | The Variable Speech Control ("Vsc") | Digital speech signal processing for pitch change with jump control in accordance with pitch period |
| US4700391A (en) * | 1983-06-03 | 1987-10-13 | The Variable Speech Control Company ("Vsc") | Method and apparatus for pitch controlled voice signal processing |
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-
1990
- 1990-03-21 US US07/496,640 patent/US5131042A/en not_active Expired - Lifetime
- 1990-03-26 SG SG1995906525A patent/SG30620G/en unknown
- 1990-03-26 EP EP90105721A patent/EP0390037B1/en not_active Expired - Lifetime
- 1990-03-26 DE DE69011370T patent/DE69011370T2/de not_active Expired - Fee Related
- 1990-03-26 CA CA002013082A patent/CA2013082C/en not_active Expired - Lifetime
- 1990-03-27 KR KR1019900004131A patent/KR930011007B1/ko not_active IP Right Cessation
Also Published As
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| CA2013082C (en) | 1994-02-22 |
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|---|---|---|---|
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