JPH081928B2 - Method for forming connection wiring structure of multilayer wiring - Google Patents
Method for forming connection wiring structure of multilayer wiringInfo
- Publication number
- JPH081928B2 JPH081928B2 JP61298731A JP29873186A JPH081928B2 JP H081928 B2 JPH081928 B2 JP H081928B2 JP 61298731 A JP61298731 A JP 61298731A JP 29873186 A JP29873186 A JP 29873186A JP H081928 B2 JPH081928 B2 JP H081928B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- connection
- layer
- forming
- layer wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多層配線の接続配線構造及びその形成方法
に関し、特に多層配線構造を有する半導体集積回路装置
に適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a connection wiring structure for multilayer wiring and a method for forming the same, and more particularly to a technique effective when applied to a semiconductor integrated circuit device having a multilayer wiring structure. is there.
近年、LSIの完成後に、ウエハー又はチップの状態で
チップ内配線の一部を切断・接続することにより、不良
箇所の修正を行ったり、論理の変更等を行う技術がます
ます重要になってきている。In recent years, after the completion of the LSI, the technology of correcting defective parts and changing logic by cutting and connecting part of the wiring inside the chip in the state of wafer or chip has become more and more important. There is.
本出願人は、このような目的のために、イオンビーム
技術とレーザーCVD技術との組み合わせによるLSIの配線
接続方法を特願昭61−70979号において提案した。この
方法によれば、例えば二層配線構造のLSI完成後に、不
良箇所の修正や論理の変更等の目的で第一層目配線間を
接続する。この場合、最上層の配線は、通常、電源電流
の供給用に広くレイアウトされているため、この最上層
の配線を貫通して下層配線に達する接続孔を設け、この
接続孔を通じて接続配線を設ける必要がある。このため
に、まず集束イオンビーム（Focused Ion Beam、FIB）
照射により最上層の絶縁膜、第二層目配線及びこの第二
層目配線と第一層目配線との間の層間絶縁膜を加工して
接続孔を形成し、この接続孔に第一層目配線の表面の一
部を露出させる。次に、例えば全面にSiO2膜のような絶
縁膜を形成した後、この絶縁膜をフォトリソグラフィー
及びエッチング技術を用いてパターンニングし、接続孔
の近傍にのみ前記絶縁膜を残す。次に、この接続孔の底
部の前記絶縁膜を選択的にエッチング除去して、再び接
続孔に第一層目配線の表面を部分的に露出させる。次
に、レーザーCVDにより選択的に金属を堆積させること
により、前記接続孔を通じて第一層目配線間を接続する
接続配線を形成する。この場合、この接続配線は、前記
接続孔内に形成された前記絶縁膜により第二層目配線か
ら絶縁されるので、第一層目及び第二層目配線間のショ
ートが防止される。For this purpose, the present applicant has proposed in Japanese Patent Application No. 61-70979 a wiring connection method for LSI by combining an ion beam technology and a laser CVD technology. According to this method, for example, after the completion of an LSI having a two-layer wiring structure, the first layer wirings are connected for the purpose of correcting a defective portion or changing the logic. In this case, the wiring of the uppermost layer is usually laid out widely for the supply of power supply current, so that a connection hole penetrating the wiring of the uppermost layer to reach the lower layer wiring is provided, and the connection wiring is provided through this connection hole. There is a need. For this purpose, first of all, Focused Ion Beam (FIB)
The uppermost insulating film, the second layer wiring, and the interlayer insulating film between the second layer wiring and the first layer wiring are processed by irradiation to form a connection hole, and a first layer is formed in this connection hole. Part of the surface of the eye wiring is exposed. Next, for example, after forming an insulating film such as a SiO 2 film on the entire surface, this insulating film is patterned by using photolithography and etching techniques, and the insulating film is left only in the vicinity of the connection hole. Next, the insulating film at the bottom of the connection hole is selectively removed by etching, and the surface of the first layer wiring is partially exposed again in the connection hole. Next, a metal is selectively deposited by laser CVD to form connection wirings connecting the first layer wirings through the connection holes. In this case, since the connection wiring is insulated from the second layer wiring by the insulating film formed in the connection hole, a short circuit between the first layer wiring and the second layer wiring is prevented.
しかしながら、特願昭61−70979号で提案された前記
技術は、絶縁膜を接続孔の近傍にのみ形成するためにフ
ォトリソグラフィー及びエッチングの工程が必要であ
り、第一層目及び第二層目配線間のショートを防止する
ためのプロセスが複雑であるという問題があった。However, the technique proposed in Japanese Patent Application No. 61-70979 requires photolithography and etching steps to form the insulating film only in the vicinity of the connection hole, and the first and second layers are required. There is a problem that a process for preventing a short circuit between wirings is complicated.
本発明の目的は、多層配線構造における下層配線と上
層配線とのショートを生じることなく接続配線を形成す
ることができる技術を提供することにある。An object of the present invention is to provide a technique capable of forming a connection wiring without causing a short circuit between a lower layer wiring and an upper layer wiring in a multilayer wiring structure.
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。The above and other objects and novel features of the present invention are as follows.
It will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。The outline of a typical invention disclosed in the present application is briefly described as follows.
すなわち、第１の発明によれば、イオンビーム照射に
より下層配線に達する接続孔を形成する工程と、レーザ
ーCVDにより接続配線を形成する工程と、イオンビーム
照射により接続孔の近傍に溝を形成し上層配線と接続配
線との電気的分離を行う工程とを具備している。That is, according to the first invention, the step of forming a connection hole reaching the lower layer wiring by ion beam irradiation, the step of forming the connection wiring by laser CVD, and the step of forming a groove near the connection hole by ion beam irradiation. And a step of electrically separating the upper layer wiring and the connection wiring.
第１の発明における上記した手段によれば、接続配線
と接続孔を通じて導通された上層配線構成用導体部分を
上層配線から電気的に分離することができ、接続配線と
上層配線との接触を防止することができるので、下層配
線と上層配線とのショートを生じることなく、しかも簡
単なプロセスで接続配線を形成することができる。According to the above-mentioned means in the first aspect of the invention, the conductor portion for forming the upper layer wiring, which is electrically connected to the connection wiring through the connection hole, can be electrically separated from the upper layer wiring, and contact between the connection wiring and the upper layer wiring can be prevented. Therefore, the connection wiring can be formed by a simple process without causing a short circuit between the lower layer wiring and the upper layer wiring.
以下、本発明の第７図および第８図に係わる実施例を
説明するにあたって参考例を第１図〜第６図を用いて説
明する。A reference example will be described below with reference to FIGS. 1 to 6 in describing an embodiment according to FIGS. 7 and 8 of the present invention.
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and their repeated description will be omitted.
第１図は、本発明の一実施例による二層配線構造のLS
Iを示す平面図であり、第２図は、第１図のＸ−Ｘ線に
沿っての拡大断面図である。FIG. 1 shows an LS having a two-layer wiring structure according to an embodiment of the present invention.
FIG. 2 is a plan view showing I, and FIG. 2 is an enlarged cross-sectional view taken along the line XX in FIG.
第１図及び第２図に示すように、本実施例によるLSI
においては、トランジスタ等（図示せず）が形成された
例えばシリコンチップのような半導体チップ１上に例え
ばSiO2膜のような層間絶縁膜２が形成され、この層間絶
縁膜２上に例えばアルミニウム膜のような第一層目の配
線（下層配線）31、32が設けられている。この配線31、
32上には、例えばSiO2膜のような層間絶縁膜４が設けら
れ、この層間絶縁膜４上に例えばアルミニウム膜のよう
な第二層目の配線（上層配線）51、52が設けられてい
る。この配線51、52は、例えば電源電流供給用の電源配
線を構成し、前記層間絶縁膜４の表面に広くレイアウト
されている。この配線51、52上にはさらに絶縁膜６（第
１図においては図示せず）が設けられている。これらの
絶縁膜６、配線51、52及び層間絶縁膜４を貫通して接続
孔71、72が設けられ、これらの接続孔71、72を通じて下
層配線31、32間を接続する接続配線８が設けられてい
る。そして、この接続配線８によって、例えばLSIの完
成後に発見された不良の修復（又は論理の変更等）が行
われている。なお、前記接続孔71、72は垂直接続孔であ
ってもテーパ付接続孔であってもよい。前記接続配線８
は、例えばレーザーCVDにより選択的に形成されたタン
グステン、モリブデン、カドミウム、アルミニウム等の
金属膜から成る。As shown in FIGS. 1 and 2, the LSI according to this embodiment
2 , an interlayer insulating film 2 such as a SiO 2 film is formed on a semiconductor chip 1 such as a silicon chip on which transistors and the like (not shown) are formed, and an aluminum film such as an aluminum film is formed on the interlayer insulating film 2. The first layer wirings (lower layer wirings) 3 1 and 3 2 are provided. This wiring 3 1 ,
3 on 2, for example an interlayer insulating film 4 such as a SiO 2 film is provided, the second layer wiring, such as on the interlayer insulating film 4, for example an aluminum film (upper wiring) 5 1, 5 2 It is provided. The wire 5 1, 5 2, for example constitutes a power supply wiring of the power supply current for supply have been widely laid on the surface of the interlayer insulating film 4. Is provided (not shown in Figure 1) the wiring 5 1, 5 2 further insulating film 6 is formed on. Connection holes 7 1 and 7 2 are provided so as to penetrate through the insulating film 6, the wirings 5 1 and 5 2 and the interlayer insulating film 4, and between the lower layer wirings 3 1 and 3 2 through these connection holes 7 1 and 7 2. A connection wiring 8 for connecting the above is provided. Then, with this connection wiring 8, for example, the defect found after the completion of the LSI is repaired (or the logic is changed). The connection holes 7 1 and 7 2 may be vertical connection holes or tapered connection holes. The connection wiring 8
Is composed of a metal film of tungsten, molybdenum, cadmium, aluminum or the like selectively formed by laser CVD, for example.
前記接続孔71、72に露出した第二層目配線51、52の表
面には、その表面を絶縁物化することにより形成された
例えばアルミナ（Al2O3）のような絶縁膜９が設けら
れ、これによって接続配線８と第二層目配線51、52との
接触が防止されている。従って、第一層目配線31、32と
第二層目配線51、52とのショートを生じることなく、接
続配線８を形成することができる。この絶縁膜９の厚さ
は、第一層目配線31、32及び第二層目配線51、52間の電
位差に応じて必要な絶縁破壊強度を得ることのできるよ
うに選ばれる。その数値例を挙げると、例えばこの絶縁
膜９がアルミナ（絶縁耐圧は約500V/μｍ）であり、前
記電位差が5Vである場合には、例えば1000〜5000Åの範
囲の厚さとすることができる。 On the surfaces of the second layer wirings 5 1 and 5 2 exposed in the connection holes 7 1 and 7 2 , an insulating film such as alumina (Al 2 O 3 ) formed by converting the surface into an insulator is formed. 9 is provided to prevent contact between the connection wiring 8 and the second layer wirings 5 1 and 5 2 . Therefore, the connection wiring 8 can be formed without causing a short circuit between the first layer wirings 3 1 and 3 2 and the second layer wirings 5 1 and 5 2 . The thickness of the insulating film 9 is selected so as to obtain the necessary dielectric breakdown strength according to the potential difference between the first layer wirings 3 1 and 3 2 and the second layer wirings 5 1 and 5 2. . For example, when the insulating film 9 is made of alumina (withstand voltage is about 500 V / μm) and the potential difference is 5 V, the thickness can be set to, for example, 1000 to 5000 Å.
次に、上述のように構成された本実施例によるLSIの
製造方法について説明する。Next, a method of manufacturing the LSI according to the present embodiment configured as described above will be described.
第３図に示すように、まず半導体チップ１にトランジ
スタ等（図示せず）を形成した後、層間絶縁膜２、第一
層目配線31、32、層間絶縁膜４、第二層目配線51、52及
び絶縁膜６を形成してLSIを完成させる。この後、配線
の不良箇所を発見してその修復を行う場合を考える。こ
のため、例えば前記特願昭61−70979号において提案さ
れた第６図に示すようなイオンビーム加工装置を用い
て、絶縁膜６の表面の所定部分に加工精度の高い集束イ
オンビーム10（第３図）を照射することにより接続孔
71、72を形成する。以下、このイオンビーム加工法の詳
細について説明する。第６図において、まず、試料交換
室を構成する予備排気室11のフタ12を開いて上述の半導
体チップ１をステージ13の上の載物台14の上に設置す
る。次に、フタ12を閉じ、バルブ15を開いて真空ポンプ
16により予備排気室11を真空に排気する。その後、ゲー
トバルブ17を開き、真空ポンプ18により予め真空排気さ
れた真空容器18内のXYステージ19上に載物台14を移送す
る。なお、符号20はバルブであり、通常は開いた状態に
ある。次に、ゲートバルブ17を閉じた後、真空容器18内
を十分に真空排気する。次に、前記真空容器18の上部に
設けられたイオンビーム鏡筒21内に設けられた例えばガ
リウム（Ga）等の液体金属イオン源のような高輝度イオ
ン源22から、その下部に設置された引き出し電極23によ
り引き出されたイオンビーム10を静電レンズ24、ブラン
キング電極25、デフレクター電極26等を通して集束偏向
させ、半導体チップ１に照射する。次に、このイオンビ
ーム10の照射により生じる二次電子を二次電子ディテク
ターＤにより検出し、この二次電子信号による走査イオ
ンビーム像を偏向電極用電源27のモニタ28上で観察しな
がらXYステージ19を移動させて、半導体チップ１上の接
続孔71、72を形成すべき箇所を検出する。その後、第３
図に示すように、この接続孔71、72を形成すべき箇所に
のみイオンビーム10を照射して接続孔71、72を形成す
る。この後、半導体チップ１を一旦イオンビーム加工装
置の外部に取り出す。As shown in FIG. 3, first, after forming a transistor (not shown) on the semiconductor chip 1, the interlayer insulating film 2, the first layer wirings 3 1 and 3 2 , the interlayer insulating film 4, the second layer are formed. line 5 1, 5 to form a 2 and the insulating film 6 to complete the LSI by. Then, consider a case where a defective portion of the wiring is found and repaired. Therefore, for example, by using an ion beam processing apparatus as shown in FIG. 6 proposed in Japanese Patent Application No. 61-70979, a focused ion beam 10 (first Connection hole by irradiating (Fig. 3)
7 1 and 7 2 are formed. The details of this ion beam processing method will be described below. In FIG. 6, first, the lid 12 of the preliminary exhaust chamber 11 constituting the sample exchange chamber is opened, and the above-mentioned semiconductor chip 1 is placed on the stage 14 on the stage 13. Next, close the lid 12 and open the valve 15 to open the vacuum pump.
The preliminary evacuation chamber 11 is evacuated by 16 to a vacuum. After that, the gate valve 17 is opened, and the stage 14 is transferred onto the XY stage 19 in the vacuum container 18 that has been evacuated in advance by the vacuum pump 18. Reference numeral 20 is a valve, which is normally in an open state. Next, after closing the gate valve 17, the inside of the vacuum container 18 is sufficiently evacuated. Next, a high-brightness ion source 22 such as a liquid metal ion source such as gallium (Ga) provided in an ion beam column 21 provided in the upper part of the vacuum container 18 is installed in the lower part thereof. The ion beam 10 extracted by the extraction electrode 23 is focused and deflected through the electrostatic lens 24, the blanking electrode 25, the deflector electrode 26, etc., and is irradiated onto the semiconductor chip 1. Next, the secondary electrons generated by the irradiation of the ion beam 10 are detected by the secondary electron detector D, and the XY stage is observed while observing the scanning ion beam image by the secondary electron signal on the monitor 28 of the deflection electrode power source 27. 19 is moved to detect the places on the semiconductor chip 1 where the connection holes 7 1 , 7 2 are to be formed. Then the third
As shown in the figure, the connection holes 7 1 and 7 2 are formed by irradiating the ion beam 10 only on the places where the connection holes 7 1 and 7 2 are to be formed. Then, the semiconductor chip 1 is once taken out of the ion beam processing apparatus.
次に、前記半導体チップ１を例えば陽極酸化装置（図
示せず）内に移し、上述のようにして形成された接続孔
71、72に露出する第二層目配線51、52の表面を陽極酸化
して、第４図に示すように、例えばアルミナ（Al2O3）
膜のような絶縁膜９を前記接続孔71、72に対して自己整
合的に形成する。なお、この陽極酸化の際には、接続孔
71、72における第一層目の配線31、32の表面にも絶縁膜
９が形成される。このように接続孔71、72に露出する第
二層目配線51、52の表面を絶縁物化しているので、第一
層目配線31、32と第二層目配線51、52とのショート防止
をフオトリソグラフィー等の複雑なプロセスを必要とす
ることなく、簡単なプロセスにより行うことができる。
なお、前記アルミナ膜を形成する方法としては、前記陽
極酸化以外に、例えばO2プラズマ酸化（例えば、「真
空」、27巻、12号、p.901、1984年）のような方法を用
いることもできる。また、配線材料としてアルミニウム
以外の材料、例えばタングステン、モリブデン等の高融
点金属を用いる場合には、例えばオゾンを照射しつつ低
温熱処理を行うことによりこれらの金属の酸化物を形成
することができ、これにより絶縁膜９を形成することが
できる。なお、前記接続孔71、72を形成する際に、第一
層目配線31、32の表面がイオンビーム照射を受ける結
果、接続孔71、72の内周面に例えばアルミニウムが第３
図の一点鎖線で示すように付着し、これにより接続孔
71、72を形成した段階で第一層目配線31、32及び第二層
目配線51、52間がショートしてしまうことがあるが、接
続孔71、72の内周面に付着した前記アルミニウムを例え
ば上述の陽極酸化により完全にアルミナ化することによ
りこの問題を解消することができる。Next, the semiconductor chip 1 is transferred into, for example, an anodic oxidation device (not shown), and the connection hole formed as described above.
The surfaces of the second-layer wirings 5 1 and 5 2 exposed on 7 1 and 7 2 are anodized, and as shown in FIG. 4, for example, alumina (Al 2 O 3 )
An insulating film 9 such as a film is formed in a self-aligned manner with respect to the connection holes 7 1 and 7 2 . In addition, at the time of this anodization, the connection hole
7 1, 7 first layer of wiring in 2 3 1, 3 2 insulation on the surface film 9 is formed. Since the surfaces of the second layer wirings 5 1 and 5 2 exposed in the connection holes 7 1 and 7 2 are made into an insulating material in this manner, the first layer wirings 3 1 and 3 2 and the second layer wirings 5 1 and 5 2 are formed. It is possible to prevent short circuit with 1 and 5 2 by a simple process without requiring a complicated process such as photolithography.
As a method of forming the alumina film, a method such as O 2 plasma oxidation (for example, “vacuum”, Vol. 27, No. 12, p. 901, 1984) other than the anodization is used. You can also Further, when a material other than aluminum, for example, a refractory metal such as tungsten or molybdenum is used as the wiring material, an oxide of these metals can be formed by performing low-temperature heat treatment while irradiating ozone, Thereby, the insulating film 9 can be formed. When the connection holes 7 1 and 7 2 are formed, as a result of the surfaces of the first layer wirings 3 1 and 3 2 being irradiated with an ion beam, the inner peripheral surfaces of the connection holes 7 1 and 7 2 are made of, for example, aluminum. Is the third
Attach as shown by the dashed line in the figure
Although the first layer wirings 3 1 and 3 2 and the second layer wirings 5 1 and 5 2 may be short-circuited at the stage of forming 7 1 and 7 2 , the connection holes 7 1 and 7 2 This problem can be solved by completely converting the aluminum adhering to the inner peripheral surface into an alumina by the above-mentioned anodic oxidation.
次に、上述の陽極酸化の際に接続孔71、72における第
一層目配線31、32の表面に形成された前記絶縁膜９を例
えばレーザー光照射により選択的に除去して、第５図に
示すように、これらの第一層目配線31、32の表面を部分
的に露出させる。Next, during the above-described anodic oxidation, the insulating film 9 formed on the surfaces of the first layer wirings 3 1 and 3 2 in the connection holes 7 1 and 7 2 is selectively removed by, for example, laser light irradiation. as shown in FIG. 5, to expose these first layer wiring 3 1, 3 2 of the surface partially.
次に、第６図のXYステージ13上の載物台14上に再び前
記半導体チップ１を設置し、この載物台14をレーザーCV
D装置の真空容器29内のXYステージ30上に移送する。次
に、このXYステージ30により半導体チップ１を、例えば
アルゴンレーザーのようなレーザー発振器31で発振され
たレーザー光32の照射位置に移動させ、配線修正箇所の
位置合わせを行う。次に、レーザー光32をシャッタ33を
介してダイクロイックミラー34で反射させ、さらに対物
レンズ35で集光させ、真空容器29に設けた窓36を通って
配線修正箇所に照射する。この際、配線修正箇所の位置
合わせは、照射光学系37、ハーフミラー38、レーザー光
カットフィルタ39、プリズム40、接眼レンズ41等を介し
て修正箇所を観察しながら行うことができるようになっ
ている。次に、バルブ42を開けて、真空容器29に接続さ
れた、例えばMo（CO）６、Ｗ（CO）６等の有機金属化合
物から成る反応ガスが収容されたボンベ43から真空容器
29内に反応ガスを導入し、これと同時に、バルブ44を開
けて不活性ガスが収容されたボンベ45から不活性ガスを
導入する。この状態で前記レーザー光29を配線修正箇所
に選択的に照射することにより、前記反応ガスを分解
し、このレーザー光32の照射部に金属を選択的に堆積さ
せる。これによって、第１図及び第２図に示すように、
接続孔71、72を通じて第一層目配線31、32間を接続する
接続配線８を形成する。この場合、レーザー光32の一回
スキャンにより、例えば0.5〜1.0μｍ程度の厚さの金属
膜を堆積させることができる。Next, the semiconductor chip 1 is placed again on the stage 14 on the XY stage 13 shown in FIG.
Transfer to the XY stage 30 in the vacuum container 29 of the D device. Next, the semiconductor chip 1 is moved by the XY stage 30 to the irradiation position of the laser light 32 oscillated by a laser oscillator 31 such as an argon laser, and the wiring correction position is aligned. Next, the laser light 32 is reflected by the dichroic mirror 34 through the shutter 33, further condensed by the objective lens 35, and irradiated through the window 36 provided in the vacuum container 29 to the wiring correction location. At this time, the position of the wiring correction point can be adjusted while observing the correction point via the irradiation optical system 37, the half mirror 38, the laser light cut filter 39, the prism 40, the eyepiece 41, and the like. There is. Next, the valve 42 is opened, and the cylinder 43 connected to the vacuum container 29 and containing the reaction gas composed of an organometallic compound such as Mo (CO) 6 or W (CO) 6 is vacuum container.
A reaction gas is introduced into 29, and at the same time, the valve 44 is opened to introduce the inert gas from the cylinder 45 containing the inert gas. In this state, the laser light 29 is selectively irradiated to the wiring correction portion to decompose the reaction gas, and the metal is selectively deposited on the irradiation portion of the laser light 32. As a result, as shown in FIGS. 1 and 2,
A connection wiring 8 for connecting the first layer wirings 3 1 , 3 2 is formed through the connection holes 7 1 , 7 2 . In this case, a single scan of the laser beam 32 can deposit a metal film having a thickness of, for example, about 0.5 to 1.0 μm.
本実施例においては、第７図及び第８図に示すよう
に、例えば接続孔71,72の周囲の第二層目の配線（上層
配線）51,52を、例えばイオンビーム照射によりその上
の絶縁膜６と共に選択的に除去して溝46を形成する。こ
の結果、接続配線８と接続孔71,72を通じて導通された
第二層目の配線構成用導体部分を第二層目の配線51,52
から電気的に分離することができ、接続配線８と第二層
目の配線51,52との接触を防止することができるので、
第一層目の配線（下層配線）31,32と第二層目の配線51,
52とのショートを防止することができる。In this embodiment, as shown in FIGS. 7 and 8, for example, the second layer wiring (upper layer wiring) 5 1 , 5 2 around the connection holes 7 1 , 7 2 is irradiated with, for example, an ion beam. Thus, the groove 46 is formed by selectively removing it together with the insulating film 6 thereon. As a result, the second-layer wiring constituent conductor portions which are electrically connected to the connection wiring 8 through the connection holes 7 1 and 7 2 are connected to the second-layer wirings 5 1 and 5 2.
Can be electrically separated from each other and contact between the connection wiring 8 and the second layer wirings 5 1 and 5 2 can be prevented,
First layer wiring (lower layer wiring) 3 1 , 3 2 and second layer wiring 5 1 ,
Short circuit with 5 2 can be prevented.
以上、本発明を実施例に基づき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。As described above, the present invention has been specifically described based on the examples.
It is needless to say that the present invention is not limited to the above-mentioned embodiments and can be variously modified without departing from the scope of the invention.
例えば、上述の実施例においては、半導体チップ１の
状態で不良箇所の修正等を行う場合について説明した
が、チップに切断する前のウエハーの状態で不良箇所の
修正を行うことも勿論可能である。また、上述の実施例
においては、LSIの完成後に配線の修正や論理変更等を
行う場合について説明したが、例えばマスタースライス
やゲートアレイにおいて所望の論理を実現するための配
線を形成する場合にも本発明を適用することができる。
また、本発明は、例えば多層配線を有するLSIの製造工
程の途中において、同層又は異なる層の配線間を形成す
るような場合にも適用することができる。さらに、本発
明は、例えば多層配線構造のプリント基板にも適用する
ことができる。For example, in the above-described embodiment, the case where the defective portion is corrected in the state of the semiconductor chip 1 has been described, but it is also possible to correct the defective portion in the state of the wafer before being cut into the chips. . Further, in the above-described embodiment, the case where the wiring is modified or the logic is changed after the completion of the LSI has been described, but it is also possible to form the wiring for realizing the desired logic in the master slice or the gate array, for example. The present invention can be applied.
Further, the present invention can be applied to a case where wirings of the same layer or different layers are formed in the middle of a manufacturing process of an LSI having multilayer wirings, for example. Furthermore, the present invention can be applied to, for example, a printed circuit board having a multilayer wiring structure.
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。The following is a brief description of an effect obtained by the representative one of the inventions disclosed in the present application.
すなわち、第１の発明によれば、接続配線と接続孔を
通じて導通された上層配線構成用導体部分を上層配線か
ら電気的に分離することができ、接続配線と上層配線と
の接触を防止することができるので、下層配線と上層配
線とのショートを生じることなく、しかも簡単なプロセ
スで接続配線を形成することができる。That is, according to the first aspect of the present invention, it is possible to electrically separate the upper wiring from the upper wiring from the upper wiring, which is electrically connected to the connection wiring through the connection hole, and prevent contact between the connection wiring and the upper wiring. Therefore, the connection wiring can be formed by a simple process without causing a short circuit between the lower layer wiring and the upper layer wiring.
第１図は、本発明の参考例である二層配線構造のLSIを
示す平面図、 第２図は、第１図のＸ−Ｘ線に沿っての拡大断面図、 第３図〜第５図は、第１図及び第２図に示すLSIの製造
方法を工程順に説明するための断面図、 第６図は、イオンビーム加工装置及びレーザーCVD装置
を示す図、 第７図は、本発明の一実施例である第一層目配線及び第
二層目配線間のショートを防止するための二層配線構造
のLSIを示す平面図、 第８図は、第７図のＹ−Ｙ線に沿っての拡大断面図であ
る。 図中、１……半導体チップ、31、32、51、52……配線、
71、72……接続孔、８……接続配線、９……絶縁膜、10
……イオンビーム、32……レーザー光、46……溝であ
る。FIG. 1 is a plan view showing an LSI having a two-layer wiring structure which is a reference example of the present invention, FIG. 2 is an enlarged sectional view taken along line XX of FIG. 1, and FIGS. 1 is a cross-sectional view for explaining the method of manufacturing the LSI shown in FIGS. 1 and 2 in the order of steps, FIG. 6 is a view showing an ion beam processing apparatus and a laser CVD apparatus, and FIG. FIG. 8 is a plan view showing an LSI having a two-layer wiring structure for preventing a short circuit between the first-layer wiring and the second-layer wiring, which is one embodiment of the present invention. It is an expanded sectional view along. In the figure, 1 ...... semiconductor chip, 3 1, 3 2, 5 1, 5 2 ...... wires,
7 1 , 7 2 ...... Connection hole, 8 ...... Connection wiring, 9 ...... Insulation film, 10
…… Ion beam, 32 …… laser light, 46 …… groove.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 博司 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 本郷 幹雄 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (56)参考文献 特開 昭60−70743（ＪＰ，Ａ) 特開 昭56−67938（ＪＰ，Ａ) 特開 昭61−224342（ＪＰ，Ａ) 特開 昭63−86455（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of front page (72) Hiroshi Yamaguchi Inventor Hiroshi Yamaguchi 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Inside Production Engineering Research Laboratory, Hitachi, Ltd. (72) Inventor Mikio Hongo 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa (56) References JP-A-60-70743 (JP, A) JP-A-56-67938 (JP, A) JP-A-61-224342 (JP, A) JP-A-SHO 63-86455 (JP, A)
Claims (5)
線における上層配線を貫通して設けられた接続孔を通じ
て下層配線に接続されている接続配線を有する多層配線
の接続配線構造の形成方法であって、イオンビーム照射
により前記下層配線に達する前記接続孔を形成する工程
と、レーザーCVDにより前記接続配線を形成する工程
と、イオンビーム照射により前記接続孔の近傍に溝を形
成し前記上層配線と前記接続配線との電気的分離を行う
工程とを具備することを特徴とする多層配線の接続配線
構造の形成方法。1. A method for forming a connection wiring structure of a multi-layer wiring having a connection wiring connected to a lower layer wiring through a connection hole provided through an upper layer wiring in a plurality of layers of wiring separated from each other by an insulating film. There is a step of forming the connection hole reaching the lower layer wiring by ion beam irradiation, a step of forming the connection wiring by laser CVD, and forming a groove near the connection hole by ion beam irradiation to form the upper layer wiring. And a step of electrically separating the connection wiring from each other, and a method for forming a connection wiring structure of multilayer wiring.
特徴とする特許請求の範囲第１項記載の多層配線の接続
配線構造の形成方法。2. The method for forming a connection wiring structure of multi-layer wiring according to claim 1, wherein the wiring of the plurality of layers is a double-layer wiring.
特徴とする特許請求の範囲第１項又は第２項記載の多層
配線の接続配線構造の形成方法。3. The method for forming a connection wiring structure of multilayer wiring according to claim 1 or 2, wherein said wiring is an aluminum wiring.
ン膜、カドミウム膜又はアルミニウム膜から成ることを
特徴とする特許請求の範囲第１、２または第３項に記載
の多層配線の接続配線構造の形成方法。4. The formation of a connection wiring structure of multi-layer wiring according to claim 1, 2 or 3, wherein the connection wiring is made of a molybdenum film, a tungsten film, a cadmium film or an aluminum film. Method.
記レーザーCVDにより形成するようにしたことを特徴と
する特許請求の範囲第１項〜第４項のいずれか一項に記
載の多層配線の接続配線構造の形成方法。5. The multi-layer wiring according to claim 1, wherein the connection wiring is formed by the laser CVD using an organometallic compound. Method of forming connection wiring structure.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298731A JPH081928B2 (en) | 1986-12-17 | 1986-12-17 | Method for forming connection wiring structure of multilayer wiring |
| US07/134,460 US4900695A (en) | 1986-12-17 | 1987-12-17 | Semiconductor integrated circuit device and process for producing the same |
| US07/584,180 US6753253B1 (en) | 1986-06-18 | 1990-09-18 | Method of making wiring and logic corrections on a semiconductor device by use of focused ion beams |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298731A JPH081928B2 (en) | 1986-12-17 | 1986-12-17 | Method for forming connection wiring structure of multilayer wiring |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63152150A JPS63152150A (en) | 1988-06-24 |
| JPH081928B2 true JPH081928B2 (en) | 1996-01-10 |
Family
ID=17863538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61298731A Expired - Fee Related JPH081928B2 (en) | 1986-06-18 | 1986-12-17 | Method for forming connection wiring structure of multilayer wiring |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081928B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244756A (en) * | 1987-03-31 | 1988-10-12 | Sony Corp | Multilayer interconnection structure |
| JP2785556B2 (en) * | 1992-01-08 | 1998-08-13 | 日本電気株式会社 | Semiconductor device wiring correction method |
| DE4435585C2 (en) * | 1994-10-05 | 2001-02-01 | Micronas Gmbh | Connection structure for double layers, in particular for use in integrated semiconductor circuits |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5667938A (en) * | 1979-11-08 | 1981-06-08 | Nec Corp | Semiconductor system |
| JPS6070743A (en) * | 1983-09-27 | 1985-04-22 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS61224342A (en) * | 1985-03-29 | 1986-10-06 | Hitachi Ltd | Correction for lsi aluminum wiring and device thereof |
| JPH0620101B2 (en) * | 1986-09-29 | 1994-03-16 | 三菱電機株式会社 | Semiconductor device |
-
1986
- 1986-12-17 JP JP61298731A patent/JPH081928B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63152150A (en) | 1988-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4900695A (en) | Semiconductor integrated circuit device and process for producing the same | |
| US4868068A (en) | IC wiring connecting method and resulting article | |
| US7615385B2 (en) | Double-masking technique for increasing fabrication yield in superconducting electronics | |
| US5026664A (en) | Method of providing a semiconductor IC device with an additional conduction path | |
| JP2009124079A (en) | Manufacturing method of semiconductor device, and manufacturing line of semiconductor device | |
| JPH081928B2 (en) | Method for forming connection wiring structure of multilayer wiring | |
| US6174819B1 (en) | Low temperature photoresist removal for rework during metal mask formation | |
| JPH01119037A (en) | Troubleshooting of semiconductor device | |
| JPH01217946A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JPS6355957A (en) | Method and apparatus for interconnecting ic wiring | |
| JP2594941B2 (en) | IC wiring connection method and device | |
| JP2550027B2 (en) | Fine wiring method for IC device | |
| JP2962474B2 (en) | IC element processing method | |
| JP2527292B2 (en) | IC element and wiring connection method in IC element | |
| JP2708560B2 (en) | Method for forming connection wiring to semiconductor device | |
| JPH04239146A (en) | Analysis method for trouble in semiconductor device | |
| JP2916117B2 (en) | Wiring forming device for IC element | |
| JPH084089B2 (en) | IC element and wiring connection method in IC element | |
| JPS63164240A (en) | Wiring formation and apparatus therefor | |
| JPH06302603A (en) | Ic device | |
| JPH0883791A (en) | Apparatus for making hole in ic device and for forming film on the same | |
| JPH06177255A (en) | Manufacture of semiconductor integrated circuit device | |
| JPH06283535A (en) | Insulating film forming method for ic element | |
| JPS62222658A (en) | Formation of conductor wiring | |
| JPH06342850A (en) | Semiconductor integrated circuit device and manufacture thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |