JPS63164240A - Wiring formation and apparatus therefor - Google Patents
Wiring formation and apparatus thereforInfo
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Abstract
Description
【発明の詳細な説明】
〔産業−にの利用分野〕
本発明は半導体装置の表面に配線を形成する技術に係り
、特に試作した半導体装置に部分的な不良が存在する場
合に不良箇所を特定し、補修するのに好適な配線形成技
術に関する。[Detailed Description of the Invention] [Industrial Field of Application] The present invention relates to a technology for forming wiring on the surface of a semiconductor device, and in particular, to identifying a defective location when a prototype semiconductor device has a partial defect. The present invention relates to a wiring formation technique suitable for repair.
高性能化、高速化をめざして半導体装置の微細化、高集
積化が行われている。これに伴い、半導体装置の開発が
難かしくなって居り、開発期間の長期化を招いている。2. Description of the Related Art Semiconductor devices are becoming smaller and more highly integrated with the aim of achieving higher performance and higher speeds. As a result, the development of semiconductor devices has become more difficult, leading to longer development periods.
かがる情況は、ＬＳＩ設計にもカッ１〜アンドトライな
る回路製作技法が必要であることを示している。即ち、
従来の設計で十分に動作しないチップ上の不良部分を特
定し、当該部分に存在する配線を切断したり、任意の箇
所に布線を施したり、不良配線を補修して、暫定的に完
全な動作が得られる半導体装置を製造すれば。The current situation shows that LSI design also requires a circuit fabrication technique called 1-and-try. That is,
Identify defective parts on the chip that do not work well with conventional designs, cut the wiring existing in the relevant part, route the wiring to any desired location, repair the defective wiring, and temporarily complete the process. If you manufacture a semiconductor device that works.
それに引き続く特性評価や、設計変更が迅速に行えるこ
ととなる。Subsequent characteristic evaluations and design changes can be made quickly.
一方、従来技術として特開昭５９−１６８６５２号があ
り、集束イオンビームによる半導体装置の配線の切断お
よび穴あけの手段が示されている。On the other hand, as a prior art, Japanese Patent Application Laid-open No. 168652/1987 discloses a means for cutting and drilling wiring in a semiconductor device using a focused ion beam.
即ち、集束イオンビームによる加工は０．５μｍ以下の
加工が可能であること、どの様な材料でもスパツタリン
グにより上層から順次容易に加工が行えることなどから
配線を切断したり、上下の配線を接続する手順が示され
ているが、一つの配線から別の配線へと接続を行う手段
については何ら触れられていない。In other words, processing using a focused ion beam enables processing of 0.5 μm or less, and any material can be easily processed sequentially from the upper layer by sputtering, making it possible to cut wiring or connect upper and lower wiring. Although steps are given, there is no mention of means of making connections from one wire to another.
また、エクステンデド・アブストラクツ・オブザ・セブ
ンティーンス・コンファレンス・オン・ソリッドステイ
ト・デバイセズ・アンド・マテリアルズ（１９８５年）
第１９３頁から第１９６頁（Ｅｘｔｅｎｃｔｅｄ Ａｂ
ｓｔｒａｃｔｓ ｏｆ ｔｈａ １７ｔｈ Ｃｏｎｆｅ
ｒｅｎｃｅｏｎ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅ
ｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ、 Ｔ
ｏｋｙｏ。Also, Extended Abstracts of the Seventeenth Conference on Solid State Devices and Materials (1985)
Pages 193 to 196 (Extended Ab
structures of the 17th Confe
Renceon 5olid 5tate De
vices and materials, T
Okyo.
１Ｑ８５． ｐρ、１９３〜１９６）などに述べられて
いるように、レーザＣＶＤ技術を用いてＳｉｏ２で被覆
されたＳ ｊ Ｊ、％板上にＭｏ配線を形成する技術が
示されている。しかし、現実の半導体装置上に配線を布
設するには、配線材料として十分に低抵抗なものを、高
速に形成することが必要であり、かがる観点のみに立脚
しても、従来技術は、そのままでは適用できない。1Q85. pρ, 193-196), a technique for forming Mo wiring on a SjJ% board coated with Sio2 using laser CVD technology has been shown. However, in order to lay wiring on actual semiconductor devices, it is necessary to form wiring materials with sufficiently low resistance at high speed. , cannot be applied as is.
配線布１投が現実的な速度で行えたとしても、更に配線
と下地との密着強度が十分であること、十分な断面積を
有する配線形状が得られること等が要語される。Even if one throw of the wiring cloth can be carried out at a realistic speed, it is important to ensure that the adhesion strength between the wiring and the base is sufficient and that a wiring shape with a sufficient cross-sectional area is obtained.
上記の従来技術には、ＣＶＤ原料ガス圧を増加させるこ
と、レーザ出力を増加させること、レーザ光照射の相対
的走査速度を減少させることに依って、形成する配線材
料の膜厚を増加できる旨の記、Ｆ！がある。The above-mentioned conventional techniques include the fact that the film thickness of the wiring material to be formed can be increased by increasing the CVD raw material gas pressure, increasing the laser output, and decreasing the relative scanning speed of laser beam irradiation. The record of F! There is.
しかし本件出願に係る発明者らの実験によれば、レーザ
ＣＶＤで形成した配線の膜厚を増加させろと、当該配線
が剥離したり、クラック（ひび割れ）が生じてしまうこ
とが明らかになった。また、レーザ出力を増加させると
下地、特に拡散層や接合部分が過熱され特性が劣化する
のみならず、下地の構造１例えばＡＱ配線の存在、パシ
ベーション膜の膜厚の大小により部分的に熱容量が異な
るため、形成しようとする配線材料の膜厚及び配線幅が
著しく変化することも明らかになった。かかる問題点が
解決されない限り、半導体装置上への配線布設は実現不
可能である。However, according to experiments conducted by the inventors of the present application, it has become clear that increasing the thickness of the wiring formed by laser CVD causes the wiring to peel or crack. In addition, increasing the laser output not only overheats the underlying layer, especially the diffusion layer and the bonding part, deteriorating its characteristics, but also partially increases heat capacity due to the underlying structure 1, for example, the presence of AQ wiring, and the thickness of the passivation film. It has also become clear that because of the difference, the film thickness and wiring width of the wiring material to be formed vary significantly. Unless such problems are solved, wiring on semiconductor devices cannot be realized.
更に別の従来技術として１例えば特開昭６０−２３６２
１４号公報、特開昭６０−２３６２１５号公報に開示さ
れているように、レーザ光を吸収する核として、１００
Å以下の薄い膜を成膜した後にレーザ光を照射してＣＶ
Ｄを行わせ配線材料を成膜する技術がある。しかし本件
出願に係る発明者らの実験によれば、１００Å以下の薄
い膜では配線材料と下地との密着強度が不十分であり、
レーザ光の吸収が不十分で下地が過熱され特性の劣化を
生じさせることが明らかになっている。Further, as another prior art, 1, for example, Japanese Patent Application Laid-Open No. 60-2362
As disclosed in Japanese Patent Publication No. 14 and Japanese Patent Application Laid-Open No. 60-236215, 100
After forming a thin film of Å or less, CV is applied by irradiating it with laser light.
There is a technique of performing D to form a film of wiring material. However, according to experiments conducted by the inventors of this application, a thin film of 100 Å or less does not provide sufficient adhesion strength between the wiring material and the underlying layer.
It has become clear that insufficient absorption of laser light causes the substrate to overheat, resulting in deterioration of characteristics.
第１の従来技術は上記の様に、一つの配線から別の配線
へと接続を行う手段については何ら触れられておらず、
また第２の従来技術においては次の様な具体的問題点が
未解決である。即ち、（１）析出させ布設した配線が、
半導体装置表面から剥離してしまったり、ひび割れ（ク
ラック）が生じてしまう。As mentioned above, the first conventional technology does not mention any means for connecting one wiring to another,
Further, in the second prior art, the following specific problems remain unsolved. That is, (1) the deposited and laid wiring is
It may peel off from the surface of the semiconductor device or cause cracks.
（２） 配線布設の際に、レーザ光を照射しているが、
レーザ光照射が配線の下地となる下層を過熱してしまう
。(2) Laser light is irradiated during wiring installation, but
Laser light irradiation overheats the underlying layer of the wiring.
（３） （２）の結果、析出過程が下地となる下層の
熱容にに依存することとなり、下層に熱容量の小さい材
質からなる下地構造があると、布設したい配線の厚み及
び幅が極端に太くなり、配線幅を均一に保つのが困難で
ある。(3) As a result of (2), the deposition process depends on the heat capacity of the underlying layer, and if the underlying structure is made of a material with low heat capacity, the thickness and width of the wiring to be laid will be extremely large. This makes it difficult to maintain a uniform wiring width.
さらには第１の従来技術により半導体装置の絶縁膜に穴
あけを行なって接続が必要な配線の一部を露出させた後
に大気にさらすと、配線の表面に酸化膜が形成されレー
ザＣＶＤにより配線を形成しても接続抵抗が大きい、あ
るいは全く導通しないという問題点が残る。Furthermore, when a part of the wiring that requires connection is exposed by drilling a hole in the insulating film of a semiconductor device using the first conventional technique and then exposing it to the atmosphere, an oxide film is formed on the surface of the wiring and the wiring is removed by laser CVD. Even if it is formed, the problem remains that the connection resistance is large or there is no conduction at all.
本発明の目的は、レーザＣＶＤ技術で形成した配線が上
記の問題点を生ずることなく、半導体装置上の任意箇所
を接続できる配線形成技術を提供することにある。An object of the present invention is to provide a wiring formation technique that allows wiring formed by laser CVD technology to connect arbitrary locations on a semiconductor device without causing the above-mentioned problems.
上記目的は半導体装置表面のクリーニング、絶縁膜への
穴（窓）あけ、（必要に応じて配線の切断）、緩衝膜の
形成、配線布設までを、半導体装置を途中で高真空環境
から脱却させること無く行うことで達成される。The above purpose is to clean the surface of the semiconductor device, make a hole (window) in the insulating film, (cut the wiring if necessary), form a buffer film, lay the wiring, and take the semiconductor device out of the high vacuum environment midway through. It is achieved by doing things without doing anything.
即ち、半導体装置を真空中でクリーニングする手段と、
半導体装置表面に形成されている絶縁膜（多層配線の場
合には層間絶縁膜を含む）に窓あけを施し配線の一部を
露出させる手段（必要に応じて配線の切断を行う手段も
兼ねる）と、半導体装置の最上層（半導体装置表面）を
構成する材料および布設しようとする配線材料に対して
物理的密着性に富む導電体であって、配線布設に用いる
レーザ光の吸収率が高い材料から成る緩衝膜を。That is, means for cleaning the semiconductor device in vacuum;
A means of opening a window in an insulating film (including an interlayer insulating film in the case of multilayer wiring) formed on the surface of a semiconductor device to expose a part of the wiring (also serves as a means of cutting the wiring if necessary) and a conductor that has good physical adhesion to the material constituting the top layer of the semiconductor device (semiconductor device surface) and the wiring material to be laid, and a material that has a high absorption rate of the laser light used for laying the wiring. A buffer membrane consisting of.
少なくとも半導体装置の一部に形成する手段と、当該緩
衝膜に対してＣＶＤガス雰囲気内で相対的に走査しなか
らレーザ光を照射する手段が主たる構成要素である。The main components are a means formed on at least a part of the semiconductor device, and a means for irradiating the buffer film with a laser beam while scanning it relatively in a CVD gas atmosphere.
これらの手段により、半導体装置を単一の真空容器、あ
るいはゲートバルブで連結された複数の真空容器内で大
気にさらされることなく処理することにより、上記目的
が達成される。By these means, the above object is achieved by processing the semiconductor device in a single vacuum container or in a plurality of vacuum containers connected by a gate valve without being exposed to the atmosphere.
配線布設後には前記４ａ衝膜を除去する必要があるので
１本願の実施例においては気相で除去するスパッタエツ
チング手段が開示されて居るが、配線布設後は大気中を
持ち運び、液相でエツチングする手法も可能である。但
し、液相でエツチングする場合は薬液の純度を考慮し、
容器から溶解する不純物の対策を講する必要があるが、
ここではこれ以上は触れない。Since it is necessary to remove the film 4a after wiring is laid, the embodiment of the present application discloses a sputter etching method for removing it in a gas phase. It is also possible to do this. However, when etching in a liquid phase, take into consideration the purity of the chemical solution.
Although it is necessary to take measures against impurities that dissolve from the container,
I won't go into it any further here.
集束イオンビームにより絶縁膜に窓あけされ露出した半
導体装置の配線（主としてＡＱ配線）は極めて活性で酸
素と結合して酸化膜を作りやすい。Wiring (mainly AQ wiring) of a semiconductor device exposed by opening a window in an insulating film by a focused ion beam is extremely active and easily combines with oxygen to form an oxide film.
このため窓あけを施した後に大気にさらすことなく同一
真空容器内で、或はゲートバルブを介して連結した真空
容器内へ移動して、半導体装置表面に緩衝膜を形成すれ
ば、酸化膜により接続抵抗の増大が生ずることがない。Therefore, if a buffer film is formed on the surface of a semiconductor device by opening the window and then moving it within the same vacuum container or into a vacuum container connected via a gate valve without exposing it to the atmosphere, the oxide film will No increase in connection resistance occurs.
ここで定義した緩衝膜とは、具体的には、Ｍｏ。Specifically, the buffer film defined here is Mo.
Ｃｒ、Ｗ、Ｎｉといった金属、或いは活性不純物を含ん
だＳ ｉ、 Ｇｅ、 ＧａＡｓ、ポリシリコンといった
半導体、金属とシリコンの合金であるシリサイドである
。これらの物質は、半導体装置の表面を覆う５ｉｎ２パ
ツシベーシヨン膜や、レーザＣＶＤで布設される配線材
料との密着性が優れている。These include metals such as Cr, W, and Ni, semiconductors such as Si, Ge, GaAs, and polysilicon containing active impurities, and silicides that are alloys of metal and silicon. These substances have excellent adhesion to the 5in2 passivation film covering the surface of the semiconductor device and the wiring material laid by laser CVD.
このため半導体装置表面から配線材料を剥離することな
く、布設後の配線材料にクラックが生じることもない。Therefore, the wiring material does not peel off from the surface of the semiconductor device, and cracks do not occur in the wiring material after installation.
また、緩衝膜はＣＶＤ現象を生じさせるレーザ光に対し
て吸収率が高いので、レーザ出力を増加せずども配線材
料の析出が可能であり、制御性の良いＣＶＤが行える。Further, since the buffer film has a high absorption rate for the laser light that causes the CVD phenomenon, it is possible to deposit wiring material without increasing the laser output, and CVD with good controllability can be performed.
換言すれば、レーザ光を高速で走査しても配線の布設が
できる。In other words, wiring can be laid even if the laser beam is scanned at high speed.
東に、緩衝膜があるために布設する下地の材質構造の影
響を緩和できるので、布設する配線の幅及び１漠ノｌを
一定に保ち易くなる。逆に、緩衝）摸がレーザ光のエネ
ルギーの大部分を吸収し、一部分を反射するので、配線
の下地への熱的影響を減少できる。Since there is a buffer film on the east side, the influence of the material structure of the underlying layer can be alleviated, making it easier to keep the width and width of the wiring wire constant. Conversely, the buffer absorbs most of the energy of the laser beam and reflects a portion of it, reducing the thermal influence on the underlying wiring.
第１図は本発明の一実施例である配線布設装置の全体構
成を示している。FIG. 1 shows the overall configuration of a wiring installation device that is an embodiment of the present invention.
ロードロック室１はゲートバルブ２を介してメインチャ
ンバ３と連結されており、各々、真空ポンプ４，４′に
より、配線５，５′及びバルブ６゜６′を介して排気で
きる構成となっている。ロードロック室１にはウェハ７
（あるいは必要に応じてチップ）を載置するための試料
台８及び上部電極９が設けられ、更には流量調整用のバ
ルブ１０゜配管１１を介してＡｒガスボンベ１２に接続
されている。The load lock chamber 1 is connected to the main chamber 3 via a gate valve 2, and is configured to be able to be evacuated by vacuum pumps 4, 4' via wirings 5, 5' and valves 6°6'. There is. Wafer 7 is in load lock chamber 1.
A sample stage 8 and an upper electrode 9 are provided for placing a sample (or a chip as necessary) thereon, and the sample stage 8 is further connected to an Ar gas cylinder 12 via a valve 10 and a pipe 11 for flow rate adjustment.
また、メインチャンバ３内にはウェハ７′を載置しＸ−
Ｙ−Ｚ−０に移動可能なステージ１３が設置され、流量
調整用のバルブ１４，１５．配管１６．１７を介してそ
れぞれＣＶＤ原料ガスボンベ１８、Ａｒガスボンベ１９
に接続されている。In addition, a wafer 7' is placed in the main chamber 3 and
A movable stage 13 is installed on Y-Z-0, and valves 14, 15 . CVD source gas cylinder 18 and Ar gas cylinder 19 are connected through pipes 16 and 17, respectively.
It is connected to the.
さらにメインチャンバ３にはイオンビーム光学系２０が
設置され１例えば液体金属イオン源から放出された金属
イオンを微細に集束し、−窓領域を走査させることによ
りスパッタリング加工が行なえる構成になっている。さ
らにメインチャンバ３にはスパッタ用ターゲットを有す
るスパッタ上部電極２１が設けられている。さらに、レ
ーザ光透過用の窓２２が設けられ、Ａｒイオンレーザ発
振器２３から発振されたレーザ光２４がレーザ光学系２
５を介して対物レンズ２６で集光してウェハ７′に照射
できる構成となっている。レーザ光学系２５にはＴＶカ
メラ２７が取付けられており、モニタ２８によってウェ
ハ７′の表面が観察できる構成となっている。Furthermore, an ion beam optical system 20 is installed in the main chamber 3, and is configured to finely focus metal ions emitted from a liquid metal ion source, for example, and perform sputtering processing by scanning a window area. . Further, the main chamber 3 is provided with a sputtering upper electrode 21 having a sputtering target. Further, a window 22 for transmitting laser light is provided, and a laser light 24 oscillated from an Ar ion laser oscillator 23 is transmitted to the laser optical system 2.
The configuration is such that the light can be focused by an objective lens 26 through a lens 5 and irradiated onto a wafer 7'. A TV camera 27 is attached to the laser optical system 25, and the surface of the wafer 7' can be observed on a monitor 28.
次に各部の機能および本発明にかかる配線形成の手順に
ついて説明する。Next, the functions of each part and the procedure for forming wiring according to the present invention will be explained.
不要な配線の切断も含めて配線を形成すべきウェハ７を
ロードロック室１内の試料台８上に載置し、密閉した後
、バルブ６を開けて、真空ポンプ４によりロードロック
室１内をＩ Ｘ １０−７Ｔｏｒｒ以下まで排気する。The wafer 7 on which wiring is to be formed, including cutting unnecessary wiring, is placed on the sample stage 8 in the load-lock chamber 1 and sealed, the valve 6 is opened, and the vacuum pump 4 is used to move the wafer 7 into the load-lock chamber 1. is evacuated to I x 10-7 Torr or less.
このときの真空度はｌＸｌ０−’Ｔｏｒｒでも、場合に
よっては許容される。At this time, even a degree of vacuum of 1X10-'Torr is permissible in some cases.
その後、流量調整用バルブ１０を開き、Ａｒガスボンベ
１２からＡｒガスをロードロック室１内に導入し、Ａｒ
ガス圧が数ｍ Ｔｏｒｒとなる様にバルブ１０を調整す
る。この状態で高周波電源（図示せず）からの高周波電
力を試料台８に印加する。After that, the flow rate adjustment valve 10 is opened, Ar gas is introduced into the load lock chamber 1 from the Ar gas cylinder 12, and the Ar gas is introduced into the load lock chamber 1.
The valve 10 is adjusted so that the gas pressure is several m Torr. In this state, high frequency power from a high frequency power source (not shown) is applied to the sample stage 8.
この時、上部電極９はアースレベルに保たれる。At this time, the upper electrode 9 is kept at ground level.
これにより試料台８およびウェハ７と上部電極９の間に
Ａｒプラズマが発生し、Ａｒ’イオンがウェハ７表面を
スパッタリングする。これにより、ウェハ７表面に付着
している汚染源（水分、ゴミ。As a result, Ar plasma is generated between the sample stage 8, the wafer 7, and the upper electrode 9, and Ar' ions sputter the surface of the wafer 7. This removes contamination sources (moisture, dust, etc.) adhering to the surface of the wafer 7.
よご九）を除去する。Yogoku) is removed.
その後、高周波電力の印加を停止し、バルブ１０を閉じ
、バルブ６を開いてロードロック室ｌ内のＡｒガスを排
気する。その後、グー１−バルブ２を開いて搬送機構（
図示せず）によりウェハ７をメインチャンバ３内のＸ−
Ｙ−Ｚ−０ステージ１３上に載置する。この時、メイン
チャンバ３内はＩ Ｘ Ｉ Ｏ−’Ｔｏｒｒ程度の高真
空に保たれている。Thereafter, the application of high frequency power is stopped, the valve 10 is closed, and the valve 6 is opened to exhaust the Ar gas in the load lock chamber l. After that, open Goo 1-Valve 2 and transfer mechanism (
(not shown) to place the wafer 7 in the main chamber 3
Place it on the Y-Z-0 stage 13. At this time, the inside of the main chamber 3 is maintained at a high vacuum of approximately IXIO-'Torr.
ウェハ７′はステージ１３によりレーザ透過用の窓２２
直下に移動され、対物レンズ２６．ＴＶカメラ２７．お
よびモニタ２８でｗｉ察しながら２゜Ｏ方向の調整を行
う。その後、配線形成を行うべきチップの基準位置（タ
ーゲットマーク、あるいはチップの特定箇所）を位置合
せし、ステージ１３を駆動してイオンビーム光学系２０
の直下に移動する。ここでは予備的な位置合せをレーザ
光学系２５．対物レンズ２Ｇ、ＴＶカメラ２７、モニタ
２８で行なったが必ずしも必要ではなく、後述するイオ
ンビーム光学系２０で走査イオン顕微鏡像を観察しなが
ら行っても良い。The wafer 7' is provided with a window 22 for laser transmission by the stage 13.
The objective lens 26. TV camera27. Then, while monitoring the situation on the monitor 28, the adjustment is made in the 2°O direction. After that, the reference position (target mark or specific part of the chip) of the chip where wiring is to be formed is aligned, and the stage 13 is driven to move the ion beam optical system 20.
Move directly below. Here, preliminary alignment is performed using the laser optical system 25. Although the objective lens 2G, the TV camera 27, and the monitor 28 are used to carry out the process, this is not necessarily necessary, and the process may be performed while observing a scanning ion microscope image using the ion beam optical system 20, which will be described later.
イオンビーム光学系２０は第２図に示す様に。The ion beam optical system 20 is as shown in FIG.
イオン源（例えばＧσ等の液体金属イオン源）３１、そ
の下部に設けられた引出し電極３２、静電レンズ３３ブ
ランキング電極３４．デフレクタ電極３５、二次電子検
出器３６．電子シャワー３７から構成されている。An ion source (for example, a liquid metal ion source such as Gσ) 31, an extraction electrode 32 provided at the bottom thereof, an electrostatic lens 33, a blanking electrode 34. Deflector electrode 35, secondary electron detector 36. It consists of an electronic shower 37.
引出し電極に高電圧を印加することにより、イオン源３
１から金属イオンビーム３８（Ｇσイオン源の場合には
Ｇσイオン）が放出され静電レンズ３３により０．１〜
０．５μｍφに集束され、ウェハ７′上に照射される。By applying a high voltage to the extraction electrode, the ion source 3
1, a metal ion beam 38 (Gσ ions in the case of a Gσ ion source) is emitted from the electrostatic lens 33.
The beam is focused to 0.5 μmφ and irradiated onto the wafer 7'.
この時、デフレクタ電極３５によりイオンビーム３８を
走査することにより一定領域のスパッタリング加工が行
なる。また、デフレクタ電極３５に印加する信号に同期
させて二次電子検出器３６から得られる信号をモニタ３
９上に表示することにより、走査イオン顕微鏡像として
ウニハフ′表面の＆１察を行うことができる。ここで、
電子シャワー３７はチップ（ウェハ）表面がイオンビー
ム３８により正に帯電するのを防止するためのものであ
る。なお、イオン源３１の加熱用電源、各電極３２，３
４．３５静電レンズ３３、電子シャワー３７用の電源は
図示していない。モニタ３９上の走査イオン顕微鏡像を
児ながらチップの基準位置を例えばイオン光学系２０の
光軸中心に位置合わせする。その後、設計データに従っ
てステージ１３を駆動して切断すべき配線位置あるいは
接続すべき配線位置に移動する。この時、イオンビーム
３８はブランキング電（歪３４により曲げられ、チップ
上には到達しない。At this time, the ion beam 38 is scanned by the deflector electrode 35 to perform sputtering processing in a certain area. In addition, the monitor 3 monitors the signal obtained from the secondary electron detector 36 in synchronization with the signal applied to the deflector electrode 35.
9, it is possible to observe the surface of the sea urchin huff' as a scanning ion microscope image. here,
The electron shower 37 is for preventing the chip (wafer) surface from being positively charged by the ion beam 38. In addition, the heating power source of the ion source 31, each electrode 32, 3
4.35 Power supplies for the electrostatic lens 33 and electronic shower 37 are not shown. While observing the scanning ion microscope image on the monitor 39, the reference position of the chip is aligned to, for example, the center of the optical axis of the ion optical system 20. Thereafter, the stage 13 is driven according to the design data to move to the wiring position to be cut or to the wiring position to be connected. At this time, the ion beam 38 is bent by the blanking current (distortion 34) and does not reach the chip.
移動が終了すると、偏向させないときの光軸を中心に、
切断の場合は配線巾より広く（ただし隣接する配線には
照射されない範囲で）走査領域を設定して、接続の場合
には配線巾と同程度に走査領域を設定して、それぞれイ
オンビーム３８を必要な時間、照射する。照射時間は加
工速度を予め測定しておくことにより設定できるし、加
工深さをモニタする手段を用いても良い。イオンビーム
３８による加工、ステージ１３の移動を繰返すことによ
り、必要な配線の切断および接続すべき配線への窓あけ
が終了する。なお、本実施例ではイオンビーム照射によ
る二次電子を利用したｗｔ察について説明して来たが、
二次イオンを利用した観察も併用することができる。特
に加工深さをモニタする手段として、二次イオンを利用
する方法が有効であるが、ここではこれ以上触れない。When the movement is finished, the optical axis when not deflected is the center.
In the case of cutting, the scanning area is set to be wider than the wiring width (but within the range in which adjacent wiring is not irradiated), and in the case of connection, the scanning area is set to the same extent as the wiring width, and the ion beam 38 is applied to each of them. Irradiate for the required time. The irradiation time can be set by measuring the machining speed in advance, or a means for monitoring the machining depth may be used. By repeating the processing by the ion beam 38 and the movement of the stage 13, the necessary cutting of the wiring and the opening of the window to the wiring to be connected are completed. In this example, we have explained wt detection using secondary electrons generated by ion beam irradiation.
Observation using secondary ions can also be used. In particular, a method using secondary ions is effective as a means of monitoring the machining depth, but this will not be discussed further here.
次にステージ１３を駆動して、ウェハ７′をスパッタ電
極２１の直下に移動する。イオンビーム３８がメインチ
ャンバ３内に照射される開口部分にはゲートバルブ４０
が設けられており、イオンビーム３８照射が終了した時
点で閉じられイオンビーム光学系２０を真空に保つ。メ
インチャンバ３内は流μ調整用バルブ１５（第１図）、
配管１７を介してボンベ１９よりＡｒガスを導入しＡｒ
ガス圧が数ｍ Ｔｏｒｒとなる様にバルブ１５により調
整する。スパッタ電極２１にはＣ「ターゲットが設置さ
れており、これに高周波電力を印加し、ステージ１３は
アースレベルに保たれる。高周波電力印加により発生し
たＡｒプラズマ中のＡｒ’イオンがＣｒターゲットをス
パッタリングすることによりＣｒ原子が飛び出し、ウニ
ハフ′表面に付着する。これにより数１００〜１０００
人程度のＣｒ膜を形成できる。この緩衝膜としてのＣｒ
の膜厚は３００人程度でその効果を奏することがでさ。Next, the stage 13 is driven to move the wafer 7' directly below the sputtering electrode 21. A gate valve 40 is provided at the opening portion where the ion beam 38 is irradiated into the main chamber 3.
is provided and is closed when ion beam 38 irradiation is completed to keep the ion beam optical system 20 in a vacuum. Inside the main chamber 3 is a flow μ adjustment valve 15 (Fig. 1),
Ar gas is introduced from the cylinder 19 through the pipe 17 and the Ar
The valve 15 is used to adjust the gas pressure to several m Torr. A C target is installed on the sputtering electrode 21, and high frequency power is applied to it, and the stage 13 is kept at ground level.Ar' ions in the Ar plasma generated by the application of high frequency power sputter the Cr target. As a result, Cr atoms fly out and attach to the surface of the sea urchin huff.
A Cr film as large as a human can be formed. Cr as this buffer film
The thickness of the film is about 300 people to achieve this effect.
１μｍ程度まで厚くしても下地（半導体装置表面）との
密着性は良好である。後の工程で緩衝膜の除去が必要な
場合には、下地である半導体装置表面上のパッシベーシ
ョン膜（Ｓｉｎ、）の膜厚が、後のエツチング工程でど
こまで削られてもかまわないかに依存して、緩衝膜の膜
厚を決めることとなる。Even when the thickness is increased to about 1 μm, the adhesion to the underlying layer (the surface of the semiconductor device) is good. If it is necessary to remove the buffer film in a later process, it depends on how far the thickness of the underlying passivation film (Sin) on the surface of the semiconductor device can be removed in the later etching process. , the thickness of the buffer film is determined.
尚、半導体装置全面に緩衝膜を付ける必要はなく、適宜
、マスク手段を設けて、配線の布設が必要な箇所及びそ
の近辺のみに緩衝膜を成膜すれば、後のエツチング工程
が多少、楽になろう。Note that it is not necessary to apply a buffer film to the entire surface of the semiconductor device, and if a masking means is provided as appropriate and the buffer film is formed only at and around the locations where wiring is required, the subsequent etching process will be made a little easier. Become.
本実施例では、パッシベーション膜が１〜２μｍｔｔ衝
膜としてのＣｒが５００人であるので、多少強めにエツ
チングを施しても、半導体装置の特性に影響はない。In this embodiment, since the passivation film has a Cr content of 500 as a 1 to 2 μm tt film, even if the etching is performed somewhat aggressively, the characteristics of the semiconductor device are not affected.
上部電極９にＭＯターゲットを用いれば緩衝膜としてＭ
Ｏを成膜できる。この場合のＭＯ膜厚も後のエツチング
工程にいかなる手段を用いるかで、数１００〜１０００
人の範囲で適宜決定する必要がある。If an MO target is used for the upper electrode 9, M can be used as a buffer film.
O can be formed into a film. The thickness of the MO film in this case varies from several hundred to several thousand depending on what method is used in the subsequent etching process.
It is necessary to make an appropriate decision within the scope of the person.
緩１＃膜を成膜後、バルブ１５を閉じてメインチャンバ
３内を１． Ｘ １０−’Ｔｏｒｒ程度まで排気し、ス
テージ１３を駆動させてウェハ７′を窓２２直下に移動
する。窓２２を介してレーザ集光用対物レンズ２Ｇ、Ｔ
Ｖカメラ２７、モニタ２８により配線布設を行う・＼き
半導体装置上の一定位置（例えばターゲットマーク）と
モニタ２８上のマーカ（例えば電子ラインの交点）を一
致させる。そして設計上の寸法に従ってＸ−Ｙステージ
１３を駆動して、接続を要する部分、即ちパッシベーシ
ョン膜および必要に応じて層間絶縁膜に窓が形成され配
線が露出した部分、とマーカを一致させる。After forming the loose 1# film, the valve 15 is closed and the inside of the main chamber 3 is heated to 1. The wafer 7' is evacuated to about X10-'Torr and the stage 13 is driven to move the wafer 7' directly below the window 22. Laser focusing objective lenses 2G and T are provided through the window 22.
Wiring is laid using the V-camera 27 and the monitor 28. A fixed position on the semiconductor device (for example, a target mark) and a marker on the monitor 28 (for example, an intersection of electronic lines) are made to match. Then, the X-Y stage 13 is driven according to the designed dimensions to align the marker with a portion requiring connection, that is, a portion where a window is formed in the passivation film and, if necessary, an interlayer insulating film to expose wiring.
二のマーカは、レーザ光１９を照射した場合の集光位置
である。The second marker is the condensing position when the laser beam 19 is irradiated.
本発明で用いられるレーザＣＶＤ技術は、レーザ光の照
射位置に発生する熱エネルギーにより。The laser CVD technology used in the present invention uses thermal energy generated at the irradiation position of the laser beam.
当該発熱位置近傍に浮遊するＣＶＤ用原料ガスを分解し
て堆積させるものである。This method decomposes and deposits the CVD raw material gas floating in the vicinity of the heat generating position.
バルブ１４を開き、ＣＶＤ原料ガスボンベ１８から配管
１６を介してＣＶＤガスをメインチャンバ３に導入する
とともに、バルブ６′を閉じてＣＶＤガスを一定圧力で
閉じ込める。ここではＣＶＤガスとしてＭ ｏ （Ｃ○
）６（モリブデンカルボニル）を用い、０．１Ｔｏｒｒ
前後の圧力になる様に調整する。なお、必要に応じてＡ
ｒ、Ｈｅ等の不活性ガスを導入して大気圧付近まで圧力
を上げても良い。The valve 14 is opened to introduce CVD gas into the main chamber 3 from the CVD source gas cylinder 18 via the pipe 16, and the valve 6' is closed to confine the CVD gas at a constant pressure. Here, M o (C○
) 6 (molybdenum carbonyl), 0.1 Torr
Adjust so that the pressure is equal to the front and back. In addition, if necessary,
The pressure may be raised to near atmospheric pressure by introducing an inert gas such as r, He, or the like.
また、Ｍ ｏ （ＣＯ） ＋、は室温では白色固体であ
り昇華による蒸気圧が低いため、ボンベ１８、バルブ１
４、配管１６を加熱する必要がある。（図示せず）。In addition, M o (CO) + is a white solid at room temperature and has a low vapor pressure due to sublimation, so
4. It is necessary to heat the pipe 16. (not shown).
ここでＡｒレーザ発振器２３よりＡｒレーザ２４を発振
させレーザ光学系２５、対物レンズ２６により集光しつ
つ、窓２２を介してウェハ７′上の穴あけされ配線が露
出している部分（以下、窓内部と称す）に当該レーザ光
を照射する。レーザ出力にもよるが、数秒〜数１０秒で
窓内部ＭＯを析出させることができる。完全に窓内部を
埋め込んだ後、シャッタ（図示せず）によりレーザ光２
４を遮断し、制御装置（図示せず）により設計寸法、あ
るいは予め設定された寸法だけステージ１３を移動させ
、対をなす接続すべき部分（配線が露出している部分）
とマーカを一致させる。位置合せ終了後、シャッタを開
いてレーザ光２４を照射し。Here, an Ar laser 24 is oscillated by an Ar laser oscillator 23, and the light is focused by a laser optical system 25 and an objective lens 26, and a hole is drilled on the wafer 7' through the window 22 to expose the wiring (hereinafter referred to as the window). (referred to as the inside) is irradiated with the laser light. Although it depends on the laser output, the MO inside the window can be precipitated in several seconds to several tens of seconds. After completely embedding the inside of the window, a shutter (not shown) is used to release the laser beam 2.
4 is cut off, and the stage 13 is moved by a design dimension or a preset dimension using a control device (not shown), and the paired parts to be connected (the part where the wiring is exposed) are connected.
and match the markers. After the alignment is completed, the shutter is opened and the laser beam 24 is irradiated.
窓内部をＭＯで埋め込む。Fill the inside of the window with MO.
複数箇所の接続を行う場合は上記動作を繰返し、全ての
窓内部の穴埋めを終了すると、次に穴埋めした部分と穴
埋めした部分の接続、即ち配線形成を行う。まず、一方
の穴埋めした部分に位置合せを行った後、レーザ光２４
を照射しながら、ステージ１３を予め設定された経路に
従って一定速度で移動させ、Ｍｏ配線を形成する。そし
て他方の穴埋め部分までＭｏ配線を形成しながら到達し
た時点で、レーザ光２４の照射を停止する。複数の配線
を布設する場合は上記動作を繰り返す。なお、これらの
穴埋め、配線形成はレーザ光１９のＯＮ・○Ｉ” Ｆお
よびステージ１３の移動により達成されるが、接続すべ
き点を予め座標として人力しておくことにより、通常の
シーケンス制御、数値制御あるいはその組合せにより、
自動的に行うことができる。When connecting multiple locations, the above operation is repeated, and once the holes inside all the windows have been filled, the next step is to connect the filled portions to the filled portions, that is, to form wiring. First, after aligning one of the filled holes, the laser beam 24
While irradiating the Mo wiring, the stage 13 is moved at a constant speed along a preset path to form Mo wiring. The irradiation of the laser beam 24 is then stopped when the Mo wiring reaches the other hole filling part while forming the Mo wiring. If multiple wirings are to be laid, repeat the above operation. Note that these hole filling and wiring formation are achieved by turning on the laser beam 19 and moving the stage 13, but by manually inputting the coordinates of the points to be connected in advance, normal sequence control, Through numerical control or a combination thereof,
It can be done automatically.
本実施例ではＣＶＤ原料ガスとしてＭｏ（Ｃ○）Ｇを用
い、Ｍｏ配線を布設する例を示したが、ガスとしてＣｒ
（Ｃ○）ｓ ＊ Ｗ（Ｃ； Ｏ）ａ ＊ Ｎ１（Ｃ○
）Ｉといった金属カルボニル、ＭｏＦ、、ＷＦａといっ
たハロゲン化合物、Ａ Ｑ （Ｃ： Ｈ３）３ 、Ｃｄ
（ＣＨｓ）ｚといったアルキル化合物を用いることがで
き、とくにプロセスは変わらない。In this example, an example was shown in which Mo(C○)G was used as the CVD source gas and Mo wiring was laid, but Cr was used as the gas.
(C○)s * W(C; O)a * N1(C○
)I, metal carbonyls, MoF, halogen compounds such as WFa, A Q (C: H3)3, Cd
Alkyl compounds such as (CHs)z can be used without particularly changing the process.
配線布設が全て終了した後、バルブ６′を開きＭｏ（Ｃ
ｏ）ａを排出する。１０−７Ｔｏｒｒ程度まで排気して
、ゲートバルブ２を開きウェハ７′をロードロック室ｌ
内の試料台８上に移動させる。ゲートバルブ２を閉じた
後、Ａｒガスボンベ１２のバルブ１０を開いてＡｒガス
をロードロック室１に導入し、Ａｒガス圧が数ｍＴｏｒ
ｒに保たれる様に調整する。その後、上部電極９をアー
スレベルにし、試料台８に高周波電力を印加してＡｒプ
ラズマを発生させ、Ａｒ”イオンでウェハ７表面をスパ
ッタリングする。これにより、ウェハ７表面に形成され
ていた緩衝膜としてのＣｒ膜を除去することができる。After all wiring installation is completed, open valve 6' and connect Mo(C).
o) Discharge a. After exhausting the air to about 10-7 Torr, open the gate valve 2 and transfer the wafer 7' to the load lock chamber l.
Move the sample onto the sample stage 8 inside. After closing the gate valve 2, the valve 10 of the Ar gas cylinder 12 is opened to introduce Ar gas into the load lock chamber 1, and the Ar gas pressure reaches several mTorr.
Adjust so that it is maintained at r. Thereafter, the upper electrode 9 is set to the ground level, high-frequency power is applied to the sample stage 8 to generate Ar plasma, and the surface of the wafer 7 is sputtered with Ar'' ions. The Cr film can be removed.
なお、レーザＣＶＤにより形成されたＭｏ膜も表面がス
パッタリングによりけずられるが１通常Ｍｏ配線は０．
２〜２μｍの膜厚に形成するので、数１００〜１０００
人程度のＣｒ膜を除去する条件であれば問題にならない
。Note that the surface of the Mo film formed by laser CVD is also scratched by sputtering;
Since the film is formed to a thickness of 2 to 2 μm, the number of
There is no problem as long as the conditions are such that the Cr film can be removed to the extent of a human being.
尚、密着性を向上させるには、緩衝膜として、１００人
以１二の膜厚が必要なことが経験的に得られている。It has been empirically determined that in order to improve adhesion, the buffer film needs to have a thickness of 100 to 12 times.
これらの処理を終了することにより、ウェハ上に必要と
する配線を布設することができた。By completing these processes, the necessary wiring could be laid on the wafer.
ここで、さらに第３図によって本発明の配線形成方法に
ついて詳しく説明する。第３図（σ）は配線切断および
配線布設を要する半導体装置の断面を示している。本発
明においては半導体装置を多数登載したウェハを直接の
配線布設対象としても良いし、半導体装′？１１つを登
載したチップを対象としても良い。Here, the wiring forming method of the present invention will be further explained in detail with reference to FIG. FIG. 3 (σ) shows a cross section of a semiconductor device that requires wiring cutting and wiring installation. In the present invention, a wafer on which a large number of semiconductor devices are mounted may be used as a target for direct wiring, or a wafer having a large number of semiconductor devices mounted thereon may be used as a target for direct wiring. It is also possible to target a chip in which 11 items are registered.
ＳＬ基板５０（第２図（ａ））上にＳｉｏ２膜５１を介
して１層目のＡＱ配線５２が形成され、層間絶縁膜５３
を介して２層目のＡＱ配線５４が形成され、さらにその
上にウェハ誉保護するためのパシベーション膜５５が形
成されている。このように、完成した（あるいは途中段
階のものも同様だが）半導体装置は大気中で特性評価等
を行うため。A first layer AQ wiring 52 is formed on the SL substrate 50 (FIG. 2(a)) via a Sio2 film 51, and an interlayer insulating film 53 is formed.
A second layer AQ wiring 54 is formed through the wafer, and a passivation film 55 for protecting the wafer is further formed thereon. In this way, completed semiconductor devices (or those in the middle of the process as well) are evaluated for their characteristics in the atmosphere.
よごれ、あるいは水分等の汚染物５６が表面に付着して
いる。またプロセス中に生じた反応生成物が付着してい
る場合もある。このまま配線形成を行うと、配線膜（緩
衝膜も含めて）の付着力低下、場合によっては配線膜の
剥離が生じる恐れもある。Contaminants 56 such as dirt or moisture are attached to the surface. Also, reaction products generated during the process may be attached. If the wiring is formed in this state, there is a risk that the adhesion of the wiring film (including the buffer film) will decrease, and in some cases, the wiring film may peel off.
そこで第３図（ｂ）に示す様に、スパッタクリーニング
により、汚染５６を除去する。その後、大気にさらすこ
となく第３図（Ｑ）に示す様に、集束イオンビーム加工
により配線の切断５７、および接続を要する部分へのパ
シベーション膜５５および必要に応じて層間絶縁膜５３
に窓５８，５８′を形成して、接続を要する配線の一部
を露出させる。Therefore, as shown in FIG. 3(b), the contamination 56 is removed by sputter cleaning. Thereafter, as shown in FIG. 3 (Q) without exposing to the atmosphere, the wiring is cut 57 by focused ion beam processing, and a passivation film 55 and an interlayer insulating film 53 are formed on the parts requiring connection.
Windows 58, 58' are formed to expose a portion of the wiring that requires connection.
その後、大気にさらすことなく第３図（ｄ）に示す様に
パシベーション膜５５に対して密着性が良く、導電性を
有し、かつレーザ光の吸収率の高い膜５９（具体的には
クロム膜）をスパッタにより数１００〜１０００人の厚
さで全面に成膜する。Thereafter, as shown in FIG. 3(d) without being exposed to the atmosphere, a film 59 (specifically, a chromium A film) is formed over the entire surface by sputtering to a thickness of several hundred to a thousand layers.
しかる後、Ｍｏ（Ｃｏ）、（モリブデンカルボニル）ガ
ス雰囲気中でＡｒレーザを集光照射することにより、ま
ず穴５８．５８′をＭｏで埋め込む。ついで、穴５８と
穴５８′の間をＡｒレーザ光を照射しなからウェハを移
動することにより、第２図（ｅ）に示す様にＭｏ配線６
０を形成する。そして不要なＣｒ膜を除去することによ
り第２図（ｆ）に示す様に布設が完了する。Thereafter, the holes 58 and 58' are first filled with Mo by condensed irradiation with an Ar laser in a Mo(Co), (molybdenum carbonyl) gas atmosphere. Next, by moving the wafer without irradiating Ar laser light between the holes 58 and 58', the Mo wiring 6 is formed as shown in FIG. 2(e).
form 0. Then, by removing unnecessary Cr film, the laying is completed as shown in FIG. 2(f).
ここでレーザ光源としてＡｒレーザが用いられているが
、緩衝膜に吸収されて熱に変わり得る波長のレーザ光源
であれば使用可能である。但し、連続発振の方が望まし
い。例えばクリプ１〜ン（Ｋｒ）レーザ、ＹＡＧレーザ
（高調波発振も含む）、加工部分の寸法が許せばＣ○２
レーザが挙げられる。Although an Ar laser is used as the laser light source here, any laser light source with a wavelength that can be absorbed by the buffer film and converted into heat can be used. However, continuous oscillation is preferable. For example, Crip 1~N (Kr) laser, YAG laser (including harmonic oscillation), C○2 laser if the dimensions of the processing part allow.
An example is a laser.
またＣｒ膜５９はＡｒレーザ光に対し、その膜厚が３０
０人では約１４％、６００人のとき約２％の透過率であ
り、他のレーザ光源に対しても透過率は極端に変わらな
いので、下地へのレーザ照射による熱影響を防止するこ
とができる。また、Ｃｒ膜５９がレーザ光を吸収して発
熱し、そこで分解反応が起きてＭｏ膜が析出するため、
パシベーション膜厚、ＡＱ配線の有無等の下層の影響が
小さく、Ｍｏ配線６０の膜厚、配線幅の変化も小さい。Further, the Cr film 59 has a film thickness of 30 mm for Ar laser light.
The transmittance is about 14% for 0 people and about 2% for 600 people, and the transmittance does not change drastically even with other laser light sources, so it is possible to prevent the thermal effect of laser irradiation on the base. can. In addition, the Cr film 59 absorbs the laser beam and generates heat, and a decomposition reaction occurs and a Mo film is precipitated.
The influence of the lower layer, such as the passivation film thickness and the presence or absence of AQ wiring, is small, and the changes in the film thickness and wiring width of the Mo wiring 60 are also small.
さらには、Ｃｒ膜自体がＡＱ配線と比較して反射率が低
く、また熱伝導率も小さいので、Ｃｒ膜５９がない場合
に比べて低いレーザ出力でもＭｏ配線６０が形成できる
し、同じ出力の場合にはより高速で形成できる。また、
一連の工程を同一装置内で処理できるのでＡＱ配線５２
表面の酸化物、あるいはＣｒ膜５９表面の酸化物が新た
に生成することもなく、接続抵抗の小さい良好な配線を
布設できる。Furthermore, since the Cr film itself has lower reflectance and thermal conductivity than AQ wiring, the Mo wiring 60 can be formed with a lower laser output than without the Cr film 59, and with the same output. In some cases, it can be formed at higher speeds. Also,
AQ wiring 52 because a series of processes can be processed in the same device
Good wiring with low connection resistance can be laid without newly generating oxides on the surface or oxides on the surface of the Cr film 59.
なお１本実施例では予め全面に形成したＣｒ膜のうち不
要部分を除去するためにスパッタ・エツチングを行った
が、第２図（ｅ）に示す状態で大気中に取り出しても、
特に不都合はない。このため。In this example, sputter etching was performed to remove unnecessary parts of the Cr film previously formed on the entire surface, but even if taken out into the atmosphere in the state shown in FIG. 2(e),
There is no particular inconvenience. For this reason.
ウェットエツチングの手法により不要Ｃｒ膜を除去する
こともできる。即ち、例えばエツチング液として水ＩＱ
に硝酸第２セリウム・アンモンＣｅ（ＮＯｌ）４・２Ｎ
Ｈ４Ｎ０．２００ｇを溶解させたものを用い、室温で約
３０秒間浸漬することにより、５００へのＣｒ膜を除去
することができる。The unnecessary Cr film can also be removed by wet etching. That is, for example, water IQ can be used as an etching solution.
and ceric nitrate/ammonium Ce (NOl) 4.2N
By using a solution containing 0.200 g of H4N and immersing it at room temperature for about 30 seconds, the Cr film on 500 can be removed.
次に本発明の配線布設装置の別な実施例を第、１図に示
す。なお第１図と同じ部分は同一番号で示しである。Next, another embodiment of the wiring installation apparatus of the present invention is shown in FIG. Note that the same parts as in FIG. 1 are indicated by the same numbers.
ロードロック室１はゲートバルブ２によりスパッタ室６
５に連結されており、真空ポンプ４により、配管５、バ
ルブ６を介して排気できる構成となっている。ロードロ
ック室１にはウェハ７を載置するための試料台７および
上部電極９が設けられ、さらには流量調整用のバルブ１
ｏ、配管１１を介してＡｒガスボンベ１２に接続されて
いる。The load lock chamber 1 is connected to the sputter chamber 6 by the gate valve 2.
5, and is configured to be able to be evacuated by a vacuum pump 4 via piping 5 and a valve 6. The load-lock chamber 1 is provided with a sample stage 7 for placing a wafer 7 and an upper electrode 9, and further includes a valve 1 for adjusting the flow rate.
o, connected to an Ar gas cylinder 12 via a pipe 11;
またスパッタ室６５はゲートバルブ６６によりイオンビ
ーム加工室６７に、ゲートバルブ６８によりレーザＣＶ
Ｄ室６９に連結されており、真空ポンプ７０により配管
７１、バルブ７２を介して排気できる構成となっている
。またスパッタ室６５にはウェハ７′を載置するための
試料台７３およびスパッタ用ターゲットを有する上記電
罎７４が設けられ、さらには流量調整用のバルブ７５、
配管７６を介してＡｒガスボンベ７７に接続されている
。なおＡｒガスボンベ７７はＡｒガスボンベ１２と共用
しても良い。Further, the sputtering chamber 65 is connected to an ion beam processing chamber 67 by a gate valve 66, and a laser CV chamber is connected to the sputtering chamber 65 by a gate valve 68.
It is connected to the D chamber 69, and is configured to be able to be evacuated by a vacuum pump 70 via piping 71 and a valve 72. Further, the sputtering chamber 65 is provided with a sample stage 73 for placing the wafer 7' and the above-mentioned electric cable 74 having a sputtering target, and further includes a valve 75 for adjusting the flow rate,
It is connected to an Ar gas cylinder 77 via a pipe 76. Note that the Ar gas cylinder 77 may be used in common with the Ar gas cylinder 12.
イオンビーム加工室６７にはウェハ７″を載置し、ｘ−
ｙ−ｚ−θに移動可能なステージ８０が設置され、イオ
ンビーム光学系２０により任意箇所にイオンビームを照
射できる構成となっている。A wafer 7'' is placed in the ion beam processing chamber 67, and x-
A stage 80 movable in yz-θ is installed, and the ion beam optical system 20 is configured to irradiate an arbitrary location with an ion beam.
また、真空ポンプ８１によりバルブ８２、配管８３を介
して排気できる構成となっている。Further, it is configured to be able to be evacuated by a vacuum pump 81 via a valve 82 and piping 83.
レーザＣＶＤ室６９はウェハ７″を搭載し、Ｘ−Ｙ−Ｚ
−〇に移動可能なステージ８４が設置され、流量調整用
のバルブ８Ｓ、配管８６を介してＣＶＤ原料ガスボンベ
８７に接続されている。そして真空ポンプ８８によりバ
ルブ８９、配管９０を介して排気できる構成となってい
る。さらにレーザＣＶＤ室６９にはレーザ透過用窓２２
が設けられ、Ａｒイオンレーザ発振器２３から発振され
たＡｒイオンレーザ光２４がレーザ光学系２５を介して
対物レンズ２６で集光してウェハ７″′に照射できる構
成となっている。The laser CVD chamber 69 is equipped with a 7″ wafer, and the X-Y-Z
A movable stage 84 is installed at -〇, and is connected to a CVD source gas cylinder 87 via a valve 8S for flow rate adjustment and piping 86. The structure is such that it can be evacuated by a vacuum pump 88 via a valve 89 and piping 90. Furthermore, the laser CVD chamber 69 has a laser transmission window 22.
is provided, and the Ar ion laser beam 24 oscillated from the Ar ion laser oscillator 23 is configured to be condensed by an objective lens 26 via a laser optical system 25 and irradiated onto the wafer 7''.
上記構成において、ウェハ７をロードロック室１内の試
料台８に載置し、密閉後排気し、その検数ｒｎＴｏｒｒ
の圧力となる様にＡｒガスを流しながら。In the above configuration, the wafer 7 is placed on the sample stage 8 in the load lock chamber 1, and the air is evacuated after sealing.
While flowing Ar gas so that the pressure becomes .
」二部電極９をアースレベルに、試料台８に高周波１ｆ
１力を印加し、 Ａｒ’イオンのスパッタリングによリ
ウェハ７の表面をクリーニングする。その後、バルブ１
０を閉じ、バルブ６を開いて真空ポンプ４により十分に
排気する。その後、ゲートバルブ２を開いてウェハ７を
スパッタ室６５内の試料台７３上に搬送手段（図示せず
）により移動する。”The two-part electrode 9 is at ground level, and the high frequency 1f is applied to the sample stage 8.
1 force is applied to clean the surface of the rewafer 7 by sputtering Ar' ions. Then valve 1
0 is closed, valve 6 is opened, and the vacuum pump 4 is used to sufficiently exhaust the air. Thereafter, the gate valve 2 is opened and the wafer 7 is moved onto the sample stage 73 in the sputtering chamber 65 by a transfer means (not shown).
ここでゲートバルブ２を閉じ、ゲートバルブ６６を用い
てウェハ７′をイオンビーム加工室６７内のステージ８
ｏ上に搬送手段（図示せず）により移動する。ここで、
イオンビーム光学系２０（詳細については第２図参照）
により、イオン走査顕微鏡像を観察しながら、ウェハ７
″内の処理を行うチップの例えばターゲットマーク等に
よりＸ−Ｙ−Ｚ−〇の位置合せを行う。その後、設計上
の寸法に従ってステージ８０を移動させ、切断を要する
部分ではイオンビームを照射して配線をψノ断し、接続
を要する部分ではイオンビームによりパシベーション膜
あるいは必要に応じて層間絶縁膜に窓を形成して、配線
の表面を露出させる。Here, the gate valve 2 is closed, and the wafer 7' is moved to the stage 8 in the ion beam processing chamber 67 using the gate valve 66.
o by a conveying means (not shown). here,
Ion beam optical system 20 (see Figure 2 for details)
While observing the ion scanning microscope image,
The chip to be processed within '' is aligned in X-Y-Z-〇 using, for example, a target mark.Then, the stage 80 is moved according to the designed dimensions, and the part that requires cutting is irradiated with an ion beam. The wiring is cut at ψ, and at the portion where connection is required, a window is formed in the passivation film or, if necessary, in the interlayer insulating film using an ion beam, to expose the surface of the wiring.
必要な切断、窓形成を全て終了すると、ゲートバルブ６
６を開きウェハ７″をスパッタ室６５内の試料台７３上
に搬送手段（図示せず）により移動する。ゲートバルブ
６６を閉じ、バルブ７５を開いてＡｒガスボンベ７７よ
りＡｒガスを導入し、数ｍ Ｔｏｒｒの圧力に調整しな
がら上部電極７４に高周波電力を印加する。試料台７３
はアースレベルにある。これによりＡｒ”イオンがター
ゲットをスパッタリングし、Ｃｒ原子がウェハ７′上に
付着して、Ｃｒ膜を成膜する。そして所定の厚さく数１
００〜１０００人）に成膜した後、高周波電力の印加を
停止し、バルブ７５を閉じてＡｒガスを排気する。After completing all necessary cutting and window formation, the gate valve 6
The gate valve 66 is closed, the valve 75 is opened, and Ar gas is introduced from the Ar gas cylinder 77. High frequency power is applied to the upper electrode 74 while adjusting the pressure to m Torr.
is at earth level. As a result, Ar'' ions sputter the target, and Cr atoms adhere to the wafer 7' to form a Cr film.
00 to 1000 persons), the application of high frequency power is stopped, the valve 75 is closed, and the Ar gas is exhausted.
次にゲートバルブ６８を開いてウェハ７′をレーザＣＶ
Ｄ室６９内のステージ８４上に搬送手段（図示せず）に
より移動し、ゲートバルブ６８を閉じる。その後、バル
ブ８５を開きＣＶＤ原料ガスボンベ８７よりＭｏ（ＣＯ
）ｓガスをレーザＣＶＤ室６９内に導入し、一定圧力と
してバルブ８５を閉じる。この時、ウェハ７″の表面は
対物レンズ２６、ＴＶカメラ２７．モニタ２８により窓
２２を透過してＩＩ！ＦＮできる。ここでステージ８４
によりＺ方向、０方向の調整を行った後、レーザ光２４
の集光位置とチップのターゲットマークを。Next, open the gate valve 68 and transfer the wafer 7' to the laser CV.
It is moved onto the stage 84 in the D chamber 69 by a transport means (not shown), and the gate valve 68 is closed. After that, the valve 85 is opened and Mo (CO
) S gas is introduced into the laser CVD chamber 69, and the valve 85 is closed to maintain a constant pressure. At this time, the surface of the wafer 7'' can be seen through the window 22 by the objective lens 26, the TV camera 27, and the monitor 28 to perform II!FN.
After adjusting the Z direction and 0 direction, the laser beam 24
focus position and target mark on the chip.
Ｘ−Ｙに移動して一致させた後、設計上の寸法に従って
ステージ８４を移動させて、接続を要する部分、即ちイ
オンビーム加工によりパッシベーション膜および層間絶
縁膜に窓（穴）が形成されて配線が露出した部分と、レ
ーザ光の照射位置を一致させる。After moving in the X-Y direction to match, the stage 84 is moved according to the designed dimensions, and windows (holes) are formed in the passivation film and interlayer insulating film by ion beam processing to connect the parts that require connection. Align the exposed part with the laser beam irradiation position.
ここでＡ「レーザ発振器１８よりレーザ光１９を発振さ
せ、レーザ光学系２０．対物レンズ２１により集光しつ
つ、窓１７を介して穴内部にレーザ１９を照射する。こ
れにより穴内部にＭｏを析出させ、埋め込む。必要に応
じて全ての接続を要する穴を埋め込んだ後、設計寸法、
あるいは予め設定された寸法に従い、埋め込まれた部分
と埋め込まれた部分の間を、ステージ４９により移動し
なからレーザ光１９を照射して接続、即ちＭｏ配線の布
設を行う。Here, the laser beam 19 is oscillated from the laser oscillator 18, and the laser beam 19 is irradiated into the hole through the window 17 while being focused by the laser optical system 20. Deposit and embed.After embedding all the holes that require connections as necessary, design dimensions,
Alternatively, according to preset dimensions, the stage 49 moves between the buried parts and the laser beam 19 is irradiated to connect them, that is, to lay the Mo wiring.
全ての配線を形成した後、バルブ８９を開いてＭｏ（ｃ
ｏ）ｇを排出し、ゲートバルブ６８を開いてウェハ７″
′をスパッタ室６５へ、さらにはゲートバルブ２を開い
てロードロック室１の試料台７上へと搬送する。ゲート
バルブ２を閉じた後。After forming all the wiring, open the valve 89 and connect Mo(c
o) Drain the g and open the gate valve 68 to remove the wafer 7''.
' is transferred to the sputtering chamber 65, and further, with the gate valve 2 opened, onto the sample stage 7 in the load-lock chamber 1. After closing gate valve 2.
Ａｒガスボンベ１２よりＡｒガスをロードロック室１に
導入しつつ、Ａｒガス圧を数ｍ Ｔｏｒｒに保たれる様
に調整する。While introducing Ar gas into the load lock chamber 1 from the Ar gas cylinder 12, the Ar gas pressure is adjusted to be maintained at several m Torr.
その後、試料台４７に高周波電力を印加し。After that, high frequency power is applied to the sample stage 47.
Ａｒ”イオンによるスパッタリングでウェハ７表面に形
成されていたＣｒ膜を除去する。当然、ＭＯ配線表面も
スパッタリングされるが１通常Ｍｏ配線は０．２〜２μ
ｍの膜厚に形成するので、数１００〜１０００人程度の
ｃｒ膜を除去する条件であれば問題にならない。The Cr film formed on the surface of the wafer 7 is removed by sputtering with Ar'' ions.Of course, the surface of the MO wiring is also sputtered, but normally Mo wiring has a thickness of 0.2 to 2μ.
Since the film is formed to a thickness of m, there is no problem as long as the conditions are such that approximately several hundred to one thousand CR films are removed.
第４図に示した装置による各工程での断面形状も第３図
での説明と全く同じであり、同様の効果が得られる。The cross-sectional shape of each step by the apparatus shown in FIG. 4 is also exactly the same as that explained in FIG. 3, and the same effects can be obtained.
尚、第１図および第４図で説明した装置では、スパッタ
リングによるクリーニングと、スパッタによる緩衝膜の
成膜を別の電極で行う様に説明したが、同一電極で行う
ことも可能である。即ち第４図を例にとって説明すると
、スパッタ室６５内の試料台７３を下部電極とし、数ｍ
ＴｏｒｒのＡｒガス雰囲気内で下部電極７３に高周波電
力を印加し。In the apparatus described in FIGS. 1 and 4, the cleaning by sputtering and the formation of a buffer film by sputtering are performed using different electrodes, but they can also be performed using the same electrode. That is, to explain using FIG. 4 as an example, the sample stage 73 in the sputtering chamber 65 is used as the lower electrode, and the
High frequency power was applied to the lower electrode 73 in an Ar gas atmosphere of Torr.
上部電極７４をアースレベルに保つことにより、下部電
極７３上に載置したウェハ７′の表面をクリーニングす
ることができる。そして同じ雰囲気で上部電極７４に高
周波電力を印加し、下部？！！極７３をアースレベルに
保つことにより、上部電極７・１に取りつけたターゲッ
トにより、下部電極７３上に載置したウェハ７′上に成
膜することができる。この場合、クリーニングおよび成
膜兼用のスパッタ室をロードロック室とも兼用させても
よいし、別にロードロック室を設けても良い。また第１
図および第４図におけるロードロック室１をスパッタク
リーニング室とし、別に専用のロードロック室を設けて
も良い。さらには、クリーニング、スパッタ成膜、イオ
ンビーム加工、レーザＣＶＤの配置についても本実施例
に限定されるわけではなく、装置構成上の要求から配置
を適宜変更しても、本発明の趣旨から外れるものではな
い。By keeping the upper electrode 74 at ground level, the surface of the wafer 7' placed on the lower electrode 73 can be cleaned. Then, in the same atmosphere, high-frequency power is applied to the upper electrode 74, and the lower electrode 74 is heated. ! ! By keeping the pole 73 at ground level, a film can be formed on the wafer 7' placed on the lower electrode 73 using the target attached to the upper electrode 7.1. In this case, the sputtering chamber used for cleaning and film formation may also be used as a load-lock chamber, or a separate load-lock chamber may be provided. Also the first
The load lock chamber 1 in the figures and FIG. 4 may be used as a sputter cleaning chamber, and a dedicated load lock chamber may be provided separately. Furthermore, the arrangement of cleaning, sputtering film formation, ion beam processing, and laser CVD is not limited to this example, and even if the arrangement is changed as appropriate based on the requirements of the device configuration, it will not depart from the spirit of the present invention. It's not a thing.
次に第５図に緩衝膜を成膜する機構部分の別の実施例を
示す。これは、第１図では上部電極２１に、第４図では
スパッタ室６５に、それぞれ対応する機構部分であり、
成膜手段として真空蒸着室９５を用いるものである。Next, FIG. 5 shows another embodiment of a mechanism for forming a buffer film. This is a mechanical part corresponding to the upper electrode 21 in FIG. 1 and the sputtering chamber 65 in FIG.
A vacuum deposition chamber 95 is used as a film forming means.
即ち、電子銃９６から放射される電子線９７により、る
つぼ９８内に設置された蒸着材料９９を加熱・蒸発させ
て試料台１００に固定されたウェハ表面に金属あるいは
半導体膜を形成するものである。試料台１００は回転軸
１０１により回転可能な構造をしており、イオンビーム
加工室６７で配線切断および窓あけされたウェハはゲー
トバルブ６６を介して試料台１００上に移動・固定され
る。その後で試料台１００は１８０°回転し、ウェハ表
面が下向きの状態でシャッタ１０２を開いて、蒸着を行
う。That is, an electron beam 97 emitted from an electron gun 96 heats and evaporates a vapor deposition material 99 placed in a crucible 98 to form a metal or semiconductor film on the surface of a wafer fixed on a sample stage 100. . The sample stage 100 has a structure that can be rotated by a rotating shaft 101, and the wafer having wires cut and windows opened in the ion beam processing chamber 67 is moved and fixed onto the sample stage 100 via a gate valve 66. Thereafter, the sample stage 100 is rotated 180 degrees, the shutter 102 is opened with the wafer surface facing downward, and vapor deposition is performed.
当然のことながら、蒸着室９５内は真空ポンプ１０３に
より、バルブ１０４、配管１０５を介して十分な真空度
に保たれている。ウェハ表面へのへ看が終γするとシャ
ッタ１０２を閉じ、試料台１００を回転させてウェハを
上向きとし、グー１−バルブ６８を介してレーザＣＶＤ
室へ搬送される。Naturally, the interior of the deposition chamber 95 is maintained at a sufficient degree of vacuum by a vacuum pump 103 via a valve 104 and piping 105. When the wafer surface is completely exposed to the surface of the wafer, the shutter 102 is closed, the sample stage 100 is rotated to face the wafer upward, and the laser CVD
Transported to room.
また第６図に緩衝膜を成膜する機構部分の別の実施例を
ＣＶ Ｉ）室］１０として示す。第４図に示すスパッタ
室６５のかわりに使用することができる。即ち、ヒータ
を有する試料台１１１とＣＶ ｌ’）原料ガスボンベ１
１２．バルブ１１３．配管１１−１ 。Further, in FIG. 6, another embodiment of a mechanism portion for forming a buffer film is shown as a CV I) chamber 10. It can be used in place of the sputtering chamber 65 shown in FIG. That is, a sample stage 111 having a heater and a CV l') raw material gas cylinder 1
12. Valve 113. Piping 11-1.
ノズル１１５を備え、また排気系として真空ポンプ１１
６．バルブ１１７．配管１１８を備えている。It is equipped with a nozzle 115 and a vacuum pump 11 as an exhaust system.
6. Valve 117. Piping 118 is provided.
イオンビーム加工室６７で配線切断および窓あけされた
ウェハ７はゲートバルブ６６を介して試料台１１１上に
移動される。試料台１１１のヒータによりウェハ７が必
要な温度に加熱されてから。The wafer 7 whose wires have been cut and windows have been opened in the ion beam processing chamber 67 is moved onto the sample stage 111 via the gate valve 66 . After the wafer 7 is heated to the required temperature by the heater on the sample stage 111.
ＣＶＤ原料ガスボンベ１１２から当該ガスを調整バルブ
１１３．配管１１４を介してノズル１１５からウェハ７
上に流しながら金属あるいは半導体膜を形成する。必要
な膜厚が形成されるとバルブ１１３を閉じ、十分に排気
した後、ゲートバルブ６８を介してメインチャンバにウ
ェハ７を移動する。この後の配線形成工程、および不要
膜の除去工程は第１図および第４図における工程と同一
である。これらにより第１図、第４図に示した配線布設
装置とほぼ同じ効果が得られる。The gas is supplied from the CVD raw material gas cylinder 112 to the regulating valve 113. Wafer 7 from nozzle 115 via piping 114
A metal or semiconductor film is formed while flowing upward. When the required film thickness is formed, the valve 113 is closed, and after sufficient evacuation, the wafer 7 is transferred to the main chamber via the gate valve 68. The subsequent wiring formation process and unnecessary film removal process are the same as those shown in FIGS. 1 and 4. With these, substantially the same effects as the wiring installation apparatus shown in FIGS. 1 and 4 can be obtained.
また本発明の実施例においては、それぞれの装置の構成
および機能を説明したが、たとえばバルブを電磁バルブ
あるいは空気作動バルブに、流量調′！３用バルブを上
記電磁バルブあるいは空気作動バルブと流ｉｔ制御装置
（マス・フロー・コントローラ）を使用することにより
、ウェハをロードロック室に挿入してから、配線布設が
完了するまでを、シーケンス制御、あるいは数値制御等
により完全に自動的に行い得る。Furthermore, in the embodiments of the present invention, the structure and function of each device have been explained, but for example, the valve may be an electromagnetic valve or an air-operated valve to adjust the flow rate. By using the above-mentioned electromagnetic valve or air-operated valve and a mass flow controller, sequence control is possible from inserting the wafer into the load lock chamber to completing wiring installation. , or can be performed completely automatically by numerical control or the like.
また、表面クリーニングにはＡｒプラズマによるスパッ
タリングで説明して来たが、紫外光照射によるｌη染源
除去、エツチングガスを利用した反応性イオンエツチン
グを適用することもできる。Although sputtering using Ar plasma has been described for surface cleaning, it is also possible to use ultraviolet light irradiation to remove lη staining sources and reactive ion etching using etching gas.
また、密着性向上、熱影響低減のための膜形成には、ス
パッタ成膜、熱ＣＶＤ、真空蒸着の他、紫外光、あるい
は赤外光照射によるＣＶＤによっても実現可能である。In addition to sputtering, thermal CVD, and vacuum evaporation, film formation for improving adhesion and reducing thermal effects can also be achieved by CVD using ultraviolet light or infrared light irradiation.
また、レーザＣＶＤによって配線を形成する際にステー
ジの移動によって行ったが、光学系を移動することによ
っても同じ配線形成を行うことができる。Further, although wiring was formed by laser CVD by moving the stage, the same wiring formation can also be performed by moving the optical system.
以−にに述べた様に、本発明によれば半導体装置」二に
密着性の優れた配線を形成できる。As described above, according to the present invention, wiring with excellent adhesion can be formed on a semiconductor device.
レーザ光が下地部分（特に半導体装置の拡散領域等）に
直接、照射されないので、過熱防止の効果がある。更に
、下地の構造の影響を受けにくいので、一定膜厚・一定
幅の配線が形成できる効果がある。Since the laser beam does not directly irradiate the underlying portion (particularly the diffusion region of the semiconductor device, etc.), there is an effect of preventing overheating. Furthermore, since it is less susceptible to the influence of the underlying structure, it has the effect of allowing wiring with a constant thickness and constant width to be formed.
また配線形成の工程を真空中で行うため、接続部分の接
触抵抗を小さくでき、良好な接続が行える効果がある。Furthermore, since the process of forming the wiring is carried out in a vacuum, the contact resistance of the connection portion can be reduced, and a good connection can be achieved.
更には、半導体装置の不良箇所の特定、不良箇所の補修
による特性評価、設計変更の迅速化に効果がある。Furthermore, it is effective in identifying defective locations in semiconductor devices, evaluating characteristics by repairing defective locations, and speeding up design changes.
第１図は本発明の一実施例である配線形成装置の全体構
成図、第２図はイオンビーム光学系の構成図、第３図は
本発明の配線形成方法の各工程を説明するための図、第
４図は本発明の他の実施例である配線形成装置の全体構
成図、第５図は緩衝膜形成機構の実施例を示す図、第６
図は緩衝膜形成機構の他の実施例を示す図である。
１・・・ロードロック室、２・・・ゲートバルブ、３・
・・メインチャンバ、４．４′・・・真空ポンプ、７．
７′・・・ウェハ、１２，１９．’！’！・・・Ａｒガ
スボンベ。
１８．８７・・・ＣＶＤ原料ガスボンベ、２０・・・イ
オンビーム光学系、２３・・・Ａｒレーザ発振器、９・
・・スパッタクリーニング用上部電極、２１，７４・・
・スパッタ成膜用上部電極。
／イＴ＆、、。
代理人弁理士 小 川 勝 男゛〜、
２コ
躬 １ 口
躬 ５０
乙８
躬 ６ 口FIG. 1 is an overall configuration diagram of a wiring forming apparatus which is an embodiment of the present invention, FIG. 2 is a configuration diagram of an ion beam optical system, and FIG. 3 is a diagram for explaining each step of the wiring forming method of the present invention. 4 is an overall configuration diagram of a wiring forming apparatus which is another embodiment of the present invention, FIG. 5 is a diagram showing an embodiment of a buffer film forming mechanism, and FIG. 6 is a diagram showing an embodiment of a buffer film forming mechanism.
The figure shows another embodiment of the buffer film forming mechanism. 1... Load lock chamber, 2... Gate valve, 3...
...Main chamber, 4.4'...Vacuum pump, 7.
7'...Wafer, 12, 19. '! '! ...Ar gas cylinder. 18.87...CVD raw material gas cylinder, 20...Ion beam optical system, 23...Ar laser oscillator, 9.
・・Upper electrode for sputter cleaning, 21, 74・・
・Top electrode for sputtering film formation. / Lee T &... Representative Patent Attorney Masaru Ogawa, 2 comments, 1 comment, 50 comments, 8 comments, 6 comments.
Claims (1)
光を集光・照射して配線を形成する装置において、上記
半導体装置の表面をクリーニングする手段と、上記半導
体装置の接続を必要とする配線上の絶縁膜を除去し配線
表面を露出させる手段と、上記半導体装置の表面に導電
性を有し、かつ上記半導体装置表面およびＣＶＤにより
形成する配線との密着性の優れた膜を形成する手段と、
レーザＣＶＤにより配線を形成する手段を備え、上記半
導体装置を大気にさらすことなく上記各々の手段による
処理が行える構成としたことを特徴とする配線形成装置
。 ２、特許請求の範囲第１項記載の配線形成装置において
、前記半導体装置の表面をクリーニングする手段がＡｒ
プラズマによるスパッタエッチング手段であることを特
徴とする配線形成装置。 ３、特許請求の範囲第１項記載の配線形成装置において
、前記絶縁膜を除去して配線表面を露出させる手段が集
束したイオンビームによる加工手段であることを特徴と
する配線形成装置。 ４、特許請求の範囲第１項記載の配線形成装置において
、前記密着性の優れた膜を形成する手段がＡｒプラズマ
によるスパッタ成膜手段であることを特徴とする配線形
成装置。 ５、特許請求の範囲第１項記載の配線形成装置において
、前記密着性の優れた膜を形成する手段が、真空蒸着手
段であることを特徴とする配線形成装置。 ６、特許請求の範囲第１項記載の配線形成装置において
、前記密着性の優れた膜を形成する手段が、熱ＣＶＤ手
段であることを特徴とする配線形成装置。 ７、特許請求範囲第１項記載の配線形成装置において、
前記半導体装置の表面をクリーニングする手段および前
記密着性の優れた膜を形成する手段がＡｒプラズマによ
るスパッタリングを利用し、高周波電力を印加する電極
を切換えることにより、同一箇所で行える構成としたこ
とを特徴とする配線形成装置。 ８、ＣＶＤ原料ガス雰囲気中で半導体装置表面にレーザ
光を集光・照射して配線を形成する方法において、 ａ）前記半導体装置の表面をクリーニングする工程、 ｂ）前記半導体装置の接続を必要とする配線上の絶縁膜
を除去し配線表面を露出させる工程、 ｃ）前記半導体装置の表面に導電性を有し且つ半導体装
置表面およびレーザＣＶＤにより形成する配線との密着
性の優れた膜を形成する工程、 ｄ）レーザＣＶＤにより工程ｂ）で形成した穴に導電性
物質を埋め込む工程。 ｅ）前記導電性物質を埋め込んだ部分どうしをレーザ光
の集光位置を前記半導体装置に対して相対的に移動させ
ながらレーザＣＶＤにより配線を形成する工程、 ｆ）工程ｃ）により形成した膜の不要部分を除去する工
程、 を含み、少なくとも工程ａ）から工程ｅ）までは、前記
半導体装置を大気にさらすことなく処理することを特徴
とする配線形成方法。[Claims] 1. In an apparatus for forming wiring by focusing and irradiating a laser beam onto the surface of a semiconductor device in a CVD raw material gas atmosphere, means for cleaning the surface of the semiconductor device and connection of the semiconductor device. means for removing an insulating film on the wiring to expose the wiring surface, and a method that has conductivity on the surface of the semiconductor device and has excellent adhesion between the surface of the semiconductor device and the wiring formed by CVD. means for forming a film;
1. A wiring forming apparatus comprising a means for forming wiring by laser CVD, and a structure capable of processing by each of the above means without exposing the semiconductor device to the atmosphere. 2. In the wiring forming apparatus according to claim 1, the means for cleaning the surface of the semiconductor device is Ar.
A wiring forming apparatus characterized in that it uses plasma sputter etching means. 3. The wiring forming apparatus according to claim 1, wherein the means for removing the insulating film to expose the wiring surface is processing means using a focused ion beam. 4. The wiring forming apparatus according to claim 1, wherein the means for forming the film with excellent adhesion is a sputtering film forming means using Ar plasma. 5. The wiring forming apparatus according to claim 1, wherein the means for forming the film with excellent adhesion is a vacuum evaporation means. 6. The wiring forming apparatus according to claim 1, wherein the means for forming the film with excellent adhesion is thermal CVD means. 7. In the wiring forming apparatus according to claim 1,
The means for cleaning the surface of the semiconductor device and the means for forming the film with excellent adhesion are configured to be able to be performed at the same location by using sputtering using Ar plasma and by switching the electrodes to which high frequency power is applied. Characteristic wiring forming equipment. 8. A method of forming wiring by focusing and irradiating a laser beam onto the surface of a semiconductor device in a CVD raw material gas atmosphere, which includes the steps of: a) cleaning the surface of the semiconductor device; b) connecting the semiconductor device. c) forming a film on the surface of the semiconductor device that is conductive and has excellent adhesion to the surface of the semiconductor device and the wiring formed by laser CVD; d) burying a conductive material into the hole formed in step b) by laser CVD. e) forming wiring by laser CVD while moving the focusing position of laser light between the parts in which the conductive material is embedded relative to the semiconductor device; f) forming a wiring on the film formed in step c); 1. A wiring forming method, comprising: removing an unnecessary portion, and processing the semiconductor device without exposing it to the atmosphere at least from step a) to step e).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30841786A JPH0713961B2 (en) | 1986-12-26 | 1986-12-26 | Wiring forming method and device for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30841786A JPH0713961B2 (en) | 1986-12-26 | 1986-12-26 | Wiring forming method and device for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164240A true JPS63164240A (en) | 1988-07-07 |
| JPH0713961B2 JPH0713961B2 (en) | 1995-02-15 |
Family
ID=17980808
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30841786A Expired - Fee Related JPH0713961B2 (en) | 1986-12-26 | 1986-12-26 | Wiring forming method and device for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713961B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04116843A (en) † | 1990-09-07 | 1992-04-17 | Hitachi Ltd | Method and device for observing cut face of sample |
| JPH04212424A (en) * | 1990-11-15 | 1992-08-04 | Nec Corp | Metal wire lithography method |
| US5182231A (en) * | 1988-04-07 | 1993-01-26 | Hitachi, Ltd. | Method for modifying wiring of semiconductor device |
| US7166167B2 (en) | 2002-06-25 | 2007-01-23 | Laserfront Technologies, Inc. | Laser CVD device and laser CVD method |
-
1986
- 1986-12-26 JP JP30841786A patent/JPH0713961B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182231A (en) * | 1988-04-07 | 1993-01-26 | Hitachi, Ltd. | Method for modifying wiring of semiconductor device |
| JPH04116843A (en) † | 1990-09-07 | 1992-04-17 | Hitachi Ltd | Method and device for observing cut face of sample |
| JPH04212424A (en) * | 1990-11-15 | 1992-08-04 | Nec Corp | Metal wire lithography method |
| US7166167B2 (en) | 2002-06-25 | 2007-01-23 | Laserfront Technologies, Inc. | Laser CVD device and laser CVD method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0713961B2 (en) | 1995-02-15 |
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