JPH08186801A - 走査線変換回路 - Google Patents
走査線変換回路Info
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- JPH08186801A JPH08186801A JP6339714A JP33971494A JPH08186801A JP H08186801 A JPH08186801 A JP H08186801A JP 6339714 A JP6339714 A JP 6339714A JP 33971494 A JP33971494 A JP 33971494A JP H08186801 A JPH08186801 A JP H08186801A
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Abstract
(57)【要約】
【目的】 入力された映像信号に応じて自動的にPLL
回路の分周比やLPFの帯域特性を切り換えることがで
きる走査線変換回路を提供する。 【構成】 PLL回路8は入力信号に同期したクロック
を発生し、PLL回路9は出力信号に同期したクロック
を発生する。Hカウンタ回路14は入力信号のフレーム
同期信号期間を水平同期信号周期でカウントする。カウ
ンタ回路15は水平同期信号期間をPLL回路9より出
力されるクロックでカウントする。判別回路16はHカ
ウンタ回路14,カウンタ回路15によるカウント値に
よって入力信号の種類を判別する。判別回路16は判別
結果に従ってPLL回路8における分周器81の分周比
Nw及びLPF2の帯域特性を切り換える。
回路の分周比やLPFの帯域特性を切り換えることがで
きる走査線変換回路を提供する。 【構成】 PLL回路8は入力信号に同期したクロック
を発生し、PLL回路9は出力信号に同期したクロック
を発生する。Hカウンタ回路14は入力信号のフレーム
同期信号期間を水平同期信号周期でカウントする。カウ
ンタ回路15は水平同期信号期間をPLL回路9より出
力されるクロックでカウントする。判別回路16はHカ
ウンタ回路14,カウンタ回路15によるカウント値に
よって入力信号の種類を判別する。判別回路16は判別
結果に従ってPLL回路8における分周器81の分周比
Nw及びLPF2の帯域特性を切り換える。
Description
【0001】
【産業上の利用分野】本発明は、入力された映像信号の
走査線を変換する走査線変換回路に関する。
走査線を変換する走査線変換回路に関する。
【0002】
【従来の技術】最近になって、マルチメディア対応テレ
ビジョン受像機として、テレビジョン受像機に種々の信
号ソースを映出する必要が生じてきている。従来では、
基本的にNTSC,PAL,SECAM方式等の一般的
なテレビジョン信号に対応するのみでよかったが、最近
ではこれに加えてハイビジョン信号やパーソナルコンピ
ュータ(パソコン)画面を映出したいという要求があ
る。
ビジョン受像機として、テレビジョン受像機に種々の信
号ソースを映出する必要が生じてきている。従来では、
基本的にNTSC,PAL,SECAM方式等の一般的
なテレビジョン信号に対応するのみでよかったが、最近
ではこれに加えてハイビジョン信号やパーソナルコンピ
ュータ(パソコン)画面を映出したいという要求があ
る。
【0003】NTSC,PAL,SECAM方式では垂
直,水平それぞれの走査線の周波数が近似しているの
で、これらのみに対応するテレビジョン受像機では偏向
系回路の負担はそれほど大きくない。しかし、ハイビジ
ョン信号やパソコン画面をも映出しようとすると、走査
線の周波数がかなり異なっているので、偏向系回路の負
担が大きくなってしまい、その両立性の実現が困難であ
った。そこで、デジタル技術を用い、これらの信号を加
工して走査線を変換し、例えばNTSC信号に近い信号
に変換して、偏向系回路の回路規模等の負担を軽減する
技術が利用されるようになってきた。
直,水平それぞれの走査線の周波数が近似しているの
で、これらのみに対応するテレビジョン受像機では偏向
系回路の負担はそれほど大きくない。しかし、ハイビジ
ョン信号やパソコン画面をも映出しようとすると、走査
線の周波数がかなり異なっているので、偏向系回路の負
担が大きくなってしまい、その両立性の実現が困難であ
った。そこで、デジタル技術を用い、これらの信号を加
工して走査線を変換し、例えばNTSC信号に近い信号
に変換して、偏向系回路の回路規模等の負担を軽減する
技術が利用されるようになってきた。
【0004】図4は従来の走査線変換回路を示すブロッ
ク図である。図4に示す走査線変換回路には輝度信号ま
たは色差信号のコンポーネント信号が入力される。従っ
て、これらを一式処理するためには、共用化できるクロ
ック発生回路を除いて図4に示す回路が3つ必要であ
る。
ク図である。図4に示す走査線変換回路には輝度信号ま
たは色差信号のコンポーネント信号が入力される。従っ
て、これらを一式処理するためには、共用化できるクロ
ック発生回路を除いて図4に示す回路が3つ必要であ
る。
【0005】図4において、入力端子1には輝度信号ま
たは色差信号のアナログ信号が入力され、ローパスフィ
ルタ(LPF)2によって帯域制限される。LPF2の
出力はA/D変換回路に入力されてデジタル信号に変換
され、走査線変換部4に入力される。走査線変換部4は
垂直・水平フィルタ41,メモリ回路42,書き込み制
御回路43,読み出し制御回路44とより構成される。
また、入力されたアナログ信号は同期分離回路7にも入
力され、同期分離回路7は同期信号を分離して出力す
る。同期分離回路7より出力された水平同期信号は、入
力信号に同期したクロックを発生するためのクロック発
生回路であるPLL回路8に入力される。このPLL回
路8は分周器81,位相比較器(PD)82,電圧制御
発振器(VCO)83とより構成される。
たは色差信号のアナログ信号が入力され、ローパスフィ
ルタ(LPF)2によって帯域制限される。LPF2の
出力はA/D変換回路に入力されてデジタル信号に変換
され、走査線変換部4に入力される。走査線変換部4は
垂直・水平フィルタ41,メモリ回路42,書き込み制
御回路43,読み出し制御回路44とより構成される。
また、入力されたアナログ信号は同期分離回路7にも入
力され、同期分離回路7は同期信号を分離して出力す
る。同期分離回路7より出力された水平同期信号は、入
力信号に同期したクロックを発生するためのクロック発
生回路であるPLL回路8に入力される。このPLL回
路8は分周器81,位相比較器(PD)82,電圧制御
発振器(VCO)83とより構成される。
【0006】走査線変換部4より出力された信号はD/
A変換回路5に入力されてアナログ信号に変換され、L
PF6によって帯域制限されて出力端子11より出力さ
れる。また、LPF6より出力された信号は同期分離回
路10にも入力され、同期分離回路10は同期信号を分
離して出力する。同期分離回路10より出力された水平
同期信号は、出力信号に同期したクロックを発生するた
めのクロック発生回路であるPLL回路9に入力され
る。このPLL回路9は分周器91,位相比較器92,
VCO93とより構成される。
A変換回路5に入力されてアナログ信号に変換され、L
PF6によって帯域制限されて出力端子11より出力さ
れる。また、LPF6より出力された信号は同期分離回
路10にも入力され、同期分離回路10は同期信号を分
離して出力する。同期分離回路10より出力された水平
同期信号は、出力信号に同期したクロックを発生するた
めのクロック発生回路であるPLL回路9に入力され
る。このPLL回路9は分周器91,位相比較器92,
VCO93とより構成される。
【0007】PLL回路8において、分周器81はVC
O83の出力を1/Nwに分周して位相比較器82に入
力する。位相比較器82は分周器81の出力と同期分離
回路7より入力された水平同期信号とを位相比較し、V
CO83を制御する。このようにしてVCO83より出
力された入力信号に同期したクロックは走査線変換部4
の書き込み制御回路43に入力される。また、PLL回
路9もPLL回路8と同様の動作によって出力信号に同
期したクロックを発生し、走査線変換部4の読み出し制
御回路44に入力する。なお、PLL回路9における分
周器91はVCO93の出力を1/Nrに分周する。こ
れによって、走査線変換部4のメモリ回路42は入力信
号と出力信号の周波数に応じて走査線変換する。
O83の出力を1/Nwに分周して位相比較器82に入
力する。位相比較器82は分周器81の出力と同期分離
回路7より入力された水平同期信号とを位相比較し、V
CO83を制御する。このようにしてVCO83より出
力された入力信号に同期したクロックは走査線変換部4
の書き込み制御回路43に入力される。また、PLL回
路9もPLL回路8と同様の動作によって出力信号に同
期したクロックを発生し、走査線変換部4の読み出し制
御回路44に入力する。なお、PLL回路9における分
周器91はVCO93の出力を1/Nrに分周する。こ
れによって、走査線変換部4のメモリ回路42は入力信
号と出力信号の周波数に応じて走査線変換する。
【0008】PLL回路8,9の動作についてさらに説
明する。ここでは、走査線1050本/フィールド周波
数60Hzの信号を走査線525本/フィールド周波数
60Hzの信号に変換する場合について説明する。PL
L回路8は入力信号が走査線525本/フィールド周波
数60Hzであれば、4fsc(色副搬送波周波数)で
サンプリングし、1ライン当たり910のサンプルとな
り、約14.3MHzで動作するが、走査線1050本
の倍速信号の場合では、この倍の8fscの周波数の約
28.6MHzで動作する。一方、PLL回路9はNT
SC信号の走査線525本/フィールド周波数60Hz
の信号に変換するので、4fscで処理する必要があ
り、約14.3MHzのクロックを発生させる。なお、
この図4の構成では、出力側のクロック発生回路もPL
L回路で構成しているが、非同期の安定した4fscの
発振回路であってもよい。
明する。ここでは、走査線1050本/フィールド周波
数60Hzの信号を走査線525本/フィールド周波数
60Hzの信号に変換する場合について説明する。PL
L回路8は入力信号が走査線525本/フィールド周波
数60Hzであれば、4fsc(色副搬送波周波数)で
サンプリングし、1ライン当たり910のサンプルとな
り、約14.3MHzで動作するが、走査線1050本
の倍速信号の場合では、この倍の8fscの周波数の約
28.6MHzで動作する。一方、PLL回路9はNT
SC信号の走査線525本/フィールド周波数60Hz
の信号に変換するので、4fscで処理する必要があ
り、約14.3MHzのクロックを発生させる。なお、
この図4の構成では、出力側のクロック発生回路もPL
L回路で構成しているが、非同期の安定した4fscの
発振回路であってもよい。
【0009】走査線1050本/フィールド周波数60
Hzの信号を走査線525本/フィールド周波数60H
zの信号に変換する場合、走査線変換部4のメモリ回路
42はラインメモリで構成される。その書き込み制御信
号と読み出し制御信号の例を図5に示す。走査線525
本/フィールド周波数60Hzの信号を走査線525本
/フィールド周波数60Hzの信号に変換する場合は、
図5(A)に示すように、メモリ回路42に4fscの
クロックで信号を書き込んで4fscのクロックで信号
を読み出す。走査線1050本/フィールド周波数60
Hzの信号を走査線525本/フィールド周波数60H
zの信号に変換する場合は、図5(B)に示すように、
8fscのクロックでメモリ回路42に1ライン置きに
信号を書き込み、4fscのクロックで信号を読み出す
ことにより、走査線を半分に間引くことができる。
Hzの信号を走査線525本/フィールド周波数60H
zの信号に変換する場合、走査線変換部4のメモリ回路
42はラインメモリで構成される。その書き込み制御信
号と読み出し制御信号の例を図5に示す。走査線525
本/フィールド周波数60Hzの信号を走査線525本
/フィールド周波数60Hzの信号に変換する場合は、
図5(A)に示すように、メモリ回路42に4fscの
クロックで信号を書き込んで4fscのクロックで信号
を読み出す。走査線1050本/フィールド周波数60
Hzの信号を走査線525本/フィールド周波数60H
zの信号に変換する場合は、図5(B)に示すように、
8fscのクロックでメモリ回路42に1ライン置きに
信号を書き込み、4fscのクロックで信号を読み出す
ことにより、走査線を半分に間引くことができる。
【0010】
【発明が解決しようとする課題】ところで、映像信号を
時間軸上で操作する場合には、現在入力されている信号
の走査線におけるフレーム周波数がいくつであるか等の
映像信号の走査条件を知った上で、PLL回路8で発生
させるクロックの周波数の設定と、メモリ回路42の書
き込み制御回路43,読み出し制御回路44とを複雑に
コントロールする必要がある。特に、走査線525本/
フィールド周波数60Hzの信号と走査線1050本/
フィールド周波数60Hzの信号とでは、PLL回路8
における周波数は2倍も異なるため、PLL回路8をそ
れらの入力信号に同期させることが難しい。
時間軸上で操作する場合には、現在入力されている信号
の走査線におけるフレーム周波数がいくつであるか等の
映像信号の走査条件を知った上で、PLL回路8で発生
させるクロックの周波数の設定と、メモリ回路42の書
き込み制御回路43,読み出し制御回路44とを複雑に
コントロールする必要がある。特に、走査線525本/
フィールド周波数60Hzの信号と走査線1050本/
フィールド周波数60Hzの信号とでは、PLL回路8
における周波数は2倍も異なるため、PLL回路8をそ
れらの入力信号に同期させることが難しい。
【0011】そのため、PLL回路8の分周器82の分
周比Nwを変えるため、端子12より入力される信号に
よって分周器82を制御する必要があり、また、端子1
3より入力される信号によって入力段に設けられている
LPF2の帯域特性も切り換える必要がある。しかしな
がら、これらの分周器82及びLPF2の切り換え制御
を自動的に行う手段がなかったので、手動で行わなけれ
ばならないとう問題点があった。本発明はこのような問
題点に鑑みなされたものであり、入力された映像信号に
応じて自動的にPLL回路の分周比やLPFの帯域特性
を切り換えることができる走査線変換回路を提供するこ
とを目的とする。
周比Nwを変えるため、端子12より入力される信号に
よって分周器82を制御する必要があり、また、端子1
3より入力される信号によって入力段に設けられている
LPF2の帯域特性も切り換える必要がある。しかしな
がら、これらの分周器82及びLPF2の切り換え制御
を自動的に行う手段がなかったので、手動で行わなけれ
ばならないとう問題点があった。本発明はこのような問
題点に鑑みなされたものであり、入力された映像信号に
応じて自動的にPLL回路の分周比やLPFの帯域特性
を切り換えることができる走査線変換回路を提供するこ
とを目的とする。
【0012】
【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、入力された映像信号の走
査線を変換する走査線変換回路において、前記入力され
た映像信号を書き込みクロックによって書き込み、読み
出しクロックによって読み出すことにより走査線を変換
するメモリ回路を有する走査線変換部と、前記入力され
た映像信号に同期した第1のクロックを発生させるPL
L回路と、前記走査線変換部より出力された走査線変換
後の映像信号に同期した第2のクロックを発生させるク
ロック発生回路と、前記入力された映像信号の同期信号
期間を前記第2のクロックでカウントするカウンタ回路
と、前記カウンタ回路によるカウント値によって前記入
力された映像信号がいかなる信号であるかを判別する判
別回路とを設け、前記判別回路による判別結果に従って
前記PLL回路における分周比を切り換えることを特徴
とする走査線変換回路を提供するものである。
の技術の課題を解決するため、入力された映像信号の走
査線を変換する走査線変換回路において、前記入力され
た映像信号を書き込みクロックによって書き込み、読み
出しクロックによって読み出すことにより走査線を変換
するメモリ回路を有する走査線変換部と、前記入力され
た映像信号に同期した第1のクロックを発生させるPL
L回路と、前記走査線変換部より出力された走査線変換
後の映像信号に同期した第2のクロックを発生させるク
ロック発生回路と、前記入力された映像信号の同期信号
期間を前記第2のクロックでカウントするカウンタ回路
と、前記カウンタ回路によるカウント値によって前記入
力された映像信号がいかなる信号であるかを判別する判
別回路とを設け、前記判別回路による判別結果に従って
前記PLL回路における分周比を切り換えることを特徴
とする走査線変換回路を提供するものである。
【0013】
【実施例】以下、本発明の走査線変換回路について、添
付図面を参照して説明する。図1は本発明の走査線変換
回路の一実施例を示すブロック図、図2は本発明の走査
線変換回路の動作を説明するための波形図、図3は本発
明の走査線変換回路の動作を説明するためのフローチャ
ートである。なお、図1において、図4と同一部分には
同一符号が付してある。
付図面を参照して説明する。図1は本発明の走査線変換
回路の一実施例を示すブロック図、図2は本発明の走査
線変換回路の動作を説明するための波形図、図3は本発
明の走査線変換回路の動作を説明するためのフローチャ
ートである。なお、図1において、図4と同一部分には
同一符号が付してある。
【0014】図1において、入力端子1には輝度信号ま
たは色差信号のアナログ信号が入力され、ローパスフィ
ルタ(LPF)2によって帯域制限される。なお、LP
F2の帯域特性は後述のようにして制御される。LPF
2の出力はA/D変換回路に入力されてデジタル信号に
変換され、走査線変換部4に入力される。走査線変換部
4は垂直・水平フィルタ41,メモリ回路42,書き込
み制御回路43,読み出し制御回路44とより構成され
る。また、入力されたアナログ信号は同期分離回路7に
も入力され、同期分離回路7は同期信号を分離して出力
する。同期分離回路7より出力された水平同期信号は、
入力信号に同期したクロックを発生するためのクロック
発生回路であるPLL回路8に入力される。このPLL
回路8は分周器81,位相比較器(PD)82,電圧制
御発振器(VCO)83とより構成される。
たは色差信号のアナログ信号が入力され、ローパスフィ
ルタ(LPF)2によって帯域制限される。なお、LP
F2の帯域特性は後述のようにして制御される。LPF
2の出力はA/D変換回路に入力されてデジタル信号に
変換され、走査線変換部4に入力される。走査線変換部
4は垂直・水平フィルタ41,メモリ回路42,書き込
み制御回路43,読み出し制御回路44とより構成され
る。また、入力されたアナログ信号は同期分離回路7に
も入力され、同期分離回路7は同期信号を分離して出力
する。同期分離回路7より出力された水平同期信号は、
入力信号に同期したクロックを発生するためのクロック
発生回路であるPLL回路8に入力される。このPLL
回路8は分周器81,位相比較器(PD)82,電圧制
御発振器(VCO)83とより構成される。
【00015】一方、走査線変換部4より出力された信
号はD/A変換回路5に入力されてアナログ信号に変換
され、LPF6によって帯域制限されて出力端子11よ
り出力される。また、LPF6より出力された信号は同
期分離回路10にも入力され、同期分離回路10は同期
信号を分離して出力する。同期分離回路10より出力さ
れた水平同期信号は、出力信号に同期したクロックを発
生するためのクロック発生回路であるPLL回路9に入
力される。このPLL回路9は分周器91,位相比較器
92,VCO93とより構成される。
号はD/A変換回路5に入力されてアナログ信号に変換
され、LPF6によって帯域制限されて出力端子11よ
り出力される。また、LPF6より出力された信号は同
期分離回路10にも入力され、同期分離回路10は同期
信号を分離して出力する。同期分離回路10より出力さ
れた水平同期信号は、出力信号に同期したクロックを発
生するためのクロック発生回路であるPLL回路9に入
力される。このPLL回路9は分周器91,位相比較器
92,VCO93とより構成される。
【0016】PLL回路8において、分周器81はVC
O83の出力を1/Nwに分周して位相比較器82に入
力する。なお、この分周器81における分周比Nwは後
述のようにして切り換えられる。位相比較器82は分周
器81の出力と同期分離回路7より入力された水平同期
信号とを位相比較し、VCO83を制御する。このよう
にしてVCO83より出力された入力信号に同期したク
ロックは走査線変換部4の書き込み制御回路43に入力
される。また、PLL回路9もPLL回路8と同様の動
作によって出力信号に同期したクロックを発生し、走査
線変換部4の読み出し制御回路44に入力する。なお、
PLL回路9における分周器91はVCO93の出力を
1/Nrに分周する。これによって、走査線変換部4の
メモリ回路42は入力信号と出力信号の周波数に応じて
走査線変換する。
O83の出力を1/Nwに分周して位相比較器82に入
力する。なお、この分周器81における分周比Nwは後
述のようにして切り換えられる。位相比較器82は分周
器81の出力と同期分離回路7より入力された水平同期
信号とを位相比較し、VCO83を制御する。このよう
にしてVCO83より出力された入力信号に同期したク
ロックは走査線変換部4の書き込み制御回路43に入力
される。また、PLL回路9もPLL回路8と同様の動
作によって出力信号に同期したクロックを発生し、走査
線変換部4の読み出し制御回路44に入力する。なお、
PLL回路9における分周器91はVCO93の出力を
1/Nrに分周する。これによって、走査線変換部4の
メモリ回路42は入力信号と出力信号の周波数に応じて
走査線変換する。
【0017】上述のように、走査線変換を行う場合に
は、入力された信号がどのような信号であるかを知った
上で処理する必要がある。走査線変換回路ではメモリ回
路42の書き込みのためのクロックと読み出しのための
クロックを有しており、書き込みのためのクロックはP
LL回路8によって発生されて入力信号の周波数に追従
するようになっている。一方、読み出しのためのクロッ
クは走査線変換した出力波形に合うタイミングで読み出
すため、固定の周波数で発振している。そこで、この読
み出しのためのクロックを利用して、入力信号の同期信
号から次の同期信号までの期間のクロック数をカウント
することによって入力信号の走査条件を知ることができ
る。
は、入力された信号がどのような信号であるかを知った
上で処理する必要がある。走査線変換回路ではメモリ回
路42の書き込みのためのクロックと読み出しのための
クロックを有しており、書き込みのためのクロックはP
LL回路8によって発生されて入力信号の周波数に追従
するようになっている。一方、読み出しのためのクロッ
クは走査線変換した出力波形に合うタイミングで読み出
すため、固定の周波数で発振している。そこで、この読
み出しのためのクロックを利用して、入力信号の同期信
号から次の同期信号までの期間のクロック数をカウント
することによって入力信号の走査条件を知ることができ
る。
【0018】このような原理に基づいて本発明により新
たに加えられたのは、Hカウンタ回路14,カウンタ回
路15,判別回路16である。Hカウンタ回路14には
同期分離回路7より出力された水平(H)同期信号及び
フレーム(F)同期信号が入力される。Hカウンタ回路
14は、フレーム同期信号期間を水平同期信号周期でカ
ウントすることによって入力信号の走査線数を検出する
ことができる。カウンタ回路15には同期分離回路7よ
り出力された水平同期信号とPLL回路9のVCO93
より出力される読み出し側のクロックが入力され、水平
同期信号期間をそのクロックでカウントすることによ
り、入力信号の走査線周波数(フィールド周波数)を検
出することができる。
たに加えられたのは、Hカウンタ回路14,カウンタ回
路15,判別回路16である。Hカウンタ回路14には
同期分離回路7より出力された水平(H)同期信号及び
フレーム(F)同期信号が入力される。Hカウンタ回路
14は、フレーム同期信号期間を水平同期信号周期でカ
ウントすることによって入力信号の走査線数を検出する
ことができる。カウンタ回路15には同期分離回路7よ
り出力された水平同期信号とPLL回路9のVCO93
より出力される読み出し側のクロックが入力され、水平
同期信号期間をそのクロックでカウントすることによ
り、入力信号の走査線周波数(フィールド周波数)を検
出することができる。
【0019】カウンタ回路15の動作について図2を用
いてさらに説明する。メモリ回路42の読み出しクロッ
クの周波数が4fscの場合、入力信号が走査線525
本/フィールド周波数60Hzの信号であれば、図2
(A)に示すように、走査線は525本で水平同期信号
期間は910クロックとなる。また、走査線1050本
/フィールド周波数60Hzの倍速信号であれば、図2
(B)に示すように、走査線は1050本で455クロ
ックとなる。
いてさらに説明する。メモリ回路42の読み出しクロッ
クの周波数が4fscの場合、入力信号が走査線525
本/フィールド周波数60Hzの信号であれば、図2
(A)に示すように、走査線は525本で水平同期信号
期間は910クロックとなる。また、走査線1050本
/フィールド周波数60Hzの倍速信号であれば、図2
(B)に示すように、走査線は1050本で455クロ
ックとなる。
【0020】Hカウンタ回路14より出力された入力信
号の走査線数を表すカウント値とカウンタ回路15より
出力された入力信号のフィールド周波数を表すカウント
値は判別回路16に入力される。判別回路16は入力さ
れた2つのカウント値の組み合わせによって、入力信号
の種類を判別することができる。判別回路16の出力は
PLL回路8における分周器81の分周比Nwを変化さ
せるための端子12、及び、LPF2の帯域特性を変化
させるための端子13に入力される。このようにしてP
LL回路8における分周器81の分周比Nw及びLPF
2の帯域特性を変化させれば、PLL回路8によるクロ
ックの周波数を容易に入力信号に同期させることがで
き、また、入力段のLPF2の帯域特性も自動的に切り
換えることが可能となる。なお、判別回路16はマイク
ロコンピュータによって構成できる。
号の走査線数を表すカウント値とカウンタ回路15より
出力された入力信号のフィールド周波数を表すカウント
値は判別回路16に入力される。判別回路16は入力さ
れた2つのカウント値の組み合わせによって、入力信号
の種類を判別することができる。判別回路16の出力は
PLL回路8における分周器81の分周比Nwを変化さ
せるための端子12、及び、LPF2の帯域特性を変化
させるための端子13に入力される。このようにしてP
LL回路8における分周器81の分周比Nw及びLPF
2の帯域特性を変化させれば、PLL回路8によるクロ
ックの周波数を容易に入力信号に同期させることがで
き、また、入力段のLPF2の帯域特性も自動的に切り
換えることが可能となる。なお、判別回路16はマイク
ロコンピュータによって構成できる。
【0021】ところで、以上の例では、走査線数,フィ
ールド周波数がいずれも異なる信号の判別を考えたが、
フィールド周波数が同一の信号しか入力されない場合は
Hカウンタ14による判別は必要ない。同一フィールド
周波数の信号しか入力されない場合の判別回路16の動
作について図3を用いて説明する。
ールド周波数がいずれも異なる信号の判別を考えたが、
フィールド周波数が同一の信号しか入力されない場合は
Hカウンタ14による判別は必要ない。同一フィールド
周波数の信号しか入力されない場合の判別回路16の動
作について図3を用いて説明する。
【0022】図3において、ステップ1でカウンタ15
の出力が455クロックであるかどうかを判定し、そう
であれば走査線1050本/フィールド周波数60Hz
の信号であると判断できる。ステップ1で455クロッ
クでなければ、ステップ2に移り、カウンタ15の出力
が910クロックであるかどうかを判定する。ステップ
2で910クロックであれば走査線525本/フィール
ド周波数60Hzの信号であると判断できる。
の出力が455クロックであるかどうかを判定し、そう
であれば走査線1050本/フィールド周波数60Hz
の信号であると判断できる。ステップ1で455クロッ
クでなければ、ステップ2に移り、カウンタ15の出力
が910クロックであるかどうかを判定する。ステップ
2で910クロックであれば走査線525本/フィール
ド周波数60Hzの信号であると判断できる。
【0023】前述のように、マルチメディア対応テレビ
ジョン受像機では、種々の信号ソースを映出する。表1
に各種の信号における水平周波数,垂直周波数を示す。
本発明の走査線変換回路では、表1に示すような種々の
信号に自動的に対応することができるので、極めて使い
勝手がよい。
ジョン受像機では、種々の信号ソースを映出する。表1
に各種の信号における水平周波数,垂直周波数を示す。
本発明の走査線変換回路では、表1に示すような種々の
信号に自動的に対応することができるので、極めて使い
勝手がよい。
【0024】
【表1】
【0025】なお、表1中、EDTVはクリアビジョ
ン、HDTVはハイビジョン、PC−98は日本電気株
式会社のパソコン、VGAはIBM社のパソコン、MA
Cはアップルコンピュータ社のパソコンを意味してい
る。
ン、HDTVはハイビジョン、PC−98は日本電気株
式会社のパソコン、VGAはIBM社のパソコン、MA
Cはアップルコンピュータ社のパソコンを意味してい
る。
【0026】
【発明の効果】以上詳細に説明したように、本発明の走
査線変換回路は、入力された映像信号を書き込みクロッ
クによって書き込み、読み出しクロックによって読み出
すことにより走査線を変換するメモリ回路を有する走査
線変換部と、入力された映像信号に同期した第1のクロ
ックを発生させるPLL回路と、走査線変換部より出力
された走査線変換後の映像信号に同期した第2のクロッ
クを発生させるクロック発生回路と、入力された映像信
号の同期信号期間を第2のクロックでカウントするカウ
ンタと、このカウンタによるカウント値によって入力さ
れた映像信号がいかなる信号であるかを判別する判別回
路とを設け、この判別回路による判別結果に従ってPL
L回路における分周比を切り換えるように構成し、ま
た、判別回路による判別結果に従って入力段におけるロ
ーパスフィルタの特性を切り換えるように構成したの
で、入力された映像信号に応じて自動的にPLL回路の
分周比やLPFの帯域特性を切り換えることができる。
従って、本発明によれば、手動による切り換えを行う必
要がないので、極めて使い勝手がよい。
査線変換回路は、入力された映像信号を書き込みクロッ
クによって書き込み、読み出しクロックによって読み出
すことにより走査線を変換するメモリ回路を有する走査
線変換部と、入力された映像信号に同期した第1のクロ
ックを発生させるPLL回路と、走査線変換部より出力
された走査線変換後の映像信号に同期した第2のクロッ
クを発生させるクロック発生回路と、入力された映像信
号の同期信号期間を第2のクロックでカウントするカウ
ンタと、このカウンタによるカウント値によって入力さ
れた映像信号がいかなる信号であるかを判別する判別回
路とを設け、この判別回路による判別結果に従ってPL
L回路における分周比を切り換えるように構成し、ま
た、判別回路による判別結果に従って入力段におけるロ
ーパスフィルタの特性を切り換えるように構成したの
で、入力された映像信号に応じて自動的にPLL回路の
分周比やLPFの帯域特性を切り換えることができる。
従って、本発明によれば、手動による切り換えを行う必
要がないので、極めて使い勝手がよい。
【図面の簡単な説明】
【図1】本発明の一実施例を示すブロック図である。
【図2】本発明の動作を説明するための波形図である。
【図3】本発明の動作を説明するためのフローチャート
である。
である。
【図4】従来例を示すブロック図である。
【図5】従来例の動作を説明するための波形図である。
2,6 ローパスフィルタ 3 A/D変換回路 4 走査線変換部 41 垂直・水平フィルタ 42 メモリ回路 43 書き込み制御回路 44 読み出し制御回路 5 D/A変換回路 7,10 同期分離回路 8 PLL回路 9 PLL回路(クロック発生回路) 81,91 分周器 82,92 位相比較器 83,93 電圧制御発振器 12,13 端子 14 Hカウンタ回路(第2のカウンタ回路) 15 カウンタ回路 16 判別回路
Claims (3)
- 【請求項1】入力された映像信号の走査線を変換する走
査線変換回路において、 前記入力された映像信号を書き込みクロックによって書
き込み、読み出しクロックによって読み出すことにより
走査線を変換するメモリ回路を有する走査線変換部と、 前記入力された映像信号に同期した第1のクロックを発
生させるPLL回路と、 前記走査線変換部より出力された走査線変換後の映像信
号に同期した第2のクロックを発生させるクロック発生
回路と、 前記入力された映像信号の同期信号期間を前記第2のク
ロックでカウントするカウンタ回路と、 前記カウンタ回路によるカウント値によって前記入力さ
れた映像信号がいかなる信号であるかを判別する判別回
路とを設け、 前記判別回路による判別結果に従って前記PLL回路に
おける分周比を切り換えることを特徴とする走査線変換
回路。 - 【請求項2】前記入力された映像信号のフレーム同期信
号期間を水平同期信号周期でカウントする第2のカウン
タ回路をさらに有し、 前記判別回路は前記カウンタ回路によるカウント値と前
記第2のカウンタ回路によるカウント値とによって、前
記入力された映像信号の走査線数とフィールド周波数を
判別することを特徴とする請求項1記載の走査線変換回
路。 - 【請求項3】前記走査線変換部の前段に前記入力された
映像信号を帯域制限するローパスフィルタを有し、前記
判別回路による判別結果に従って前記ローパスフィルタ
の特性を切り換えることを特徴とする請求項1または2
記載の走査線変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33971494A JP3407449B2 (ja) | 1994-12-28 | 1994-12-28 | 走査線変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33971494A JP3407449B2 (ja) | 1994-12-28 | 1994-12-28 | 走査線変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08186801A true JPH08186801A (ja) | 1996-07-16 |
JP3407449B2 JP3407449B2 (ja) | 2003-05-19 |
Family
ID=18330119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33971494A Expired - Fee Related JP3407449B2 (ja) | 1994-12-28 | 1994-12-28 | 走査線変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3407449B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998052183A1 (fr) * | 1997-05-16 | 1998-11-19 | Sony Corporation | Dispositif et procede de conversion de balayage |
KR100591962B1 (ko) * | 1998-08-07 | 2006-06-21 | 톰슨 콘슈머 일렉트로닉스, 인코포레이티드 | 선택 가능한 응답을 갖는 위상 동기 루프 |
JP2007214973A (ja) * | 2006-02-10 | 2007-08-23 | Sharp Corp | 映像信号処理回路及び映像表示装置 |
-
1994
- 1994-12-28 JP JP33971494A patent/JP3407449B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998052183A1 (fr) * | 1997-05-16 | 1998-11-19 | Sony Corporation | Dispositif et procede de conversion de balayage |
KR100591962B1 (ko) * | 1998-08-07 | 2006-06-21 | 톰슨 콘슈머 일렉트로닉스, 인코포레이티드 | 선택 가능한 응답을 갖는 위상 동기 루프 |
JP2007214973A (ja) * | 2006-02-10 | 2007-08-23 | Sharp Corp | 映像信号処理回路及び映像表示装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3407449B2 (ja) | 2003-05-19 |
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