JPH08181239A - フリップチップ実装用回路基板 - Google Patents
フリップチップ実装用回路基板Info
- Publication number
- JPH08181239A JPH08181239A JP31986194A JP31986194A JPH08181239A JP H08181239 A JPH08181239 A JP H08181239A JP 31986194 A JP31986194 A JP 31986194A JP 31986194 A JP31986194 A JP 31986194A JP H08181239 A JPH08181239 A JP H08181239A
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- JP
- Japan
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- circuit board
- semiconductor element
- semiconductor
- resist
- mounting
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- Pending
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半田バンプを狭ピッチで形成した半導体素子
をフリップチップ実装する回路基板への樹脂注入不良を
防止した回路基板を提供する。 【構成】 導体回路パターン２が配線された回路基板１
の表面層上の半導体素子実装エリア５の略全域にわた
り、レジスト４を塗布しない部分を設けた。
をフリップチップ実装する回路基板への樹脂注入不良を
防止した回路基板を提供する。 【構成】 導体回路パターン２が配線された回路基板１
の表面層上の半導体素子実装エリア５の略全域にわた
り、レジスト４を塗布しない部分を設けた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置をフリップ
チップ実装する半導体実装用回路基板に関し、特にその
基板上に設けるレジストパターンに関するものである。
チップ実装する半導体実装用回路基板に関し、特にその
基板上に設けるレジストパターンに関するものである。
【０００２】
【従来の技術】近年、電子機器の小型化要求に伴い、回
路モジュールの高密度実装が望まれており、回路基板は
両面配線から多層配線化へ、能動素子も小型化へと進ん
でいる。更に半導体装置も従来のプラスチックモールド
品からベアチップ化へと進み、開発が盛んに行われてい
るが、最近特に半導体装置のベアチップ実装の一手法と
してフリップチップ実装が注目されてきている。
路モジュールの高密度実装が望まれており、回路基板は
両面配線から多層配線化へ、能動素子も小型化へと進ん
でいる。更に半導体装置も従来のプラスチックモールド
品からベアチップ化へと進み、開発が盛んに行われてい
るが、最近特に半導体装置のベアチップ実装の一手法と
してフリップチップ実装が注目されてきている。
【０００３】以下、フリップチップ実装を行う従来の回
路基板について説明する。図４は従来の半導体実装用回
路基板の平面図であり、図５は図４に示す従来の半導体
実装用回路基板上に半導体素子をフリップチップ実装し
たときの図４のＢ−Ｂ線に沿う一部断面図である。図４
において、回路基板１の基板表面上には導体回路パター
ン２と半導体素子との接続用電極部３が形成されてお
り、これら導体回路パターン２と接続用電極部３とは電
気的に接続されている。更に、これらを覆うように接続
用電極部３のエリアを除く基板表面全面にレジスト４が
塗布されている。なお、５は半導体素子実装エリアを示
している。
路基板について説明する。図４は従来の半導体実装用回
路基板の平面図であり、図５は図４に示す従来の半導体
実装用回路基板上に半導体素子をフリップチップ実装し
たときの図４のＢ−Ｂ線に沿う一部断面図である。図４
において、回路基板１の基板表面上には導体回路パター
ン２と半導体素子との接続用電極部３が形成されてお
り、これら導体回路パターン２と接続用電極部３とは電
気的に接続されている。更に、これらを覆うように接続
用電極部３のエリアを除く基板表面全面にレジスト４が
塗布されている。なお、５は半導体素子実装エリアを示
している。
【０００４】フリップチップ実装に際しては、図５に示
すように、半導体素子６のバンプ用電極７上に予めマス
クを使って印刷された半田バンプ８と、回路基板１上の
接続用電極部３との位置合わせをして、半導体素子６を
回路基板１上に載置する。その後、リフロー等による加
熱処理により半田バンプ８を溶融させて両者を接続し、
更に半導体素子６と回路基板１との隙間に層間封止樹脂
９を注入する。この状態で、一応実装されることになる
が、もし層間封止樹脂９が所定の場所に封止されていな
いと、温度サイクル試験において半導体素子６(通常、
ＬＳＩチップ)と回路基板１との熱膨張係数の差によ
り、そのフリップチップ実装された半導体素子６の接続
不良が起こる等、信頼性が大きく劣化するおそれがあ
る。これを防止するためには、前記層間封止樹脂９を密
に封入して熱膨張係数差を解消させるのが一般的であ
り、その方法として、層間封止樹脂９の注入は斜めに傾
けたホットプレート上で行い、層間封止樹脂９が半導体
素子６の周囲に滲出してくるまで待ってから、これをホ
ットプレートより下ろし静置させて層間封止樹脂９を硬
化することにより行われる。
すように、半導体素子６のバンプ用電極７上に予めマス
クを使って印刷された半田バンプ８と、回路基板１上の
接続用電極部３との位置合わせをして、半導体素子６を
回路基板１上に載置する。その後、リフロー等による加
熱処理により半田バンプ８を溶融させて両者を接続し、
更に半導体素子６と回路基板１との隙間に層間封止樹脂
９を注入する。この状態で、一応実装されることになる
が、もし層間封止樹脂９が所定の場所に封止されていな
いと、温度サイクル試験において半導体素子６(通常、
ＬＳＩチップ)と回路基板１との熱膨張係数の差によ
り、そのフリップチップ実装された半導体素子６の接続
不良が起こる等、信頼性が大きく劣化するおそれがあ
る。これを防止するためには、前記層間封止樹脂９を密
に封入して熱膨張係数差を解消させるのが一般的であ
り、その方法として、層間封止樹脂９の注入は斜めに傾
けたホットプレート上で行い、層間封止樹脂９が半導体
素子６の周囲に滲出してくるまで待ってから、これをホ
ットプレートより下ろし静置させて層間封止樹脂９を硬
化することにより行われる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、フリップチップ実装を行う際に、半田
バンプの半田を溶融させるため、接続前の半田バンプ径
が約150μmであるのと比べて、半導体素子６と回路基板
１との隙間が約80μm程度と狭くなっている。しかも、
回路基板１の表面層上の半導体素子６の下部の部位にも
約20μmのレジストが塗布されているため、結局のとこ
ろ、半導体素子６と回路基板１との隙間は約60μm程度
しか開いていない。そのため、半導体素子６と回路基板
１とを接続したのち層間封止樹脂９をその隙間に入れる
際には、層間封止樹脂９の気泡が絡む等の注入不良が生
じ、実装体の信頼性が著しく劣化するという問題があっ
た。
従来の構成では、フリップチップ実装を行う際に、半田
バンプの半田を溶融させるため、接続前の半田バンプ径
が約150μmであるのと比べて、半導体素子６と回路基板
１との隙間が約80μm程度と狭くなっている。しかも、
回路基板１の表面層上の半導体素子６の下部の部位にも
約20μmのレジストが塗布されているため、結局のとこ
ろ、半導体素子６と回路基板１との隙間は約60μm程度
しか開いていない。そのため、半導体素子６と回路基板
１とを接続したのち層間封止樹脂９をその隙間に入れる
際には、層間封止樹脂９の気泡が絡む等の注入不良が生
じ、実装体の信頼性が著しく劣化するという問題があっ
た。
【０００６】本発明は上記従来の問題点を解決するもの
であり、樹脂注入不良のない回路基板を提供することを
目的とする。
であり、樹脂注入不良のない回路基板を提供することを
目的とする。
【０００７】
【課題を解決するための手段】上記課題を達成するため
に、本発明は、前記回路基板表面層上の半導体素子実装
エリアの略全域にわたり、レジストパターンを形成しな
い部分を設けたものである。
に、本発明は、前記回路基板表面層上の半導体素子実装
エリアの略全域にわたり、レジストパターンを形成しな
い部分を設けたものである。
【０００８】
【作用】上記構成によれば、半導体素子と回路基板とを
接続したのち、層間封止樹脂をその隙間に注入する際に
は、半導体素子と回路基板との隙間がレジストがない分
だけ広いため、封止用の層間封止樹脂が入りやすくな
り、また隙間が広い分、注入速度も速くなり作業性も向
上する。
接続したのち、層間封止樹脂をその隙間に注入する際に
は、半導体素子と回路基板との隙間がレジストがない分
だけ広いため、封止用の層間封止樹脂が入りやすくな
り、また隙間が広い分、注入速度も速くなり作業性も向
上する。
【０００９】
【実施例】以下、本発明の回路基板を用いたフリップチ
ップ実装の第１実施例について図面を参照しながら説明
する。図１は本発明の半導体実装用回路基板の平面図を
示すものであり、図２は本発明の半導体実装用回路基板
上に半導体素子をフリップチップ実装したときの図１の
Ａ−Ａ線に沿う一部断面図である。なお、前記従来の半
導体実装用回路基板と同一の部分は同一の符号を付すも
のとする。
ップ実装の第１実施例について図面を参照しながら説明
する。図１は本発明の半導体実装用回路基板の平面図を
示すものであり、図２は本発明の半導体実装用回路基板
上に半導体素子をフリップチップ実装したときの図１の
Ａ−Ａ線に沿う一部断面図である。なお、前記従来の半
導体実装用回路基板と同一の部分は同一の符号を付すも
のとする。
【００１０】図１及び図２において、アルミナを主成分
とした回路基板１の基板表面上には、導体回路パターン
２と半導体素子６との接続用電極部３が形成されてお
り、これら導体回路パターン２と接続用電極部３とは電
気的に接続されている。また、回路基板１の基板表面上
にはレジスト４がスクリーン印刷にて印刷され、膜厚約
20μm程度の厚みで硬化している。従来の基板では接続
用電極部３のみを露出させて他の部分すべてにレジスト
４を塗布していたが、本発明では図１に示すように、回
路基板１の表面層上の半導体素子実装エリア５の略全域
にはレジスト４を塗布していないのが特徴である。
とした回路基板１の基板表面上には、導体回路パターン
２と半導体素子６との接続用電極部３が形成されてお
り、これら導体回路パターン２と接続用電極部３とは電
気的に接続されている。また、回路基板１の基板表面上
にはレジスト４がスクリーン印刷にて印刷され、膜厚約
20μm程度の厚みで硬化している。従来の基板では接続
用電極部３のみを露出させて他の部分すべてにレジスト
４を塗布していたが、本発明では図１に示すように、回
路基板１の表面層上の半導体素子実装エリア５の略全域
にはレジスト４を塗布していないのが特徴である。
【００１１】以上のように構成された回路基板１に対し
フリップチップ実装の工程を説明する。半導体素子６の
バンプ用電極７上に予めマスクを使って印刷された半田
バンプ８と、回路基板１上の接続用電極部３との位置合
わせをして、半導体素子６を回路基板上に載置する。そ
の後、半田バンプ８と接続用電極部３を当接させたまま
リフロー炉に通すと、半田バンプ８が溶融することによ
って半導体素子６と接続用電極部３とが接続される。こ
のとき、接続前の半田バンプ径が約150μmであったのと
比べて、半田バンプ８の半田が溶融し広がるため、半導
体素子６と回路基板１との隙間は約80μm程度になって
いる。次に、信頼性向上のため、斜めに傾けたホットプ
レート上で回路基板１と半導体素子６との隙間に層間封
止樹脂９を注入する。本実施例においては、半導体素子
６と回路基板１の表面との隙間にレジスト４がないの
で、その膜厚である約20μm程度の分だけ従来の基板よ
りも広いため層間封止樹脂９の注入が行い易く、樹脂注
入不良のない回路基板を作成することができる。しか
も、層間封止樹脂９が容易に注入されていくため、作業
効率も大幅に向上する。こうして層間封止樹脂９が半導
体素子６の周囲に滲出してくるまで待ってから、これを
ホットプレートから下ろし静置させて層間封止樹脂９を
硬化させることにより行われる。
フリップチップ実装の工程を説明する。半導体素子６の
バンプ用電極７上に予めマスクを使って印刷された半田
バンプ８と、回路基板１上の接続用電極部３との位置合
わせをして、半導体素子６を回路基板上に載置する。そ
の後、半田バンプ８と接続用電極部３を当接させたまま
リフロー炉に通すと、半田バンプ８が溶融することによ
って半導体素子６と接続用電極部３とが接続される。こ
のとき、接続前の半田バンプ径が約150μmであったのと
比べて、半田バンプ８の半田が溶融し広がるため、半導
体素子６と回路基板１との隙間は約80μm程度になって
いる。次に、信頼性向上のため、斜めに傾けたホットプ
レート上で回路基板１と半導体素子６との隙間に層間封
止樹脂９を注入する。本実施例においては、半導体素子
６と回路基板１の表面との隙間にレジスト４がないの
で、その膜厚である約20μm程度の分だけ従来の基板よ
りも広いため層間封止樹脂９の注入が行い易く、樹脂注
入不良のない回路基板を作成することができる。しか
も、層間封止樹脂９が容易に注入されていくため、作業
効率も大幅に向上する。こうして層間封止樹脂９が半導
体素子６の周囲に滲出してくるまで待ってから、これを
ホットプレートから下ろし静置させて層間封止樹脂９を
硬化させることにより行われる。
【００１２】次に、本発明の第２実施例について図３を
参照しながら説明する。なお、前記第１実施例と同一の
部分は同一の符号を付すものとする。図３において、１
は回路基板、２は導体回路パターン、３は半導体素子と
の接続用電極部、４はレジストである。図１の第１実施
例の構成と異なるのは、接続用電極部３のチップ内部側
に200μm程度の幅のレジスト４によりレジストダム10を
形成させている点である。このレジストダム10は図示の
ように隣接する四隅の部分には形成されていない。この
回路基板１を使ってフリップチップ実装する際には、溶
融した半田バンプ８の半田は、接続用電極部３のチップ
内部側外周部にレジストダム10が形成されていることに
より一定面積以上広がらず、半田広がりによる半導体素
子６の沈下を防ぐことができるため、半導体素子６と回
路基板１との隙間が狭まる割合を小さくすることができ
る。しかも、このレジストダム10は前記のように隣接す
る四隅の部分には形成されず、ここに隙間があるため、
層間封止樹脂９の注入をこの隙間の部分より行うことが
でき、ここにはレジスト４がないので層間封止樹脂９は
容易に注入され、作業効率も大幅に向上する。
参照しながら説明する。なお、前記第１実施例と同一の
部分は同一の符号を付すものとする。図３において、１
は回路基板、２は導体回路パターン、３は半導体素子と
の接続用電極部、４はレジストである。図１の第１実施
例の構成と異なるのは、接続用電極部３のチップ内部側
に200μm程度の幅のレジスト４によりレジストダム10を
形成させている点である。このレジストダム10は図示の
ように隣接する四隅の部分には形成されていない。この
回路基板１を使ってフリップチップ実装する際には、溶
融した半田バンプ８の半田は、接続用電極部３のチップ
内部側外周部にレジストダム10が形成されていることに
より一定面積以上広がらず、半田広がりによる半導体素
子６の沈下を防ぐことができるため、半導体素子６と回
路基板１との隙間が狭まる割合を小さくすることができ
る。しかも、このレジストダム10は前記のように隣接す
る四隅の部分には形成されず、ここに隙間があるため、
層間封止樹脂９の注入をこの隙間の部分より行うことが
でき、ここにはレジスト４がないので層間封止樹脂９は
容易に注入され、作業効率も大幅に向上する。
【００１３】
【発明の効果】以上のように、本発明の回路基板は、回
路基板表面層上の半導体素子実装エリアの略全域にレジ
ストを塗布しない部分を設けることにより、半導体素子
と回路基板との隙間が広がり、層間封止樹脂注入不良の
ない回路基板を作成することができる。しかも、半導体
素子と回路基板の隙間が広い分だけ層間封止樹脂の注入
速度も速くなり作業性も向上する。
路基板表面層上の半導体素子実装エリアの略全域にレジ
ストを塗布しない部分を設けることにより、半導体素子
と回路基板との隙間が広がり、層間封止樹脂注入不良の
ない回路基板を作成することができる。しかも、半導体
素子と回路基板の隙間が広い分だけ層間封止樹脂の注入
速度も速くなり作業性も向上する。
【図１】本発明の第１実施例における半導体実装用回路
基板の平面図である。
基板の平面図である。
【図２】本発明の実施例における半導体実装用回路基板
に半導体素子をフリップチップ実装したときの図１のＡ
−Ａ線に沿う一部断面図である。
に半導体素子をフリップチップ実装したときの図１のＡ
−Ａ線に沿う一部断面図である。
【図３】本発明の第２実施例における半導体実装用回路
基板の平面図である。
基板の平面図である。
【図４】従来の半導体実装用回路基板の平面図である。
【図５】従来の半導体実装用回路基板に半導体素子をフ
リップチップ実装したときの図４のＢ−Ｂ線に沿う一部
断面図である。
リップチップ実装したときの図４のＢ−Ｂ線に沿う一部
断面図である。
１…回路基板、 ２…導体回路パターン、 ３…接続用
電極部、 ４…レジスト、 ５…半導体素子実装エリ
ア、 ６…半導体素子、 ７…バンプ用電極、 ８…半
田バンプ、 ９…層間封止樹脂、 10…レジストダム。
電極部、 ４…レジスト、 ５…半導体素子実装エリ
ア、 ６…半導体素子、 ７…バンプ用電極、 ８…半
田バンプ、 ９…層間封止樹脂、 10…レジストダム。
Claims (1)
- 【請求項１】 導体回路パターンが配線された回路基板
表面層上の半導体素子実装エリアに半導体素子をフリッ
プチップ実装するフリップチップ実装用回路基板におい
て、前記半導体素子実装エリアの略全域にわたり、レジ
ストパターンを形成しない部分を設けたことを特徴とす
るフリップチップ実装用回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31986194A JPH08181239A (ja) | 1994-12-22 | 1994-12-22 | フリップチップ実装用回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31986194A JPH08181239A (ja) | 1994-12-22 | 1994-12-22 | フリップチップ実装用回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181239A true JPH08181239A (ja) | 1996-07-12 |
Family
ID=18115058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31986194A Pending JPH08181239A (ja) | 1994-12-22 | 1994-12-22 | フリップチップ実装用回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181239A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920126A (en) * | 1997-10-02 | 1999-07-06 | Fujitsu Limited | Semiconductor device including a flip-chip substrate |
| US6049122A (en) * | 1997-10-16 | 2000-04-11 | Fujitsu Limited | Flip chip mounting substrate with resin filled between substrate and semiconductor chip |
| JP2006253315A (ja) * | 2005-03-09 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2007103733A (ja) * | 2005-10-05 | 2007-04-19 | Nec Electronics Corp | 基板およびそれを用いた半導体装置 |
-
1994
- 1994-12-22 JP JP31986194A patent/JPH08181239A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920126A (en) * | 1997-10-02 | 1999-07-06 | Fujitsu Limited | Semiconductor device including a flip-chip substrate |
| US6049122A (en) * | 1997-10-16 | 2000-04-11 | Fujitsu Limited | Flip chip mounting substrate with resin filled between substrate and semiconductor chip |
| JP2006253315A (ja) * | 2005-03-09 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2007103733A (ja) * | 2005-10-05 | 2007-04-19 | Nec Electronics Corp | 基板およびそれを用いた半導体装置 |
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