JPH08181211A - Semiconductor element and manufacture thereof - Google Patents
Semiconductor element and manufacture thereofInfo
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- JPH08181211A JPH08181211A JP32302894A JP32302894A JPH08181211A JP H08181211 A JPH08181211 A JP H08181211A JP 32302894 A JP32302894 A JP 32302894A JP 32302894 A JP32302894 A JP 32302894A JP H08181211 A JPH08181211 A JP H08181211A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、高速動作および高集積
の可能な半導体素子およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device capable of high-speed operation and high integration and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】現在の電子機器においては、処理の高速
化、小型化が従来以上に求められるようになっている。2. Description of the Related Art In today's electronic devices, higher processing speed and smaller size are required more than ever before.
【０００３】処理の高速化を図るためには、半導体素子
間の信号伝幡時間を短くする必要がある。これには複数
素子間の配線長を短くする必要がある。この配線長を短
くするための技術としては、例えば、特開平５−１８３
０１９号公報に記載の技術がある。該技術は、図１９に
示すように半導体基板１０１表面に導電性ピン１０２を
挿入し、該導電性ピン１０２を介して電気的接続を行う
ものである。In order to increase the processing speed, it is necessary to shorten the signal transfer time between semiconductor elements. For this purpose, it is necessary to shorten the wiring length between a plurality of elements. As a technique for shortening the wiring length, for example, Japanese Patent Laid-Open No. 5-183
There is a technique described in Japanese Patent No. 019. In this technique, as shown in FIG. 19, a conductive pin 102 is inserted on the surface of a semiconductor substrate 101, and electrical connection is made through the conductive pin 102.
【０００４】電子機器、特に大容量メモリを必要とする
機器の小型化を図るには、記憶素子を高密度で実装する
ことが必要となる。高密度実装のための技術としては、
例えば特開昭６１−３２５６０号公報に記載の技術があ
る。この技術は、図２０に示すように、ＩＣチップ１０
６を積層し、リードピン１０７および貫通ピン１０８を
介して上下のチップ間を電気的に接続するものである。In order to reduce the size of electronic equipment, especially equipment that requires a large-capacity memory, it is necessary to mount storage elements at a high density. As a technology for high-density mounting,
For example, there is a technique described in JP-A-61-32560. This technique is applied to the IC chip 10 as shown in FIG.
6 are laminated and the upper and lower chips are electrically connected via the lead pin 107 and the through pin 108.
【０００５】また、近年ロジック回路を高速で動作させ
るにつれ、同時切り換えスイッチングノイズ、及び不要
電磁輻射の発生が問題となってきている。この問題の解
決には、ＬＳＩの電源ピンとグランドとの間にコンデン
サを挿入することが有効であることが知られている。通
常こうした目的で挿入されるコンデンサを”バイパスコ
ンデンサ”と呼んでいる。しかし、バイパスコンデンサ
を挿入しても、コンデンサとＬＳＩとの間にはインダク
タンスが存在してしまう。このインダクタンスは、バイ
パスコンデンサの効果を阻害する方向に作用してしま
う。高速動作するロジック回路ではこのような阻害効果
が強く現れるため、バイパスコンデンサはＬＳＩのすぐ
近傍に配することが望ましい。この要求に応えるための
技術としては、例えば特開平５−２６７５５７号公報に
記載の技術がある。この技術は、図２１に示すようにダ
イパッド１１１上に薄膜コンデンサ１１２を形成し、該
薄膜コンデンサ１１２上に半導体基板１０１を実装する
というものである。該公報記載の実施例においては半導
体基板と薄膜コンデンサとの接続にワイヤボンディング
１１５を用いている。また、特開平６−２１３４８号公
報には、図２２に示すように、ＩＣチップ１０６の裏面
に絶縁膜１１７を介して、直接、受動素子１１８（図２
２においてはタンタル抵抗）を形成する技術が開示され
ている。Further, as a logic circuit is operated at high speed in recent years, simultaneous switching noise and unnecessary electromagnetic radiation are becoming a problem. It is known that inserting a capacitor between the power supply pin of the LSI and the ground is effective for solving this problem. Capacitors that are usually inserted for this purpose are called "bypass capacitors". However, even if the bypass capacitor is inserted, an inductance exists between the capacitor and the LSI. This inductance acts in the direction of hindering the effect of the bypass capacitor. In a logic circuit operating at high speed, such an obstruction effect appears strongly, so it is desirable to place the bypass capacitor in the immediate vicinity of the LSI. As a technique for responding to this demand, there is a technique described in, for example, Japanese Patent Laid-Open No. 5-267557. In this technique, as shown in FIG. 21, a thin film capacitor 112 is formed on a die pad 111, and the semiconductor substrate 101 is mounted on the thin film capacitor 112. In the embodiment described in this publication, wire bonding 115 is used to connect the semiconductor substrate and the thin film capacitor. Further, in Japanese Unexamined Patent Publication No. 6-21348, as shown in FIG. 22, a passive element 118 (see FIG.
2 discloses a technique for forming a tantalum resistance).
【０００６】[0006]
【発明が解決しようとする課題】しかし、特開平５−１
８３０１９号公報記載の技術は、導電性ピン１０２を用
いているため上下の接続には約１ｍｍφ程度のスペース
が必要となり、実装面積に無駄が多い。However, JP-A-5-1 is used.
Since the technique described in Japanese Patent No. 83019 uses the conductive pins 102, a space of about 1 mmφ is required for the upper and lower connections, and the mounting area is wasteful.
【０００７】特開昭６１−３２５６０号公報記載の技術
は、積層したＩＣチップ間の接続にリードピン１０７お
よび貫通ピン１０８を介するため、高速化、高密度化に
は適さない構造である。The technique described in Japanese Patent Laid-Open No. 61-32560 is not suitable for high speed and high density because the lead pins 107 and the penetrating pins 108 are used to connect the laminated IC chips.
【０００８】特開平５−２６７５５７号公報記載の技術
は、接続にワイヤボンディングを用いるため、上述のイ
ンダクタンスが存在してしまう。そのため、バイパスコ
ンデンサのノイズ低減の効果を充分に得ることができな
い。In the technique disclosed in Japanese Patent Laid-Open No. 5-267557, since the wire bonding is used for connection, the above-mentioned inductance exists. Therefore, the noise reduction effect of the bypass capacitor cannot be sufficiently obtained.
【０００９】また、特開平６−２１３４８号公報記載の
技術は、裏面の受動素子１１８と、ＩＣチップ１０６表
面の能動素子との接続に関しては考慮がなされていな
い。Further, the technique described in Japanese Patent Laid-Open No. 6-21348 does not consider the connection between the passive element 118 on the back surface and the active element on the surface of the IC chip 106.
【００１０】本発明は、素子間の配線を短縮して高速動
作、高密度実装を可能とした半導体素子およびその製造
方法を提供することを目的とする。It is an object of the present invention to provide a semiconductor device capable of high-speed operation and high-density mounting by shortening wiring between devices and a method of manufacturing the same.
【００１１】本発明は、能動素子とバイパスコンデンサ
との間のインダクタンスを小さくし、低ノイズで不要電
磁輻射を抑制した半導体素子およびその製造方法を提供
することを目的とする。It is an object of the present invention to provide a semiconductor device in which inductance between an active device and a bypass capacitor is reduced, noise is suppressed and unnecessary electromagnetic radiation is suppressed, and a manufacturing method thereof.
【００１２】[0012]
【課題を解決するための手段】本発明は上記目的を達成
するためになされたもので、その第１の態様としては、
酸化シリコン層と、上記酸化シリコン層の一面側に配置
された、１または２以上の素子（以下”第１素子”とい
う）と、上記酸化シリコン層の他面側に配置された、１
または２以上の素子（以下”第２素子”という）と、を
有することを特徴とする半導体チップが提供される。The present invention has been made to achieve the above object, and a first aspect thereof is as follows.
A silicon oxide layer, one or more elements (hereinafter referred to as “first element”) arranged on one surface side of the silicon oxide layer, and one arranged on the other surface side of the silicon oxide layer.
Alternatively, there is provided a semiconductor chip having two or more elements (hereinafter referred to as “second element”).
【００１３】この場合、ある第１素子とある第２素子と
を電気的に接続する接続導体をさらに有することが好ま
しい。In this case, it is preferable to further include a connection conductor for electrically connecting a certain first element and a certain second element.
【００１４】さらには、上記酸化シリコン層は、その表
裏を貫通する貫通孔を備え、上記接続導体は、少なくと
もその一部が上記貫通孔内に配置されていることが好ま
しい。Further, it is preferable that the silicon oxide layer has a through hole penetrating the front and back surfaces thereof, and at least a part of the connecting conductor is arranged in the through hole.
【００１５】上記第１素子を複数個備え、上記酸化シリ
コン層の一面において、少なくとも、上記第１素子と上
記第１素子との間に配置された酸化シリコンを有するこ
とが好ましい。It is preferable that a plurality of the first elements are provided and that at least one surface of the silicon oxide layer has silicon oxide arranged between the first element and the first element.
【００１６】さらには、上記酸化シリコン層の、上記第
１素子の設けられている面と反対側の面に設けられた第
２の酸化シリコン層を有し、上記第２素子は、上記第２
の酸化シリコン層内に配置されていることが好ましい。Further, a second silicon oxide layer is provided on the surface of the silicon oxide layer opposite to the surface on which the first element is provided, and the second element is the second element.
Is preferably disposed in the silicon oxide layer.
【００１７】上記酸化シリコン層と少なくとも一部の第
１素子との間、および／または、上記酸化シリコン層と
少なくとも一部の第２素子との間、に配置されたシリコ
ン層を有することが好ましい。It is preferable to have a silicon layer disposed between the silicon oxide layer and at least a part of the first element and / or between the silicon oxide layer and at least a part of the second element. .
【００１８】上記第１素子と上記第２素子との少なくと
も一方は、能動素子であることが好ましい。At least one of the first element and the second element is preferably an active element.
【００１９】上記第１素子と上記第２素子との少なくと
も一方は、受動素子であることが好ましい。At least one of the first element and the second element is preferably a passive element.
【００２０】上記第１素子のうちの少なくとも一つは能
動素子であり、上記第２素子のうちの少なくとも一つ
は、薄膜コンデンサであることが好ましい。Preferably, at least one of the first elements is an active element and at least one of the second elements is a thin film capacitor.
【００２１】本発明の第２の態様としては、基体と、該
基体上に形成された酸化シリコン層と、該酸化シリコン
層上に形成されたシリコン層と、を備えた基板を用い、
上記基板の上記シリコン層の側に１または２以上の第１
素子を形成し、さらに、該第１の素子が形成された側の
面に支持体を取り付ける工程と、上記基板の上記第１素
子の設けられた面とは反対側の面に、１または２以上の
第２素子を形成する工程と、上記基板の予め定められた
位置に貫通孔を形成する工程と、上記第１素子と上記第
２素子とを、上記貫通孔を通じて電気的に接続する工程
と、上記支持体を除去する工程と、を含むことを特徴と
する半導体素子の製造方法が提供される。As a second aspect of the present invention, a substrate provided with a base, a silicon oxide layer formed on the base, and a silicon layer formed on the silicon oxide layer is used,
One or two or more first sides on the silicon layer side of the substrate
Forming an element, and further attaching a support to the surface on which the first element is formed, and 1 or 2 on the surface of the substrate opposite to the surface on which the first element is provided. The step of forming the second element, the step of forming a through hole at a predetermined position of the substrate, and the step of electrically connecting the first element and the second element through the through hole. And a step of removing the support, and a method for manufacturing a semiconductor device is provided.
【００２２】上記第２素子の形成は、上記支持体を取り
付けられた上記基板から上記基体を除去し、上記酸化シ
リコン層の上記基体を除去された面に新たにシリコン層
を形成し、該シリコン層中に１または２以上の第２素子
を形成することによって行うことが好ましい。In the formation of the second element, the base is removed from the substrate to which the support is attached, and a new silicon layer is formed on the surface of the silicon oxide layer from which the base has been removed. It is preferably carried out by forming one or more second elements in the layer.
【００２３】上記貫通孔の形成は、上記第１素子を設け
る側と上記第２素子を設ける側との互いに対応する位置
において、それぞれ穴を形成することによってなされる
ことが好ましい。It is preferable that the through holes are formed by forming holes at positions corresponding to each other on the side where the first element is provided and the side where the second element is provided.
【００２４】上記基板は、ＳＯＩ基板であることが好ま
しい。The substrate is preferably an SOI substrate.
【００２５】[0025]
【作用】本発明の半導体チップを製造するには、基体上
に形成された酸化シリコン層と、該酸化シリコン層上に
形成されたシリコン層と、を備えた基板（例えば、ＳＯ
Ｉ基板）を用いる。In order to manufacture the semiconductor chip of the present invention, a substrate (for example, SO 2) having a silicon oxide layer formed on a substrate and a silicon layer formed on the silicon oxide layer is used.
I substrate) is used.
【００２６】この基板の上記シリコン層の側に１または
２以上の第１素子を形成し、さらに、該第１素子が形成
された側の面に支持体を取り付ける。One or more first elements are formed on the silicon layer side of this substrate, and a support is attached to the surface on the side where the first elements are formed.
【００２７】基板の第１素子の設けられた面とは反対側
の面に、１または２以上の第２素子を形成する。この第
２素子の形成は、例えば以下のようにして行う。まず、
支持体を取り付けられた基板から基体を除去する。そし
え、酸化シリコン層の基体を除去された面に新たにシリ
コン層を形成し、該シリコン層中に１または２以上の第
２素子を形成する。この場合、基体を除去することで基
板が薄くなり、そのままでは製造工程における取扱が困
難となる。しかし、本発明では、基体に支持体を取り付
けているため、このような取扱の困難さは生じない。One or more second elements are formed on the surface of the substrate opposite to the surface on which the first element is provided. The second element is formed, for example, as follows. First,
The substrate is removed from the substrate with the support attached. Then, a new silicon layer is formed on the surface of the silicon oxide layer from which the substrate has been removed, and one or more second elements are formed in the silicon layer. In this case, the substrate is thinned by removing the base, and it becomes difficult to handle the substrate as it is in the manufacturing process. However, in the present invention, since the support is attached to the base body, such handling difficulty does not occur.
【００２８】基板の予め定められた位置に貫通孔を形成
する。そして、第１素子と上記第２素子とを、貫通孔を
通じて電気的に接続する。貫通孔の形成は、例えば、第
１素子を設ける側と第２素子を設ける側との互いに対応
する位置において、それぞれ穴を形成することによって
可能である。Through holes are formed at predetermined positions on the substrate. Then, the first element and the second element are electrically connected through the through hole. The through holes can be formed, for example, by forming holes at positions corresponding to each other on the side where the first element is provided and the side where the second element is provided.
【００２９】最後に、支持体を除去する。Finally, the support is removed.
【００３０】このようにして形成された半導体チップ
は、両面側に、素子を備えているため、非常に高密度実
装が可能である。また、大面積大容量の薄膜コンデンサ
を内蔵させることができる。しかも、第１素子と第２の
素子との接続を、貫通穴を通じて行うことで、半導体基
板としてＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）基板を用いれば、基板自体を薄く加工するこ
と、貫通孔を小面積化すること、が可能となる。このた
め、配線長を短く、かつ小面積にて両面に形成した素子
間を容易に電気的に接続することを特徴とする。Since the semiconductor chip thus formed has elements on both sides, very high-density mounting is possible. Also, a large-area, large-capacity thin film capacitor can be incorporated. Moreover, by connecting the first element and the second element through the through holes, an SOI (Silicon on Insulator) is formed as a semiconductor substrate.
(tor) substrate makes it possible to process the substrate itself thin and to reduce the area of the through hole. Therefore, it is characterized in that the wiring length is short, and the elements formed on both surfaces in a small area are easily electrically connected.
【００３１】[0031]
【実施例】本発明の実施例を図面を用いて説明する。Embodiments of the present invention will be described with reference to the drawings.
【００３２】［実施例１］実施例１は、表面側に能動素
子を、また、裏面側には受動素子を備えた、半導体チッ
プである。本実施例の該半導体チップ１の内部構造を図
１に示す。[Embodiment 1] Embodiment 1 is a semiconductor chip having an active element on the front surface side and a passive element on the back surface side. The internal structure of the semiconductor chip 1 of this embodiment is shown in FIG.
【００３３】半導体チップ１には、酸化シリコン（Ｓｉ
Ｏ2）層４の一面側に能動素子６および配線７が形成さ
れている。隣接する能動素子６と能動素子６との間に
は、素子分離酸化シリコン８が配置されている。そし
て、これらの半導体素子６及び配線７は、保護膜１３に
より被覆されている。保護膜１３上には、配線７と導通
を有する電極７０が設けられている。The semiconductor chip 1 has a silicon oxide (Si
An active element 6 and a wiring 7 are formed on one surface side of the O 2 ) layer 4. An element isolation silicon oxide 8 is arranged between the active elements 6 adjacent to each other. The semiconductor element 6 and the wiring 7 are covered with the protective film 13. An electrode 70 having electrical continuity with the wiring 7 is provided on the protective film 13.
【００３４】なお、酸化シリコン層４と、能動素子６と
の位置関係をより判り易く模式的に示したのが図２であ
る。半導体素子は、通常、シリコン層内に形成される。
従って、半導体素子をシリコン層中の浅い領域にだけ形
成してやれば、能動素子６”のごとく、酸化シリコン層
４との間の領域にシリコン層（図中、符号５’を付す）
が存在する状態となる。逆に、半導体素子をシリコン層
中の深い領域にまで形成してやれば、能動素子６’のご
とく酸化シリコン層４と接するような状態、つまり、シ
リコン層が存在しない状態となる。本発明においては、
能動素子６と、酸化シリコン層４との間に、このような
シリコン層が存在しても、存在しなくても、どちらでも
良い。一つのチップに両状態が混在しても良い。なお、
図２は、能動素子６と能動素子６との間の領域を、素子
分離のため酸化した状態（素子分離酸化シリコン８）と
した状態で描いている。Note that FIG. 2 schematically shows the positional relationship between the silicon oxide layer 4 and the active element 6 for easier understanding. Semiconductor devices are typically formed in silicon layers.
Therefore, if the semiconductor element is formed only in a shallow region in the silicon layer, a silicon layer (indicated by reference numeral 5'in the figure) is formed in a region between the silicon oxide layer 4 and the active element 6 ".
Will exist. On the contrary, if the semiconductor element is formed in a deep region in the silicon layer, the active element 6'is in contact with the silicon oxide layer 4, that is, the silicon layer does not exist. In the present invention,
Such a silicon layer may or may not be present between the active element 6 and the silicon oxide layer 4. Both states may be mixed in one chip. In addition,
In FIG. 2, the region between the active element 6 and the active element 6 is drawn in a state of being oxidized for element isolation (element isolation silicon oxide 8).
【００３５】酸化シリコン層４の裏面側には、受動素子
である薄膜コンデンサ９が形成されている（図１参
照）。A thin film capacitor 9 which is a passive element is formed on the back surface side of the silicon oxide layer 4 (see FIG. 1).
【００３６】表面の電極７０と裏面の薄膜コンデンサ９
とは、貫通孔１１の内壁面に形成されている導電性膜１
２（１２０，１２２）を介して電気的に接続されてい
る。Surface electrode 70 and back surface thin film capacitor 9
Is the conductive film 1 formed on the inner wall surface of the through hole 11.
2 (120, 122) to be electrically connected.
【００３７】本実施例においては、半導体チップ全体で
の厚みを１０μｍ程度としている。また、貫通孔１１の
直径を数μｍ程度としている。当然ながら、本発明は、
ここで述べた数値に限定されることはない。In this embodiment, the thickness of the entire semiconductor chip is set to about 10 μm. The diameter of the through hole 11 is about several μm. Of course, the present invention
It is not limited to the numerical values described here.
【００３８】図１における酸化シリコン層４が特許請求
の範囲第１項においていう”酸化シリコン層”に相当す
るものである。The silicon oxide layer 4 in FIG. 1 corresponds to the "silicon oxide layer" in claim 1 of the invention.
【００３９】次に、このような構造を有する半導体素子
の製造方法を図３〜図１０を用いて説明する。Next, a method of manufacturing a semiconductor device having such a structure will be described with reference to FIGS.
【００４０】基板として、図３に示す、ＳＯＩ（Ｓｉｌ
ｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板２を使用す
る。ＳＯＩ基板とは、支持用シリコン層３（本実施例で
は、これが特許請求の範囲において言う”基体”に相当
する）の上に酸化シリコン層４を配置し、さらに、この
酸化シリコン層４の上に素子形成用のシリコン層５を配
置した構造を有するものである。ここでは、酸化シリコ
ン層４および素子形成用のシリコン層５の厚みの合計が
数μｍ程度で、かつ、ＳＯＩ基板２０全体での厚さは
０．５ｍｍ程度のものを使用している。As a substrate, the SOI (Sil) shown in FIG.
Ion on Insulator) substrate 2 is used. The SOI substrate is formed by disposing a silicon oxide layer 4 on a supporting silicon layer 3 (in this embodiment, this corresponds to the “base” in the claims), and further on the silicon oxide layer 4. It has a structure in which a silicon layer 5 for element formation is arranged in the. Here, the total thickness of the silicon oxide layer 4 and the element forming silicon layer 5 is about several μm, and the total thickness of the SOI substrate 20 is about 0.5 mm.
【００４１】該ＳＯＩ基板２の素子形成用シリコン層５
に能動素子６を複数個形成する。素子形成用シリコン層
５のうち、能動素子６と能動素子６との間の領域、およ
び能動素子６を形成しなかった領域は、素子分離のため
酸化しておく。図中、この素子形成用シリコン層５を酸
化した部分を、素子間分離酸化シリコン８として番号を
付した。能動素子６を作成した後は、能動素子６間をつ
なぐ配線７を形成する。そして、これらの表面を保護膜
１３で被覆する。この時の状態を図４に示した。素子形
成用シリコン層５の大部分は、能動素子６あるいは、素
子分離酸化シリコン８となっている。しかし、上述した
とおり能動素子６と酸化シリコン層４との間には、シリ
コンのままで残っている部分（図中、符号５’を付し
た）もある。Silicon layer 5 for element formation of the SOI substrate 2
A plurality of active elements 6 are formed on the substrate. A region between the active element 6 and the active element 6 in the element forming silicon layer 5 and a region in which the active element 6 is not formed are oxidized for element isolation. In the figure, a portion obtained by oxidizing the element forming silicon layer 5 is numbered as an element isolation silicon oxide 8. After forming the active elements 6, the wiring 7 that connects the active elements 6 is formed. Then, these surfaces are covered with the protective film 13. The state at this time is shown in FIG. Most of the element forming silicon layer 5 is the active element 6 or the element isolation silicon oxide 8. However, as described above, between the active element 6 and the silicon oxide layer 4, there is also a portion that remains as silicon (denoted by 5'in the figure).
【００４２】続いて、フォトレジスト３０を用いた周知
のリソグラフィ技術、エッチング技術を用いて、保護膜
１３の所定部分を除去して、ビアホール１１０を形成す
る（図５参照）。このビアホール１１０は、上述の貫通
孔１１の一部を構成するものである。さらに、ビアホー
ル１１０の内壁面（底面を含む）に電極７０とつながっ
た導電性膜１２０を成膜し、その後、フォトレジスト３
０を除去する（図６参照）。導電性膜１２０は、上述の
導電性膜１２の一部を構成するものである。Subsequently, a well-known lithography technique and an etching technique using the photoresist 30 are used to remove a predetermined portion of the protective film 13 to form a via hole 110 (see FIG. 5). The via hole 110 constitutes a part of the through hole 11 described above. Further, a conductive film 120 connected to the electrode 70 is formed on the inner wall surface (including the bottom surface) of the via hole 110, and then the photoresist 3
0 is removed (see FIG. 6). The conductive film 120 constitutes a part of the conductive film 12 described above.
【００４３】次に、能動素子６を形成した側の面に、接
着剤２２を用いて支持体２０を固定する（図７参照）。
接着剤２２としては、例えば、エポキシ系のものを使用
可能である。また、支持体２０としては、例えば、シリ
コン、ガラスを材料としたものを使用可能である。Next, the support 20 is fixed to the surface on the side where the active element 6 is formed with the adhesive 22 (see FIG. 7).
As the adhesive 22, for example, an epoxy type adhesive can be used. Further, as the support 20, for example, one made of silicon or glass can be used.
【００４４】この後、裏面の支持用シリコン層３のみ
を、エッチングによって除去する（図８参照）。エッチ
ング液としては、ＫＯＨ（水酸化カリウム）溶液あるい
はヒドラジン溶液が使用可能である。なお、支持体２０
としてシリコンを用いる場合には、支持体自身がエッチ
ングされないようにエポキシ樹脂などで保護する必要が
ある。あるいは、ドライエッチング技術も適用可能であ
る。酸化シリコン層４がストッパーとして機能するた
め、エッチングはシリコンが全て除去されると自動的に
終了する。After that, only the supporting silicon layer 3 on the back surface is removed by etching (see FIG. 8). A KOH (potassium hydroxide) solution or a hydrazine solution can be used as the etching solution. The support 20
When silicon is used as the material, it is necessary to protect the support itself with an epoxy resin or the like so as not to be etched. Alternatively, a dry etching technique can also be applied. Since the silicon oxide layer 4 functions as a stopper, the etching automatically ends when all the silicon is removed.
【００４５】支持用シリコン層３を除去してしまうと、
この時のチップの厚さ（≒酸化シリコン層４の厚さ＋素
子形成用シリコン層５の厚さ＋保護皮膜１３の厚さ）は
非常に薄くなり、このままでは製造工程上の取扱が困難
となる。しかし、本実施例においては、支持用シリコン
層３を除去する前に、支持体２０を貼付けているためこ
のような不都合が生じることはない。さらに、本実施例
では、能動素子６を既に形成した側の面全体を被うよう
に支持体２０を貼付けているため、エッチング処理等か
ら能動素子６等を保護することもできる。なお、単に機
械的な支持だけで十分であれば、支持体２０は必ずしも
能動素子６のすべてを被っている必要はない。基板（あ
るいは、チップ）の外周側壁面についても、エポキシ樹
脂を塗布して保護するようにしても良い。When the supporting silicon layer 3 is removed,
At this time, the thickness of the chip (≈thickness of silicon oxide layer 4 + thickness of silicon layer 5 for element formation + thickness of protective film 13) becomes very thin, and it is difficult to handle in the manufacturing process as it is. Become. However, in this embodiment, since the support 20 is attached before the supporting silicon layer 3 is removed, such inconvenience does not occur. Further, in this embodiment, since the support 20 is attached so as to cover the entire surface on the side where the active element 6 has already been formed, the active element 6 and the like can be protected from the etching process and the like. It should be noted that the support 20 does not necessarily have to cover all of the active element 6 if only mechanical support is sufficient. The outer peripheral side wall surface of the substrate (or the chip) may also be protected by applying an epoxy resin.
【００４６】この後は、周知のリソグラフィ技術、エッ
チング技術を用いて、酸化シリコン層４の裏面側に先に
形成したビアホール１１０と向かい合わせにビアホール
１１２を形成する（図９参照）。このビアホール１１２
は、上述のビアホール１１０とともに、貫通孔１１を構
成するものである。After that, the via hole 112 is formed on the back surface side of the silicon oxide layer 4 so as to face the via hole 110 previously formed by using the well-known lithography technique and etching technique (see FIG. 9). This beer hole 112
Together with the via hole 110 described above form the through hole 11.
【００４７】そして、該ビアホール１１２にも、上述の
導電性膜１２の一部を構成する導電性膜１２２を成膜す
る。また、途中工程で塗布したフォトレジストを除去す
る。さらに、酸化シリコン層４の裏面側に受動素子（こ
こでは、バイパスコンデンサとして機能させる薄膜コン
デンサ）９を形成する（図１０参照）。薄膜コンデンサ
９は、下部電極９０と、誘電体９１と、上部電極９２
と、から構成される。下部電極９０は、Ｔｉ（５０ｎ
ｍ）／Ｔａ（３００ｎｍ）の積層構造を有する。これは
スパッタ法を用いて形成できる。誘電体９１は、厚さ２
００ｎｍのＴａ2Ｏ5からなる。これは、金属Ｔａをター
ゲットとし、成膜中に酸素ガスを導入する反応性スパッ
タ法を用いて形成できる。上部電極９２は、厚さ３００
ｎｍのＡｌからなる。これは真空蒸着法を用いて形成で
きる。もちろん、薄膜コンデンサは他の構成、他の材
料、他の形成方法を用いても実現される。薄膜コンデン
サ９は、導電性膜１２を通じて、能動素子６の電源とグ
ランドとの間に接続される回路構成としておくこと。Then, the conductive film 122 forming a part of the conductive film 12 is formed also in the via hole 112. Further, the photoresist applied in the intermediate step is removed. Further, a passive element (here, a thin film capacitor that functions as a bypass capacitor) 9 is formed on the back surface side of the silicon oxide layer 4 (see FIG. 10). The thin film capacitor 9 includes a lower electrode 90, a dielectric 91, and an upper electrode 92.
And The lower electrode 90 is made of Ti (50n
m) / Ta (300 nm). This can be formed using the sputtering method. The dielectric 91 has a thickness of 2
It consists of Ta 2 O 5 of 00 nm. This can be formed using a reactive sputtering method in which a metal Ta is used as a target and oxygen gas is introduced during film formation. The upper electrode 92 has a thickness of 300
nm of Al. This can be formed using a vacuum deposition method. Of course, the thin film capacitor can be realized by using other configurations, other materials, and other forming methods. The thin film capacitor 9 should have a circuit configuration connected between the power source and the ground of the active element 6 through the conductive film 12.
【００４８】その後、支持体２０を除去すると、図１の
構造の半導体チップ１が得られる。支持体２０の除去
は、例えば、該支持体２０を溶かし、その後、残ったエ
ポキシ接着剤をプラズマエッチングで除去することで可
能である。Then, when the support 20 is removed, the semiconductor chip 1 having the structure shown in FIG. 1 is obtained. The support 20 can be removed, for example, by melting the support 20 and then removing the remaining epoxy adhesive by plasma etching.
【００４９】本発明によれば、上述したプロセスによっ
て直径φ３０μｍ以下の貫通孔１１を備えた半導体チッ
プ１を形成可能である。本実施例では、このような微小
な貫通孔１１を設けることができる、半導体チップ１の
両面に形成した素子６，９間を容易に電気的に接続でき
る。According to the present invention, it is possible to form the semiconductor chip 1 having the through holes 11 having a diameter of 30 μm or less by the above-mentioned process. In the present embodiment, such minute through holes 11 can be provided, and the elements 6 and 9 formed on both sides of the semiconductor chip 1 can be easily electrically connected.
【００５０】本実施例の半導体チップ１は、両面に素子
を有し且つ非常に薄い（１０μｍ以下）。そのため、薄
形化を要求される電子機器の高密度実装が可能となる。
例えば、メモリカードに適用すれば、飛躍的な大容量化
が可能となる。The semiconductor chip 1 of this embodiment has elements on both sides and is very thin (10 μm or less). Therefore, high-density mounting of electronic devices, which are required to be thin, becomes possible.
For example, if it is applied to a memory card, the capacity can be dramatically increased.
【００５１】本実施例では、表面側に配置した素子（こ
こでは、能動素子６）と、裏面側に配置した素子（ここ
では、薄膜コンデンサ９）との電気的な接続を、貫通孔
１１に配置した導電性膜１２を通じて行っていた。この
ような貫通孔１１を設けることなく、チップの外周縁部
を通じて両者を接続するようにしてもよい。In the present embodiment, the through hole 11 is electrically connected to the element (here, the active element 6) arranged on the front surface side and the element (here, the thin film capacitor 9) arranged on the back surface side. This was done through the arranged conductive film 12. The two may be connected to each other through the outer peripheral edge portion of the chip without providing the through hole 11.
【００５２】上述した手順は、最終的に図１の構造を実
現しうるかぎり順番を適宜入替えても構わない。上記説
明においては貫通穴１１および導電性膜を２回に分けて
形成していたが、これを、例えば、ＦＩＢ（Ｆｏｃｕｓ
ｅｄ Ｉｏｎ Ｂｅａｍ）等の手法を用いて、貫通孔を
形成し、その後、ＣＶＤ装置を用いて当該貫通穴内壁面
に導電成膜を形成するようにすれば、これらを一度に形
成することも可能である。In the above procedure, the order may be appropriately changed as long as the structure of FIG. 1 can be finally realized. In the above description, the through-hole 11 and the conductive film are formed in two steps, but this is, for example, FIB (Focus).
It is also possible to form the through-holes at one time by forming a through-hole using a method such as ed Ion Beam) and then forming a conductive film on the inner wall surface of the through-hole using a CVD device. is there.
【００５３】本実施例では、受動素子としてコンデンサ
（薄膜コンデンサ９）を形成していたが、これ以外の受
動素子（抵抗、コイル）を作成してもよい。Although the capacitor (thin film capacitor 9) is formed as the passive element in this embodiment, other passive elements (resistor, coil) may be formed.
【００５４】［実施例２］本実施例は、両面に、能動素
子を備えた半導体チップである。[Embodiment 2] This embodiment is a semiconductor chip having active elements on both sides.
【００５５】該半導体素子の内部構造を図１１に示し
た。The internal structure of the semiconductor device is shown in FIG.
【００５６】酸化シリコン層４の一面側に複数の能動素
子６ａと、これらをつなぐ配線７が形成されている。On one surface side of the silicon oxide layer 4, a plurality of active elements 6a and wirings 7 connecting these are formed.
【００５７】隣接する能動素子６ａと能動素子６ａとの
間には、素子分離酸化シリコン８が配置されている。そ
して、これらの能動素子６ａ及び配線７は、保護膜１３
により被覆されている。さらに、この保護膜１３上に
は、配線７と導通を有する電極７０が設けられている。An element isolation silicon oxide 8 is arranged between adjacent active elements 6a. The active element 6a and the wiring 7 are connected to the protective film 13
Coated with Further, an electrode 70 having electrical continuity with the wiring 7 is provided on the protective film 13.
【００５８】酸化シリコン層４の他面側にも同様に、複
数の能動素子６ｂと、これらをつなぐ配線７が配置され
ている。Similarly, on the other surface side of the silicon oxide layer 4, a plurality of active elements 6b and wirings 7 connecting them are arranged.
【００５９】能動素子６ａと、能動素子６ｂとは、貫通
孔１１の内に配置されている導電性膜１２（１２０，１
２２）を介して電気的に接続されている。The active element 6a and the active element 6b are composed of the conductive film 12 (120, 1) arranged in the through hole 11.
22) electrically connected.
【００６０】実施例１の場合と同様、能動素子６ａ，６
ｂと、酸化シリコン層４との間には、シリコン層が存在
しても構わない（なくても良い）。As in the case of the first embodiment, the active elements 6a, 6a
A silicon layer may or may not be present between b and the silicon oxide layer 4.
【００６１】次に、製造方法を図１２〜図１８を用いて
説明する。Next, the manufacturing method will be described with reference to FIGS.
【００６２】まず、ＳＯＩ基板上に能動素子６ａを形成
する（図１２参照）。この時、配線はまだ施さない。First, the active element 6a is formed on the SOI substrate (see FIG. 12). At this time, wiring is not applied yet.
【００６３】能動素子６ａを形成した面に、支持体２０
を接着剤２２を用いて固定する。そして、裏面の支持用
シリコン層３をエッチングによって除去する。この状態
を図１３に示した。The support 20 is provided on the surface on which the active element 6a is formed.
Are fixed with an adhesive 22. Then, the supporting silicon layer 3 on the back surface is removed by etching. This state is shown in FIG.
【００６４】この後、酸化シリコン層４の裏面側（支持
用シリコン層３が存在していた側）に、再び、気相成長
法により素子形成用シリコン層１０を形成するする（図
１４参照）。そして、この素子形成用シリコン層１０上
に能動素子６ｂを形成し、配線７ｂを施す（図１５参
照）。Thereafter, the element forming silicon layer 10 is again formed on the back surface side of the silicon oxide layer 4 (the side where the supporting silicon layer 3 was present) by the vapor phase growth method (see FIG. 14). . Then, the active element 6b is formed on the element forming silicon layer 10 and the wiring 7b is provided (see FIG. 15).
【００６５】この後、周知のリソグラフィ技術、エッチ
ング技術等を用いて、該能動素子６ｂを形成した側の面
の所定部分の保護膜１３を除去することで、ビアホール
１１２を形成する。さらに、ビアホール１１２内壁面に
導電性膜１２２を形成する。また、リソグラフィ工程に
おいて塗布したフォトレジストを除去する。この時の状
態を図１６に示す。After that, the via hole 112 is formed by removing the protective film 13 on a predetermined portion of the surface on which the active element 6b is formed by using a well-known lithography technique, etching technique, or the like. Further, a conductive film 122 is formed on the inner wall surface of the via hole 112. Further, the photoresist applied in the lithography process is removed. The state at this time is shown in FIG.
【００６６】その後、能動素子６ｂを形成した側の面
に、第２の支持体２１を接着剤２２で固定する。一方、
支持体２０を除去し、さきに形成した能動素子６ａ間の
配線７ａを施す。さらに、保護膜１３を形成する。この
時の状態を図１７に示す。After that, the second support 21 is fixed to the surface on which the active element 6b is formed with the adhesive 22. on the other hand,
The support 20 is removed, and the wiring 7a between the active elements 6a previously formed is provided. Further, the protective film 13 is formed. The state at this time is shown in FIG.
【００６７】この後、所定部分の酸化シリコン（および
／またはシリコン）をエッチングによって除去すること
で、ビアホール１１０を形成する。そして、その内壁面
に、道電性膜１２０を形成する。この時の状態を図１８
に示した。最後に、支持体２１を除去すると両面に能動
素子が形成された素子（図１１参照）が得られる。Thereafter, a predetermined portion of silicon oxide (and / or silicon) is removed by etching to form a via hole 110. Then, the electroconductive film 120 is formed on the inner wall surface thereof. The state at this time is shown in FIG.
It was shown to. Finally, the support 21 is removed to obtain an element having active elements formed on both sides (see FIG. 11).
【００６８】本実施例では、両面に能動素子を形成して
いるため、実施例１よりもさらに大容量のメモリなどを
得ることができる。In this embodiment, since active elements are formed on both sides, a memory having a larger capacity than that of the first embodiment can be obtained.
【００６９】以上説明した実施例では、ＳＯＩ基板を使
用していたが、本発明を適用可能な基板はこれに限定さ
れるものではない。この他にも、絶縁性の基体の上に素
子形成用の層を設けた基板を使用可能である。例えば、
基体としてサファイアを用いた、Ｓｉ／サファイア基板
にも適用可能である。また、ＧａＡｓ／Ｉｎｓｕｌａｔ
ｏｒを用いても、同様の手法を適用可能である。Although the SOI substrate is used in the embodiments described above, the substrate to which the present invention is applicable is not limited to this. In addition to this, it is possible to use a substrate in which a layer for element formation is provided on an insulating base. For example,
It can also be applied to a Si / sapphire substrate using sapphire as a substrate. In addition, GaAs / Insulator
The same method can be applied by using or.
【００７０】[0070]
【発明の効果】本発明によれば、半導体チップの両面に
形成した素子間を容易に電気的に接続できる。According to the present invention, elements formed on both sides of a semiconductor chip can be easily electrically connected.
【００７１】また、能動素子の裏面にバイパスコンデン
サとを形成し、能動素子の電源とグランドとの間にバイ
パスコンデンサを、上記貫通孔を介して接続することに
より、配線長が短くなり、電源ノイズおよび素子からの
不要電磁輻射を抑制することができる。By forming a bypass capacitor on the back surface of the active element and connecting the bypass capacitor between the power source of the active element and the ground through the through hole, the wiring length is shortened and the power source noise is reduced. Also, unnecessary electromagnetic radiation from the element can be suppressed.
【００７２】また、ＳＯＩ基板を用いることにより、各
面ともに平坦な面に素子を形成することができ、現プロ
セスを大幅に変更することなく素子を形成することが可
能である。Further, by using the SOI substrate, the element can be formed on each of the flat surfaces, and the element can be formed without significantly changing the current process.
【００７３】さらに、両面に素子を有し、かつ、非常に
薄い（１０μｍ以下）のＬＳＩチップの作製が可能とな
り、薄形化を要求される電子機器の高密度実装、例えば
メモリカードの大容量化が可能となる。Further, it becomes possible to manufacture an extremely thin (10 μm or less) LSI chip having elements on both sides, and high-density mounting of electronic equipment required to be thin, for example, large capacity of memory card. Can be realized.
【図１】本発明の第１の実施例である半導体チップ１の
内部構造を示す模式図である。FIG. 1 is a schematic diagram showing an internal structure of a semiconductor chip 1 which is a first embodiment of the present invention.
【図２】酸化シリコン層４、素子形成用シリコン層５、
能動素子６および素子分離酸化シリコン８の関係を示す
模式図である。FIG. 2 is a silicon oxide layer 4, an element forming silicon layer 5,
FIG. 6 is a schematic diagram showing a relationship between an active element 6 and element isolation silicon oxide 8.
【図３】ＳＯＩ基板の構造を示す模式図である。FIG. 3 is a schematic diagram showing a structure of an SOI substrate.
【図４】ＳＯＩ基板上に能動素子６および配線７を形成
した状態を示す模式図である。FIG. 4 is a schematic view showing a state in which an active element 6 and a wiring 7 are formed on an SOI substrate.
【図５】ビアホール１１０を形成した状態を示す模式図
である。FIG. 5 is a schematic view showing a state in which a via hole 110 is formed.
【図６】ビアホール１１０の内壁面に導電性膜１２を形
成した状態を示す模式図である。FIG. 6 is a schematic view showing a state in which a conductive film 12 is formed on the inner wall surface of a via hole 110.
【図７】支持体２０を取り付けた状態を示す模式図であ
る。FIG. 7 is a schematic view showing a state in which a support body 20 is attached.
【図８】支持用シリコン層３を除去した状態を示す模式
図である。FIG. 8 is a schematic view showing a state in which the supporting silicon layer 3 is removed.
【図９】ビアホール１１２を形成した状態を示す模式図
である。FIG. 9 is a schematic view showing a state in which a via hole 112 is formed.
【図１０】薄膜コンデンサ（受動素子）９および導電性
膜１２２を形成した状態を示す模式図である。FIG. 10 is a schematic view showing a state in which a thin film capacitor (passive element) 9 and a conductive film 122 are formed.
【図１１】本発明の第２の実施例である、両面に能動素
子を備えた半導体チップの内部構造を示す模式図であ
る。FIG. 11 is a schematic view showing an internal structure of a semiconductor chip having active elements on both sides, which is a second embodiment of the present invention.
【図１２】能動素子６を形成した状態を示す模式図であ
る。FIG. 12 is a schematic view showing a state in which an active element 6 is formed.
【図１３】支持体２０を固定し、支持用シリコン層３を
除去した状態を示す模式図である。FIG. 13 is a schematic view showing a state in which the support 20 is fixed and the supporting silicon layer 3 is removed.
【図１４】酸化シリコン層４の裏面側に、素子形成用シ
リコン層１０を成膜した状態を示す模式図である。FIG. 14 is a schematic view showing a state in which an element forming silicon layer 10 is formed on the back surface side of the silicon oxide layer 4.
【図１５】能動素子６ｂおよび配線７ｂを形成した状態
を示す模式図である。FIG. 15 is a schematic diagram showing a state in which an active element 6b and a wiring 7b are formed.
【図１６】ビアホール１１２を形成した後、導電性膜１
２２を形成した状態を示す模式図である。FIG. 16 shows the conductive film 1 after forming a via hole 112.
It is a schematic diagram which shows the state which formed 22.
【図１７】第２の支持体３を固定し、第１の支持体２０
を除去した状態を示す模式図である。FIG. 17 is a view showing the first support body 20 with the second support body 3 fixed.
It is a schematic diagram which shows the state which removed.
【図１８】ビアホール１１０を形成するとともに、その
内壁面に導電性膜１２０を形成した状態を示す模式図で
ある。FIG. 18 is a schematic view showing a state in which a via hole 110 is formed and a conductive film 120 is formed on the inner wall surface thereof.
【図１９】従来の半導体素子の構造を示す模式図であ
る。FIG. 19 is a schematic view showing a structure of a conventional semiconductor element.
【図２０】従来の半導体装置の要部斜視図である。FIG. 20 is a perspective view of a main part of a conventional semiconductor device.
【図２１】従来の半導体装置の要部断面図である。FIG. 21 is a cross-sectional view of a main part of a conventional semiconductor device.
【図２２】従来の半導体素子の構造を示す模式図であ
る。FIG. 22 is a schematic view showing the structure of a conventional semiconductor element.
１：半導体チップ、 ２：ＳＯＩ基板、 ３：支持用シ
リコン層、 ４…酸化シリコン層、 ５：素子形成用シ
リコン層、 ６…能動素子、 ７…配線、 ７０：電
極、 ８…素子分離酸化シリコン、 ９：薄膜コンデン
サ（受動素子）、９０…下部電極、 １０…シリコン
層、 １１…貫通孔、 １２…導電性膜、１３…保護
膜、 ２０…支持体、 ２１…第２の支持体、 ２２…
接着剤、 ３０…感光性レジスト、 ９１…誘電体、
９２…上部電極、 １１０：ビアホール、 １１２：ビ
アホール、 １２０：導電性膜、 １２２：導電性膜、
１０１…半導体基板、 １０２…導電性ピン、 １０
３…接着剤、 １０４…配線リード、 １０５…配線、
１０６…ＩＣチップ、 １０７…リードピン、 １０
８…貫通ピン、 １０９…バンプ、 １１０…孔、 １
１１…ダイパッド、 １１２…薄膜コンデンサ、 １１
２ａ…下部電極、 １１２ｂ…誘電体、 １１２ｃ…上
部電極、 １１３…電源端子、 １１４…グランド端
子、 １１５…ボンディングワイヤ、 １１７…絶縁
物、 １１８…受動素子、 １２０…導電性膜、 １２
２…導電性膜DESCRIPTION OF SYMBOLS 1: Semiconductor chip, 2: SOI substrate, 3: Supporting silicon layer, 4 ... Silicon oxide layer, 5: Silicon layer for element formation, 6 ... Active element, 7 ... Wiring, 70: Electrode, 8 ... Element isolation silicon oxide , 9: thin film capacitor (passive element), 90 ... lower electrode, 10 ... silicon layer, 11 ... through hole, 12 ... conductive film, 13 ... protective film, 20 ... support, 21 ... second support, 22 …
Adhesive, 30 ... Photosensitive resist, 91 ... Dielectric material,
92 ... Upper electrode, 110: Via hole, 112: Via hole, 120: Conductive film, 122: Conductive film,
101 ... Semiconductor substrate, 102 ... Conductive pin, 10
3 ... Adhesive, 104 ... Wiring lead, 105 ... Wiring,
106 ... IC chip, 107 ... Lead pin, 10
8 ... Penetration pin, 109 ... Bump, 110 ... Hole, 1
11 ... Die pad, 112 ... Thin film capacitor, 11
2a ... Lower electrode, 112b ... Dielectric material, 112c ... Upper electrode, 113 ... Power supply terminal, 114 ... Ground terminal, 115 ... Bonding wire, 117 ... Insulator, 118 ... Passive element, 120 ... Conductive film, 12
2 ... Conductive film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/12 Ｚ Ｈ０１Ｌ 27/04 Ａ (72)発明者 宇佐美 光雄 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宮崎 勝 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 6 Identification number Internal reference number FI Technical indication location H01L 21/822 27/12 Z H01L 27/04 A (72) Inventor Mitsuo Usami Higashi Koikeku, Kokubunji, Tokyo 1-280, Hitachi Central Research Laboratory (72) Inventor Masaru Miyazaki 1-280, Higashi Koinikubo, Kokubunji, Tokyo Inside Hitachi Central Research Laboratory
Claims (13)
以上の素子（以下”第１素子”という）と、 上記酸化シリコン層の他面側に配置された、１または２
以上の素子（以下”第２素子”という）と、 を有することを特徴とする半導体チップ。1. A silicon oxide layer and 1 or 2 disposed on one surface side of the silicon oxide layer.
The above element (hereinafter referred to as “first element”) and 1 or 2 arranged on the other surface side of the silicon oxide layer.
A semiconductor chip comprising the above element (hereinafter referred to as “second element”) and
導体をさらに有すること、 を特徴とする半導体チップ。2. The semiconductor chip according to claim 1, further comprising a connection conductor for electrically connecting a certain first element and a certain second element.
え、 上記接続導体は、少なくともその一部が上記貫通孔内に
配置されていること、 を特徴とする半導体チップ。3. The semiconductor chip according to claim 2, wherein the silicon oxide layer has a through hole penetrating the front and back surfaces thereof, and at least a part of the connecting conductor is arranged in the through hole. , A semiconductor chip characterized by:
において、 上記第１素子を複数個備え、 上記酸化シリコン層の一面において、少なくとも、上記
第１素子と上記第１素子との間に配置された酸化シリコ
ンを有すること、 を特徴とする半導体チップ。4. The semiconductor chip according to claim 1, wherein the semiconductor device comprises a plurality of the first elements, and at least one surface of the silicon oxide layer is provided between the first element and the first element. A semiconductor chip having silicon oxide arranged thereon.
面と反対側の面に設けられた第２の酸化シリコン層を有
し、 上記第２素子は、上記第２の酸化シリコン層内に配置さ
れていること、 を特徴とする半導体チップ。5. The semiconductor chip according to claim 4, further comprising a second silicon oxide layer provided on a surface of the silicon oxide layer opposite to a surface on which the first element is provided, The second element is arranged in the second silicon oxide layer, and the semiconductor chip is characterized in that.
体チップにおいて、 上記酸化シリコン層と少なくとも一部の第１素子との
間、および／または、上記酸化シリコン層と少なくとも
一部の第２素子との間、に配置されたシリコン層を有す
ること、 を特徴とする半導体チップ。6. The semiconductor chip according to claim 1, 2, 3, 4, or 5, between the silicon oxide layer and at least a part of the first element, and / or the silicon oxide layer and at least a part of the first element. A semiconductor chip having a silicon layer disposed between the second element and the second element.
動素子であること、 を特徴とする半導体チップ。7. The semiconductor chip according to claim 1, wherein at least one of the first element and the second element is an active element.
動素子であること、 を特徴とする半導体チップ。8. The semiconductor chip according to claim 1, wherein at least one of the first element and the second element is a passive element.
り、 上記第２素子のうちの少なくとも一つは、薄膜コンデン
サであること、 を特徴とする半導体チップ。9. The semiconductor chip according to claim 1, wherein at least one of the first elements is an active element, and at least one of the second elements is a thin film capacitor. And semiconductor chips.
ための半導体素子の製造方法において、 基体と、該基体上に形成された酸化シリコン層と、該酸
化シリコン層上に形成されたシリコン層と、を備えた基
板を用い、 上記基板の上記シリコン層の側に１または２以上の第１
素子を形成し、さらに、該第１の素子が形成された側の
面に支持体を取り付ける工程と、 上記基板の上記第１素子の設けられた面とは反対側の面
に、１または２以上の第２素子を形成する工程と、 上記基板の予め定められた位置に貫通孔を形成する工程
と、 上記第１素子と上記第２素子とを、上記貫通孔を通じて
電気的に接続する工程と、 上記支持体を除去する工程と、を含むこと、 を特徴とする半導体素子の製造方法。10. A method of manufacturing a semiconductor element for manufacturing a semiconductor chip according to claim 1, wherein a substrate, a silicon oxide layer formed on the substrate, and a silicon layer formed on the silicon oxide layer. And a first or more first substrate on the silicon layer side of the substrate.
Forming an element, and further attaching a support to the surface on which the first element is formed; and 1 or 2 on the surface of the substrate opposite to the surface on which the first element is provided. The step of forming the second element described above, the step of forming a through hole at a predetermined position of the substrate, and the step of electrically connecting the first element and the second element through the through hole. And a step of removing the support, the method of manufacturing a semiconductor element.
において、 上記第２素子の形成は、 上記支持体を取り付けられた上記基板から上記基体を除
去し、上記酸化シリコン層の上記基体を除去された面に
新たにシリコン層を形成し、該シリコン層中に１または
２以上の第２素子を形成することによって行うこと、 を特徴とする半導体素子の製造方法。11. The method of manufacturing a semiconductor device according to claim 10, wherein the second device is formed by removing the substrate from the substrate to which the support is attached and removing the substrate of the silicon oxide layer. A silicon layer is newly formed on the formed surface, and one or more second elements are formed in the silicon layer.
互いに対応する位置において、それぞれ穴を形成するこ
とによってなされること、 を特徴とする請求項１１記載の半導体素子の製造方法。12. The through hole is formed by forming holes at positions corresponding to each other on a side on which the first element is provided and a side on which the second element is provided, respectively. The method for manufacturing a semiconductor device according to claim 11.
において、 上記基板は、ＳＯＩ基板であること、 を特徴とする半導体素子の形成方法。13. The method for forming a semiconductor element according to claim 11, wherein the substrate is an SOI substrate.
Priority Applications (1)
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| JP32302894A JPH08181211A (en) | 1994-12-26 | 1994-12-26 | Semiconductor element and manufacture thereof |
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| JP32302894A JPH08181211A (en) | 1994-12-26 | 1994-12-26 | Semiconductor element and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181211A true JPH08181211A (en) | 1996-07-12 |
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ID=18150316
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