KR20010062445A - Dual damascene bond pad structure for lowering stress and allowing circuitry under pads and a process to form the same - Google Patents

Dual damascene bond pad structure for lowering stress and allowing circuitry under pads and a process to form the same Download PDF

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KR20010062445A
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코흐란윌리엄토마스
스무하예후다
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Abstract

PURPOSE: A method of forming an integrated circuit and the integrated circuit are provided to arrange a part of active circuit under a bond pad about the field of an integrated circuit. CONSTITUTION: The bond pad(27) is formed in the interior of the bond pad field(40) currently formed on the substrate(1). Active devices, such as a transistor(7), can be formed in the bottom of the interior of the bond pad field(40), and the bond pad(27). Substrates(1) may be arbitrary suitable substrates and a semiconductor device and an integrated circuit are formed on it. In one operation gestalt, a substrate(1) may be a silicon wafer. The bond pad(27) is formed from the metal membrane(17). Metal membranes(17) may be arbitrary suitable metal membranes used as an electric conduction layer inside an integrated circuit.

Description

반도체 장치 및 본드 패드 형성 프로세스{DUAL DAMASCENE BOND PAD STRUCTURE FOR LOWERING STRESS AND ALLOWING CIRCUITRY UNDER PADS AND A PROCESS TO FORM THE SAME}DUAL DAMASCENE BOND PAD STRUCTURE FOR LOWERING STRESS AND ALLOWING CIRCUITRY UNDER PADS AND A PROCESS TO FORM THE SAME

본 발명은 전반적으로 집적 회로 분야에 관한 것으로, 보다 구체적으로는 집적 회로의 형성 프로세스, 및 능동 회로의 적어도 일부가 본드 패드 밑에 위치된집적 회로에 관한 것이다.FIELD OF THE INVENTION The present invention relates generally to the field of integrated circuits, and more particularly to integrated circuit formation processes and integrated circuits in which at least a portion of active circuits are located under bond pads.

오늘날의 첨단 반도체 프로세스 기술이 집적 회로 장치 내에 보다 높은 레벨의 집적을 가능하게 함에 따라, 집적 회로 장치가 생산되는 기판 내에 이용가능한 공간을 완전히 이용하는 것이 점차 중요해지고 있다. 집적 회로 장치는 또한, 특히 형성될 반도체 기판 내에 포함될 때에는 칩이라고도 한다. 칩 크기는 결합하여 완전한 집적 회로 장치를 형성하는 개별적인 장치의 밀도 및 수에 의해 주로 결정된다. 칩 크기를 최소화시키거나 감소시킴으로써, 정해진 치수의 기판 내에 보다 많은 칩이 생성될 수 있으며, 따라서 제조 비용이 감소된다.As today's advanced semiconductor process technologies enable higher levels of integration in integrated circuit devices, it is becoming increasingly important to make full use of the space available in the substrate on which the integrated circuit devices are produced. An integrated circuit device is also referred to as a chip, especially when included in a semiconductor substrate to be formed. Chip size is mainly determined by the density and number of individual devices that combine to form a complete integrated circuit device. By minimizing or reducing the chip size, more chips can be produced in a substrate of defined dimensions, thus reducing manufacturing costs.

각각의 집적 회로 장치는 외부 구성요소에의 전기적 접속을 제공하는데 사용되는 다수의 본드 패드를 포함한다. 특히, 조립된 집적 회로 패키지의 외부 핀과집적 회로 자체 간의 전기적 접속은 일반적으로 칩의 주변에 위치된 본드 패드를 통해 이루어진다. 본드 패드는 결합하여 집적 회로, 비아 버퍼 및 다른 전기적 도전 상호접속부를 형성하는 다수의 개별적인 장치에 전기적으로 접속된 금속 영역이다. 외부의 도전 배선을 본드 패드에 결합하는데 사용되는 종래의 본딩 기술 및 설계 제한으로 인해, 결합하여 집적 회로 장치를 형성하는 트랜지스터 또는 다른 개별적인 장치와 같은 다른 구성요소와 비교할 때 본드 패드는 비교적 큰 치수를 갖는다. 따라서, 본드 패드는 칩 면적의 많은 부분을 점유하거나 커버한다. 따라서 본드 패드 밑의 영역은 칩을 구비한 기판의 많은 표면을 점유한다. 종래에, 본드 패드를 형성하는데 사용되는 영역은, 어떤 의미로서는, 집적 회로의 다른 장치를 형성하는데 사용될 수 있는 영역을 희생하게 된다. 따라서, 본드 패드 밑에 능동 소자를 제공하는 것은 집적 회로 장치의 집적도를 증가시키고 또한 감소된 칩 크기를 허용할 수 있다.Each integrated circuit device includes a plurality of bond pads that are used to provide electrical connections to external components. In particular, the electrical connection between the external pins of the assembled integrated circuit package and the integrated circuit itself is generally made through bond pads located around the chip. Bond pads are metal regions that are electrically connected to a number of individual devices that combine to form integrated circuits, via buffers, and other electrically conductive interconnects. Due to conventional bonding techniques and design limitations used to couple external conductive wires to bond pads, bond pads have relatively large dimensions when compared to other components such as transistors or other individual devices that combine to form integrated circuit devices. Have Thus, the bond pads occupy or cover a large portion of the chip area. The area under the bond pad thus occupies many surfaces of the substrate with the chip. Conventionally, the area used to form the bond pads sacrifices, in a sense, an area that can be used to form other devices of an integrated circuit. Thus, providing active elements under the bond pads can increase the degree of integration of the integrated circuit device and also allow for reduced chip size.

패키지와 본드 패드 간의 전기적 접속은 높은 전기 도전성은 물론 물리적 무결성을 필요로 한다. 패키지의 외부 배선을 집적 회로의 본드 패드에 본드하는데 사용되는 종래의 본딩 프로세스는 전형적으로, 초음파 에너지는 물론, 상승 온도, 고압 또는 이들 모두를 필요로 한다. 이와 같은 효과는 본드 패드와, 높은 물리적 무결성과 낮은 전기 저항인 외부 배선 간의 접속을 발생하는데 필요하다. 그러나, 배선을 본드 패드에 결합하는데 사용되는 이와 같은 조건은 본드 패드가 전형적으로 형성되는 유전체 막에 결함을 초래할 수 있다.Electrical connections between the package and the bond pads require high electrical conductivity as well as physical integrity. Conventional bonding processes used to bond the external wiring of a package to bond pads of integrated circuits typically require rising energy, high pressure, or both, as well as ultrasonic energy. This effect is necessary to create a connection between the bond pad and the external wiring with high physical integrity and low electrical resistance. However, such conditions used to couple wiring to bond pads can cause defects in the dielectric film on which bond pads are typically formed.

본드 패드는 종래에 기판으로부터 그리고 본드 패드 밑에 형성될 수 있는 다른 전기 장치로부터 본드 패드를 전기적으로 절연시키기 위해 전기 재료 위에 형성된다. 외부 배선을 본드 패드에 결합시키는데 사용되는 종래의 방법의 조건은 본드 패드 밑에 형성된 유전체에 기계적 스트레스를 발생할 수 있다. 이와 같은 스트레스는 본드 패드와, 흔히 전기적 도전성인 하부 기판, 및 본드 패드 밑에 형성되어 있는 다른 장치 간에 형성된 유전체를 통해 누설 전류가 발생하는 결과가 될 수 있다. 따라서, 종래의 처리 기술을 사용함으로써, 이들 누설 전류가 본드 패드 밑에 능동 소자를 일체화시키는 것을 방해한다. 이와 같은 제한은 장치를 위한 기판 공간의 효율적인 사용 및 집적도를 감소시킨다.Bond pads are conventionally formed over the electrical material to electrically insulate the bond pads from the substrate and from other electrical devices that may be formed under the bond pads. The conditions of conventional methods used to couple external wires to bond pads can create mechanical stress on the dielectric formed under the bond pads. This stress can result in leakage currents occurring through the dielectric formed between the bond pad and the underlying substrate, which is often electrically conductive, and other devices formed under the bond pad. Thus, by using conventional processing techniques, these leakage currents prevent the integration of active elements under the bond pads. Such limitations reduce the efficient use and integration of substrate space for the device.

능동 소자를 위해 본드 패드 밑에 기판 영역을 사용하는 것이 시도되고 있다. 종래의 배선 본딩 기술을 사용하여 시도되고 있다. 예를 들어, Chittipeddi 등에 의한 미국특허 제 5,751,065 호는 기판 및 다른 장치가 본드 패드 밑에 형성될 때, 본딩 프로세스의 스트레스 작용을 최소화시키기 위해 본드 패드 밑에 형성된 유전체 밑에 부수적인 금속층을 제공하는 것을 개시한다. 금속은 단련할 수 있으며(malleable), 스트레스를 흡수하는 작용을 한다. 그러나, 부수적인 금속층을 사용하는 이와 같은 기술은 변형된 본드 패드 구조를 제조하기 위해 금속 막을 증착하고 패터닝하는 것에 관련된 부수적인 프로세스 단계 시퀀스를 필요로 한다. 이와 같은 부수적인 프로세스 단계는 시간을 소비하며, 집적 회로를 제조하는데 생산 및 재료 비용을 더한다.It is attempted to use substrate regions under bond pads for active devices. Attempts have been made using conventional wiring bonding techniques. For example, US Pat. No. 5,751,065 to Chittipeddi et al. Discloses providing a subsidiary metal layer under a dielectric formed under a bond pad to minimize the stress action of the bonding process when substrates and other devices are formed under the bond pad. Metals are malleable and act to absorb stress. However, such techniques using ancillary metal layers require ancillary process step sequences involved in depositing and patterning metal films to fabricate modified bond pad structures. This additional process step is time consuming and adds production and material costs to fabricating integrated circuits.

본 발명은 종래 기술의 단점을 극복하고, 본드 패드 밑의 영역이 능동 소자에 이용될 수 있게 하는 본드 패드 구조를 형성하기 위한 신규한 장치 및 프로세스를 제공한다. 이 프로세스는 종래의 배선 본딩 기술을 사용하여 발생되는 스트레스를 수용하는 것에 관련된 별도의 금속막의 형성을 필요로 하지 않는다.The present invention overcomes the disadvantages of the prior art and provides a novel apparatus and process for forming a bond pad structure that allows the area under the bond pad to be used in an active device. This process does not require the formation of a separate metal film associated with accommodating the stresses generated using conventional wire bonding techniques.

본 발명에 따르면, 듀얼 다마신 본드 패드 구조는 집적 회로 장치 내의 능동 소자 위에 형성된다. 본드 패드 개구의 상부는 장벽층막으로 형성된 저면, 및 장벽층막 및 장벽층 밑의 유전체막을 통해 연장하는 복수의 비아 홀을 포함한다. 이 본드 패드는 금속으로 형성되고, 비아 홀은 본드 패드 금속, 및 일부가 본드 패드밑에 형성된 능동 소자인 다른 구성요소 간의 전기적 접속을 제공한다.In accordance with the present invention, a dual damascene bond pad structure is formed over an active element in an integrated circuit device. An upper portion of the bond pad opening includes a bottom surface formed of a barrier layer film, and a plurality of via holes extending through the barrier layer film and the dielectric film under the barrier layer. The bond pads are formed of metal, and the via holes provide electrical connection between the bond pad metal and other components, some of which are active elements formed under the bond pads.

본 발명의 다른 특징에 따르면, 듀얼 다마신 본드 패드 구조는 집적 회로 장치 내의 능동 소자 위에 형성된다. 본드 패드 개구의 상부는 장벽층막으로 형성된 저면, 및 장벽층막 및 장벽층 밑의 유전체막을 통해 연장하는 복수의 비아 홀을 포함한다. 이 본드 패드는 금속으로 형성되고, 비아 홀은 본드 패드 금속, 및 일부가 본드 패드 밑에 형성된 능동 소자인 다른 구성요소 간의 전기적 접속을 제공한다.According to another feature of the invention, a dual damascene bond pad structure is formed over an active element in an integrated circuit device. An upper portion of the bond pad opening includes a bottom surface formed of a barrier layer film, and a plurality of via holes extending through the barrier layer film and the dielectric film under the barrier layer. This bond pad is formed of metal, and via holes provide electrical connection between the bond pad metal and other components, some of which are active elements formed under the bond pad.

도 1은 본 발명에 따른 본드 패드 구조의 예시적인 실시예의 단면도,1 is a cross-sectional view of an exemplary embodiment of a bond pad structure in accordance with the present invention;

도 2는 본 발명에 따른 본드 패드 구조의 다른 예시적인 실시예의 단면도,2 is a cross-sectional view of another exemplary embodiment of a bond pad structure in accordance with the present invention;

도 3은 본 발명에 따른 본드 패드의 평면도,3 is a plan view of a bond pad according to the present invention;

도 4a 내지 도 4m은 본 발명에 따른 예시적인 실시예를 형성하는데 사용되는 프로세스 단계의 다양한 시퀀스의 단면도.4A-4M are cross-sectional views of various sequences of process steps used to form exemplary embodiments in accordance with the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

1 : 기판 5 : 도전막1 substrate 5 conductive film

6 : 표면 7 : 트랜지스터6: surface 7: transistor

9 : 콘택트 11 : 하부 유전체막9 contact 11 lower dielectric film

13 : 장벽측막 14 : 저면13: barrier membrane 14: bottom

15 : 상부 유전체막 17 : 금속막15: upper dielectric film 17: metal film

19 : 비아 홀 20 : 본드 패드 개구19: via hole 20: bond pad opening

24 : 최상면 27 : 본드 패드24: top surface 27: bond pad

31, 33 : 마스킹 막 40 : 본드 패드 영역31 and 33: masking film 40: bond pad region

본 발명은 첨부하는 도면을 참조하여 읽을 때 다음의 상세한 설명으로부터 잘 이해할 수 있다. 이 도면의 다양한 구성요소는 척도에 맞게 도시되어 있지 않다. 그 보다는, 명확히 하기 위해, 다양한 구성요소의 치수가 임의로 확대되거나 축소되어 있다.The present invention can be better understood from the following detailed description when read with reference to the accompanying drawings. The various components in this figure are not drawn to scale. Rather, for clarity, the dimensions of the various components are arbitrarily enlarged or reduced.

도 1은 본 발명에 따른 본드 패드 구조의 예시적인 실시예의 단면도이다. 본드 패드(27)는 기판(1) 위에 형성된 본드 패드 영역(40) 내에 형성된다. 본드패드 영역(40) 내 및 본드 패드(27) 밑에는, 트랜지스터(7)와 같은 능동 소자가 형성될 수 있다.1 is a cross-sectional view of an exemplary embodiment of a bond pad structure in accordance with the present invention. The bond pads 27 are formed in the bond pad regions 40 formed on the substrate 1. In the bond pad region 40 and below the bond pad 27, active elements such as transistors 7 may be formed.

특히, 도 1은 기판(1) 위의 본드 패드 영역(40) 내에 형성된 본드 패드(27)를 도시한다. 기판(1)은, 반도체 장치 및 집적 회로가 형성되어 있는 임의의 적당한 기판일 수 있다. 예시적인 실시예에서, 기판(1)은 실리콘 웨이퍼일 수 있다. 본드 패드(27)는 금속막(17)을 형성된다. 금속막(17)은 집적 회로 내에서 도전막으로서 사용되는 임의의 적당한 금속막일 수 있다. 이와 같은 도전막의 예는 텅스텐, 알루미늄, 동 및 AlCuSi와 같은 그들의 합금을 포함한다. 다른 예시적인 실시예(도시되지 않음)에서, 금속막(17)은 상술한 금속막중의 하나 및 장벽층막과 같은 다른 막을 포함하는 합성막일 수 있다.In particular, FIG. 1 shows a bond pad 27 formed in the bond pad region 40 on the substrate 1. The substrate 1 may be any suitable substrate on which a semiconductor device and an integrated circuit are formed. In an exemplary embodiment, the substrate 1 may be a silicon wafer. The bond pads 27 form a metal film 17. Metal film 17 may be any suitable metal film used as a conductive film in an integrated circuit. Examples of such conductive films include tungsten, aluminum, copper and their alloys such as AlCuSi. In another exemplary embodiment (not shown), the metal film 17 may be a composite film including one of the above-described metal films and another film such as a barrier layer film.

본드 패드(27)는 장벽층막(13)으로 형성된 저면(14)을 포함한다. 도 1에 도시된 실시예에서, 장벽층막(13)은 또한 본드 패드 영역(40)을 벗어나 주변으로 연장한다. 본드 패드(27)의 최상면(24)은, 본드 패드 개구(20)가 내부에 형성되어 있는 상부 유전체막(15)의 최상면(23)과 반드시 평탄하다. 장벽층막(13) 밑에는 본드 패드(27)를 도전막(5)과 전체적으로 절연시키는 하부 유전체막(11), 및 본드 패드(27) 밑과 본드 패드 영역(40) 내에 형성될 수 있는 다른 능동 소자가 존재한다. 예시적인 실시예에서, 비아 홀(19)(이하, "비아")은 본드 패드(27)와 도전막(5) 간의 직접적인 전기적 접속을 제공한다. 다양한 실시예에서, 도전막(5)은 패턴화될 수 있는 알루미늄 또는 동과 같은 금속막, 폴리실리콘 또는 다른 반도체 막 또는 패턴화된 반도체 막일 수 있다. 예시적인 실시예에서, 도전막(5)은AlCuSi 또는 다른 알루미늄 또는 동 합금과 같은 패턴화된 금속 합금막일 수 있다.The bond pads 27 include a bottom surface 14 formed of the barrier layer film 13. In the embodiment shown in FIG. 1, the barrier layer film 13 also extends out of the bond pad region 40 to the periphery. The top surface 24 of the bond pad 27 is necessarily flat with the top surface 23 of the upper dielectric film 15 in which the bond pad opening 20 is formed therein. Under the barrier layer film 13, a lower dielectric film 11 which insulates the bond pad 27 entirely from the conductive film 5, and other active underneath the bond pad 27 and in the bond pad region 40 can be formed. The device exists. In an exemplary embodiment, via hole 19 (hereinafter “via”) provides a direct electrical connection between bond pad 27 and conductive film 5. In various embodiments, the conductive film 5 may be a metal film, such as aluminum or copper, polysilicon or other semiconductor film or a patterned semiconductor film, which may be patterned. In an exemplary embodiment, the conductive film 5 may be a patterned metal alloy film, such as AlCuSi or other aluminum or copper alloy.

금속막(17)은 상부 유전체막(15) 내에 형성된 개구(20) 내에 포함되어 있다. 본드 패드의 저면(14)을 형성하는 장벽층막(13)을 그리고 하부 유전체막(11)을 관통하도록 형성된 비아(19)를 통해 본드 패드(27)와 도전막(5) 간에 전기적 접속이 제공된다. 개구(20) 및 비아(19)는 함께 듀얼 다마신 구조를 형성한다. 도 1에 도시된 예시적인 실시예에서, 도전막(5)은 절연막(3)에 형성된 콘택트(9)에 의해 본드 패드 영역(40) 내의 기판(1) 상에 형성된 트랜지스터(7)에 더 결합된다. 다른 실시예에서, 도전막(5)은 부수적으로 또는 선택적으로 본드 패드 영역(40) 내에 포함되어 있지 않은 다른 장치에 나란히 접속될 수 있다.The metal film 17 is included in the opening 20 formed in the upper dielectric film 15. Electrical connection is provided between the bond pad 27 and the conductive film 5 through the barrier layer film 13 forming the bottom surface 14 of the bond pad and vias 19 formed through the lower dielectric film 11. . Opening 20 and via 19 together form a dual damascene structure. In the exemplary embodiment shown in FIG. 1, the conductive film 5 is further coupled to a transistor 7 formed on the substrate 1 in the bond pad region 40 by a contact 9 formed in the insulating film 3. do. In other embodiments, the conductive film 5 may be connected side by side to other devices that are not included in the bond pad region 40 incidentally or alternatively.

비록 도 2가 비아(19) 각각이 도전막(5)의 표면(6)까지 연장하는 것을 도시하지만, 도전막이 패턴화된 막인 실시예에서는, 비아(19)는 부수적으로 또는 선택적으로 패턴화된 도전막(5)이 존재하지 않는 본드 패드 영역(40) 내의 영역까지 아래로 연장할 수 있다는 것을 알아야 한다.Although FIG. 2 shows that each of the vias 19 extends to the surface 6 of the conductive film 5, in the embodiment where the conductive film is a patterned film, the vias 19 are incidentally or selectively patterned. It should be noted that the conductive film 5 can extend down to the region in the bond pad region 40 where it is not present.

절연막(3)은 전체적으로 도전막(5)을 본드 패드 영역(40) 내의 기판(1) 위 및 그 내에 형성된 다른 장치와 절연시킨다. 비록 트랜지스터(7)가 본드 패드(27) 밑 및 본드 패드 영역(40) 내의 기판(1) 내에 형성된 소스 영역 S 및 드레인 영역 D를 포함하는 것으로 도시되어 있지만, 다른 능동 소자가 사용될 수 있다. 본 발명의 장점은, 본드 패드 영역(40) 내에서 본드 패드 개구의 저면을 형성하는 장벽층막(13)이 존재하고, 본드 패드의 듀얼 다마신 구조 때문에, 임의의 다양한 능동 소자가, 본드 패드 영역(40) 내 및 본드 패드(27) 밑의 기판(1)에 또는 그 위에 형성될 수 있다는 것이다. 하나 이상의 능동 소자가 본드 패드 영역(40) 내에 포함될 수 있다는 것을 알아야 한다.The insulating film 3 insulates the conductive film 5 as a whole from other devices formed on and within the substrate 1 in the bond pad region 40. Although the transistor 7 is shown as including a source region S and a drain region D formed under the bond pad 27 and in the substrate 1 in the bond pad region 40, other active elements may be used. An advantage of the present invention is that there is a barrier layer film 13 that forms the bottom of the bond pad opening in the bond pad region 40, and because of the dual damascene structure of the bond pad, any of a variety of active elements may be bonded to the bond pad region. It may be formed on or above the substrate 1 in 40 and below the bond pads 27. It should be appreciated that one or more active elements may be included in the bond pad region 40.

도 1에 도시된 완성된 구조는 또한 본드 패드(27)의 최상면(24)에 본드된 도전성 외부 배선(25)을 포함한다. 본 발명의 본드 패드 구조 때문에, 전형적으로 하부의 기판에 스트레스를 가하는 종래의 본딩 방법을 사용하여 외부 배선(25)이 최상면(24)에 본드될 때, 하부 유전체막(11)과 같은 하부의 유전체막에 균열이 형성되는 것이 방지된다. 따라서, 본딩 프로세스에 연관된 스트레스의 효과가 감소된다. 하부의 유전체막을 통한 누설이 억제되어, 트랜지스터(7)와 같은 능동 소자들이 본드 패드 영역(40) 내의 본드 패드(27) 밑에 포함되는 것을 가능하게 한다.The completed structure shown in FIG. 1 also includes conductive outer wiring 25 bonded to the top surface 24 of the bond pad 27. Because of the bond pad structure of the present invention, a lower dielectric such as the lower dielectric film 11 when the external wiring 25 is bonded to the top surface 24 using a conventional bonding method that typically stresses the underlying substrate. The formation of cracks in the film is prevented. Thus, the effect of the stress associated with the bonding process is reduced. Leakage through the underlying dielectric film is suppressed, enabling active elements such as transistor 7 to be included under bond pad 27 in bond pad region 40.

도 2는 본 발명에 따른 본드 패드 구조의 다른 예시적인 실시예이다. 도 2에 도시된 구조는, 도 2에서 장벽층막(13)이 본드 패드 영역(40)을 벗어나 주변으로 연장하지 않는다는 점을 제외하고는 도 1에 도시된 본드 패드 구조와 실질적으로 동일한다. 본드 패드 영역(40) 내의 장벽층막(13), 및 비아(19)를 포함하는 본드 패드(27)의 듀얼 다마신 구조의 존재는, 외부 도전 배선(25)을 본드 패드(27)의 최상면(24)에 본드하는 본딩 프로세스 동안 하부의 막에서 스트레스 관련 결함을 억제하는데 충분하다. 도 2의 다른 구성요소는 도 1에서의 구성요소와 동일하므로, 도 1을 참조하여 설명한 바와 같다.2 is another exemplary embodiment of a bond pad structure in accordance with the present invention. The structure shown in FIG. 2 is substantially the same as the bond pad structure shown in FIG. 1 except that the barrier layer film 13 in FIG. 2 does not extend beyond the bond pad region 40. The presence of the dual damascene structure of the bond pad 27 including the barrier layer film 13 in the bond pad region 40 and the vias 19 causes the outer conductive wiring 25 to form the top surface of the bond pad 27 ( Sufficient to suppress stress related defects in the underlying film during the bonding process bonded in 24). The other components of FIG. 2 are the same as the components of FIG.

도 3은 도 1 및 도 2에 도시된 단면 구조 각각의 상면을 나타내는 평면도이다. 이와 같이, 점선(19)은 도 1 및 2에 도시되고, 본드 패드로부터 아래쪽으로 연장하고 본드 패드 영역(40) 내 및 본드 패드 밑에 형성된 구성요소에의 접속을제공할 수 있는 비아를 도시한다. 리드 배선(29)은 기판(1) 위에 또는 그 내에 형성된 다른 구성요소에의 전기적 접속을 제공한다. 본드 패드(27)의 구성은 도 3에 도시된 직사각형 구조에 제한되어 있지 않다는 것을 알아야 한다. 그 보다는, 본드 패드(27)는 다양한 형태를 취할 수 있다. 예를 들어, 본드 패드(27)의 형태는 직사각형, 사다리꼴 또는 라운드 형태일 수 있다. 또한, 본 발명의 본드 패드 구조는 도 3에 도시된 비아(19)의 수 및 배열에 제한되어 있지 않다. 도 3에 도시된 아홉개의 비아는 예시적인 것이다. 다양한 실시예에서, 본 발명에 따라 형성되는 듀얼 다마신 본드 패드 구조는 본드 패드 영역(40) 내에 하나의 비아를 포함하는 임의의 수의 비아 개구(19)를 포함할 수 있다.3 is a plan view showing an upper surface of each of the cross-sectional structures shown in FIGS. 1 and 2. As such, dashed line 19 is shown in FIGS. 1 and 2 and shows vias that can extend downward from the bond pads and provide connection to components formed within and under the bond pad region 40. Lead wires 29 provide electrical connections to other components formed on or in the substrate 1. Note that the configuration of the bond pads 27 is not limited to the rectangular structure shown in FIG. Rather, the bond pads 27 may take various forms. For example, the bond pads 27 may be rectangular, trapezoidal or round in shape. In addition, the bond pad structure of the present invention is not limited to the number and arrangement of vias 19 shown in FIG. The nine vias shown in FIG. 3 are exemplary. In various embodiments, the dual damascene bond pad structure formed in accordance with the present invention may include any number of via openings 19 including one via in bond pad region 40.

도 1 내지 3의 각각에서, 명확히 하기 위해 다양한 구성요소가 확대되거나 축소되어 있다는 것을 알아야 한다. 도 1 내지 3에 도시된 구성요소의 상대적인 치수는 물리적인 실시예에서 구성요소의 실제의 상대 치수를 정확하게 표현하도록 의도되어 있지 않고, 그 보다는 이들은 주로 예시적이다. 예를 들어, 도시된 막 각각의 두께는 막의 상대적인 배열을 도시하기 위해, 본드 패드 구조의 측면 치수에 대해 증가되어 있다.In each of FIGS. 1 to 3, it should be noted that various components are enlarged or reduced for clarity. The relative dimensions of the components shown in FIGS. 1-3 are not intended to accurately represent the actual relative dimensions of the components in the physical embodiment, rather they are mainly illustrative. For example, the thickness of each of the membranes shown is increased relative to the lateral dimensions of the bond pad structure to show the relative arrangement of the membranes.

지금부터 도 4a 내지 도 4m을 참조하여, 본 발명의 다른 특징이 도시된다. 도 4a 내지 도 4m은 본드 패드 구조의 다양한 예시적인 실시예를 형성하는데 사용되는 프로세스 단계의 다양한 시퀀스를 도시한다. 도 4a는 본 발명의 본드 패드 구조가 위에 형성되는 도전막(5)을 도시하는 단면도이다. 도 1 및 2에 도시된 바와 같이, 도전막(5)은 본드 패드 영역 내, 및 본드 패드 영역 내의 도전막(5) 밑에형성된 능동 소자를 포함하는 기판 위에 형성된다. 명확히 하기 위해, 도전막(5) 밑의 하부구조는 도 4a 내지 도 4m에 도시되어 있지 않지만, 본드 패드 영역(40)은 기판 위 또는 그 안에 그리고 본드 패드 밑에 형성된 능동 소자를 포함한다는 것을 알아야 한다. 도전막(5) 밑의 기판 및 능동 소자(도시되지 않음)는 도 1과 관련하여 설명한 바와 같다. 예시적인 실시예에서, 도전막(5)은 텅스텐, 알루미늄, 동, 알루미늄 합금 또는 동 합금과 같은 금속막일 수 있거나 또는 폴리실리콘 등과 같은 반도체 막일 수 있다. 도전막(5)은 패턴화된 막일 수 있고, 예시적인 실시예에서는 본드 패드가 위에 형성된 영역(본드 패드 영역(40)) 내에서 패턴화될 것이다.Referring now to FIGS. 4A-4M, another feature of the present invention is shown. 4A-4M illustrate various sequences of process steps used to form various exemplary embodiments of bond pad structures. 4A is a cross-sectional view showing the conductive film 5 on which the bond pad structure of the present invention is formed. As shown in Figs. 1 and 2, the conductive film 5 is formed on a substrate including active elements formed in the bond pad region and under the conductive film 5 in the bond pad region. For clarity, the underlying structure under the conductive film 5 is not shown in FIGS. 4A-4M, but it should be understood that the bond pad region 40 includes active elements formed on or in the substrate and under the bond pad. . The substrate and the active element (not shown) under the conductive film 5 are as described with reference to FIG. 1. In an exemplary embodiment, the conductive film 5 may be a metal film such as tungsten, aluminum, copper, an aluminum alloy or a copper alloy, or may be a semiconductor film such as polysilicon or the like. The conductive film 5 may be a patterned film, and in an exemplary embodiment, it will be patterned in a region (bond pad region 40) formed thereon.

지금부터 도 4b를 참조하면, 하부 유전체막(11)이 도시되어 있다. 하부 유전체막(11)은 산화물, 질산화물 또는 다른 절연막일 수 있고, 화학기상증착(CVD)과 같은 종래의 방법에 의해 형성될 수 있다. 도 4c는 하부 유전체막(11) 위에 형성된 장벽층막(13)을 도시한다. 장벽층막(13)은 CVD, 스퍼터링 또는 증발과 같은 종래의 방법에 의해 형성될 수 있다. 장벽층막(13)은 다음에 증착되는 위쪽의 유전체막에 형성될 본드 패드 개구의 저면을 궁극적으로 형성하는 최상면(14)을 포함한다. 장벽층막(13)은 본드 패드 영역(40) 내에 형성되고, 또한 본드 패드 영역(40)을 벗어나 측면으로 연장하는 것으로 도시되어 있다. 다른 예시적인 실시예에서, 장벽층막은 종래의 방법을 사용하여 패턴화될 수 있고, 본드 패드 영역(40) 내에만 잔류할 것이다. 다양한 예시적인 실시예에서, 장벽층막(13)은 탄탈륨(Ta), 탄탈륨 실리사이드(TaSi), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 실리사이드(TiSi), 티타늄 질화물(TiN), 텅스텐 실리사이드(WSi) 또는 텅스텐 실리사이드 질화물(WSiN)로 형성된 막일 수 있다. 다른 예시적인 실시예에서, 장벽층막(13)은 조합한 임의의 상기 장벽층막을 사용하여 형성된 화합물을 나타낼 수 있다. 장벽층막(13)의 두께(21)는 장치 조건에 의해 결정되는 임의의 적당한 두께일 수 있지만, 바람직하게 500 내지 2000 옹스트롱의 범위 이내일 수 있다.Referring now to FIG. 4B, the lower dielectric film 11 is shown. The lower dielectric film 11 may be an oxide, nitride oxide, or other insulating film, and may be formed by a conventional method such as chemical vapor deposition (CVD). 4C shows the barrier layer film 13 formed on the lower dielectric film 11. The barrier layer film 13 may be formed by a conventional method such as CVD, sputtering or evaporation. The barrier layer film 13 includes a top surface 14 that ultimately forms the bottom surface of the bond pad opening to be formed in the upper dielectric film to be deposited next. The barrier layer film 13 is formed in the bond pad region 40 and is shown to extend laterally beyond the bond pad region 40. In another exemplary embodiment, the barrier layer film may be patterned using conventional methods and will only remain within the bond pad region 40. In various exemplary embodiments, the barrier layer film 13 may include tantalum (Ta), tantalum silicide (TaSi), tantalum nitride (TaN), titanium (Ti), titanium silicide (TiSi), titanium nitride (TiN), tungsten silicide ( WSi) or tungsten silicide nitride (WSiN). In another exemplary embodiment, barrier layer film 13 may represent a compound formed using any of the barrier layer films in combination. The thickness 21 of the barrier layer film 13 may be any suitable thickness determined by the device conditions, but may preferably be in the range of 500 to 2000 Angstroms.

지금부터 도 4d를 참조하면, 상부 유전체막(15)은 장벽층막(13)의 최상부면(14) 위에 형성된다. 상부 유전체막(15)은 산화물, 질산화물 또는 다른 절연막일 수 있고, 하부 유전체막(11)과는 다른 막일 수 있다. 상부 유전체막(15)의 두께(16)는 장치 조건에 의해 결정되는 임의의 적당한 두께일 수 있다. 다양한 예시적인 실시예에서, 두께(16)는 200 내지 20,000 옹스트롱 범위일 수 있다. 상부 유전체막(15)은 최상면(23)을 포함하고, CVD 또는 플라즈마 증가 CVD와 같은 종래의 방법을 사용하여 형성될 수 있다.Referring now to FIG. 4D, an upper dielectric film 15 is formed over the top surface 14 of the barrier layer film 13. The upper dielectric film 15 may be an oxide, a nitride oxide, or another insulating film, and may be a different film from the lower dielectric film 11. The thickness 16 of the upper dielectric film 15 may be any suitable thickness determined by the device conditions. In various exemplary embodiments, thickness 16 may range from 200 to 20,000 Angstroms. The upper dielectric film 15 includes the top surface 23 and can be formed using conventional methods such as CVD or plasma enhanced CVD.

도 4e는 본드 패드 영역(40)에 존재하는 상부 유전체막(15)의 일부를 제거함으로써 본드 패드 영역(40) 내에 형성된 본드 패드 개구(20)를 도시한다. 이는 상부 유전체막(15)의 최상면(23) 위에 형성된 마스킹 막(31) 내에 마스킹 패턴을 형성함으로써 달성된다. 포토레지스트와 같은 감광 마스킹 막(31)을 최상면(23) 상에 코팅한 다음에, 종래의 방법을 사용하여 막을 패터닝하는 것과 같은 종래의 처리 기술이 사용될 수 있다. 패턴이 마스킹 막(31)에 형성된 후에, 개구(20)는 에칭 방법에 의해 형성된다. 건식, 화학적 에칭 방법이 사용될 수 있거나 또는 습식, RIE(반응성 이온 에칭) 플라즈마 에칭 방법이 사용될 수 있다. 본드 패드 영역(40)으로부터 상부 유전체막(15)을 선택적으로 제거하고, 장벽층막(13)에 큰영향을 주지 않는 임의의 적당한 에칭 절차가 사용될 수 있다. 알 수 있는 바와 같이, 본드 패드 영역(40)에서, 상부 유전체막(15)의 전체 두께(16)가 에칭에 의해 제거되어, 장벽층막(13)의 최상면인 저면(14)을 포함하는 개구(20)가 만들어진다. 본드 패드 영역(40) 내와 도전막(5) 밑에는 적어도 하나의 능동 소자가 형성되어 있다는 것을 알아야 한다(도 1 및 2 참조). 개구(20)가 형성된 후에, 마스킹 막(31)은 종래의 방법에 의해 제거될 수 있다.4E shows the bond pad openings 20 formed in the bond pad region 40 by removing a portion of the upper dielectric film 15 present in the bond pad region 40. This is accomplished by forming a masking pattern in the masking film 31 formed on the top surface 23 of the upper dielectric film 15. Conventional processing techniques may be used, such as by coating a photosensitive masking film 31, such as a photoresist, on top surface 23, and then patterning the film using conventional methods. After the pattern is formed in the masking film 31, the opening 20 is formed by an etching method. Dry, chemical etching methods can be used or wet, reactive ion etching (RIE) plasma etching methods can be used. Any suitable etching procedure may be used that selectively removes the upper dielectric film 15 from the bond pad region 40 and does not significantly affect the barrier layer film 13. As can be seen, in the bond pad region 40, the entire thickness 16 of the upper dielectric film 15 is removed by etching, so that the opening including the bottom surface 14 that is the top surface of the barrier layer film 13 ( 20) is made. It should be noted that at least one active element is formed in the bond pad region 40 and under the conductive film 5 (see FIGS. 1 and 2). After the opening 20 is formed, the masking film 31 can be removed by a conventional method.

도 4f는 듀얼 다마신 처리 시퀀스에 사용되는 후속하는 패터닝 단계를 도시한다. 도 4f에서, 마스킹 막(33)은 종래의 방법을 사용하여 형성되고 패터닝된다. 예시적인 실시예에서, 마스킹 막(33)은 도 4e에 도시된 감광막(31)과 유사하거나 또는 동일한 감광막일 수 있다. 본드 패드 개구(20)(도 4h에 도시하는 바와 같이) 내에 형성될 금속 본드 패드 및 도전막(5) 간에 전기적 접촉을 제공할 수 있는 비아(19)를 포함하는 패턴이 형성된다. 패턴이 형성된 후에, RIE 또는 플라즈마 에칭 기술을 사용하여 마스킹 막(33)에 의해 커버되지 않는 장벽층막(13)의 일부를 제거한다.4F shows the subsequent patterning step used for the dual damascene processing sequence. In FIG. 4F, masking film 33 is formed and patterned using conventional methods. In an exemplary embodiment, the masking film 33 may be a photosensitive film that is similar or identical to the photosensitive film 31 shown in FIG. 4E. A pattern is formed that includes vias 19 that can provide electrical contact between the metal bond pads to be formed in the bond pad opening 20 (as shown in FIG. 4H) and the conductive film 5. After the pattern is formed, a portion of the barrier layer film 13 that is not covered by the masking film 33 is removed using RIE or plasma etching techniques.

장벽층막(13)의 제거가 완료된 후에, 후속하는 에칭 프로세스를 사용하여 장벽층막(13)이 제거된 비아(19) 영역 내의 하부 유전체막(11)의 부분을 제거한다. 종래의 반응성 이온 에칭 프로세스를 사용하여 유전체막(11)을 선택적으로 제거할 수 있지만, 이는 도전막(5)에 큰 영향을 주지 않는다. 도 4g는 본드 패드 개구(20)에서 하부의 도전막(5)의 노출면(6)까지 연장하는 비아 개구(19)를 도시한다. 비아(19)가 장벽층막(13) 및 하부 유전체막(11)의 전체 두께에 걸쳐 에칭함으로써 형성된 후에, 마스킹 막(33)이 종래의 방법을 사용하여 제거된다. 다양한 예시적인 실시예에서, 도전막(5)은 패턴화된 막일 수 있다는 것을 알아야 한다. 따라서, 비아(19)가 패턴화된 도전막(5)의 표면(6)쪽으로 아래로 연장하여, 패턴화된 도전막(5)의 영역을 노출시키거나 또는 비아는, 패턴화된 도전막(5)이 존재하지 않는 영역에서 본드 패드 영역(40) 내의 다른 구성요소로 아래쪽으로 선택적으로 연장할 수 있다. 다양한 예시적인 실시예에 따라 임의의 수의 비아가 본드 패드 개구(20)의 바닥 전체에 형성될 수 있다는 것을 알아야 한다.After the removal of the barrier layer film 13 is complete, a subsequent etching process is used to remove the portion of the lower dielectric film 11 in the region of the via 19 from which the barrier layer film 13 has been removed. Although the dielectric film 11 can be selectively removed using a conventional reactive ion etching process, this does not significantly affect the conductive film 5. 4G shows the via opening 19 extending from the bond pad opening 20 to the exposed surface 6 of the underlying conductive film 5. After the vias 19 are formed by etching over the entire thickness of the barrier layer film 13 and the lower dielectric film 11, the masking film 33 is removed using a conventional method. It should be noted that in various exemplary embodiments, the conductive film 5 may be a patterned film. Thus, the vias 19 extend downwards to the surface 6 of the patterned conductive film 5 to expose regions of the patterned conductive film 5 or the vias may be patterned conductive film ( It may optionally extend downward to other components within the bond pad region 40 in the region where 5) is not present. It should be appreciated that any number of vias may be formed throughout the bottom of the bond pad opening 20 in accordance with various exemplary embodiments.

다른 예시적인 처리 시퀀스(도시되지 않음)에서, 패터닝 및 에칭 프로세스 동작의 순서는 순서가 반대일 수 있다. 제 2 예시적인 실시예에 따르면, 완전한 막 구조가 에칭 전에 도 4d에 도시된 바와 같이 형성된 후에, 비아 또는 비아들이 먼저 본드 패드 영역 내에 형성된다. 비아 개구는, 제 1 마스킹 막을 패터닝하여 도 4f에 도시된 바와 같이 마스킹 막(33)의 패턴과 유시한 패턴을 만들고, 상부 유전체막, 장벽층막의 전체 두께에 걸쳐 에칭함으로써 형성된다. 제 1 마스킹 막이 제거된 후에, 제 2 마스킹 막을 사용하고, 본드 패드 영역으로부터 상부 유전체막의 전체 두께를 제거하기 위해 에칭되는 전체 본드 패드 영역을 노출시켜 다른 패턴이 형성된다. 이 유전체 에칭은 하부의 도전막의 상면까지 아래쪽으로 비아 개구를 동시에 에칭하여, 제 2 마스킹 막이 제거된 후에 도 4g에 도시된 비아 및 구조를 만든다. 비록 서로 다른 처리 시퀀스가 제 2 예시적인 실시예에 따라 사용되었지만, 도 4g에 도시된 결과로 나타나는 구조는 동일하다.In another exemplary processing sequence (not shown), the order of the patterning and etching process operations may be in reverse order. According to the second exemplary embodiment, after the complete film structure is formed as shown in FIG. 4D before etching, the via or vias are first formed in the bond pad region. The via opening is formed by patterning the first masking film to form a pattern similar to the pattern of the masking film 33 as shown in FIG. 4F and etching over the entire thickness of the upper dielectric film and the barrier layer film. After the first masking film is removed, another pattern is formed by using the second masking film and exposing the entire bond pad region to be etched to remove the entire thickness of the upper dielectric film from the bond pad region. This dielectric etch simultaneously etches the via openings down to the top surface of the underlying conductive film, creating the vias and structures shown in FIG. 4G after the second masking film is removed. Although different processing sequences were used according to the second exemplary embodiment, the resulting structure is the same as in FIG. 4G.

도 4h는 본드 패드 개구(20) 내 및 비아(19) 내에 형성되어, 본드 패드(27)에서 도전막(5)과 같은 하부의 구성요소까지의 전기적 접촉을 제공하는 금속막(17)을 도시한다. 금속막(17)은 텅스텐 막, 동 막, 알루미늄 막, 알루미늄 실리콘막 또는 알루미늄 동 실리콘 막과 같은 합금 또는 다른 적당한 금속막일 수 있다. 본드 패드 금속막(17)은 스퍼터 증착, 증발, 화학증착 침전 또는 다른 수단에 의해 형성될 수 있다. 증착시, 금속막(17)은 상부 유전체막(15)의 최상면(23) 위에 형성된 부분을 포함하는 연속하는 막이다. 하나의 예시적인 실시예에서, 금속막(17)의 두께는, 본드 패드 영역(20)이 금속막(17)으로 완전히 매립되도록, 본드 패드 개구(20)의 깊이(도 4d에 도시된 바와 같이 상부 유전체막(15)의 두께(16))보다 크도록 선택된다. 금속막(17)의 두께(18)는 상부 유전체막(15)의 두께에 따라 변할 수 있으나, 2 마이크론정도일 수 있다. 막의 증착 후에, 화학 기계적 세정(CMP)과 같은 세정 방법을 사용하여 최상면(23) 위에 놓이는 금속막(17)의 일부를 제거하여, 도 4i에 도시된 본드 패드 구조를 만든다. 본드 패드(27)의 최상면(23)과 상면(24)은 연속하는 유연한 면을 형성할 수 있고, 실질적으로 평탄하다는 것을 알 수 있다. 본드 패드(27)의 최상면(23)은 도 1에 도시된 바와 같이, 외부 도전 배선에 실질적으로 본드되어 있을 수 있다.4H shows a metal film 17 formed in the bond pad opening 20 and in the via 19 to provide electrical contact from the bond pad 27 to the underlying components, such as the conductive film 5. do. The metal film 17 may be an alloy such as tungsten film, copper film, aluminum film, aluminum silicon film or aluminum copper silicon film or other suitable metal film. The bond pad metal film 17 may be formed by sputter deposition, evaporation, chemical vapor deposition, or other means. In the deposition, the metal film 17 is a continuous film including a portion formed on the top surface 23 of the upper dielectric film 15. In one exemplary embodiment, the thickness of the metal film 17 is such that the depth of the bond pad opening 20 (as shown in FIG. 4D) such that the bond pad region 20 is completely embedded with the metal film 17. It is selected to be larger than the thickness (16) of the upper dielectric film (15). The thickness 18 of the metal film 17 may vary depending on the thickness of the upper dielectric film 15, but may be about 2 microns. After deposition of the film, a portion of the metal film 17 overlying the top surface 23 is removed using a cleaning method such as chemical mechanical cleaning (CMP) to make the bond pad structure shown in FIG. 4I. It can be seen that the top surface 23 and the top surface 24 of the bond pad 27 may form a continuous flexible surface and are substantially flat. The top surface 23 of the bond pad 27 may be substantially bonded to the external conductive wiring, as shown in FIG. 1.

도 4j는 본 발명의 본드 패드의 다른 예시적인 실시예를 도시한다. 도 4j에 도시된 본드 패드는 상부 장벽막(35)을 포함한다. 상부 장벽막(35)은 다음과 같이 구조에 부가된다. 본드 패드 개구(20)(도 4h에 도시된 구조를 형성하는데 사용되는 것과 같은)를 완전히 매립하는데 충분한 두께를 갖는 금속막(17)을 증착하는 대신에, 금속막(17)의 증착은, 금속막(17)이 본드 패드 개구(20)를 완전히 매립하기전에 중지된다. 이때, 상부 장벽층막(35)은 본드 패드 개구(20) 내의 부분을 포함하는 본드 패드 금속막(17)의 최상면 위에 형성된다. 상부 장벽층막(35)은 장벽층막(13)과 결합하여 열거된 임의의 막을 포함할 수 있고, 약 1000 옹스트롱의 두께를 가질 수 있다. 상부 장벽층막(35)은 스퍼터링 기술, 또는 화학증기증착 또는 다른 증착 프로세스를 사용하여 형성될 수 있다. 상부 장벽층막(35)이 본드 패드 금속막(17) 위에 그리고 본드 패드 영역(20) 내에 형성된 후에, CMP와 같은 세정 기술을 사용하여 상부 유전체막(15)의 최상면(23)위에 놓이는, 본드 패드 금속막(17) 및 상부 장벽층막(35) 모두의 부분을 제거한다.4J illustrates another exemplary embodiment of the bond pad of the present invention. The bond pads shown in FIG. 4J include an upper barrier film 35. The upper barrier film 35 is added to the structure as follows. Instead of depositing a metal film 17 having a thickness sufficient to completely fill the bond pad opening 20 (such as used to form the structure shown in FIG. 4H), the deposition of the metal film 17 is performed by The membrane 17 is stopped before the bond pad opening 20 is completely buried. At this time, the upper barrier layer film 35 is formed on the top surface of the bond pad metal film 17 including the portion in the bond pad opening 20. The upper barrier layer film 35 may include any of the films listed in combination with the barrier layer film 13 and may have a thickness of about 1000 Angstroms. The upper barrier layer film 35 may be formed using sputtering techniques, or chemical vapor deposition or other deposition processes. After the top barrier layer film 35 is formed over the bond pad metal film 17 and in the bond pad region 20, the bond pads are placed on the top surface 23 of the top dielectric film 15 using a cleaning technique such as CMP. Portions of both the metal film 17 and the upper barrier layer film 35 are removed.

도 4j에 도시된 예시적인 실시예의 본드 패드는 또한 본드 패드 밑에 형성된 능동 소자를 포함할 것이라는 것을 알아야 한다. 이 구성요소는 도 1 및 2의 예시적인 실시예에 도시된 완전한 본드 패드 구조에 도시되어 있다. 또한, 이 예시적인 실시예는, 선택적으로 본드 패드 영역(40) 외부의 영역으로부터 제거되는 장벽층막(13)을 포함할 수 있다. 도 4j에 도시된 예시적인 실시예는 또한 도 1 및 2의 각각에 도시된 바와 같이 외부 도전 배선에 본드될 수 있다는 것을 알아야 한다.It should be appreciated that the bond pads of the example embodiment shown in FIG. 4J will also include active elements formed under the bond pads. This component is shown in the complete bond pad structure shown in the exemplary embodiment of FIGS. 1 and 2. In addition, this exemplary embodiment may include a barrier layer film 13 that is selectively removed from an area outside the bond pad region 40. It should be noted that the exemplary embodiment shown in FIG. 4J may also be bonded to external conductive wiring as shown in each of FIGS. 1 and 2.

본 발명의 프로세스의 다른 예시적인 실시예에 따르면, 프로세스 단계들의 시퀀스는 도 2에 도시된 구조를 형성하도록 맞게 될 수 있다. 도 2에 도시된 본드 패드 구조는, 장벽층막(13)이 도 2의 본드 패드 영역(40)을 벗어나 측면으로 연장하지 않는다는 점에서, 도 1에 도시된 본드 패드 구조와 다르다. 이와 같은 예시적인 실시예를 형성하는데 사용되는 프로세스 단계의 시퀀스는 하부 유전체막(11) 위에 장벽층막(13)을 형성한 다음, 도 4k에 도시된 바와 같이, 상부 유전체막을 형성하기 전에 장벽층막(13)을 패터닝하는 것을 포함할 수 있다. 하부 유전체막(11) 및 장벽층막(13) 모두는 도 4b 및 도 4c를 참조하여 설명한 바와 같다. 장벽층막을 패터닝하고, 본드 패드 영역(40)을 벗어나 측면으로 연장하는 장벽층막의 일부를 제거하기 위해, 종래의 패터닝 방법을 사용할 수 있다.According to another exemplary embodiment of the process of the present invention, the sequence of process steps may be tailored to form the structure shown in FIG. The bond pad structure shown in FIG. 2 differs from the bond pad structure shown in FIG. 1 in that the barrier layer film 13 does not extend laterally beyond the bond pad region 40 of FIG. 2. The sequence of process steps used to form such an exemplary embodiment includes forming a barrier layer film 13 over the lower dielectric film 11 and then forming a barrier layer film (FIG. 4K) prior to forming the upper dielectric film, as shown in FIG. 4K. Patterning 13). Both the lower dielectric film 11 and the barrier layer film 13 have been described with reference to FIGS. 4B and 4C. Conventional patterning methods can be used to pattern the barrier layer film and to remove portions of the barrier layer film that extend laterally beyond the bond pad region 40.

지금부터 도 4l을 참조하면, 상부 유전체막(15)은 패턴화된 장벽층막(13) 위에 형성된다. 상부 유전체막(15)은 도 4d를 참조하여 설명한 바와 같다. 다음에, 본드 패드 개구(20)가 상부 유전체막(15) 내에 형성되는데, 이는 장벽층막(13)을 노출시킨다. 본드 패드 개구(20)는 도 4e를 참조하여 설명한 바와 같이 형성되고, 비아(19)는 도 4f 및 도 4g를 참조하여 설명한 바와 같이 형성된다.Referring now to FIG. 4L, an upper dielectric film 15 is formed over the patterned barrier layer film 13. The upper dielectric film 15 is as described with reference to FIG. 4D. Next, a bond pad opening 20 is formed in the upper dielectric film 15, which exposes the barrier layer film 13. Bond pad openings 20 are formed as described with reference to FIG. 4E and vias 19 are formed as described with reference to FIGS. 4F and 4G.

도 4m은 본드 패드 영역(40) 내에 본드 패드 개구(20)의 바닦면(14)을 형성하는 장벽층막(13)을 도시한다. 본드 패드는 도 4h 및 4i를 참조하여 설명한 바와 같이 형성되는 금속막(17)으로 채워진다. 장벽층막(13)은, 도 4m에 도시된 장벽층막(13)이 본드 패드 영역(40) 외부의 영역인 영역(41)내로 상부 유전체막(15) 밑에서 연장하지 않는다는 점에서, 도 4e-4j에 도시된 장벽층과는 구별된다. 도 4m에 도시된 구조는 도 2에 도시되고 설명된 본드 패드 구조의 상부와 동일하다.4M shows a barrier layer film 13 forming a bottom surface 14 of the bond pad opening 20 in the bond pad region 40. The bond pads are filled with a metal film 17 formed as described with reference to FIGS. 4H and 4I. The barrier layer film 13 does not extend under the upper dielectric film 15 into the region 41 which is a region outside the bond pad region 40 shown in FIG. 4M, FIGS. 4E-4J. And the barrier layer shown in FIG. The structure shown in FIG. 4M is identical to the top of the bond pad structure shown and described in FIG.

비록 본 발명이 단일 본드 패드와 관련하여 도시되고 설명되었지만, 이 프로세스 및 구조는 기판 상에 형성된 복수의 집적 회로 장치 내에 동시에 형성되는 복수의 본드 패드를 포괄한다는 것을 알아야 한다. 본 발명은 본드 패드 밑의 특정 구조에 국한되어 있지 않으며, 그 보다는 본 발명은, 임의의 수의 비아가 본드 패드 영역 내의 바닥면 밑에서 수직으로 연장한 채, 바닥면으로서 장벽층막을 갖는본드 패드 개구 내에 형성된 본드 패드들을 포괄한다. 본드 패드 밑에는 패턴화될 수 있는 도전막, 및 본드 패드 영역 내의 임의의 수의 서로 다른 능동 소자가 존재한다. 비아는 도전막 또는 다른 그 위쪽의 능동 소자에의 전기적 접속을 제공할 수 있다. 본드 패드 밑의 도전막은 본드 패드 영역 내 또는 그 외부의 능동 소자에 결합될 수 있다. 결합하여 개별적인 집적 회로 장치를 형성하는 개별적인 본드 패드는 또한 상호 구조가 다를 수 있다.Although the present invention has been shown and described with respect to a single bond pad, it should be understood that this process and structure encompasses a plurality of bond pads formed simultaneously in a plurality of integrated circuit devices formed on a substrate. The present invention is not limited to a specific structure under the bond pad, but rather the present invention relates to a bond pad opening having a barrier layer film as the bottom surface, with any number of vias extending vertically below the bottom surface in the bond pad area. It encompasses bond pads formed therein. Under the bond pads are conductive films that can be patterned, and any number of different active elements within the bond pad region. Vias may provide electrical connections to conductive films or other active devices thereon. The conductive film under the bond pad may be bonded to an active element in or outside the bond pad region. Individual bond pads that combine to form separate integrated circuit devices may also differ in structure from one another.

상기 설명은 본 발명의 원리만을 도시한다. 따라서, 당업자는 비록 명시적으로 설명되거나 도시되지 않았지만, 본 발명의 원리를 구현하고 본 발명의 범위와 정신내에 포괄되는 다양한 구성을 고안할 수 있다는 것을 알 것이다. 또한, 본 발명에 인용된 모든 예 및 조건 언어는 주로 교육적 목적만을 위한 것이고, 독자들이 본 발명의 원리 및 발명자가 기여하고 있는 개념을 이해하는데 도움이 되도록 표현되어 있으며, 이와 같이 특수하게 인용된 예 및 조건에 제한되지 않는 것으로 해석되어야 한다. 더욱이, 본 발명의 원리, 특징 및 실시예, 및 그 특정 실시예를 인용하는 모든 진술은 구조 및 기능적 등가물 모두를 포괄하도록 의도되어 있다. 부수적으로, 이와 같은 등가물은 미래에 개발되는 등가물과 같은 현재 공지된 등가물, 즉, 구조에 무관하게 동일한 기능을 수행하는 개발된 임의의 소자를 포함하도록 의도되어 있다. 따라서, 본 발명의 범위는 본 발명에 도시되고 설명된 예시적인 실시예에 국한되도록 의도되어 있지 않다. 그 보다는, 본 발명의 정신 및 범위는 첨부된 특허청구범위에 의해서 구현된다.The above description illustrates only the principles of the present invention. Thus, it will be apparent to those skilled in the art that, although not explicitly described or shown, may embody the principles of the present invention and devise various configurations that are within the scope and spirit of the present invention. In addition, all examples and conditional languages cited herein are primarily for educational purposes and are presented to help readers understand the principles of the present invention and the concepts contributed by the inventors. And the terms are not to be construed as limiting. Moreover, all statements referring to the principles, features and embodiments of the present invention, and specific embodiments thereof, are intended to cover both structural and functional equivalents. Incidentally, such equivalents are intended to include presently known equivalents, such as those developed in the future, that is, any device developed that performs the same function regardless of structure. Accordingly, the scope of the invention is not intended to be limited to the example embodiments shown and described herein. Rather, the spirit and scope of the invention is embodied by the appended claims.

본 발명에 따르면, 외부 배선을 본드 패드에 본드할 때 발생될 수 있는 균열과 같은 스트레스 작용에 저항하는 본드 패드를 제공하며, 이로 인해 본드 패드와 하부 회로 간의 누설 전류가 방지될 수 있다.According to the present invention, there is provided a bond pad that resists stress action such as cracking that may occur when bonding external wires to the bond pad, thereby preventing leakage current between the bond pad and the lower circuit.

Claims (22)

반도체 장치에 있어서,In a semiconductor device, 능동 소자가 위에 형성되어 있는 기판 영역 위에 형성된 본드 패드를 포함하되, 상기 본드 패드는 장벽층으로 형성된 저면을 갖는 개구 내, 및 상기 저면을 그리고 상기 장벽층 밑에 배치된 유전체층을 관통하여 형성된 적어도 하나의 비아 내에 형성된 본드 패드 금속을 포함하는 반도체 장치.A bond pad formed over an area of the substrate on which an active element is formed, the bond pad having at least one formed in an opening having a bottom surface formed with a barrier layer and through the bottom surface and a dielectric layer disposed below the barrier layer; A semiconductor device comprising a bond pad metal formed in a via. 제 1 항에 있어서,The method of claim 1, 상기 기판 영역과 상기 유전체층 간에 배치된 도전층을 더 포함하는 반도체 장치.And a conductive layer disposed between the substrate region and the dielectric layer. 제 2 항에 있어서,The method of claim 2, 상기 본드 패드는 상기 적어도 하나의 비아를 통해 상기 도전층에 결합되어 있는 반도체 장치.And the bond pads are coupled to the conductive layer through the at least one via. 제 2 항에 있어서,The method of claim 2, 상기 도전층은 상기 능동 소자중 적어도 하나의 능동 소자에 결합되어 있는 반도체 장치.And the conductive layer is coupled to at least one active element of the active elements. 제 2 항에 있어서,The method of claim 2, 상기 도전층은 패턴화된 막을 포함하는 반도체 장치.And the conductive layer comprises a patterned film. 제 1 항에 있어서,The method of claim 1, 상기 장벽층은 TiN을 포함하는 반도체 장치.The barrier layer includes TiN. 제 1 항에 있어서,The method of claim 1, 상기 장벽층은 Ta, Ti, TaN, WSi, WSiN, TaSi 및 TiSi로 구성된 그룹중에서 선택된 재료로 형성되는 반도체 장치.And the barrier layer is formed of a material selected from the group consisting of Ta, Ti, TaN, WSi, WSiN, TaSi, and TiSi. 제 1 항에 있어서,The method of claim 1, 상기 본드 패드의 최상면에 결합된 도전 배선을 더 포함하는 반도체 장치.And a conductive wiring coupled to an uppermost surface of the bond pad. 제 1 항에 있어서,The method of claim 1, 상기 본드 패드 개구 내의 상기 본드 패드 금속의 적어도 일부 위에 형성된 부수적인 장벽층을 더 포함하는 반도체 장치.And an additional barrier layer formed over at least a portion of the bond pad metal in the bond pad opening. 제 1 항에 있어서,The method of claim 1, 상기 본드 패드 금속은 W, Al, Cu, 알루미늄 합금 및 동 합금중의 하나를 포함하는 반도체 장치.The bond pad metal includes one of W, Al, Cu, an aluminum alloy, and a copper alloy. 제 2 항에 있어서,The method of claim 2, 상기 도전층은 W, Al, Cu, 알루미늄 합금 및 동 합금중의 하나를 포함하는 반도체 장치.The conductive layer includes one of W, Al, Cu, an aluminum alloy and a copper alloy. 반도체 장치 내에 본드 패드를 형성하는 프로세스에 있어서,In the process of forming a bond pad in a semiconductor device, a) 복수의 능동 소자가 위에 형성되어 있는 반도체 기판을 제공하는 단계와,a) providing a semiconductor substrate having a plurality of active elements formed thereon; b) 상기 기판 위에 하부 유전체막을 형성하는 단계와,b) forming a lower dielectric film on the substrate; c) 적어도 하나의 본드 패드 영역 - 상기 본드 패드 영역은 상기 복수의 능동 소자중의 적어도 하나를 포함함- 내의 상기 하부 유전체막 위에 장벽층을 형성하는 단계와,c) forming a barrier layer over said lower dielectric film in at least one bond pad region, said bond pad region comprising at least one of said plurality of active elements; d) 상기 장벽층과 상기 하부 유전체막 위에 상부 유전체막을 형성하는 단계와,d) forming an upper dielectric film over said barrier layer and said lower dielectric film; e) 상기 본드 패드 영역으로부터 상기 상부 유전체막을 제거하여, 상기 장벽층을 노출시키고 본드 패드 개구를 형성하는 단계와,e) removing the upper dielectric film from the bond pad region to expose the barrier layer and form bond pad openings; f) 상기 본드 패드 영역 내에 적어도 하나의 비아 - 상기 각각의 비아는 상기 장벽층 및 상기 하부 유전체막에 걸쳐 연장함 - 를 형성하는 단계와,f) forming at least one via in said bond pad region, each via extending over said barrier layer and said lower dielectric film; g) 상기 적어도 하나의 비아 및 상기 본드 패드 개구를 금속막으로 실질적으로 충진하는 단계를 포함하는g) substantially filling said at least one via and said bond pad opening with a metal film; 본드 패드 형성 프로세스.Bond pad formation process. 제 12 항에 있어서,The method of claim 12, 상기 단계 g)는 상기 적어도 하나의 비아 내 및 상기 본드 패드 개구 내에 동 및 알루미늄중의 적어도 하나를 포함하는 금속막을 증착하는 것을 포함하는 본드 패드 형성 프로세스.And said step g) comprises depositing a metal film comprising at least one of copper and aluminum in said at least one via and in said bond pad opening. 제 12 항에 있어서,The method of claim 12, 상기 단계 f)는 반응성 이온 에칭을 포함하는 본드 패드 형성 프로세스.Wherein said step f) comprises reactive ion etching. 제 12 항에 있어서,The method of claim 12, 상기 단계 e)는 상기 상부 유전체막을 선택적으로 에칭하는 것을 포함하는 본드 패드 형성 프로세스.Wherein said step e) comprises selectively etching said upper dielectric film. 제 12 항에 있어서,The method of claim 12, 상기 단계 c)는 상기 하부 유전체막에 TiN 막을 증착하는 것을 포함하는 본드 패드 형성 프로세스.Wherein said step c) comprises depositing a TiN film on said lower dielectric film. 제 12 항에 있어서,The method of claim 12, 상기 단계 g)는 상기 적어도 하나의 비아 및 상기 본드 패드 개구 내에 그리고 상기 상부 유전체막의 최상면 위에 금속막을 증착한 다음, 상기 최상면 위로부터 상기 증착된 금속막의 일부를 제거하는 것을 포함하는 본드 패드 형성 프로세스.And said step g) comprises depositing a metal film in said at least one via and said bond pad opening and on top of said top dielectric film, and then removing a portion of said deposited metal film from above said top surface. 제 17 항에 있어서,The method of claim 17, 상기 증착된 금속막의 부분은 화학 기계적 세정에 의해 상기 최상면 위로부터 제거되는 본드 패드 형성 프로세스.A portion of the deposited metal film is removed from above the top surface by chemical mechanical cleaning. 제 18 항에 있어서,The method of claim 18, 상기 금속막은 본드 패드 금속막 위에 형성된 부수적인 장벽층을 포함하는 합성 막인 본드 패드 형성 프로세스.Wherein said metal film is a synthetic film comprising an incident barrier layer formed over a bond pad metal film. 제 12 항에 있어서,The method of claim 12, a1) 상기 본드 패드 영역 내의 상기 반도체 기판 위에 도전막을 형성하는 단계를 더 포함하고, 상기 단계 b)는 상기 도전막 위에 상기 하부 유전체막을 형성하는 것을 포함하는 본드 패드 형성 프로세스.a1) forming a conductive film over the semiconductor substrate in the bond pad region, wherein step b) comprises forming the lower dielectric film over the conductive film. 제 12 항에 있어서,The method of claim 12, a1) 적어도 상기 본드 패드 영역 내의 상기 반도체 기판 위에 패턴화된 도전막을 형성하는 단계를 더 포함하고, 상기 단계 b)는 상기 패턴화된 도전막 위에 상기 하부 유전체막을 형성하는 것을 포함하고, 상기 본드 패드 영역 내의 적어도 하나의 비아는 상기 패턴화된 도전막의 영역을 노출시키는 본드 패드 형성 프로세스.a1) forming a patterned conductive film over at least the semiconductor substrate in the bond pad region, wherein step b) comprises forming the lower dielectric film over the patterned conductive film, the bond pad At least one via in the region exposes the region of the patterned conductive film. 제 12 항에 있어서,The method of claim 12, 상기 단계 c)는 Ta, Ti, TaN, TiN, TaSi, TiSi, WSi 및 WSiN으로 구성된 그룹중에서 선택된 재료로 형성되는 막을 증착하는 것을 포함하는 본드 패드 형성 프로세스.Wherein said step c) comprises depositing a film formed of a material selected from the group consisting of Ta, Ti, TaN, TiN, TaSi, TiSi, WSi and WSiN.
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