JPH08167288A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08167288A JPH08167288A JP6305983A JP30598394A JPH08167288A JP H08167288 A JPH08167288 A JP H08167288A JP 6305983 A JP6305983 A JP 6305983A JP 30598394 A JP30598394 A JP 30598394A JP H08167288 A JPH08167288 A JP H08167288A
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Abstract
を抑制して所要の昇圧電圧を得ることができ、外部電源
電圧が低電圧化された場合においても性能の劣化を防止
することが可能な半導体集積回路を提供する。 【構成】 トランジスタNT1 は外部電源電圧Vcc と出力
ノード11の間に接続され、出力ノード11の電圧を昇圧電
圧φBTに上昇する場合、第1の信号φ1によって先ず導
通され、出力ノード11を外部電源電圧Vcc と同等の電圧
に上昇させる。トランジスタPT2 は昇圧回路12と出力ノ
ード11の間に接続され、第1の信号φ1より所定時間遅
れた第2の信号φ2によって導通され、出力ノード11の
電圧を昇圧電圧φBTに上昇させる。トランジスタNT2 は
出力ノード11と接地間に接続され、出力ノード11を接地
電位とする場合、第3の信号φ3によって導通される。
Description
・ランダム・アクセス・メモリ(以下、DRAMと称
す)に適用され、特に、内部に外部電源電圧より高い昇
圧電圧を発生する昇圧回路を有する半導体集積回路に関
する。
異なるレベルの電圧を必要としている。このため、集積
回路の内部に複数の電圧発生回路を設け、これら電圧発
生回路によって所要の電圧を発生させる方法が取られて
いる。これら電圧発生回路としては、基板電位やウェル
電位を発生する基板電圧発生回路、メモリの内部電源を
発生する内部電源電圧発生回路、内部基準電位として用
いる基準電圧発生回路などがある。このように複数の電
圧発生回路を設けることにより、集積回路の外部から印
加される外部電源電圧を単一とすることができる。
て昇圧回路と降圧回路とに区分される。電圧発生回路
は、外部電源電圧に対する集積回路の動作マージンの向
上や信頼性を確保するために用いられる。特に、近年、
外部電源電圧は低電圧化される傾向にあり、電圧発生回
路として昇圧回路を搭載したDRAMが種々提案されて
いる。この種のDRAMとしては、例えばY.Nakagome e
t al., 1990 Symposiumon VLSI Circuit. pp17-18に開
示されている。昇圧回路を搭載したDRAMにおいて、
この昇圧回路から出力される電圧は、例えばワード線を
駆動するワード線駆動回路、ビット線対を所定電位に充
電するためのイコライズ回路、シェアードセンスアンプ
方式ではセンスアンプとビット線対とを接続する接続回
路等に供給される。
圧回路の動作効率はあまり高くない。このため、メモリ
の容量が増大し、昇圧回路の負荷となる前記ワード線駆
動回路、イコライズ回路、接続回路等の容量が大きくな
った場合、これら負荷に昇圧電圧を供給する際、昇圧回
路の負担が大きくなる。
することが考えられる。しかし、この場合、チップサイ
ズの増大や消費電流の増大を招くため得策ではない。一
方、昇圧回路の使用を断念することも考えられる。しか
し、外部電源電圧が低電圧化された場合、アクセスタイ
ムが遅くなったり、センスマージンが低下し、集積回路
の信頼性を確保することが困難となる虞を有している。
されたものであり、その目的とするところは、チップサ
イズや消費電流の増大を抑制して所要の昇圧電圧を得る
ことができ、外部電源電圧が低電圧化された場合におい
ても信頼性を確保することが可能な半導体集積回路を提
供しようとするものである。
るため、外部電源電圧より高い昇圧電圧を発生する昇圧
回路と、電流通路の一端が外部電源電圧に接続され、電
流通路の他端が出力ノードに接続され、前記出力ノード
の電圧を昇圧電圧に上昇する場合、第1の信号によって
前記電流通路が導通状態とされ、前記出力ノードを外部
電源電圧と同等の電圧に上昇させる第1のスイッチング
手段と、電流通路の一端が前記昇圧回路に接続され、電
流通路の他端が前記出力ノードに接続され、前記出力ノ
ードの電圧を昇圧電圧に上昇する場合、前記第1のスイ
ッチング手段が遮断状態とされた後、もしくは遮断状態
と同時に第2の信号によって前記電流通路が導通状態と
され、前記出力ノードの電圧を昇圧電圧に上昇させる第
2のスイッチング手段と、電流通路の一端が前記出力ノ
ードに接続され、電流通路の他端が接地され、前記出力
ノードの電圧を接地電位とする場合、第3の信号によっ
て前記電流通路が導通状態とされ、前記出力ノードの電
圧を接地電位とする第3のスイッチング手段とを具備し
ている。
を順次発生する。また、この発明は、外部電源電圧より
高い昇圧電圧を発生する昇圧回路と、電流通路の一端が
外部電源電圧に接続され、電流通路の他端が接続ノード
に接続され、第1の信号が供給される第1のスイッチン
グ手段と、電流通路の一端が前記昇圧回路の出力端に接
続され、電流通路の他端が前記接続ノードに接続され、
第2の信号が供給される第2のスイッチング手段と、電
流通路の一端が前記接続ノードに接続され、電流通路の
他端が出力ノードに接続され、第3の信号が供給される
第3のスイッチング手段と、電流通路の一端が前記出力
ノードに接続され、電流通路の他端が接地され、前記第
3の信号が供給される第4のスイッチング手段と、前記
出力ノードの電圧を昇圧電圧に上昇させる場合、前記第
2、第4のスイッチング手段を遮断状態とし、第1、第
3のスイッチング手段を導通状態とする前記第1乃至第
3の信号を発生して、前記出力ノードを外部電源電圧と
同等の電圧に上昇させ、所定時間経過後、前記第1、第
4のスイッチング手段を遮断状態とし、前記第2、第3
のスイッチング手段を導通状態とする前記第1乃至第3
の信号を発生して、前記出力ノードの電圧を前記昇圧回
路の出力と同等の電圧に上昇させ、前記出力ノードの電
圧を接地電位とする場合、前記第3のスイッチング手段
を遮断状態とし、第4のスイッチング手段を導通状態と
する前記第1乃至第3の信号を発生して、前記出力ノー
ドを接地電位に降下させる信号発生回路とを具備してい
る。
第1及び第2のビット線に接続され、両ビット線間の電
位差を増幅するセンスアンプ手段と、前記第1及び第2
のビット線にそれぞれ接続されたメモセルと、前記メモ
リセルに接続されメモリセルを選択するワード線と、前
記第1及び第2のビット線の電位を所定電位に充電する
と共に両ビット線を同電位に設定するビット線電位設定
手段と、外部電源電圧より高い昇圧電圧を発生する昇圧
回路と、前記昇圧回路の出力電圧、及び外部電源電圧が
供給され、出力ノードが前記ビット線電位設定手段に接
続され、入力信号に応じて前記出力ノードに昇圧電圧を
出力する電圧制御回路とを有し、前記電圧制御回路は電
流通路の一端が外部電源電圧に接続され、電流通路の他
端が出力ノードに接続され、前記出力ノードの電圧を昇
圧電圧に上昇する場合、第1の信号によって電流通路が
導通状態とされ、前記出力ノードの電圧を外部電源電圧
と同等の電圧に上昇させる第1のスイッチング手段と、
電流通路の一端が前記昇圧回路の出力端に接続され、電
流通路の他端が前記出力ノードに接続され、前記出力ノ
ードの電圧を昇圧電圧に上昇する場合、前記第1のスイ
ッチング手段が遮断状態とされた後、もしくは遮断状態
と同時に、第2の信号によって前記電流通路を導通状態
とし、前記出力ノードの電圧を昇圧電圧と同等の電圧に
上昇させる第2のスイッチング手段と、電流通路の一端
が前記出力ノードに接続され、電流通路の他端が接地さ
れ、前記出力ノードの電圧を接地電位とする場合、第3
の信号によって前記電流通路を導通状態とし、前記出力
ノードの電圧を接地電位とする第3のスイッチング手段
とを具備している。
段、及びこのワード線駆動手段を制御する上記電圧制御
回路を有している。さらに、2組のビット線対に接続さ
れ、各ビット線対と各センスアンプ手段とを接続する第
1、第2のスイッチング手段、及び第1、第2のスイッ
チング手段を制御する上記電圧制御回路を有している。
圧電圧に上昇しようとする場合、先ず、第1のスイッチ
ング手段によって出力ノードを外部電源電圧と同等の電
圧まで充電し、その後、第2のスイッチング手段によっ
て昇圧回路から出力される昇圧電圧を出力ノードに供給
し、出力ノードを昇圧電圧まで充電している。したがっ
て、昇圧回路は出力ノードを低レベルから昇圧電圧まで
直接充電する必要がなく、外部電源電圧から昇圧電圧ま
で充電すればよいため、出力ノードに大きな負荷が接続
されている場合においても、昇圧回路の消費電流の増大
を防止できる。 また、上記のようにして生成された昇
圧電圧によって、ビット線対の電位を所定電位に充電す
ると共に両ビット線を同電位に設定するビット線電位設
定手段や、ワード線を駆動するワード線駆動手段を制御
することより、昇圧回路の消費電流を軽減できると共
に、チップサイズの縮小、及び外部電源電圧が低い場合
における動作マージンの確保が可能となる。
いて説明する。図1は、第1の実施例を示すものであ
る。この実施例は昇圧回路と各種負荷との間に電圧制御
回路を設けたものである。すなわち、電圧制御回路10
はNチャネルMOSFETからなるトランジスタNT
1、NT2、PチャネルMOSFETからなるトランジ
スタPT1によって構成されている。前記トランジスタ
NT1のドレインには外部電源電圧Vccが供給され、ゲ
ートには信号φ1が供給されている。このトランジスタ
NT1のソースは出力ノード11に接続されている。こ
の出力ノード11には、後述するビット線のイコライズ
回路やワード線を駆動するためのワード線駆動回路等が
接続されている。
昇圧し、昇圧電圧φBTを出力する。前記トランジスタ
PT1のソース及びバックゲート(基板)は昇圧回路1
2の出力端に接続され、このソース及びバックゲートに
は昇圧回路12から出力される昇圧電圧φBTが供給さ
れる。このトランジスタPT1のドレインは前記出力ノ
ード11に接続され、ゲートには信号φ2が供給され
る。さらに、前記トランジスタNT2のソースは接地さ
れ、ドレインは前記出力ノード11に接続されている。
このトランジスタNT2のゲートには信号φ3が供給さ
れている。
チャートであり、図1に示す出力ノード11を昇圧電圧
に充電する場合の動作を示している。図2において、時
刻t0からt1の間は、信号φ2、φ3は高レベルであ
り、信号φ1は低レベルである。このため、トランジス
タNT2はオン状態であり、トランジスタNT1、PT
1は共にオフ状態である。したがって、出力ノード11
の出力電圧φP1は接地電位となる。
(Vcc)から低レベルに遷移すると、トランジスタNT
2はオン状態からオフ状態となる。このため、出力電圧
φP1は信号φ1が低レベルから高レベル(昇圧電圧φ
BT)に遷移する時刻t2までの間フローティング状態
となる。
ら高レベルに遷移すると、トランジスタNT1はオフ状
態からオン状態に変わり、出力電圧φP1は外部電源電
圧Vccと同等の電位に上昇する。この時、トランジスタ
PT1はオフ状態のままである。
ら低レベルに遷移すると、トランジスタNT1はオフ状
態となる。このトランジスタNT1は信号φ2が高レベ
ルから低レベルに遷移する時刻t4までの間フローティ
ング状態となる。
ら低レベルに遷移すると、トランジスタPT1はオン状
態となる。このため、出力ノード11は昇圧回路12か
ら出力される昇圧電圧φBTによって充電され、出力電
圧φP1は昇圧電圧φBTに上昇する。この時、トラン
ジスタNT2は引き続きオフ状態である。
せる場合、電圧制御回路10は次のように動作する。す
なわち、時刻t5において、信号φ2が低レベルから高
レベルに遷移すると、トランジスタPT1はオフ状態と
なる。このとき、トランジスタNT2はオフ状態のまま
である。したがって、時刻t6までの間、出力電圧φP
1はフローティング状態となる。
ら高レベル(Vcc)に遷移すると、トランジスタNT2
はオン状態となり、出力ノード11に蓄積された電荷が
放電され、出力電圧φP1は接地電位となる。
刻t0からt2の間は接地電位となり、時刻t2からt
4の間は接地電位から外部電源電圧Vccに向かって上昇
し、時刻t4からt6の間は昇圧電圧φBTに向かって
上昇する。すなわち、出力電圧φP1は、図2に示すよ
うに2段階に上昇する。従来方式の場合、出力電圧φP
1を接地電位から昇圧電圧φBTに上昇させる場合、出
力ノードの全ての電荷が昇圧電圧φBTから供給されて
いた。これに対して、この実施例の場合、出力ノード1
1に先ず外部電源から電荷を供給し、この後、昇圧電圧
φBTから電荷を供給している。したがって、昇圧回路
12は出力電圧φP1を外部電源電圧Vccから昇圧電圧
φBTに上昇させるに必要な分の電荷のみを出力ノード
11に供給すればよい。このため、昇圧回路12は、従
来方式に比べて、出力ノード11に供給する電荷が少な
くて済む。昇圧回路12の動作効率は現実的にはあまり
高くないため、この実施例のように動作させることによ
り、昇圧回路12の消費電流を低減することができる。
なる時刻t1−t2の間、時刻t3−t4の間、時刻t
5−t6の間は、各トランジスタの相互間で貫通電流が
流れないように安全のために設けたものであり、これら
の時間は原理的には無くてもよい。
のであり、第1の実施例と同一部分には同一符号を付
し、異なる部分についてのみ説明する。第2の実施例に
示す電圧制御回路10において、第1の実施例と異なる
のは次の点である。第1の実施例において、トランジス
タNT1はNチャネルMOSFETを用いたが、第2の
実施例では、トランジスタNT1に代えてPチャネルM
OSFETからなるトランジスタPT2を用いている。
このトランジスタPT2のゲートには前記信号φ1と逆
相の信号φ4が供給され、バックゲートには昇圧回路1
2から出力される昇圧電圧φBTが供給されている。
のである。第2の実施例の動作は図4から明らかなよう
に、第1の実施例の動作とほぼ同じであるため省略す
る。第2の実施例によっても第1の実施例と同様の効果
を得ることができる。
のである。第3の実施例に示す電圧制御回路10は、N
チャネルMOSFETからなるトランジスタNT4、N
T5、PチャネルMOSFETからなるトランジスタP
T4、PT5によって構成されている。すなわち、前記
トランジスタNT4のドレインには外部電源電圧Vccが
供給され、ソースはノード14に接続されている。この
トランジスタNT4のゲートには信号φ7が供給されて
いる。前記トランジスタPT4のソース及びバックゲー
トは昇圧回路12に接続され、ゲートには信号φ8が供
給されている。このトランジスタPT4のドレインは前
記ノード14に接続されている。また、前記トランジス
タPT5のソースは前記ノード14に接続され、バック
ゲートは昇圧回路12に接続されている。このトランジ
スタPT5のドレインは出力ノード15に接続されると
ともに、前記トランジスタNT5を介して接地されてい
る。前記トランジスタPT5、NT5の各ゲートには信
号φ9が供給され、前記出力ノード15から出力電圧φ
P3が出力される。この出力ノード15には図示せぬビ
ット線のイコライズ回路やワード線駆動回路が接続され
ている。
る。時刻t0からt2の間において、信号φ7、φ8は
低レベル又は高レベルのいずれかであり、信号φ9は高
レベルである。このため、トランジスタPT5はオフ状
態、トランジスタNT5はオン状態となり、出力電圧φ
P3は接地レベルとなる。
は低レベルとなる。このため、トランジスタNT5はオ
フ状態となり、トランジスタPT5はオン状態となる。
このとき、信号φ7、φ8が高レベルとなり、トランジ
スタNT4がオン状態となり、トランジスタPT4はオ
フ状態となる。このため、出力ノード15はトランジス
タNT4、PT5を介して充電され、出力電圧φP3は
外部電源電圧Vccに向かって上昇する。
遷移すると、トランジスタNT4はオフ状態となり、出
力電圧φP3はフローティング状態なる。この後、時刻
t4において、信号φ8が高レベルから低レベルに遷移
すると、トランジスタPT4がオン状態となる。このた
め、出力ノード15はトランジスタPT4、PT5を介
して充電され、出力電圧φP3は昇圧電圧φBTに向か
って上昇する。
せる場合は次のように動作する。すなわち、時刻t6に
おいて、信号φ9が低レベルから高レベルに遷移する
と、トランジスタPT5はオフ状態となり、トランジス
タNT5はオン状態となる。このため、出力電圧φP3
は昇圧電圧φBTから接地電位に降下する。
2までの間、及び時刻t6以降において、信号φ7と信
号φ8はトランジスタNT4とトランジスタPT4が同
時にオンしない条件であればいかなる電位であってもか
まわない。第3の実施例によっても第1、第2の実施例
と同様の効果を得ることができる。
のであり、第3の実施例と同一部分には同一符号を付
し、異なる部分についてのみ説明する。この第4の実施
例において、第3の実施例と異なるのは次の点である。
すなわち、第3の実施例において、トランジスタNT4
はNチャネルMOSFETによって構成した。これに対
して、第4の実施例ではこのトランジスタNT4をPチ
ャネルMOSFETからなるトランジスタPT6に代
え、このトランジスタPT6のゲートに前記信号φ7と
は逆相の信号φ10を供給している。
のである。第4の実施例の動作は第3の実施例とほぼ同
様であるため説明は省略する。この実施例によっても第
3の実施例と同様の効果を得ることができる。
て、出力ノードの電圧を昇圧電圧に上昇させる場合、先
ず、外部電源電圧Vccと同等の電位に上昇させたが、こ
れに限らず、外部電源電圧Vccと同等若しくは外部電源
電圧Vccより低い電圧としてもよい。
号φ1〜φ4を発生する信号発生回路の一例を示すもの
である。この信号発生回路91は、インバータ回路9
1、92、遅延回路(DL)93、ナンド回路94、9
5、レベル変換回路96、97によって構成されてい
る。すなわち、高レベルが外部電源電圧Vccと同一レベ
ルの入力信号φinは、インバータ回路91と、ナンド回
路94、95の一方入力端に供給される。インバータ回
路91の出力信号は遅延回路93を介してナンド回路9
4の他方入力端に供給されると共に、遅延回路93、イ
ンバータ回路92を介してナンド回路95の他方入力端
に供給される。ナンド回路94、95の出力信号は、レ
ベル変換回路96、97の各入力端に供給される。これ
らレベル変換回路96、97は高レベルがVccである入
力信号φinを高レベルが昇圧電圧φBTである信号に変
換する。レベル変換回路96の一方出力端からは高レベ
ルがφBTである信号φ1が出力され、他方出力端から
は高レベルがφBTである信号φ4が出力される。レベ
ル変換回路97の出力端からは高レベルがφBTである
信号φ2が出力される。また、前記インバータ回路91
の出力端からは高レベルがVccである信号φ3が出力さ
れる。
信号φ7〜φ10を発生する信号発生回路の一例を示す
ものである。この信号発生回路101は、ナンド回路1
02、遅延回路(DL)103、104、インバータ回
路105、レベル変換回路106、107によって構成
されている。すなわち、高レベルが外部電源電圧Vccと
同一レベルの入力信号φinは、ナンド回路102の一方
入力端に供給されるとともに、遅延回路103、インバ
ータ回路105の各入力端に供給される。前記遅延回路
103の出力信号は前記ナンド回路102の他方入力端
に供給されるとともに、遅延回路104の入力端に供給
される。前記ナンド回路102の出力信号は、レベル変
換回路106の入力端に供給され、前記遅延回路104
の出力信号は、レベル変換回路107の入力端に供給さ
れる。これらレベル変換回路106、107は高レベル
がVccである入力信号φinを高レベルが昇圧電圧φBT
である信号に変換する。レベル変換回路106の一方出
力端からは高レベルがφBTである信号φ10が出力さ
れ、他方出力端からは高レベルがφBTである信号φ7
が出力される。レベル変換回路107の出力端からは高
レベルがφBTである信号φ8が出力される。また、前
記インバータ回路105の出力端からは高レベルがVcc
である信号φ9が出力される。
す電圧制御回路10と信号発生回路91、101を用い
たシェアードセンスアンプ方式のDRAMを示すもので
ある。図11において、メモリセルアレイMCAはビッ
ト線対BL、/BLと各ワード線WL1〜WLnに接続
された複数のメモリセルMCによって構成されている。
前記各ワード線WL1〜WLnはワード線駆動回路(W
DC)111に接続され、このワード線駆動回路111
には、ローデコーダ(RDC)112が接続されるとと
もに、ワード線駆動電圧発生回路(WG)113を介し
てプリデコーダ(PD)114が接続されている。
間にはトランジスタNT11、NT12、NT13によ
って構成されたビット線をイコライズするためのイコラ
イズ回路115、及びセンスアンプ(S/A)116が
接続されている。さらに、イコライズ回路115とセン
スアンプ116の相互間に位置する各ビット線対BL、
/BLにはセンスアンプ116とビット線対BL、/B
Lを接続するトランジスタNT14、15によって構成
された接続回路117が設けられている。
118、イコライズ信号発生回路(EGC)119、及
び前記ワード線駆動電圧発生回路113は、それぞれ第
1乃至第4の実施例に示す前記電圧制御回路10と図
9、図10に示す信号発生回路91、101を組み合わ
せた回路である。
外部電源電圧Vcc、昇圧回路12から出力される昇圧電
圧φBT、及び入力信号φinとしての入力信号φT′が
供給される。このタイミング信号発生回路118は、前
記入力信号φT′に応じて、高レベルが昇圧電圧φBT
である信号φTを発生する。この信号φTは前記接続回
路117を構成するトランジスタNT14、15のゲー
トに供給される。
外部電源電圧Vcc、昇圧回路12から出力される昇圧電
圧φBT、及び入力信号φinとしての入力信号φEQ
L′が供給される。このタイミング信号発生回路119
は、前記入力信号φEQL′に応じて、高レベルが昇圧
電圧φBTである信号φEQLを発生する。この信号φ
EQLは、イコライズ回路115を構成するトランジス
タNT11、NT12、NT13のゲートに供給され
る。
は、外部電源電圧Vcc、昇圧回路12から出力される昇
圧電圧φBT、及び前記プリデコーダ114から出力さ
れる入力信号φinとしての信号φWDRV′が供給され
る。このワード線駆動電圧発生回路113は、前記信号
φWDRV′に応じて、高レベルが昇圧電圧φBTであ
る信号φWDRVを発生する。この信号φWDRVは、
ワード線駆動回路111に供給される。
発生回路118やイコライズ信号発生回路119に接続
されるトランジスタの数は非常に多い。このため、タイ
ミング信号発生回路118やイコライズ信号発生回路1
19に接続されるゲート容量は非常に大きくなる。ま
た、ワード線駆動電圧発生回路113及びワード線駆動
回路11に接続される負荷もワード線の選択本数が多い
場合、かなり大きな容量となる。したがって、単純なレ
ベル変換のみを用いた従来の昇圧回路では、電流供給能
力が非常に大きなものとなり、消費電流の増大やチップ
サイズの増大を招くものであった。
T、φEQL、φWDRVを立ち上げる際、前述したよ
うに、信号φT、φEQL、φWDRVを先ず、外部電
源電圧Vccに充電し、この後、昇圧回路から出力される
昇圧電圧φBTに充電するため、昇圧回路からの電荷供
給量を大幅に減らすことができる。したがって、昇圧回
路の消費電流を軽減できるとともに、チップサイズを縮
小でき、且つ、外部電源電圧が低い場合の動作マージン
を確保できる。
生回路118、イコライズ信号発生回路119、及びワ
ード線駆動電圧発生回路113の全てを電圧制御回路1
0と信号発生回路91、101との組み合わせた回路と
したが、これに限らず、これらのうちの少なくとも1つ
に適用してもよい。
すものである。この昇圧回路12は、外部電源電圧Vcc
から基準電圧φREFを発生する基準電圧発生回路12
1と、後述するチャージポンプ回路127から出力され
る昇圧電圧φBTを比較電圧φRに変換する電圧変換回
路122と、昇圧電圧φBTと基準電圧φREFとを比
較し、昇圧電圧φBTを基準電圧φREFに応じて制御
するための制御信号φLMTを生成する電圧比較回路1
23と、この電圧比較回路123から出力される制御信
号φLMTに応じて、昇圧電圧φBTを発生する電圧発
生回路124とによって構成されている。
電圧Vccに対する依存性の低い回路であり、例えばバン
ドギャップレファレンス回路によって構成されている。
前記電圧比較回路122は、基準電圧発生回路121の
出力電圧φREFと電圧変換回路122から出力される
電圧φRとを比較し、昇圧電圧φBTが設定電圧よりも
低い場合、電圧発生回路124を駆動する。
LMTに応じて発振する発振回路125と、この発振回
路125の出力信号が供給されるバッファ回路126
と、このバッファ回路126の出力信号が供給され、昇
圧電圧φBTを発生するチャージポンプ回路127とに
よって構成されている。前記発振回路125は、例えば
5段のリング発振器によって構成されている。前記バッ
ファ回路126は、発振回路125の出力信号をチャー
ジポンプ回路127の駆動に適した信号に変換するもの
であり、例えば2段のインバータで構成されている。前
記チャージポンプ回路127はポンプ動作を行うための
キャパシタと、チャージの流れを一定方向に制限するた
めのダイオードによって構成されている。
はなく、適宜変更可能である。さらに、図1のトランジ
スタNT1、図3のトランジスタPT2、図4のトラン
ジスタNT4、図7のトランジスタPT6の各電流通路
の一端には外部電源電圧Vccを供給しているが、これに
限らず、外部電源電圧Vccを例えば降圧回路によって降
圧した電圧を供給してもよい。
アンプが接続される構成を示しているが、これに限定さ
れるものではなく、例えば2組のビット線対にそれぞれ
センスアンプが接続される構成にこの発明を適用するこ
とも可能である。すなわち、メモリセルがそれぞれ接続
された2組のビット線対に各ビット線間の電位差を増幅
するセンスアンプを接続し、一方の組のビット線対とセ
ンスアンプ手段との間に第1の制御信号に基づいてこの
ビット線対とセンスアンプ手段との間を電気的に接続も
しくは切断する第1のスイッチング手段を設け、他方の
組のビット線対とセンスアンプ手段との間に第2の制御
信号に基づいてこのビット線対とセンスアンプ手段との
間を電気的に接続もしくは切断する第2のスイッチング
手段を設け、これら第1、第2のスイッチング手段を前
述した電圧発生回路10と信号発生回路91、101と
を組み合わせた回路によって制御してもよい。その他、
この発明の要旨を変えない範囲において、種々変形実施
可能なことは勿論である。
昇圧電圧を負荷に供給する場合、先ず、外部電源電圧に
よって出力ノードを充電し、この後、昇圧回路から出力
される昇圧電圧によって出力ノードを充電しているた
め、昇圧回路の負担を軽減することができる。したがっ
て、チップサイズや消費電流の増大を抑制して所要の昇
圧電圧を得ることができ、外部電源電圧が低電圧化され
た場合においても性能の劣化を防止することが可能な半
導体集積回路を提供できる。
す回路図。
を示す回路図。
回路図。
昇圧回路、91、101…信号発生回路、91、92、
105…インバータ回路、93、103、104…遅延
回路、94、95、102…ナンド回路、96、97、
106、107…レベル変換回路、113…ワード線駆
動電圧発生回路、118…タイミング信号発生回路、1
19…イコライズ信号発生回路、NT1、NT2、NT
4、NT5…トランジスタ、PT1、PT2、PT4、
PT5、PT6…トランジスタ。
Claims (6)
- 【請求項1】 外部電源電圧より高い昇圧電圧を発生す
る昇圧回路と、 電流通路の一端が外部電源電圧に接続され、電流通路の
他端が出力ノードに接続され、前記出力ノードの電圧を
昇圧電圧に上昇する場合、第1の信号によって前記電流
通路が導通状態とされ、前記出力ノードを外部電源電圧
と同等の電圧に上昇させる第1のスイッチング手段と、 電流通路の一端が前記昇圧回路に接続され、電流通路の
他端が前記出力ノードに接続され、前記出力ノードの電
圧を昇圧電圧に上昇する場合、前記第1のスイッチング
手段が遮断状態とされた後、もしくは遮断状態と同時に
第2の信号によって前記電流通路が導通状態とされ、前
記出力ノードの電圧を昇圧電圧に上昇させる第2のスイ
ッチング手段と、 電流通路の一端が前記出力ノードに接続され、電流通路
の他端が接地され、前記出力ノードの電圧を接地電位と
する場合、第3の信号によって前記電流通路が導通状態
とされ、前記出力ノードの電圧を接地電位とする第3の
スイッチング手段とを具備することを特徴とする半導体
集積回路。 - 【請求項2】 外部電源電圧より高い昇圧電圧を発生す
る昇圧回路と、 電流通路の一端が外部電源電圧に接続され、電流通路の
他端が出力ノードに接続され、第1の信号が供給される
第1のスイッチング手段と、 電流通路の一端が前記昇圧回路に接続され、電流通路の
他端が前記出力ノードに接続され、第2の信号が供給さ
れる第2のスイッチング手段と、 電流通路の一端が前記出力ノードに接続され、電流通路
の他端が接地され、第3の信号が供給される第3のスイ
ッチング手段と、 前記出力ノードの電圧を昇圧電圧に上昇させる場合、前
記第2、第3のスイッチング手段を遮断状態とし、第1
のスイッチング手段を導通状態とする前記第1、第2、
第3の信号を発生して、前記出力ノードを外部電源電圧
と同等の電圧に上昇させ、所定時間経過後、前記第1、
第3のスイッチング手段を遮断状態とし、前記第2のス
イッチング手段を導通状態とする前記第1、第2、第3
の信号を発生して、前記出力ノードの電圧を前記昇圧回
路の出力と同等の電圧に上昇させ、前記出力ノードの電
圧を接地電位とする場合、前記第1、第2のスイッチン
グ手段を遮断状態とし、第3のスイッチング手段を導通
状態とする前記第1、第2、第3の信号を発生して、前
記出力ノードを接地電位に降下させる信号発生回路とを
具備することを特徴とする半導体集積回路。 - 【請求項3】 外部電源電圧より高い昇圧電圧を発生す
る昇圧回路と、 電流通路の一端が外部電源電圧に接続され、電流通路の
他端が接続ノードに接続され、第1の信号が供給される
第1のスイッチング手段と、 電流通路の一端が前記昇圧回路の出力端に接続され、電
流通路の他端が前記接続ノードに接続され、第2の信号
が供給される第2のスイッチング手段と、 電流通路の一端が前記接続ノードに接続され、電流通路
の他端が出力ノードに接続され、第3の信号が供給され
る第3のスイッチング手段と、 電流通路の一端が前記出力ノードに接続され、電流通路
の他端が接地され、前記第3の信号が供給される第4の
スイッチング手段と、 前記出力ノードの電圧を昇圧電圧に上昇させる場合、前
記第2、第4のスイッチング手段を遮断状態とし、第
1、第3のスイッチング手段を導通状態とする前記第1
乃至第3の信号を発生して、前記出力ノードを外部電源
電圧と同等の電圧に上昇させ、所定時間経過後、前記第
1、第4のスイッチング手段を遮断状態とし、前記第
2、第3のスイッチング手段を導通状態とする前記第1
乃至第3の信号を発生して、前記出力ノードの電圧を前
記昇圧回路の出力と同等の電圧に上昇させ、前記出力ノ
ードの電圧を接地電位とする場合、前記第3のスイッチ
ング手段を遮断状態とし、第4のスイッチング手段を導
通状態とする前記第1乃至第3の信号を発生して、前記
出力ノードを接地電位に降下させる信号発生回路とを具
備することを特徴とする半導体集積回路。 - 【請求項4】 第1及び第2のビット線と、 前記第1及び第2のビット線に接続され、両ビット線間
の電位差を増幅するセンスアンプ手段と、 前記第1及び第2のビット線にそれぞれ接続されたメモ
セルと、 前記メモリセルに接続されメモリセルを選択するワード
線と、 前記第1及び第2のビット線の電位を所定電位に充電す
ると共に両ビット線を同電位に設定するビット線電位設
定手段と、 外部電源電圧より高い昇圧電圧を発生する昇圧回路と、 前記昇圧回路の出力電圧、及び外部電源電圧が供給さ
れ、出力ノードが前記ビット線電位設定手段に接続さ
れ、入力信号に応じて前記出力ノードに昇圧電圧を出力
する電圧制御回路とを有し、 前記電圧制御回路は電流通路の一端が外部電源電圧に接
続され、電流通路の他端が出力ノードに接続され、前記
出力ノードの電圧を昇圧電圧に上昇する場合、第1の信
号によって電流通路が導通状態とされ、前記出力ノード
の電圧を外部電源電圧と同等の電圧に上昇させる第1の
スイッチング手段と、 電流通路の一端が前記昇圧回路の出力端に接続され、電
流通路の他端が前記出力ノードに接続され、前記出力ノ
ードの電圧を昇圧電圧に上昇する場合、前記第1のスイ
ッチング手段が遮断状態とされた後、もしくは遮断状態
と同時に、第2の信号によって前記電流通路を導通状態
とし、前記出力ノードの電圧を昇圧電圧と同等の電圧に
上昇させる第2のスイッチング手段と、 電流通路の一端が前記出力ノードに接続され、電流通路
の他端が接地され、前記出力ノードの電圧を接地電位と
する場合、第3の信号によって前記電流通路を導通状態
とし、前記出力ノードの電圧を接地電位とする第3のス
イッチング手段とを具備することを特徴とする半導体集
積回路。 - 【請求項5】 第1及び第2のビット線と、 前記第1及び第2のビット線に接続され、両ビット線間
の電位差を増幅するセンスアンプ手段と、 前記第1及び第2のビット線にそれぞれ接続されたメモ
セルと、 前記メモリセルに接続されメモリセルを選択するワード
線と、 前記ワード線を駆動するワード線駆動手段と、 外部電源電圧より高い昇圧電圧を発生する昇圧回路と、 前記昇圧回路の出力電圧、及び外部電源電圧が供給さ
れ、出力ノードが前記ワード線駆動手段に接続され、入
力信号に応じて前記出力ノードに昇圧電圧を出力する電
圧制御回路とを有し、 前記電圧制御回路は電流通路の一端が外部電源電圧に接
続され、電流通路の他端が出力ノードに接続され、前記
出力ノードの電圧を昇圧電圧に上昇する場合、第1の信
号によって電流通路が導通状態とされ、前記出力ノード
の電圧を外部電源電圧と同等の電圧に上昇させる第1の
スイッチング手段と、 電流通路の一端が前記昇圧回路の出力端に接続され、電
流通路の他端が前記出力ノードに接続され、前記出力ノ
ードの電圧を昇圧電圧に上昇する場合、前記第1のスイ
ッチング手段が遮断状態とされた後、もしくは遮断状態
と同時に、第2の信号によって前記電流通路を導通状態
とし、前記出力ノードの電圧を昇圧電圧と同等の電圧に
上昇させる第2のスイッチング手段と、 電流通路の一端が前記出力ノードに接続され、電流通路
の他端が接地され、前記出力ノードの電圧を接地電位と
する場合、第3の信号によって前記電流通路を導通状態
とし、前記出力ノードの電圧を接地電位とする第3のス
イッチング手段とを具備することを特徴とする半導体集
積回路。 - 【請求項6】 2組のビット線対と、 前記2組のビット線対に接続され、各ビット線間の電位
差を増幅するセンスアンプ手段と、 前記2組のビット線対にそれぞれ接続されたメモリセル
と、 前記メモリセルに接続されメモリセルを選択するワード
線と、 前記2組のビット線の電位を所定電位に充電すると共に
両ビット線を同電位に設定するビット線電位設定手段
と、 前記2組のビット線対のうち一方の組のビット線対と上
記センスアンプ手段との間に設けられ、第1の制御信号
に基づいてこのビット線対とセンスアンプ手段との間を
電気的に接続もしくは切断する第1のスイッチング手段
と、 前記2組のビット線対のうち他方の組のビット線対と上
記センスアンプ手段との間に設けられ、第2の制御信号
に基づいてこのビット線対とセンスアンプ手段との間を
電気的に接続もしくは切断する第2のスイッチング手段
と、 外部電源電圧より高い昇圧電圧を発生する昇圧回路と、 前記昇圧回路の出力電圧、及び外部電源電圧が供給さ
れ、出力ノードが前記第1、第2のスイッチング手段に
接続され、入力信号に応じて前記出力ノードに前記第
1、第2の制御信号としての昇圧電圧を出力する電圧制
御回路とを有し、 前記電圧制御回路は電流通路の一端が外部電源電圧に接
続され、電流通路の他端が出力ノードに接続され、前記
出力ノードの電圧を昇圧電圧に上昇する場合、第1の信
号によって電流通路が導通状態とされ、前記出力ノード
の電圧を外部電源電圧と同等の電圧に上昇させる第3の
スイッチング手段と、 電流通路の一端が前記昇圧回路の出力端に接続され、電
流通路の他端が前記出力ノードに接続され、前記出力ノ
ードの電圧を昇圧電圧に上昇する場合、前記第3のスイ
ッチング手段が遮断状態とされた後、もしくは遮断状態
と同時に、第2の信号によって前記電流通路を導通状態
とし、前記出力ノードの電圧を昇圧電圧と同等の電圧に
上昇させる第4のスイッチング手段と、 電流通路の一端が前記出力ノードに接続され、電流通路
の他端が接地され、前記出力ノードの電圧を接地電位と
する場合、第3の信号によって前記電流通路を導通状態
とし、前記出力ノードの電圧を接地電位とする第5のス
イッチング手段とを具備することを特徴とする半導体集
積回路。
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