JP3469084B2 - 揮発性半導体メモリ用高電圧発生回路 - Google Patents

揮発性半導体メモリ用高電圧発生回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ランダム・アクセ
ス・メモリに使用の高電圧発生回路に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）、同期型ＤＲＡＭ（ＳＤＲＡＭ）ある
いは他の型の揮発性メモリのような半導体デバイスは、
一般にＣＭＯＳ半導体デバイスを利用している。これら
のデバイスに対する電力は、接地電圧ＶSSに対して正の
電圧ＶDDを有する標準電源により与えられる。周知のよ
うに、論理ハイ状態と論理ロー状態のいずれかを有する
データ・ビットは、メモリ・セル場所に記憶される。メ
モリ・セルに記憶されたハイ論理レベルは、一般にＶDD
に等しい電圧に対応し、一方ロー論理レベルは接地電圧
ＶSSに対応する。
【０００３】特にダイナミック・メモリにおいては、デ
ータ・ビットはキャパシタに記憶され、当該キャパシタ
はメモリ・セル・アクセス・トランジスタを介して放電
又は充電される。典型的には、ＮＭＯＳデバイスはより
小さい配置面積を占め、従ってより高い集積化に一層適
しているので、該ＮＭＯＳデバイスはメモリ・セル・ア
レイに用いられて来た。しかしながら、ＮＭＯＳアクセ
ス・トランジスタを用いるには、そのメモリ・セル・ア
クセス・トランジスタを十分にターン・オンし且ついず
れのスレッショルド電圧降下を避けるため、該メモリ・
セル・アクセス・トランジスタのゲートにＶDDより高い
電圧を与えることが必要である。こうして、ＶDDより高
い電圧供給の発生要件が生じる。揮発性メモリに使用の
ためそのような高電圧を発生する種々の回路が案出され
た。一般に、この昇圧された供給電圧レベルは、表象的
にＶPPと称される。この名付けの慣行は、その起源を、
プログラミング電圧がセル・プログラミングのため発生
されるＥＥＰＲＯＭやフラッシュＥＰＲＯＭのような不
揮発性メモリにたどれる。ある類似性が存在するにも拘
わらず、揮発性メモリにおけるＶPPの発生は、異なる設
計ゴールを有し、不揮発性メモリにおけるＶPPとは異な
るアプローチを取る。
【０００４】ＶPP電圧レベルをＶDDから発生する通常の
従来技術回路を図１を参照して説明する。図１に図示さ
れている回路はＶDDレベル発振信号ＯＳＣ ＰＵＭＰを
発生するため通常のリング発振器（図示せず）を用い、
該リング発振器の出力は電荷ポンプとして機能するＮＭ
ＯＳキャパシタＣ１に接続されている。そのソース−ド
レイン経路がＶDDとノード１での電荷ポンプ・キャパシ
タＣ１との間に接続された第２のＮＭＯＳデバイスＴ２
が、キャパシタＣ１を事前充電するため用いられてい
る。更に、主駆動ＰＭＯＳパス（ｐａｓｓ）・トランジ
スタＴ３が、ノード１での電荷ポンプ・キャパシタＣ１
とＶPP出力との間に接続されている。
【０００５】動作において、リング発振器は、一定期間
ＴＯＳＣと、電荷ポンプ・キャパシタＣ１の一方のプレ
ートに与えられる電源電圧ＶDDの振幅と、を有する発振
信号ＯＳＣ ＰＵＭＰを発生する。Ｃ１の他方のプレー
トはトランジスタＴ２により周期的に事前充電され、該
トランジスタＴ２はまたそのゲートにＶDDレベル発振信
号ＯＳＣ ＰＲＥＣＨＡＲＧＥを受け取る。
【０００６】発振信号ＯＳＣ ＰＵＭＰが接地電圧ＶSS
であるとき、Ｃ１にかかる電圧はＶDD−ＶTNである。こ
こで、ＶTNはＮＭＯＳトランジスタＴ２のスレッショル
ド電圧ロスである。発振器電圧がＶSSからＶDDに変化す
ると、ノード１の電圧もまた、キャパシタＣ１の容量結
合効果のため電圧ＶDD−ＶTNからほぼ２ＶDD−ＶTNの電
圧に上昇することになる。その電圧は、ＰＭＯＳパス・
トランジスタＴ３がターン・オンされると、出力ＶPPへ
転送される。電圧ＶPPは、負荷キャパシタＣＬ（図示せ
ず）に充電されても良い。上記発振は、ＶPP電位を維持
するため継続される。随意に、僅かしか電力を必要とし
ない期間の間ポンピング動作を休止するためレベル検出
器及びレギュレータを含めても良い。
【０００７】このＮＭＯＳ事前充電・ＰＭＯＳパス発生
回路の欠点は、スレッショルド電圧ＶTNロスが昇圧ノー
ド１に常に存在することである。従って、ＶDDが、ロ
ー、例えば、パワーアップ、又は２ＶTNより小さいと
き、回路は動作しない。
【０００８】図２に示される２相電荷ポンプを用いた交
差結合型電荷ポンプ回路は、図１の回路の改良として実
現された。この回路は、事前充電デバイスのブートスト
ラップ作用のため、昇圧ノードでのスレッショルド電圧
ロスを補償することができる。しかしながら、この回路
は、依然、ダイオード型ＮＭＯＳデバイスＴ４のスレッ
ショルド電圧ロスをその出力段に有するという欠点を有
する。
【０００９】図２の交差結合型電荷ポンプ形態の代替が
米国特許Ｎｏ．５，１９６，９９６に提案された。図３
に示される回路は、クランプ回路、電荷ポンプ回路及び
電荷転送回路を備える。該クランプ回路にはＮＭＯＳキ
ャパシタＣ４が設けられており、該ＮＭＯＳキャパシタ
Ｃ４のプレートの一方は第１の事前充電発振信号ＯＳＣ
ＰＲＥＣＨＡＲＧＥに接続されている。ダイオード型
ＮＭＯＳデバイスＴ５のゲート及びドレインは電源電圧
ＶDDに結合され、そのソースはＮＭＯＳトランジスタＴ
６のゲート及びキャパシタＣ４の他方のプレートに接続
されている。
【００１０】電荷ポンプ回路にはＮＭＯＳキャパシタＣ
５が設けられており、該ＮＭＯＳキャパシタＣ５のプレ
ートの一方が第２の主ポンプ発振信号ＯＳＣ ＰＵＭＰ
に結合されている。キャパシタＣ５の他方のプレート及
びＮＭＯＳトランジスタＴ６のドレインは、ＰＭＯＳパ
ス・トランジスタＴ７を介して出力ＶPPに結合されてい
る。
【００１１】事前充電するトランジスタＴ６のゲートは
事前充電するキャパシタＣ４によりＶDDより上に周期的
に昇圧されので、フルのＶDDがトランジスタＴ６のドレ
インに与えられ、こうして出力段におけるスレッショル
ド電圧ロスを克服する。しかしながら、上記回路は、Ｖ
DDがスレッショルド電圧の２倍より少なくとも大きい、
即ちＶDD≧２ＶTNでなければならないという欠点を有す
る。こうして、この回路はＶPPを発生することにおいて
ＶTNロスの問題を解決するにも拘わらず、該回路は依
然、低いＶDDに対して、即ち２ＶTNに近い場合、該回路
が作動しないという問題を有する。本質的に、ＮＭＯＳ
事前充電回路を用いる場合、低ＶDD問題は常に存在す
る。多くの設計がこの問題を受け入れることを選択する
理由は、ＮＭＯＳ事前充電を用いることによりデバイス
のラッチアップというより大きな問題を避けるためであ
る。
【００１２】
【発明が解決しようとする課題】従って、何らスレッシ
ョルド電圧降下なしに一定ＶPP出力を与え且つ低い値の
ＶDDで効率的に動作することができる高電圧発生回路を
開発することは有利である。
【００１３】本発明は、出力ＶPPが、電源電圧ＶDDを効
率的に利用し、その効率を低い値のＶDDで維持すること
ができ、且つラッチアップの危険を蒙らない、ランダム
・アクセス・メモリに使用の高電圧発生回路を提供する
ことを求めている。
【００１４】
【課題を解決するための手段】本発明に従って、昇圧さ
れた電圧ＶPPを出力ノードに供給電圧ＶDDから与える電
圧昇圧回路であって、事前充電クロック信号に応答して
前記供給電圧ＶDDを昇圧ノードに転送し、前記昇圧ノー
ドを前記のフルの供給電圧ＶDDに事前充電する事前充電
トランジスタ要素と、前記昇圧ノードとポンプ・ノード
との間に接続され、前記ポンプ・ノードに印加されたポ
ンプ電圧信号に応答して前記昇圧ノードをポンピングす
る容量性要素と、前記昇圧ノードと前記出力ノードとの
間に接続され、電荷を前記容量性要素から前記出力ノー
ドに転送し、前記昇圧された電圧ＶPPを与えるスイッチ
ング要素とを備える電圧昇圧回路が提供される。
【００１５】本発明の更なる局面によれば、前記事前充
電トランジスタ要素はＰＭＯＳトランジスタである。
【００１６】本発明の利点は、ＰＭＯＳ事前充電システ
ムを採用するので、通常のＮＭＯＳ事前充電あるいはＮ
ＭＯＳパス型ポンプ回路において経験されるようなスレ
ッショルド電圧降下が本発明の実施形態の事前充電セク
ションにおいては経験されないことである。本発明の別
の利点は、ＰＭＯＳ事前充電システムにおいて従来経験
されたラッチアップ問題を排除することにある。著しく
電力の節約になるという本発明の更なる利点は、出力電
圧ＶPPの値をモニタする自己バイアスする電流比較器の
使用により達成される。
【００１７】本発明のより良い理解は、図面と関係した
以下の説明を参照することにより得られるであろう。
【００１８】
【発明の実施の形態】図４を参照すると、本発明に従っ
た電圧昇圧回路の実施形態が全体に参照番号４０により
示されている。該電圧昇圧回路４０は、電圧ポンプ・セ
クション４２、初期充電回路４８、基板バイアス化セク
ション４３を含み、該基板バイアス化セクション４３は
基板スイッチング・セクション４４及び電圧比較器回路
４６を含む。電圧昇圧回路４０はまた、パワーアップ事
前条件付けデバイス５０を含む。更に、電圧ポンプ・セ
クション４２は、第１及び第２のそれぞれ同一の電荷ポ
ンプ回路５４及び５６から成る。
【００１９】電圧昇圧回路４０には、電源電圧ＶDD ５
８を有する外部電力供給が与えられている。電圧昇圧回
路４０は、第１の及び第２の発振器事前充電信号ＯＳＣ
ＰＲＥ１ ６０及びＯＳＣ ＰＲＥ２ ６２、電荷ポ
ンプ信号ＯＳＣ ＰＵＭＰ１６４及びＯＳＣ ＰＵＭＰ
２ ６６、及び第１及び第２の電荷転送信号ＯＳＣ ＴＲ
ＡＮＳ１ ６８及びＯＳＣ ＴＲＡＮＳ２ ７０をそれ
ぞれ含む各信号により制御される。これらの信号は、以
下で説明されるようにＶPP電圧７２の発生を制御する。
【００２０】事前充電ＰＭＯＳトランジスタＰ１のソー
スがＶDDに接続され、そのドレインが電荷ポンプ・キャ
パシタＣ１に昇圧ノード７４で接続されている当該事前
充電ＰＭＯＳトランジスタＰ１を含む第１の電荷ポンプ
回路５４（第２の電荷ポンプ回路５６も同一である。）
を最初に考慮する。電荷ポンプ・キャパシタＣ１はＮＭ
ＯＳデバイスであり、そのソース及びドレインが一緒に
ポンプ・ノード６４に接続され、該ポンプ・ノード６４
に第１の電荷ポンプ信号ＯＳＣ ＰＵＭＰ１６４が供給
される。事前充電トランジスタＰ１のゲート７６に第１
の事前充電発振器クロック信号ＯＳＣ ＰＲＥ１ ６０
が供給される。ＰＭＯＳパス・トランジスタＰ２は、電
荷ポンプ・キャパシタＣ１の昇圧ノード７４から出力ノ
ードＶPP ７２への制御可能な転送を与える。ＰＭＯＳ
トランジスタＰ２のゲート７８は、第１の電荷転送信号
ＯＳＣ ＴＲＡＮＳ１ ６８により制御される。
【００２１】ＰＭＯＳトランジスタによる問題はラッチ
アップについての電位である。ＰＭＯＳデバイスはｎウ
エルに存在し、該ｎウエルは、ソース／ドレイン・イン
プランツ（ｉｍｐｌａｎｔｓ）（又は拡散）により形成
されたｐ−ｎ領域と、ｎウエルのｎ形材料に配置された
チャネル領域とを順方向にバイアスするのを避けるた
め、正の電圧レベルにバイアスされねばならない。その
ような順方向バイアスは、ＣＭＯＳラッチアップを起こ
す最初のステップを構成するであろう。ＶDDが低いとき
ｎウエルが使用可能な最も高い電位に明らかにあること
を保証するため、ＰＭＯＳデバイスの本体（通常は基板
と称されている。）は出力ＶPPに接続されているので、
ＶPPは一層低く、この順方向にバイアスする問題は著し
い脅威となる。
【００２２】ＰＭＯＳトランジスタＰ１及びＰ２は、当
業者には周知のようにｎウエルに形成される。ｎウエル
は、電圧ＶＰＰ ＳＵＢ ８０に保持されるバイアス・
ノードに接続されている。チャネルが形成されるゲート
酸化物の下の領域は、ｎウエルのｎ形材料から成る。伝
統的に、ウエル・コンタクトは、不正確に当該技術にお
いて基板コンタクトと称されている。実際、ｎウエルは
ＰＭＯＳデバイスにとって局所化された基板として作用
する。このため、ウエルをバイアスする電圧は、ＶPPに
対するＶＰＰ ＳＵＢ（局所（ｌｏｃａｌ））基板接続
と称されている。
【００２３】ＶSSが事前充電トランジスタＰ１及びＰ
１′のゲートに印加されるとき十分ターン・オンする当
該事前充電トランジスタＰ１及びＰ１′のためＰＭＯＳ
トランジスタを用いることにより、電荷ポンプ・キャパ
シタＣ１の事前充電の間スレッショルド電圧ＶTNロスが
ないことに注目すべきである。ＰＭＯＳ Ｐ１のゲート
７６の電圧が接地レベルＶSSにあるので、該ＰＭＯＳデ
バイスＰ１はオンである。
【００２４】前述したようにＰＭＯＳデバイスにおい
て、ｎウエル即ち局所基板（ｌｏｃａｌ ｓｕｂｓｔｒ
ａｔｅ）は、ｎ形ソース／ドレインとｎウエルとの間に
形成されるＰＮ接合を順方向にバイアスするのを避ける
ため、最も正の供給電圧に接続されねばならない。従っ
て、電圧ＶＰＰ ＳＵＢが前記接合のＶDD順方向バイア
スより小さい場合、それぞれのＰＭＯＳデバイスの最終
的なラッチアップが起こり、即ち、該デバイスに損傷を
最終的に生じさせるであろう大きな電流がＶDDからＶＰ
Ｐ ＳＵＢへ該デバイスを通して流れる。こうして、デ
バイスのパワーアップの間、及び他の動作条件の休止の
間、ＶDD、その結果としてのＶPPが低いときは常に、Ｐ
Ｎ接合を順方向にバイアスすること、従ってＰＭＯＳト
ランジスタのラッチアップを避けるシステムを確立する
ことが必要である。
【００２５】基板電圧スイッチ回路４４は１対のＰＭＯ
ＳトランジスタＰ３及びＰ４を含み、該１対のＰＭＯＳ
トランジスタＰ３及びＰ４のドレインは共にノード８４
で接続され、その出力はこのノードからＶＰＰ ＳＵＢ
ノード８０に導かれる。トランジスタＰ３及びＰ４のそ
れぞれのソース端子８６及び８８は、ＶDD及びＶPPのそ
れぞれに接続されている。これらのトランジスタの各々
の基板はまた、これらのデバイスの望ましくないラッチ
アップを避けるためＶＰＰ ＳＵＢに接続されている。
トランジスタＰ３及びＰ４のそれぞれのゲート９０及び
９２は、相補的スイッチング信号 ＮＯＴ（ＶDD Ｈ）
及びＮＯＴ（ＶPP Ｈ）のそれぞれに接続されている。
なお、本明細書においては、ＮＯＴ（Ｘ）はＸの上にバ
ーを記した記号を意味し、図面中のＸの上にバーを記し
た記号に対応する。
【００２６】相補的スイッチング信号ＮＯＴ（ＶDD
Ｈ）及びＮＯＴ（ＶPP Ｈ）は、その反転入力９６にＶ
DDが接続されそして非反転入力９８にＶPPが接続された
電圧比較器９５の出力９４から導出される。ＶDDレベル
・インバータ１００が電圧比較器９５の出力に設けら
れ、トランジスタＰ４のゲートへＮＯＴ（ＶPP Ｈ）信
号として入力される。別のＶPPレベル・インバータ１０
２が、ＶDDレベル・インバータ１００の出力に設けら
れ、トランジスタＰ３のゲートへＮＯＴ（ＶDD Ｈ）と
して入力される。
【００２７】最適ＶＰＰ ＳＵＢ電位をＶPP駆動トラン
ジスタＰ１及びＰ１′に与える動作をここで説明する。
ＶＰＰ ＳＵＢ、即ち、ＰＭＯＳトランジスタのウエル
電位が常に最も正の電位であることを保証するため、図
４に示される本発明の実施形態に従って、電圧ＶＰＰ
ＳＵＢに接続されているＶPP発生器のウエル・コンタク
トは、基板電圧スイッチ回路４４によりＶDDとＶPPのう
ちのいずれがその時点でより正であるかに従って、ＶDD
とＶPPのうちのいずれかに選択的にスイッチされる。
【００２８】ＶDD＞ＶPPであるとき、電圧比較器９５の
出力はローであり、これがＶDDレベル・インバータ１０
０に通され、ＮＯＴ（ＶPP Ｈ）をハイにセットし、こ
うしてトランジスタＰ４をターン・オフする。その結
果、トランジスタＰ３はターン・オンされ、ＶＰＰ Ｓ
ＵＢをＶDDに引く。ＶPP＞ＶDDであるとき、電圧比較器
９５の出力はハイであり、ＶDDレベル・インバータ１０
０の出力ＮＯＴ（ＶPP Ｈ）をローに駆動し、従って、ト
ランジスタＰ４をターン・オンし、そしてＶＰＰ ＳＵ
ＢをＶPPに接続する。ＶPPレベル・インバータ１０２に
は、トランジスタＰ３がＶPPをそのゲート９０に印加す
ることにより十分にターン・オフされることを保証する
ため、ＶPP供給電圧が与えられる。この予防措置なし
で、ノード９２がローであり且つＶPPがＶDDより高いと
きＶDDレベルのみがノード９０に与えられる場合、漏れ
電流がノード８４からＶDDに流れ、これによりポンプ効
率が非常に低減する。
【００２９】第２の容量性要素、即ち、ＰＭＯＳトラン
ジスタＰ５は、ＶDDとＶＰＰ ＳＵＢとの間のＭＯＳキ
ャパシタとして接続されている。トランジスタＰ５を用
いて、ＶDDが非常に低い、即ち、ＶDD＜ＶTNであると
き、電荷をＶDDとＶＰＰ ＳＵＢとの間に結合すること
によりＶＰＰ ＳＵＢを充電する。この期間の間、Ｐ３
もＰ４もターン・オンしない。一旦、ＶPPライン内のグ
リッチを減衰させることによりＶPPがその調整されたレ
ベルに達すると、デバイスＰ５も貯蔵器（ｒｅｓｅｒｖ
ｏｉｒ）キャパシタとして作用する。
【００３０】更に、ＮＭＯＳトランジスタＮ１のゲート
−ドレイン端子はＶDDラインに接続され、そのソースは
ＶPPに接続されている。このトランジスタは、ダイオー
ドとして作用し、ＶPP＜ＶDD−ＶTNの間、ＶDDとＶPPと
の間に直接且つ瞬時の電流経路を与えることにより、パ
ワーアップの間ＶPPを充電するのを助ける。
【００３１】ここで図５の（ａ）及び（ｂ）を参照する
と、図４の回路の実際のＶPP発生の動作が記載されてい
る。当該回路は、２相で、即ち、事前充電相及び昇圧相
で動作する。図４における電荷ポンプ・キャパシタＣ１
を用いて、昇圧相においてＶPPを充電するので、２つの
昇圧回路５４及び５６が設けられ、それらの各々は１８
０°の位相ずれの信号により駆動される。こうして、第
１の昇圧回路における電荷ポンプ・キャパシタＣ１が事
前充電されつつある間、電荷ポンプ・キャパシタＣ１′
はＶPPに対して充電する。これが、より高効率の回路を
もたらす。
【００３２】発振信号のレベルが更に特別に重要であ
る。ＯＳＣ ＰＵＭＰ１及びＯＳＣ ＰＵＭＰ２の双方が
ＶDDレベルの発振信号である。しかしながら、ＯＳＣ
ＰＲＥ１及びＯＳＣ ＴＲＡＮＳ１、並びにＯＳＣ Ｐ
ＲＥ２及びＯＳＣ ＴＲＡＮＳ２は全てＶPPレベル発振
信号である。増大された電圧レベルがこれらの発振信号
のため必要とされる理由は、昇圧ノード７４及び７４′
がそれらの高電圧値にあるとき、事前充電トランジスタ
Ｐ１及びＰ１′が十分ターン・オフされることを保証す
るためである。これらのそれぞれの事前充電トランジス
タのゲートのＶPPレベル信号だけがそれら事前充電トラ
ンジスタを完全に遮断する。それらのゲートでのＶDDレ
ベルは、漏れ電流が昇圧ノードとＶDDとの間を流れるの
を許し、著しい電力の流出と、ポンピング効率の低減と
をもたらす。昇圧されたレベル信号ＯＳＣ ＰＲＥ１、
ＯＳＣ ＴＲＡＮＳ１、ＯＳＣ ＰＲＥ２及びＯＳＣ
ＴＲＡＮＳ２の発生が、本譲受人にまた譲受けされた米
国特許Ｎｏ．５，４０６，５２３に記載されている通常
のレベル・シフト回路の使用により達成されることがで
きる。
【００３３】図５の（ａ）は、２つのポンプのための事
前充電及び昇圧するセクションを図示する。出力が半発
振サイクル毎にポンピングされた電荷を供給される出力
を有する交互の効果は、ＶPP発生回路全体の効率を非常
に増大する。
【００３４】図５の（ｂ）は、ＮＯＴ（ＶDD Ｈ）及び
ＮＯＴ（ＶPP Ｈ）信号及びその結果のＶPP出力の関連
状態を図示する。
【００３５】図６を参照すると、図４に概略的に示され
ている電圧比較器９５の実施形態が記載されている。電
圧比較器９５は２つの対称的な回路から成り、該２つの
対称的な回路は反転入力９６及び非反転入力９８にそれ
ぞれ対応する。電圧比較器９５の中心部は、トランジス
タＰ１３及びＮ３とＰ１４及びＮ４とから成る。トラン
ジスタＰ１３及びＰ１４はＰＭＯＳデバイスであり、一
方トランジスタＮ３及びＮ４はＮＭＯＳデバイスであ
る。トランジスタＰ１３はトランジスタＮ３と直列に接
続され、トランジスタＰ１４はトランジスタＮ４と直列
に接続されている。入力電圧ＶDDはＰ３のソースにＰＭ
ＯＳトランジスタＰ１１を介して印加され、該ＰＭＯＳ
トランジスタＰ１１のドレインはＰ１３のソースに接続
され、そのソースはＶDDに接続されている。入力ＶPP
９８は、ＰＭＯＳトランジスタＰ１４のソースに直接印
加されている。トランジスタＰ１３、Ｎ３、Ｐ１４及び
Ｎ４のゲートは、一緒にノード１１０、即ちＶＢＩＡＳ
で接続されている。トランジスタＮ２及びＮ６は、Ｐ１
３及びＮ３とＰ１４及びＮ４との間の直列経路のそれぞ
れの中に接続されている。トランジスタＰ１４及びＮ６
のドレインは、一緒に、出力信号ＶＣＯＭＰを与えるノ
ード１１２に接続されている。この出力信号ＶＣＯＭＰ
は、１対の直列接続されたインバータ１１４及び１１６
を通され、出力信号ＶＰＰ ＵＰ １１８を与える。出
力信号ＶＰＰ ＵＰが、ＰＭＯＳトランジスタＰ１１の
ゲート及びＮＭＯＳトランジスタＮ１のゲートにフィー
ドバックされ、該ＮＭＯＳトランジスタＮ１のソース及
びドレインはトランジスタＮ３のソース及びゲートのそ
れぞれに接続されている。
【００３６】図６の回路は、その動作において、２つの
著しい特徴、即ち、非常に低いＶDDでの迅速なセットア
ップ初期化と、ＶDDより大きいＶPPの値に対して電流の
流出即ち電力ロスがないことを示す。
【００３７】上記回路の２つの部分間の対称性と、デバ
イスＰ１３及びＮ３とＰ１４及びＮ４との４つのゲート
の相互接続とのため、電圧ＶＣＯＭＰは、ＶDDとＶPPと
が等しいとき電圧ＶDDの半分である。即ち、トランジス
タＰ１３及びＰ１４のそれぞれを通る電流ＩP3及びＩP4
は等しい。ＶPPがＶDDより小さいとき、電流ＩP4は電流
ＩP3より小さく、従って、電流ＩN4は電流ＩP4より大き
く、その結果より多くの電流を接地へ流すことをもたら
し、こうしてＶＣＯＭＰをローに駆動する。トランジス
タＮ３及びＮ４のゲートが一緒に接続されので、且つ上
記回路間の対称性の故に、該トランジスタＮ３及びＮ４
を通って流れる電流は等しいことが分かる。ＶＣＯＭＰ
がローのとき、ＶＰＰ ＵＰはローであり、トランジス
タＰ１１をオンにそしてＮ１をオフに駆動し、こうして
ＶDDにＶPP発生器のための電流を供給させる。
【００３８】他方、ＶPPがＶDDより大きいとき、電流Ｉ
P4は電流ＩP3より大きく、従ってＩP4はまたＩN4より大
きい。これがＶＣＯＭＰをハイに駆動する。ＶＣＯＭＰ
がハイであるとき、ＶＰＰ ＵＰの電圧もハイである。
ＶＰＰ ＵＰは、トランジスタＰ１１のゲートに印加さ
れると、トランジスタＰ１１をターン・オフする。トラ
ンジスタＰ１１がオフなので、Ｐ１１、Ｐ１３、Ｎ２及
びＮ３から作られる直列分岐に流れる電流はない。更
に、Ｐ１１がオフであるとき、Ｎ１がオンであり、そし
てこのＮ１はそのドレインがＶＢＩＡＳに接続され且つ
そのソースが接地に接続されたＮＭＯＳデバイスである
ので、該ＮＭＯＳデバイスはＶＢＩＡＳを接地に駆動す
る。ＶＢＩＡＳがまたＮ４のゲートに印加されるので、
これがトランジスタＮ４をターン・オフする。Ｎ４をタ
ーン・オフすることにより、Ｐ１４、Ｎ６及びＮ４から
作られる直列分岐に流れる電流はない。従って、ＶPPが
十分に高いとき、ＶPP又はＶDDから引かれるバイアス電
流はない。こうして、これが高電圧発生回路に対して電
力を節約する特徴を与えることが分かる。
【００３９】低いＶDDで回路の迅速な初期化を与えるた
め、トランジスタＰ１２のソースはＶDDに接続され、そ
のドレインはＶＢＩＡＳに接続されている。ＶDDがゼロ
からＶPPまで上昇するときのパワーアップの際、電圧Ｖ
PPは殆どゼロであり、従ってトランジスタＰ１２はオン
であり、次いでＶＢＩＡＳはＶDDに等しくセットされ
る。トランジスタＮ４がオンであるので、電圧ＶＣＯＭ
Ｐはローに行き、従ってＶＰＰ ＵＰもまたローに駆動
される。こうして、トランジスタＰ１２は、パワーアッ
プの際安定した要領で比較器回路内の全てのキー電圧を
初期化する。
【００４０】更に、ＰＭＯＳトランジスタＰ１４の基板
（ｎウエル接続）は、ＶPPがＶDDより小さい限り当該Ｐ
１４がオフ状態に維持されるので、ＶPPに接続されるこ
とのみを必要とする。その結果、ラッチアップの脅威は
著しくない。ＰＭＯＳトランジスタＰ１４のドレイン
は、ＶPPより大きくあるべきでないＶＣＯＭＰに接続さ
れる。その結果、ラッチアップの危険が少しもなく、局
所基板コンタクトをＶＰＰ ＳＵＢに接続する必要がな
い。
【００４１】本発明の実施形態において説明したよう
に、従来技術を越えた幾つかの利点が、単純で且つ強化
な解法により達成される。特に、従来のＰＭＯＳ事前充
電回路において経験したラッチアップ問題が取り組まれ
た。ＰＭＯＳ事前充電システムが用いられているので、
従来のＮＭＯＳ事前充電又はＮＭＯＳパス型ポンプ回路
において経験したスレッショルド電圧降下が存在しな
い。更に、電力の節約が、出力電圧ＶPPの値をモニタす
る自己バイアス電流比較器により達成される。
【００４２】本発明がその特別の実施形態に関係してそ
して特別の使用において記載されたが、本発明の種々の
変更が、特許請求の範囲に記載される本発明の精神から
離れることなく当業者にとって浮かぶであろう。
【００４３】本明細書において用いられた用語及び表現
は記載のため用いられ、限定するため用いられておら
ず、そのような用語及び表現の使用においては、示され
また記載された特徴及びその部分と等価ないずれのもの
を排除する意図はなく、種々の変更が本発明に対する特
許請求の範囲内に有り得ることが認められるものであ
る。
【図面の簡単な説明】
【図１】通常の単相ＮＭＯＳ事前充電・ＰＭＯＳパスＶ
PP電圧発生回路の回路図である。
【図２】ダイオード接続されたＮＭＯＳパス・トランジ
スタを用いた通常の２相ＮＭＯＳ事前充電・ＮＭＯＳパ
スＶPP電圧発生回路の回路図である。
【図３】出力におけるスレッショルド電圧ロスを排除す
る通常のＶPP電圧発生回路の回路図である。
【図４】本発明に従ったＶPP電圧発生回路の回路図であ
る。
【図５】図４におけるそれぞれの構成要素の波形図であ
る。
【図６】図４に示される比較器の回路図である。
【符号の説明】
４０ 電圧昇圧回路 ４２ 電圧ポンプ・セクション ４３ 基板バイアス化セクション ４４ 基板電圧スイッチ回路 ４６ 電圧比較器回路 ４８ 初期充電回路 ５０ パワーアップ事前条件付けデバイス ５４、５６ 電荷ポンプ回路 ９５ 電圧比較器
フロントページの続き (72)発明者 ヴァレリー・ラインズ カナダ国ケイ２エイ・１ティー７，オン タリオ，オタワ，ローヤル・アベニュー 228 (56)参考文献 特開 平６−112409（ＪＰ，Ａ) 特開 平４−311898（ＪＰ，Ａ) 特開 平８−107184（ＪＰ，Ａ) 特開 平７−111314（ＪＰ，Ａ) 特開 平５−103463（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 G11C 11/407 H01L 27/04 H02M 3/07

Claims (21)

    (57)【特許請求の範囲】
  1. 【請求項１】 昇圧された電圧ＶPPを出力ノードに供給
    電圧ＶDDから与える電圧昇圧回路において、 ａ） 事前充電クロック信号に応答して前記供給電圧Ｖ
    DDを昇圧ノードに転送し、前記昇圧ノードを前記のフル
    の供給電圧ＶDDに事前充電する事前充電トランジスタ要
    素であって、バイアス・ノードに接続された局所基板を
    有する事前充電トランジスタ要素と、 ｂ） 前記昇圧ノードとポンプ・ノードとの間に接続さ
    れ、前記ポンプ・ノードに印加されたポンプ電圧信号に
    応答して前記昇圧ノードをポンピングする容量性要素
    と、 ｃ） 前記昇圧ノードと前記出力ノードとの間に接続さ
    れ、電荷を前記容量性要素から前記出力ノードに転送し
    て前記昇圧された電圧ＶPPを与えるスイッチング要素
    と、 ｄ） 前記バイアス・ノードを前記のＶDD電圧及びＶPP
    電圧のうちのより高い方の電圧に維持することにより前
    記事前充電トランジスタ要素のラッチアップを防止する
    バイアス化回路とを備える電圧昇圧回路。
  2. 【請求項２】 前記事前充電トランジスタ要素がＰＭＯ
    Ｓトランジスタである請求項１記載の電圧昇圧回路。
  3. 【請求項３】 前記スイッチング要素がＰＭＯＳトラン
    ジスタである請求項１記載の電圧昇圧回路。
  4. 【請求項４】 前記基板バイアス化回路は、スイッチン
    グ信号に応答して前記基板バイアス・ノードを、前記昇
    圧された電圧ＶPPと前記供給電圧ＶDDとのうちのより高
    い電圧に選択的に接続する基板スイッチング回路を含む
    請求項１記載の電圧昇圧回路。
  5. 【請求項５】 前記スイッチング信号を発生する電圧比
    較器手段を含む請求項４記載の電圧昇圧回路。
  6. 【請求項６】 前記基板バイアス・ノードと前記供給電
    圧との間に接続され、電荷を前記供給電圧と前記基板バ
    イアス・ノードとの間に結合する第２の容量性要素を含
    む請求項１記載の電圧昇圧回路。
  7. 【請求項７】 前記供給電圧ＶDDと前記出力ノードとの
    間に接続され、前記出力ノードが前記供給電圧ＶDDより
    小さい電圧にあるとき前記出力ノードを直接充電するダ
    イオード要素を含む請求項１記載の電圧昇圧回路。
  8. 【請求項８】 前記ダイオード要素がＮＭＯＳトランジ
    スタであり、当該ＮＭＯＳトランジスタのゲート及びド
    レイン端子は前記供給電圧ＶDDに接続され、そのソース
    端子は前記出力ノードに接続されている請求項７記載の
    電圧昇圧回路。
  9. 【請求項９】 前記事前充電クロック信号がＶPPレベル
    発振信号である請求項１記載の電圧昇圧回路。
  10. 【請求項１０】 前記ポンプ電圧信号がＶDDレベル発振
    信号である請求項１記載の電圧昇圧回路。
  11. 【請求項１１】 前記スイッチング要素のトランジスタ
    は転送信号に応答する請求項３記載の電圧昇圧回路。
  12. 【請求項１２】 前記の転送信号がＶPPレベル発振信号
    である請求項１１記載の電圧昇圧回路。
  13. 【請求項１３】 前記電圧比較器手段は、 ａ） 前記スイッチング信号を出力する第１の出力ノー
    ドと、 ｂ） 前記供給電圧ＶDDを自身に結合する第１の入力ノ
    ードと接地ノードとの間に形成される第１の電流経路
    と、 ｃ） 前記昇圧された電圧ＶPPを自身に結合する第２の
    入力ノードと接地ノードとの間に形成される第２の電流
    経路と、 ｄ） 前記第１の電流経路の前記第１の入力ノードに接
    続された第１のドライバ要素と、 ｅ） 前記第２の電流経路の前記第２の入力ノードと第
    １の出力ノードとの間に接続された第２のドライバ要素
    と、 ｆ） 前記第１の電流経路の中に接続された第１の負荷
    要素と、 ｇ） 前記第２の電流経路の中で前記第１の出力ノード
    と前記接地ノードとの間に接続された第２の負荷要素
    と、を含み、 前記第１及び第２の負荷要素は、前記第１及び第２の負
    荷要素及び前記第１のドライバ要素のそれぞれを通る電
    流が等しいように結合され、 これにより、前記第１の出力ノードは、前記第１の電流
    経路の前記電流が前記第２のドライバ要素を通る電流よ
    り小さい際にハイに駆動され、 前記第１の出力ノードは、前記第１の電流経路の前記電
    流が前記第２のドライバ要素を通る電流より大きい際に
    ローに駆動される請求項５記載の電圧昇圧回路。
  14. 【請求項１４】 前記電圧比較器手段は、前記昇圧され
    た電圧が前記供給電圧を越えているとき前記第１及び第
    ２の電流経路の電流を低減する電力節約手段を含む請求
    項１３記載の電圧昇圧回路。
  15. 【請求項１５】 前記電圧比較器手段は、パワーアップ
    の際に前記電圧比較器手段の回路内の電圧を初期化する
    初期化手段を含む請求項１３記載の電圧昇圧回路。
  16. 【請求項１６】 ウェル・バイアス・ノードを第１の電
    源電圧と第２の電源電圧とのうちの１つに選択的に結合
    する回路において、 ａ） スイッチング信号に応答して前記バイアス・ノー
    ドを前記第１の電源電圧と前記第２の電源電圧とのうち
    のいずれかに選択的に接続するスイッチング回路と、 ｂ） 第１及び第２の入力ノードと、そのそれぞれの入
    力ノードに結合された前記第１の電源電圧と第２の電源
    電圧とのうちのより高い電圧を指示する前記スイッチン
    グ信号を出力する第１の出力ノードとを有する電圧比較
    器と、を備え、 前 記第１の電源電圧と第２の電源電圧とのうちの高い方
    が前記バイアス・ノードに接続される、回路。
  17. 【請求項１７】 前記電圧比較器は、 ａ） 前記第１の入力ノードと接地ノードとの間に形成
    される第１の電流経路と、 ｂ） 前記第２の入力ノードと前記接地ノードとの間に
    形成される第２の電流経路と、 ｃ） 前記第１の電流経路の前記第１の入力ノードに接
    続された第１のドライバ要素と、 ｄ） 前記第２の電流経路の前記第２の入力ノードと前
    記第１の出力ノードとの間に接続された第２のドライバ
    要素と、 ｅ） 前記第１の電流経路の中に接続された第１の負荷
    要素と、 ｆ） 前記第２の電流経路の中で前記第１の出力ノード
    と前記接地ノードとの間に接続された第２の負荷要素
    と、を含み、 前記第１及び第２の負荷要素は、前記第１及び第２の負
    荷要素及び前記の第１のドライバ要素のそれぞれを通る
    電流が等しいように結合され、 これにより、前記第１の出力ノードは、前記第１の電流
    経路の前記電流が前記第２のドライバ要素を通る電流よ
    り小さい際にハイに駆動され、 前記第１の出力ノードは、前記第１の電流経路の前記電
    流が前記第２のドライバ要素を通る電流より大きい際に
    ローに駆動される請求項１６記載の回路。
  18. 【請求項１８】 前記バイアス・ノードにおける電圧が
    前記供給電圧を越えているとき前記第１及び第２の電流
    経路の電流を低減する電力節約手段を含む請求項１７記
    載の回路。
  19. 【請求項１９】 パワーアップの際に前記電圧比較器の
    回路内の電圧を初期化する初期化手段を含む請求項１７
    記載の回路。
  20. 【請求項２０】 昇圧された電圧ＶPPを出力ノードに供
    給電圧ＶDDから与える電圧昇圧回路において、 ａ） 事前充電クロック信号に応答して前記供給電圧Ｖ
    DDを昇圧ノードに転送し、前記昇圧ノードを前記のフル
    の供給電圧ＶDDに事前充電するＰＭＯＳ事前充電トラン
    ジスタと、 ｂ） 前記昇圧ノードとポンプ・ノードとの間に接続さ
    れ、前記ポンプ・ノードに印加されるポンプ電圧信号に
    応答して前記昇圧ノードをポンピングする容量性要素
    と、 ｃ） 前記昇圧ノードと前記出力ノードとの間に接続さ
    れ、電荷を前記容量性要素から前記出力ノードに転送し
    て前記昇圧された電圧ＶPPを与えるＰＭＯＳトランジス
    タ・スイッチング要素と、を備え、 ｄ） 前記ＰＭＯＳトランジスタ要素は基板を有し、 前記基板は、基板バイアス・ノードに接続され、 前記ＰＭＯＳトランジスタは、スイッチング信号に応答
    して前記基板バイアス・ノードを、前記昇圧された電圧
    ＶPPと前記供給電圧ＶDDとのうちのより高い電圧に選択
    的に接続することにより前記ＰＭＯＳトランジスタのラ
    ッチアップを防止する基板スイッチング回路を含む電圧
    昇圧回路。
  21. 【請求項２１】 昇圧された電圧ＶPPを出力ノードに供
    給電圧ＶDDから与える方法において、 ａ） 事前充電クロック信号に応答して前記供給電圧Ｖ
    DDを昇圧ノードに転送する事前充電トランジスタ要素に
    より前記昇圧ノードを前記のフルの供給電圧ＶDDに事前
    充電するステップであって、前記事前充電トランジスタ
    要素はバイアス・ノードに接続された局所基板を有す
    る、前記事前充電するステップと、 ｂ） 前記昇圧ノードとポンプ・ノードとの間に接続さ
    れ、前記ポンプ・ノードに印加されるポンプ電圧信号に
    応答する容量性要素により前記昇圧ノードをポンピング
    するステップと、 ｃ） 前記昇圧ノードと前記出力ノードとの間に接続さ
    れたスイッチング要素により電荷を前記容量性要素から
    前記出力ノードに転送して前記昇圧された電圧ＶPPを与
    えるステップと ｄ） 前記バイアス・ノードを前記のＶDD電圧とＶPP電
    圧とのうちのより高い電圧に維持することにより前記事
    前充電トランジスタ要素のラッチアップを防止するステ
    ップとを備える方法。
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