JP3469084B2 - 揮発性半導体メモリ用高電圧発生回路 - Google Patents
揮発性半導体メモリ用高電圧発生回路Info
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Description
ス・メモリに使用の高電圧発生回路に関する。
モリ(DRAM)、同期型DRAM(SDRAM)ある
いは他の型の揮発性メモリのような半導体デバイスは、
一般にCMOS半導体デバイスを利用している。これら
のデバイスに対する電力は、接地電圧VSSに対して正の
電圧VDDを有する標準電源により与えられる。周知のよ
うに、論理ハイ状態と論理ロー状態のいずれかを有する
データ・ビットは、メモリ・セル場所に記憶される。メ
モリ・セルに記憶されたハイ論理レベルは、一般にVDD
に等しい電圧に対応し、一方ロー論理レベルは接地電圧
VSSに対応する。
ータ・ビットはキャパシタに記憶され、当該キャパシタ
はメモリ・セル・アクセス・トランジスタを介して放電
又は充電される。典型的には、NMOSデバイスはより
小さい配置面積を占め、従ってより高い集積化に一層適
しているので、該NMOSデバイスはメモリ・セル・ア
レイに用いられて来た。しかしながら、NMOSアクセ
ス・トランジスタを用いるには、そのメモリ・セル・ア
クセス・トランジスタを十分にターン・オンし且ついず
れのスレッショルド電圧降下を避けるため、該メモリ・
セル・アクセス・トランジスタのゲートにVDDより高い
電圧を与えることが必要である。こうして、VDDより高
い電圧供給の発生要件が生じる。揮発性メモリに使用の
ためそのような高電圧を発生する種々の回路が案出され
た。一般に、この昇圧された供給電圧レベルは、表象的
にVPPと称される。この名付けの慣行は、その起源を、
プログラミング電圧がセル・プログラミングのため発生
されるEEPROMやフラッシュEPROMのような不
揮発性メモリにたどれる。ある類似性が存在するにも拘
わらず、揮発性メモリにおけるVPPの発生は、異なる設
計ゴールを有し、不揮発性メモリにおけるVPPとは異な
るアプローチを取る。
従来技術回路を図1を参照して説明する。図1に図示さ
れている回路はVDDレベル発振信号OSC PUMPを
発生するため通常のリング発振器(図示せず)を用い、
該リング発振器の出力は電荷ポンプとして機能するNM
OSキャパシタC1に接続されている。そのソース−ド
レイン経路がVDDとノード1での電荷ポンプ・キャパシ
タC1との間に接続された第2のNMOSデバイスT2
が、キャパシタC1を事前充電するため用いられてい
る。更に、主駆動PMOSパス(pass)・トランジ
スタT3が、ノード1での電荷ポンプ・キャパシタC1
とVPP出力との間に接続されている。
TOSCと、電荷ポンプ・キャパシタC1の一方のプレ
ートに与えられる電源電圧VDDの振幅と、を有する発振
信号OSC PUMPを発生する。C1の他方のプレー
トはトランジスタT2により周期的に事前充電され、該
トランジスタT2はまたそのゲートにVDDレベル発振信
号OSC PRECHARGEを受け取る。
であるとき、C1にかかる電圧はVDD−VTNである。こ
こで、VTNはNMOSトランジスタT2のスレッショル
ド電圧ロスである。発振器電圧がVSSからVDDに変化す
ると、ノード1の電圧もまた、キャパシタC1の容量結
合効果のため電圧VDD−VTNからほぼ2VDD−VTNの電
圧に上昇することになる。その電圧は、PMOSパス・
トランジスタT3がターン・オンされると、出力VPPへ
転送される。電圧VPPは、負荷キャパシタCL(図示せ
ず)に充電されても良い。上記発振は、VPP電位を維持
するため継続される。随意に、僅かしか電力を必要とし
ない期間の間ポンピング動作を休止するためレベル検出
器及びレギュレータを含めても良い。
回路の欠点は、スレッショルド電圧VTNロスが昇圧ノー
ド1に常に存在することである。従って、VDDが、ロ
ー、例えば、パワーアップ、又は2VTNより小さいと
き、回路は動作しない。
差結合型電荷ポンプ回路は、図1の回路の改良として実
現された。この回路は、事前充電デバイスのブートスト
ラップ作用のため、昇圧ノードでのスレッショルド電圧
ロスを補償することができる。しかしながら、この回路
は、依然、ダイオード型NMOSデバイスT4のスレッ
ショルド電圧ロスをその出力段に有するという欠点を有
する。
米国特許No.5,196,996に提案された。図3
に示される回路は、クランプ回路、電荷ポンプ回路及び
電荷転送回路を備える。該クランプ回路にはNMOSキ
ャパシタC4が設けられており、該NMOSキャパシタ
C4のプレートの一方は第1の事前充電発振信号OSC
PRECHARGEに接続されている。ダイオード型
NMOSデバイスT5のゲート及びドレインは電源電圧
VDDに結合され、そのソースはNMOSトランジスタT
6のゲート及びキャパシタC4の他方のプレートに接続
されている。
5が設けられており、該NMOSキャパシタC5のプレ
ートの一方が第2の主ポンプ発振信号OSC PUMP
に結合されている。キャパシタC5の他方のプレート及
びNMOSトランジスタT6のドレインは、PMOSパ
ス・トランジスタT7を介して出力VPPに結合されてい
る。
事前充電するキャパシタC4によりVDDより上に周期的
に昇圧されので、フルのVDDがトランジスタT6のドレ
インに与えられ、こうして出力段におけるスレッショル
ド電圧ロスを克服する。しかしながら、上記回路は、V
DDがスレッショルド電圧の2倍より少なくとも大きい、
即ちVDD≧2VTNでなければならないという欠点を有す
る。こうして、この回路はVPPを発生することにおいて
VTNロスの問題を解決するにも拘わらず、該回路は依
然、低いVDDに対して、即ち2VTNに近い場合、該回路
が作動しないという問題を有する。本質的に、NMOS
事前充電回路を用いる場合、低VDD問題は常に存在す
る。多くの設計がこの問題を受け入れることを選択する
理由は、NMOS事前充電を用いることによりデバイス
のラッチアップというより大きな問題を避けるためであ
る。
ョルド電圧降下なしに一定VPP出力を与え且つ低い値の
VDDで効率的に動作することができる高電圧発生回路を
開発することは有利である。
率的に利用し、その効率を低い値のVDDで維持すること
ができ、且つラッチアップの危険を蒙らない、ランダム
・アクセス・メモリに使用の高電圧発生回路を提供する
ことを求めている。
れた電圧VPPを出力ノードに供給電圧VDDから与える電
圧昇圧回路であって、事前充電クロック信号に応答して
前記供給電圧VDDを昇圧ノードに転送し、前記昇圧ノー
ドを前記のフルの供給電圧VDDに事前充電する事前充電
トランジスタ要素と、前記昇圧ノードとポンプ・ノード
との間に接続され、前記ポンプ・ノードに印加されたポ
ンプ電圧信号に応答して前記昇圧ノードをポンピングす
る容量性要素と、前記昇圧ノードと前記出力ノードとの
間に接続され、電荷を前記容量性要素から前記出力ノー
ドに転送し、前記昇圧された電圧VPPを与えるスイッチ
ング要素とを備える電圧昇圧回路が提供される。
電トランジスタ要素はPMOSトランジスタである。
ムを採用するので、通常のNMOS事前充電あるいはN
MOSパス型ポンプ回路において経験されるようなスレ
ッショルド電圧降下が本発明の実施形態の事前充電セク
ションにおいては経験されないことである。本発明の別
の利点は、PMOS事前充電システムにおいて従来経験
されたラッチアップ問題を排除することにある。著しく
電力の節約になるという本発明の更なる利点は、出力電
圧VPPの値をモニタする自己バイアスする電流比較器の
使用により達成される。
以下の説明を参照することにより得られるであろう。
た電圧昇圧回路の実施形態が全体に参照番号40により
示されている。該電圧昇圧回路40は、電圧ポンプ・セ
クション42、初期充電回路48、基板バイアス化セク
ション43を含み、該基板バイアス化セクション43は
基板スイッチング・セクション44及び電圧比較器回路
46を含む。電圧昇圧回路40はまた、パワーアップ事
前条件付けデバイス50を含む。更に、電圧ポンプ・セ
クション42は、第1及び第2のそれぞれ同一の電荷ポ
ンプ回路54及び56から成る。
8を有する外部電力供給が与えられている。電圧昇圧回
路40は、第1の及び第2の発振器事前充電信号OSC
PRE1 60及びOSC PRE2 62、電荷ポ
ンプ信号OSC PUMP164及びOSC PUMP
2 66、及び第1及び第2の電荷転送信号OSC TR
ANS1 68及びOSC TRANS2 70をそれ
ぞれ含む各信号により制御される。これらの信号は、以
下で説明されるようにVPP電圧72の発生を制御する。
スがVDDに接続され、そのドレインが電荷ポンプ・キャ
パシタC1に昇圧ノード74で接続されている当該事前
充電PMOSトランジスタP1を含む第1の電荷ポンプ
回路54(第2の電荷ポンプ回路56も同一である。)
を最初に考慮する。電荷ポンプ・キャパシタC1はNM
OSデバイスであり、そのソース及びドレインが一緒に
ポンプ・ノード64に接続され、該ポンプ・ノード64
に第1の電荷ポンプ信号OSC PUMP164が供給
される。事前充電トランジスタP1のゲート76に第1
の事前充電発振器クロック信号OSC PRE1 60
が供給される。PMOSパス・トランジスタP2は、電
荷ポンプ・キャパシタC1の昇圧ノード74から出力ノ
ードVPP 72への制御可能な転送を与える。PMOS
トランジスタP2のゲート78は、第1の電荷転送信号
OSC TRANS1 68により制御される。
アップについての電位である。PMOSデバイスはnウ
エルに存在し、該nウエルは、ソース/ドレイン・イン
プランツ(implants)(又は拡散)により形成
されたp−n領域と、nウエルのn形材料に配置された
チャネル領域とを順方向にバイアスするのを避けるた
め、正の電圧レベルにバイアスされねばならない。その
ような順方向バイアスは、CMOSラッチアップを起こ
す最初のステップを構成するであろう。VDDが低いとき
nウエルが使用可能な最も高い電位に明らかにあること
を保証するため、PMOSデバイスの本体(通常は基板
と称されている。)は出力VPPに接続されているので、
VPPは一層低く、この順方向にバイアスする問題は著し
い脅威となる。
業者には周知のようにnウエルに形成される。nウエル
は、電圧VPP SUB 80に保持されるバイアス・
ノードに接続されている。チャネルが形成されるゲート
酸化物の下の領域は、nウエルのn形材料から成る。伝
統的に、ウエル・コンタクトは、不正確に当該技術にお
いて基板コンタクトと称されている。実際、nウエルは
PMOSデバイスにとって局所化された基板として作用
する。このため、ウエルをバイアスする電圧は、VPPに
対するVPP SUB(局所(local))基板接続
と称されている。
1′のゲートに印加されるとき十分ターン・オンする当
該事前充電トランジスタP1及びP1′のためPMOS
トランジスタを用いることにより、電荷ポンプ・キャパ
シタC1の事前充電の間スレッショルド電圧VTNロスが
ないことに注目すべきである。PMOS P1のゲート
76の電圧が接地レベルVSSにあるので、該PMOSデ
バイスP1はオンである。
て、nウエル即ち局所基板(local substr
ate)は、n形ソース/ドレインとnウエルとの間に
形成されるPN接合を順方向にバイアスするのを避ける
ため、最も正の供給電圧に接続されねばならない。従っ
て、電圧VPP SUBが前記接合のVDD順方向バイア
スより小さい場合、それぞれのPMOSデバイスの最終
的なラッチアップが起こり、即ち、該デバイスに損傷を
最終的に生じさせるであろう大きな電流がVDDからVP
P SUBへ該デバイスを通して流れる。こうして、デ
バイスのパワーアップの間、及び他の動作条件の休止の
間、VDD、その結果としてのVPPが低いときは常に、P
N接合を順方向にバイアスすること、従ってPMOSト
ランジスタのラッチアップを避けるシステムを確立する
ことが必要である。
SトランジスタP3及びP4を含み、該1対のPMOS
トランジスタP3及びP4のドレインは共にノード84
で接続され、その出力はこのノードからVPP SUB
ノード80に導かれる。トランジスタP3及びP4のそ
れぞれのソース端子86及び88は、VDD及びVPPのそ
れぞれに接続されている。これらのトランジスタの各々
の基板はまた、これらのデバイスの望ましくないラッチ
アップを避けるためVPP SUBに接続されている。
トランジスタP3及びP4のそれぞれのゲート90及び
92は、相補的スイッチング信号 NOT(VDD H)
及びNOT(VPP H)のそれぞれに接続されている。
なお、本明細書においては、NOT(X)はXの上にバ
ーを記した記号を意味し、図面中のXの上にバーを記し
た記号に対応する。
H)及びNOT(VPP H)は、その反転入力96にV
DDが接続されそして非反転入力98にVPPが接続された
電圧比較器95の出力94から導出される。VDDレベル
・インバータ100が電圧比較器95の出力に設けら
れ、トランジスタP4のゲートへNOT(VPP H)信
号として入力される。別のVPPレベル・インバータ10
2が、VDDレベル・インバータ100の出力に設けら
れ、トランジスタP3のゲートへNOT(VDD H)と
して入力される。
ジスタP1及びP1′に与える動作をここで説明する。
VPP SUB、即ち、PMOSトランジスタのウエル
電位が常に最も正の電位であることを保証するため、図
4に示される本発明の実施形態に従って、電圧VPP
SUBに接続されているVPP発生器のウエル・コンタク
トは、基板電圧スイッチ回路44によりVDDとVPPのう
ちのいずれがその時点でより正であるかに従って、VDD
とVPPのうちのいずれかに選択的にスイッチされる。
出力はローであり、これがVDDレベル・インバータ10
0に通され、NOT(VPP H)をハイにセットし、こ
うしてトランジスタP4をターン・オフする。その結
果、トランジスタP3はターン・オンされ、VPP S
UBをVDDに引く。VPP>VDDであるとき、電圧比較器
95の出力はハイであり、VDDレベル・インバータ10
0の出力NOT(VPP H)をローに駆動し、従って、ト
ランジスタP4をターン・オンし、そしてVPP SU
BをVPPに接続する。VPPレベル・インバータ102に
は、トランジスタP3がVPPをそのゲート90に印加す
ることにより十分にターン・オフされることを保証する
ため、VPP供給電圧が与えられる。この予防措置なし
で、ノード92がローであり且つVPPがVDDより高いと
きVDDレベルのみがノード90に与えられる場合、漏れ
電流がノード84からVDDに流れ、これによりポンプ効
率が非常に低減する。
ジスタP5は、VDDとVPP SUBとの間のMOSキ
ャパシタとして接続されている。トランジスタP5を用
いて、VDDが非常に低い、即ち、VDD<VTNであると
き、電荷をVDDとVPP SUBとの間に結合すること
によりVPP SUBを充電する。この期間の間、P3
もP4もターン・オンしない。一旦、VPPライン内のグ
リッチを減衰させることによりVPPがその調整されたレ
ベルに達すると、デバイスP5も貯蔵器(reserv
oir)キャパシタとして作用する。
−ドレイン端子はVDDラインに接続され、そのソースは
VPPに接続されている。このトランジスタは、ダイオー
ドとして作用し、VPP<VDD−VTNの間、VDDとVPPと
の間に直接且つ瞬時の電流経路を与えることにより、パ
ワーアップの間VPPを充電するのを助ける。
と、図4の回路の実際のVPP発生の動作が記載されてい
る。当該回路は、2相で、即ち、事前充電相及び昇圧相
で動作する。図4における電荷ポンプ・キャパシタC1
を用いて、昇圧相においてVPPを充電するので、2つの
昇圧回路54及び56が設けられ、それらの各々は18
0°の位相ずれの信号により駆動される。こうして、第
1の昇圧回路における電荷ポンプ・キャパシタC1が事
前充電されつつある間、電荷ポンプ・キャパシタC1′
はVPPに対して充電する。これが、より高効率の回路を
もたらす。
る。OSC PUMP1及びOSC PUMP2の双方が
VDDレベルの発振信号である。しかしながら、OSC
PRE1及びOSC TRANS1、並びにOSC P
RE2及びOSC TRANS2は全てVPPレベル発振
信号である。増大された電圧レベルがこれらの発振信号
のため必要とされる理由は、昇圧ノード74及び74′
がそれらの高電圧値にあるとき、事前充電トランジスタ
P1及びP1′が十分ターン・オフされることを保証す
るためである。これらのそれぞれの事前充電トランジス
タのゲートのVPPレベル信号だけがそれら事前充電トラ
ンジスタを完全に遮断する。それらのゲートでのVDDレ
ベルは、漏れ電流が昇圧ノードとVDDとの間を流れるの
を許し、著しい電力の流出と、ポンピング効率の低減と
をもたらす。昇圧されたレベル信号OSC PRE1、
OSC TRANS1、OSC PRE2及びOSC
TRANS2の発生が、本譲受人にまた譲受けされた米
国特許No.5,406,523に記載されている通常
のレベル・シフト回路の使用により達成されることがで
きる。
前充電及び昇圧するセクションを図示する。出力が半発
振サイクル毎にポンピングされた電荷を供給される出力
を有する交互の効果は、VPP発生回路全体の効率を非常
に増大する。
NOT(VPP H)信号及びその結果のVPP出力の関連
状態を図示する。
ている電圧比較器95の実施形態が記載されている。電
圧比較器95は2つの対称的な回路から成り、該2つの
対称的な回路は反転入力96及び非反転入力98にそれ
ぞれ対応する。電圧比較器95の中心部は、トランジス
タP13及びN3とP14及びN4とから成る。トラン
ジスタP13及びP14はPMOSデバイスであり、一
方トランジスタN3及びN4はNMOSデバイスであ
る。トランジスタP13はトランジスタN3と直列に接
続され、トランジスタP14はトランジスタN4と直列
に接続されている。入力電圧VDDはP3のソースにPM
OSトランジスタP11を介して印加され、該PMOS
トランジスタP11のドレインはP13のソースに接続
され、そのソースはVDDに接続されている。入力VPP
98は、PMOSトランジスタP14のソースに直接印
加されている。トランジスタP13、N3、P14及び
N4のゲートは、一緒にノード110、即ちVBIAS
で接続されている。トランジスタN2及びN6は、P1
3及びN3とP14及びN4との間の直列経路のそれぞ
れの中に接続されている。トランジスタP14及びN6
のドレインは、一緒に、出力信号VCOMPを与えるノ
ード112に接続されている。この出力信号VCOMP
は、1対の直列接続されたインバータ114及び116
を通され、出力信号VPP UP 118を与える。出
力信号VPP UPが、PMOSトランジスタP11の
ゲート及びNMOSトランジスタN1のゲートにフィー
ドバックされ、該NMOSトランジスタN1のソース及
びドレインはトランジスタN3のソース及びゲートのそ
れぞれに接続されている。
著しい特徴、即ち、非常に低いVDDでの迅速なセットア
ップ初期化と、VDDより大きいVPPの値に対して電流の
流出即ち電力ロスがないことを示す。
イスP13及びN3とP14及びN4との4つのゲート
の相互接続とのため、電圧VCOMPは、VDDとVPPと
が等しいとき電圧VDDの半分である。即ち、トランジス
タP13及びP14のそれぞれを通る電流IP3及びIP4
は等しい。VPPがVDDより小さいとき、電流IP4は電流
IP3より小さく、従って、電流IN4は電流IP4より大き
く、その結果より多くの電流を接地へ流すことをもたら
し、こうしてVCOMPをローに駆動する。トランジス
タN3及びN4のゲートが一緒に接続されので、且つ上
記回路間の対称性の故に、該トランジスタN3及びN4
を通って流れる電流は等しいことが分かる。VCOMP
がローのとき、VPP UPはローであり、トランジス
タP11をオンにそしてN1をオフに駆動し、こうして
VDDにVPP発生器のための電流を供給させる。
P4は電流IP3より大きく、従ってIP4はまたIN4より大
きい。これがVCOMPをハイに駆動する。VCOMP
がハイであるとき、VPP UPの電圧もハイである。
VPP UPは、トランジスタP11のゲートに印加さ
れると、トランジスタP11をターン・オフする。トラ
ンジスタP11がオフなので、P11、P13、N2及
びN3から作られる直列分岐に流れる電流はない。更
に、P11がオフであるとき、N1がオンであり、そし
てこのN1はそのドレインがVBIASに接続され且つ
そのソースが接地に接続されたNMOSデバイスである
ので、該NMOSデバイスはVBIASを接地に駆動す
る。VBIASがまたN4のゲートに印加されるので、
これがトランジスタN4をターン・オフする。N4をタ
ーン・オフすることにより、P14、N6及びN4から
作られる直列分岐に流れる電流はない。従って、VPPが
十分に高いとき、VPP又はVDDから引かれるバイアス電
流はない。こうして、これが高電圧発生回路に対して電
力を節約する特徴を与えることが分かる。
め、トランジスタP12のソースはVDDに接続され、そ
のドレインはVBIASに接続されている。VDDがゼロ
からVPPまで上昇するときのパワーアップの際、電圧V
PPは殆どゼロであり、従ってトランジスタP12はオン
であり、次いでVBIASはVDDに等しくセットされ
る。トランジスタN4がオンであるので、電圧VCOM
Pはローに行き、従ってVPP UPもまたローに駆動
される。こうして、トランジスタP12は、パワーアッ
プの際安定した要領で比較器回路内の全てのキー電圧を
初期化する。
(nウエル接続)は、VPPがVDDより小さい限り当該P
14がオフ状態に維持されるので、VPPに接続されるこ
とのみを必要とする。その結果、ラッチアップの脅威は
著しくない。PMOSトランジスタP14のドレイン
は、VPPより大きくあるべきでないVCOMPに接続さ
れる。その結果、ラッチアップの危険が少しもなく、局
所基板コンタクトをVPP SUBに接続する必要がな
い。
に、従来技術を越えた幾つかの利点が、単純で且つ強化
な解法により達成される。特に、従来のPMOS事前充
電回路において経験したラッチアップ問題が取り組まれ
た。PMOS事前充電システムが用いられているので、
従来のNMOS事前充電又はNMOSパス型ポンプ回路
において経験したスレッショルド電圧降下が存在しな
い。更に、電力の節約が、出力電圧VPPの値をモニタす
る自己バイアス電流比較器により達成される。
して特別の使用において記載されたが、本発明の種々の
変更が、特許請求の範囲に記載される本発明の精神から
離れることなく当業者にとって浮かぶであろう。
は記載のため用いられ、限定するため用いられておら
ず、そのような用語及び表現の使用においては、示され
また記載された特徴及びその部分と等価ないずれのもの
を排除する意図はなく、種々の変更が本発明に対する特
許請求の範囲内に有り得ることが認められるものであ
る。
PP電圧発生回路の回路図である。
スタを用いた通常の2相NMOS事前充電・NMOSパ
スVPP電圧発生回路の回路図である。
る通常のVPP電圧発生回路の回路図である。
る。
る。
Claims (21)
- 【請求項1】 昇圧された電圧VPPを出力ノードに供給
電圧VDDから与える電圧昇圧回路において、 a) 事前充電クロック信号に応答して前記供給電圧V
DDを昇圧ノードに転送し、前記昇圧ノードを前記のフル
の供給電圧VDDに事前充電する事前充電トランジスタ要
素であって、バイアス・ノードに接続された局所基板を
有する事前充電トランジスタ要素と、 b) 前記昇圧ノードとポンプ・ノードとの間に接続さ
れ、前記ポンプ・ノードに印加されたポンプ電圧信号に
応答して前記昇圧ノードをポンピングする容量性要素
と、 c) 前記昇圧ノードと前記出力ノードとの間に接続さ
れ、電荷を前記容量性要素から前記出力ノードに転送し
て前記昇圧された電圧VPPを与えるスイッチング要素
と、 d) 前記バイアス・ノードを前記のVDD電圧及びVPP
電圧のうちのより高い方の電圧に維持することにより前
記事前充電トランジスタ要素のラッチアップを防止する
バイアス化回路とを備える電圧昇圧回路。 - 【請求項2】 前記事前充電トランジスタ要素がPMO
Sトランジスタである請求項1記載の電圧昇圧回路。 - 【請求項3】 前記スイッチング要素がPMOSトラン
ジスタである請求項1記載の電圧昇圧回路。 - 【請求項4】 前記基板バイアス化回路は、スイッチン
グ信号に応答して前記基板バイアス・ノードを、前記昇
圧された電圧VPPと前記供給電圧VDDとのうちのより高
い電圧に選択的に接続する基板スイッチング回路を含む
請求項1記載の電圧昇圧回路。 - 【請求項5】 前記スイッチング信号を発生する電圧比
較器手段を含む請求項4記載の電圧昇圧回路。 - 【請求項6】 前記基板バイアス・ノードと前記供給電
圧との間に接続され、電荷を前記供給電圧と前記基板バ
イアス・ノードとの間に結合する第2の容量性要素を含
む請求項1記載の電圧昇圧回路。 - 【請求項7】 前記供給電圧VDDと前記出力ノードとの
間に接続され、前記出力ノードが前記供給電圧VDDより
小さい電圧にあるとき前記出力ノードを直接充電するダ
イオード要素を含む請求項1記載の電圧昇圧回路。 - 【請求項8】 前記ダイオード要素がNMOSトランジ
スタであり、当該NMOSトランジスタのゲート及びド
レイン端子は前記供給電圧VDDに接続され、そのソース
端子は前記出力ノードに接続されている請求項7記載の
電圧昇圧回路。 - 【請求項9】 前記事前充電クロック信号がVPPレベル
発振信号である請求項1記載の電圧昇圧回路。 - 【請求項10】 前記ポンプ電圧信号がVDDレベル発振
信号である請求項1記載の電圧昇圧回路。 - 【請求項11】 前記スイッチング要素のトランジスタ
は転送信号に応答する請求項3記載の電圧昇圧回路。 - 【請求項12】 前記の転送信号がVPPレベル発振信号
である請求項11記載の電圧昇圧回路。 - 【請求項13】 前記電圧比較器手段は、 a) 前記スイッチング信号を出力する第1の出力ノー
ドと、 b) 前記供給電圧VDDを自身に結合する第1の入力ノ
ードと接地ノードとの間に形成される第1の電流経路
と、 c) 前記昇圧された電圧VPPを自身に結合する第2の
入力ノードと接地ノードとの間に形成される第2の電流
経路と、 d) 前記第1の電流経路の前記第1の入力ノードに接
続された第1のドライバ要素と、 e) 前記第2の電流経路の前記第2の入力ノードと第
1の出力ノードとの間に接続された第2のドライバ要素
と、 f) 前記第1の電流経路の中に接続された第1の負荷
要素と、 g) 前記第2の電流経路の中で前記第1の出力ノード
と前記接地ノードとの間に接続された第2の負荷要素
と、を含み、 前記第1及び第2の負荷要素は、前記第1及び第2の負
荷要素及び前記第1のドライバ要素のそれぞれを通る電
流が等しいように結合され、 これにより、前記第1の出力ノードは、前記第1の電流
経路の前記電流が前記第2のドライバ要素を通る電流よ
り小さい際にハイに駆動され、 前記第1の出力ノードは、前記第1の電流経路の前記電
流が前記第2のドライバ要素を通る電流より大きい際に
ローに駆動される請求項5記載の電圧昇圧回路。 - 【請求項14】 前記電圧比較器手段は、前記昇圧され
た電圧が前記供給電圧を越えているとき前記第1及び第
2の電流経路の電流を低減する電力節約手段を含む請求
項13記載の電圧昇圧回路。 - 【請求項15】 前記電圧比較器手段は、パワーアップ
の際に前記電圧比較器手段の回路内の電圧を初期化する
初期化手段を含む請求項13記載の電圧昇圧回路。 - 【請求項16】 ウェル・バイアス・ノードを第1の電
源電圧と第2の電源電圧とのうちの1つに選択的に結合
する回路において、 a) スイッチング信号に応答して前記バイアス・ノー
ドを前記第1の電源電圧と前記第2の電源電圧とのうち
のいずれかに選択的に接続するスイッチング回路と、 b) 第1及び第2の入力ノードと、そのそれぞれの入
力ノードに結合された前記第1の電源電圧と第2の電源
電圧とのうちのより高い電圧を指示する前記スイッチン
グ信号を出力する第1の出力ノードとを有する電圧比較
器と、を備え、 前 記第1の電源電圧と第2の電源電圧とのうちの高い方
が前記バイアス・ノードに接続される、回路。 - 【請求項17】 前記電圧比較器は、 a) 前記第1の入力ノードと接地ノードとの間に形成
される第1の電流経路と、 b) 前記第2の入力ノードと前記接地ノードとの間に
形成される第2の電流経路と、 c) 前記第1の電流経路の前記第1の入力ノードに接
続された第1のドライバ要素と、 d) 前記第2の電流経路の前記第2の入力ノードと前
記第1の出力ノードとの間に接続された第2のドライバ
要素と、 e) 前記第1の電流経路の中に接続された第1の負荷
要素と、 f) 前記第2の電流経路の中で前記第1の出力ノード
と前記接地ノードとの間に接続された第2の負荷要素
と、を含み、 前記第1及び第2の負荷要素は、前記第1及び第2の負
荷要素及び前記の第1のドライバ要素のそれぞれを通る
電流が等しいように結合され、 これにより、前記第1の出力ノードは、前記第1の電流
経路の前記電流が前記第2のドライバ要素を通る電流よ
り小さい際にハイに駆動され、 前記第1の出力ノードは、前記第1の電流経路の前記電
流が前記第2のドライバ要素を通る電流より大きい際に
ローに駆動される請求項16記載の回路。 - 【請求項18】 前記バイアス・ノードにおける電圧が
前記供給電圧を越えているとき前記第1及び第2の電流
経路の電流を低減する電力節約手段を含む請求項17記
載の回路。 - 【請求項19】 パワーアップの際に前記電圧比較器の
回路内の電圧を初期化する初期化手段を含む請求項17
記載の回路。 - 【請求項20】 昇圧された電圧VPPを出力ノードに供
給電圧VDDから与える電圧昇圧回路において、 a) 事前充電クロック信号に応答して前記供給電圧V
DDを昇圧ノードに転送し、前記昇圧ノードを前記のフル
の供給電圧VDDに事前充電するPMOS事前充電トラン
ジスタと、 b) 前記昇圧ノードとポンプ・ノードとの間に接続さ
れ、前記ポンプ・ノードに印加されるポンプ電圧信号に
応答して前記昇圧ノードをポンピングする容量性要素
と、 c) 前記昇圧ノードと前記出力ノードとの間に接続さ
れ、電荷を前記容量性要素から前記出力ノードに転送し
て前記昇圧された電圧VPPを与えるPMOSトランジス
タ・スイッチング要素と、を備え、 d) 前記PMOSトランジスタ要素は基板を有し、 前記基板は、基板バイアス・ノードに接続され、 前記PMOSトランジスタは、スイッチング信号に応答
して前記基板バイアス・ノードを、前記昇圧された電圧
VPPと前記供給電圧VDDとのうちのより高い電圧に選択
的に接続することにより前記PMOSトランジスタのラ
ッチアップを防止する基板スイッチング回路を含む電圧
昇圧回路。 - 【請求項21】 昇圧された電圧VPPを出力ノードに供
給電圧VDDから与える方法において、 a) 事前充電クロック信号に応答して前記供給電圧V
DDを昇圧ノードに転送する事前充電トランジスタ要素に
より前記昇圧ノードを前記のフルの供給電圧VDDに事前
充電するステップであって、前記事前充電トランジスタ
要素はバイアス・ノードに接続された局所基板を有す
る、前記事前充電するステップと、 b) 前記昇圧ノードとポンプ・ノードとの間に接続さ
れ、前記ポンプ・ノードに印加されるポンプ電圧信号に
応答する容量性要素により前記昇圧ノードをポンピング
するステップと、 c) 前記昇圧ノードと前記出力ノードとの間に接続さ
れたスイッチング要素により電荷を前記容量性要素から
前記出力ノードに転送して前記昇圧された電圧VPPを与
えるステップと d) 前記バイアス・ノードを前記のVDD電圧とVPP電
圧とのうちのより高い電圧に維持することにより前記事
前充電トランジスタ要素のラッチアップを防止するステ
ップとを備える方法。
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