JPH081630B2 - データ送受信装置 - Google Patents
データ送受信装置Info
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- JPH081630B2 JPH081630B2 JP61281057A JP28105786A JPH081630B2 JP H081630 B2 JPH081630 B2 JP H081630B2 JP 61281057 A JP61281057 A JP 61281057A JP 28105786 A JP28105786 A JP 28105786A JP H081630 B2 JPH081630 B2 JP H081630B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリのデータをデータ送信部にDMA（Dir
ect Memory Access）制御によつて転送し、データ受信
部のデータをDMA制御によってメモリに転送するデータ
送受信装置に関するものである。
ect Memory Access）制御によつて転送し、データ受信
部のデータをDMA制御によってメモリに転送するデータ
送受信装置に関するものである。
メモリのデータをDMA制御でデータ送信部に転送し、
送信部から伝送路にデータを送り出し、逆に伝送路から
データ受信部にデータを入力させ、この入力データをDM
A制御でメモリに転送するデータ送受信方式は公知であ
る。
送信部から伝送路にデータを送り出し、逆に伝送路から
データ受信部にデータを入力させ、この入力データをDM
A制御でメモリに転送するデータ送受信方式は公知であ
る。
ところで、メモリにおける不連続な複数の記憶領域の
データを連続したデータとして伝送路に送出したい場合
がある。これの従来のDMA制御方式で行うと、メモリの
領域切替のために伝送路上で一方の領域のデータと他方
の領域のデータとが別れてしまい、連続したデータとし
て取扱うことができないことがある。
データを連続したデータとして伝送路に送出したい場合
がある。これの従来のDMA制御方式で行うと、メモリの
領域切替のために伝送路上で一方の領域のデータと他方
の領域のデータとが別れてしまい、連続したデータとし
て取扱うことができないことがある。
一方、受信側においては、伝送路の連続するデータを
メモリ中の不連続な領域に順次に転送するためには、受
信部にFIFOメモリを設けなければならず、必然的に回路
構成が複雑になる。
メモリ中の不連続な領域に順次に転送するためには、受
信部にFIFOメモリを設けなければならず、必然的に回路
構成が複雑になる。
また、特開昭59−114629号公報には、受信データを２
つのDMA制御回路を使用してメモリに転送する方式が開
示されている。この方式ではデータブロックの相互間に
終結符号を挿入し、この終結符号が検出される毎に２つ
のDMA制御回路を切替えている。この方式は１つのデー
タブロックがメモリにおける不連続な複数の記憶領域の
内の１つに収まる場合即ち短いデータブロックの場合に
は適用可能であるが、データブロックが１つの記憶領域
に収まらない場合即ち長いデータブロックの場合には適
用不可能である。
つのDMA制御回路を使用してメモリに転送する方式が開
示されている。この方式ではデータブロックの相互間に
終結符号を挿入し、この終結符号が検出される毎に２つ
のDMA制御回路を切替えている。この方式は１つのデー
タブロックがメモリにおける不連続な複数の記憶領域の
内の１つに収まる場合即ち短いデータブロックの場合に
は適用可能であるが、データブロックが１つの記憶領域
に収まらない場合即ち長いデータブロックの場合には適
用不可能である。
そこで、本願発明の目的は、メモリの不連続な複数の
記憶領域における不連続な複数のデータを比較的簡単に
連続的データ配列して送信することができ、且つ受信モ
ード時にメモリの１つの記憶領域に収めることができな
い長いデータブロックが入力した場合であっても不連続
な複数の記憶領域に書き込むことができるデータ送受信
装置を提供することにある。
記憶領域における不連続な複数のデータを比較的簡単に
連続的データ配列して送信することができ、且つ受信モ
ード時にメモリの１つの記憶領域に収めることができな
い長いデータブロックが入力した場合であっても不連続
な複数の記憶領域に書き込むことができるデータ送受信
装置を提供することにある。
［問題点を解決するための手段］ 上記目的を解決するための本発明は、実施例を示す図
面の符号を参照して説明すると、複数のデータブロック
を相互間にフラグＦが配置された形式の受信データを伝
送路18から受信するデータ受信部15と、前記受信データ
の前記フラグを検出して前記データブロックの終了を示
すブロック終了検出信号を出力するブロック終了検出部
17と、前記伝送路18を送信データを送り出すデータ送信
部16と、不連続な複数の記憶領域M1〜M6を有するメモリ
11と、前記メモリ11と前記データ受信部15及びデータ送
信部16とを接続するデータバス21と、送信モード時に前
記メモリ11の不連続な複数の記憶領域のデータをDMA制
御で前記データ送信部16に転送し、受信モード時に前記
データ受信部15の前記受信データを前記メモリ11にDMA
制御で転送するための第１及び第２のDMA制御回路12、1
3と、前記複数の記憶領域M1〜M6から前記データ送信部1
6へのデータのDMA転送及び前記データ受信部15から前記
複数の記憶領域M1〜M6へのデータのDMA転送を、前記複
数の記憶領域M1〜M6から選択された１つの記憶領域を前
記第１のDMA制御回路12に対応させ、前記複数の記憶領
域M1〜M6から選択された別の１つの記憶領域を前記第２
のDMA制御回路13に対応させて行うように前記第１及び
第２のDMA制御回路12、13を制御するための転送制御情
報を前記第１及び第２のDMA制御回路12、13に与えるた
めのCPU10と、前記送信モード時に前記メモリ11の前記
複数の記憶領域M1〜M6から選択された１つの記憶領域か
ら前記データ送信部16へのデータ転送が終了した時に前
記第１のDMA制御回路12から得られたデータ転送終了信
号及び前記複数の記憶領域M1〜M6から選択された別の１
つの記憶領域から前記データ送信部16へのデータ転送が
終了した時に前記第２のDMA制御回路12から得られたデ
ータ転送終了信号、及び前記受信モード時に前記データ
受信部15から前記メモリ11の前記複数の記憶領域M1〜M6
から選択された１つの記憶領域へのデータ転送が終了し
た時に前記第１のDMA制御回路12から得られたデータ転
送終了信号及び前記データ受信部15から前記複数の記憶
領域M1〜M6から選択された別の１つの記憶領域へのデー
タ転送が終了した時に前記第２のDMA制御回路13から得
られたデータ転送終了信号及び前記受信モード時におけ
る前記ブロック終了検出信号のいずれにも応答してDMA
制御切替信号を発生する論理ゲート回路20と、前記DMA
制御切替信号に応答して前記第１及び第２のDMA制御回
路12、13の内の一方のDMA制御動作から他方のDMA制御動
作に切替えるためのDMA選択スイッチ19とを備えている
ことを特徴とするデータ送受信装置に係わるものであ
る。
面の符号を参照して説明すると、複数のデータブロック
を相互間にフラグＦが配置された形式の受信データを伝
送路18から受信するデータ受信部15と、前記受信データ
の前記フラグを検出して前記データブロックの終了を示
すブロック終了検出信号を出力するブロック終了検出部
17と、前記伝送路18を送信データを送り出すデータ送信
部16と、不連続な複数の記憶領域M1〜M6を有するメモリ
11と、前記メモリ11と前記データ受信部15及びデータ送
信部16とを接続するデータバス21と、送信モード時に前
記メモリ11の不連続な複数の記憶領域のデータをDMA制
御で前記データ送信部16に転送し、受信モード時に前記
データ受信部15の前記受信データを前記メモリ11にDMA
制御で転送するための第１及び第２のDMA制御回路12、1
3と、前記複数の記憶領域M1〜M6から前記データ送信部1
6へのデータのDMA転送及び前記データ受信部15から前記
複数の記憶領域M1〜M6へのデータのDMA転送を、前記複
数の記憶領域M1〜M6から選択された１つの記憶領域を前
記第１のDMA制御回路12に対応させ、前記複数の記憶領
域M1〜M6から選択された別の１つの記憶領域を前記第２
のDMA制御回路13に対応させて行うように前記第１及び
第２のDMA制御回路12、13を制御するための転送制御情
報を前記第１及び第２のDMA制御回路12、13に与えるた
めのCPU10と、前記送信モード時に前記メモリ11の前記
複数の記憶領域M1〜M6から選択された１つの記憶領域か
ら前記データ送信部16へのデータ転送が終了した時に前
記第１のDMA制御回路12から得られたデータ転送終了信
号及び前記複数の記憶領域M1〜M6から選択された別の１
つの記憶領域から前記データ送信部16へのデータ転送が
終了した時に前記第２のDMA制御回路12から得られたデ
ータ転送終了信号、及び前記受信モード時に前記データ
受信部15から前記メモリ11の前記複数の記憶領域M1〜M6
から選択された１つの記憶領域へのデータ転送が終了し
た時に前記第１のDMA制御回路12から得られたデータ転
送終了信号及び前記データ受信部15から前記複数の記憶
領域M1〜M6から選択された別の１つの記憶領域へのデー
タ転送が終了した時に前記第２のDMA制御回路13から得
られたデータ転送終了信号及び前記受信モード時におけ
る前記ブロック終了検出信号のいずれにも応答してDMA
制御切替信号を発生する論理ゲート回路20と、前記DMA
制御切替信号に応答して前記第１及び第２のDMA制御回
路12、13の内の一方のDMA制御動作から他方のDMA制御動
作に切替えるためのDMA選択スイッチ19とを備えている
ことを特徴とするデータ送受信装置に係わるものであ
る。
［発明の作用及び効果］ 本発明は次の作用効果を有する。
（イ） 第１のDMA制御回路12でメモリ11の不連続な記
憶領域の１つからデータを送信部16に転送している間
に、第２のDMA制御回路13を次に読み出すメモリ11の他
の記憶領域に対応させることができる。第１のDMA制御
回路12から第２のDMA制御回路13への切替又はこの逆の
切替は１つの記憶領域からデータ送信部16へのデータ転
送の終了に同期して行われるので、メモリ上において不
連続なデータを連続データに直して送信部16に送ること
ができる。従って、比較的簡単な構成によって不連続デ
ータを連続データに直すことができる。
憶領域の１つからデータを送信部16に転送している間
に、第２のDMA制御回路13を次に読み出すメモリ11の他
の記憶領域に対応させることができる。第１のDMA制御
回路12から第２のDMA制御回路13への切替又はこの逆の
切替は１つの記憶領域からデータ送信部16へのデータ転
送の終了に同期して行われるので、メモリ上において不
連続なデータを連続データに直して送信部16に送ること
ができる。従って、比較的簡単な構成によって不連続デ
ータを連続データに直すことができる。
（ロ） 受信モード時に、メモリ11の１つの記憶領域に
格納することができない長いデータブロックを受信した
場合であっても、１つの記憶領域に対するDMA転送が終
了した時に第１図及び第２のDMA制御回路12、13の切替
えを実行するので、メモリ11の不連続な複数の記憶領域
に対する長いデータブロックの連続的格納を実行するこ
とができる。
格納することができない長いデータブロックを受信した
場合であっても、１つの記憶領域に対するDMA転送が終
了した時に第１図及び第２のDMA制御回路12、13の切替
えを実行するので、メモリ11の不連続な複数の記憶領域
に対する長いデータブロックの連続的格納を実行するこ
とができる。
（ハ） 受信モード時に、メモリ11の１つの記憶領域に
格納することができる短いデータブロックを受信した場
合には、フラグを検出して第１及び第２のDMA制御回路1
2、13の切替を実行するので、連続的に受信する複数の
データブロックのメモリ11に対する格納を確実且つ容易
に達成することができる。
格納することができる短いデータブロックを受信した場
合には、フラグを検出して第１及び第２のDMA制御回路1
2、13の切替を実行するので、連続的に受信する複数の
データブロックのメモリ11に対する格納を確実且つ容易
に達成することができる。
（ニ） 長いデータブロックと短いデータブロックとの
内のいずれが入力しても特別な操作を伴わずにメモリ11
に対して確実に且つ効率良く格納することができる。
内のいずれが入力しても特別な操作を伴わずにメモリ11
に対して確実に且つ効率良く格納することができる。
［実施例］ 次に、第１図〜第５図によつて本発明の実施例に係わ
るデータ伝送装置を説明する。第１図において、10はCP
U、11はメモリ、12、13は第１及び第２のDMA制御回路、
14はデータ送受信装置、15はデータ受信部、16はデータ
送信部、17はブロツク終了検出部、18は伝送路、19はDM
A選択スイツチ、20はORゲートである。
るデータ伝送装置を説明する。第１図において、10はCP
U、11はメモリ、12、13は第１及び第２のDMA制御回路、
14はデータ送受信装置、15はデータ受信部、16はデータ
送信部、17はブロツク終了検出部、18は伝送路、19はDM
A選択スイツチ、20はORゲートである。
メモリ11は、送信データを記憶する不連続な第１、第
２及び第３の領域M1、M2、M3を有し、更に受信データを
記憶する不連続な第４、第５及び第６の領域M4、M5、M6
を有する。このメモリ11は例えば８ビツトのデータバス
21によつてデータ受信部15とデータ送信部16とに接続さ
れている。
２及び第３の領域M1、M2、M3を有し、更に受信データを
記憶する不連続な第４、第５及び第６の領域M4、M5、M6
を有する。このメモリ11は例えば８ビツトのデータバス
21によつてデータ受信部15とデータ送信部16とに接続さ
れている。
データ受信部16は、第２図に示す如くデータバス21の
データを記憶するバツフアメモリ22と、バツフアメモリ
22から出力されるパラレルデータをシリアルに変換する
パラレル・シリアル変換器23とを含み、メモリ11から転
送されて来る不連続のデータを連続したシリアルデータ
に変換して伝送路18に送り出すように構成されている。
データを記憶するバツフアメモリ22と、バツフアメモリ
22から出力されるパラレルデータをシリアルに変換する
パラレル・シリアル変換器23とを含み、メモリ11から転
送されて来る不連続のデータを連続したシリアルデータ
に変換して伝送路18に送り出すように構成されている。
データバス21によつてメモリ11に接続されたデータ受
信部15は、伝送路18から送られて来たシリアルのデータ
をパラレルに変換してメモリ11に転送するように構成さ
れている。
信部15は、伝送路18から送られて来たシリアルのデータ
をパラレルに変換してメモリ11に転送するように構成さ
れている。
伝送路18に接続されたブロツク終了検出部17は、デー
タブロツクの相互間に挿入されている送受信同期用の所
定ビツト列から成るフラグパターンを検出し、これによ
りブロツク終了を示す信号を出力するように構成されて
いる。
タブロツクの相互間に挿入されている送受信同期用の所
定ビツト列から成るフラグパターンを検出し、これによ
りブロツク終了を示す信号を出力するように構成されて
いる。
第１及び第２のDMA制御回路12、13は、メモリ11、デ
ータ受信部15、データ送信部16にそれぞれ接続され、メ
モリ11とデータ受信部15及び送信部16との間のDMA制御
によるデータ転送を制御するものであり、CPU10から導
出された送受信切替ライン24、データセツトライン25に
それぞれ接続され、更にDMA選択スイツチ19に接続され
ている。
ータ受信部15、データ送信部16にそれぞれ接続され、メ
モリ11とデータ受信部15及び送信部16との間のDMA制御
によるデータ転送を制御するものであり、CPU10から導
出された送受信切替ライン24、データセツトライン25に
それぞれ接続され、更にDMA選択スイツチ19に接続され
ている。
３入力のORゲート20の第１の入力端子には第１のDMA
制御回路12から導出された第１のDMA終了信号ライン26
が接続され、第２の入力端子には第２のDMA制御回路13
から導出された第２のDMA終了信号ライン27が接続さ
れ、第３の入力端子にはブロツク終了検出回路17が接続
されている。
制御回路12から導出された第１のDMA終了信号ライン26
が接続され、第２の入力端子には第２のDMA制御回路13
から導出された第２のDMA終了信号ライン27が接続さ
れ、第３の入力端子にはブロツク終了検出回路17が接続
されている。
ORゲート20の出力端子はライン28によつてCPU10に接
続されていると共に、DMA選択スイツチ19に接続されて
いる。
続されていると共に、DMA選択スイツチ19に接続されて
いる。
DMA選択スイツチ19は、第１及び第２のDMA制御回路1
2、13にそれぞれ接続され、第１及び第２のDMA終了信号
とブロツク終了検出信号とのいずれにも応答して第１及
び第２のDMA制御回路12、13を交互にDMA制御データ転送
状態に設定するものである。
2、13にそれぞれ接続され、第１及び第２のDMA終了信号
とブロツク終了検出信号とのいずれにも応答して第１及
び第２のDMA制御回路12、13を交互にDMA制御データ転送
状態に設定するものである。
（送信動作） メモリ11の領域M1、M2、M3のデータをデータ送信部16
に転送する時には、CPU10から導出されたライン24によ
つて第１及び第２のDMA制御回路12、13に送信を指示す
る。次に、データセツトライン25を使用し、CPU10で第
１のDMA制御回路12が第１の領域M1のデータ転送を司
り、第２のDMA制御回路13が第２の領域M2のデータ転送
を司るように第１及び第２のDMA制御回路12、13をセツ
トする。即ち、CPU10は第１及び第２のDAM制御回路12、
13に第１及び第２の記憶領域M1、M2に対応する転送アド
レス、転送ワード数をセットする。これにより、まず第
１のDMA制御回路12の制御の基に第１の領域M1のデータ
のデータ送信部16への転送が行われる。この第１のDMA
制御回路12によるデータ転送が終了すると、即ち、第１
のDMA制御回路12の制御によって実際に転送したワード
数が前述のセットした転送ワード数に達すると、ライン
26にDMA終了信号が発生し、これがORゲート20を介してD
MA選択スイツチ19に加わり、DMA選択スイツチ19は第２
のDMA制御回路13を選択する信号を発生する。この結
果、第２のDMA制御回路13の制御のもとに第２の領域M2
のデータがデータ送信部16に転送される。これと同時
に、既にデータ転送が終了した第１のDMA制御回路12
を、CPU10によつて第３の領域M3のデータ転送を実行す
るための状態にセツトする。このセツトは、ライン28の
DMA切替通知信号に応答してCPU10が行う。第２のDMA制
御回路13に基づく第２の領域M2のデータ転送が終了する
と、即ち、第２のDMA制御回路13の制御によって実際に
転送したワード数が前述のセットした転送ワード数に達
すると、ライン27にDMA終了信号が発生し、第１のDMA制
御回路12が第３の領域M3のデータを転送する状態に切替
えられる。
に転送する時には、CPU10から導出されたライン24によ
つて第１及び第２のDMA制御回路12、13に送信を指示す
る。次に、データセツトライン25を使用し、CPU10で第
１のDMA制御回路12が第１の領域M1のデータ転送を司
り、第２のDMA制御回路13が第２の領域M2のデータ転送
を司るように第１及び第２のDMA制御回路12、13をセツ
トする。即ち、CPU10は第１及び第２のDAM制御回路12、
13に第１及び第２の記憶領域M1、M2に対応する転送アド
レス、転送ワード数をセットする。これにより、まず第
１のDMA制御回路12の制御の基に第１の領域M1のデータ
のデータ送信部16への転送が行われる。この第１のDMA
制御回路12によるデータ転送が終了すると、即ち、第１
のDMA制御回路12の制御によって実際に転送したワード
数が前述のセットした転送ワード数に達すると、ライン
26にDMA終了信号が発生し、これがORゲート20を介してD
MA選択スイツチ19に加わり、DMA選択スイツチ19は第２
のDMA制御回路13を選択する信号を発生する。この結
果、第２のDMA制御回路13の制御のもとに第２の領域M2
のデータがデータ送信部16に転送される。これと同時
に、既にデータ転送が終了した第１のDMA制御回路12
を、CPU10によつて第３の領域M3のデータ転送を実行す
るための状態にセツトする。このセツトは、ライン28の
DMA切替通知信号に応答してCPU10が行う。第２のDMA制
御回路13に基づく第２の領域M2のデータ転送が終了する
と、即ち、第２のDMA制御回路13の制御によって実際に
転送したワード数が前述のセットした転送ワード数に達
すると、ライン27にDMA終了信号が発生し、第１のDMA制
御回路12が第３の領域M3のデータを転送する状態に切替
えられる。
上述の如くメモリ11のデータを転送すると、第１、第
２及び第３の領域M1、M2、M3が不連続であつても、連続
していると等価な状態でデータが送信部16に転送され
る。これにより、データ送信部16は、第３図に模式的に
示す如く、第１の領域M1に対応するデータ１と第２の領
域M2に対応するデータ２と第３の領域M3に対応するデー
タ３とを１つのデータブロツクとなる様に連続的に配置
したものを同期フラグパターンＦをつけて送出する。な
お、フラグパターンＦは、相手の受信部と同期をとるた
めのものであり、データ送信部16が自動的に送出する。
２及び第３の領域M1、M2、M3が不連続であつても、連続
していると等価な状態でデータが送信部16に転送され
る。これにより、データ送信部16は、第３図に模式的に
示す如く、第１の領域M1に対応するデータ１と第２の領
域M2に対応するデータ２と第３の領域M3に対応するデー
タ３とを１つのデータブロツクとなる様に連続的に配置
したものを同期フラグパターンＦをつけて送出する。な
お、フラグパターンＦは、相手の受信部と同期をとるた
めのものであり、データ送信部16が自動的に送出する。
上述から明らかな如く、第１の装置によれば、不連続
な領域M1、M2、M3のデータ１、２、３を連続させ、１つ
のデータブロツクとして送出することができる。なお、
データブロツクの長さを、メモリ11の領域の数を増やす
こと、又は第１〜第３の領域M1〜M3を繰返して使用する
ことによつて変えることができる。
な領域M1、M2、M3のデータ１、２、３を連続させ、１つ
のデータブロツクとして送出することができる。なお、
データブロツクの長さを、メモリ11の領域の数を増やす
こと、又は第１〜第３の領域M1〜M3を繰返して使用する
ことによつて変えることができる。
（受信動作） CPU10がライン24によつて受信モードを指定すると、
第１及び第２のDMA制御回路12、13は、データ受信部15
のデータをメモリ11に転送する制御状態になる。この
時、第４図に示す如く受信データブロツクのデータ１を
メモリ11の第４の領域M4に転送し、データ２をメモリ11
の第５の領域M5に転送するようにセツトする。即ち、CP
U10は第１及び第２のDMA制御回路12、13に第４及び第５
の領域M4、M5に対応する転送アドレス、転送ワード数を
セットする。これにより、まず、データ受信部15から第
４図に示すデータ配列のデータ１が第４の領域M4に転送
される。第１のDMA制御回路12の制御に基づくデータ１
の転送が終了すれば、即ち、第１のDMA制御回路12の制
御によって実際に転送したワード数がセットした転送ワ
ード数に達すれば、ライン26にDMA終了信号が発生し、D
MA選択スイツチ19の出力が反転し、第２のDMA制御回路1
3に基づくデータ２の第５の領域M5への転送が行われ
る。これと同時に、データ３を第６の領域M6に転送させ
るためのセツトが第１のDMA制御回路12に対して実行さ
れる。このため、第２のDMA制御回路13によるデータ２
の転送が終了すると、即ち、第２のDMA制御回路13の制
御によって実際に転送したワード数がセットした転送ワ
ード数に達すると、第１のDMA制御回路12に基づいて直
ちにデータ３を第６の領域M6に転送することができる。
この結果、メモリ11の単位領域M4、M5、M6のデータ格納
容量以上の長いデータブロツクが入力しても、これを確
実に領域M4、M5、M6に格納することができる。
第１及び第２のDMA制御回路12、13は、データ受信部15
のデータをメモリ11に転送する制御状態になる。この
時、第４図に示す如く受信データブロツクのデータ１を
メモリ11の第４の領域M4に転送し、データ２をメモリ11
の第５の領域M5に転送するようにセツトする。即ち、CP
U10は第１及び第２のDMA制御回路12、13に第４及び第５
の領域M4、M5に対応する転送アドレス、転送ワード数を
セットする。これにより、まず、データ受信部15から第
４図に示すデータ配列のデータ１が第４の領域M4に転送
される。第１のDMA制御回路12の制御に基づくデータ１
の転送が終了すれば、即ち、第１のDMA制御回路12の制
御によって実際に転送したワード数がセットした転送ワ
ード数に達すれば、ライン26にDMA終了信号が発生し、D
MA選択スイツチ19の出力が反転し、第２のDMA制御回路1
3に基づくデータ２の第５の領域M5への転送が行われ
る。これと同時に、データ３を第６の領域M6に転送させ
るためのセツトが第１のDMA制御回路12に対して実行さ
れる。このため、第２のDMA制御回路13によるデータ２
の転送が終了すると、即ち、第２のDMA制御回路13の制
御によって実際に転送したワード数がセットした転送ワ
ード数に達すると、第１のDMA制御回路12に基づいて直
ちにデータ３を第６の領域M6に転送することができる。
この結果、メモリ11の単位領域M4、M5、M6のデータ格納
容量以上の長いデータブロツクが入力しても、これを確
実に領域M4、M5、M6に格納することができる。
第５図はメモリ11の単位領域M4、M5、M6よりも短いデ
ータブロツクが連続して伝送路18からデータ受信部15に
入力した場合の動作を説明するものである。この時も、
CPU10がライン24によつて第１及び第２のDMA制御回路1
2、13に受信指令を送る。また、データセツトライン25
により、第１のDMA制御回路12を第４の領域M4にセツト
と、第２のDMA制御回路13を第５の領域M5にセツトす
る。なお、第１及び第２のDMA制御回路12、13に対するC
PU10による転送ワード数のセットは、第４及び第５の領
域M4、M5の最大の書き込み許容ワードとする。そして、
ブロツク１のデータを第４の領域M4に転送する。この場
合、ブロツク１の長さが短いために、ブロック１の転送
が終了してもセットされた転送ワード数に達しない。従
って、DMA終了信号がライン26に得られない。しかし、
各ブロツク間にフラグパターンＦが配置されているの
で、これがブロツク終了検出部17によつて検出され、ブ
ロツク終了検出信号が発生し、これがORゲート20を介し
てDMA選択スイツチ19に供給される。これによりDMA終了
信号発生時と同一の制御状態が得られ、第２のDMA制御
回路13がブロツク２のデータを第５の領域M5に転送させ
る。従つて短いデータブロツクであつても効率良く伝送
することが可能になる。
ータブロツクが連続して伝送路18からデータ受信部15に
入力した場合の動作を説明するものである。この時も、
CPU10がライン24によつて第１及び第２のDMA制御回路1
2、13に受信指令を送る。また、データセツトライン25
により、第１のDMA制御回路12を第４の領域M4にセツト
と、第２のDMA制御回路13を第５の領域M5にセツトす
る。なお、第１及び第２のDMA制御回路12、13に対するC
PU10による転送ワード数のセットは、第４及び第５の領
域M4、M5の最大の書き込み許容ワードとする。そして、
ブロツク１のデータを第４の領域M4に転送する。この場
合、ブロツク１の長さが短いために、ブロック１の転送
が終了してもセットされた転送ワード数に達しない。従
って、DMA終了信号がライン26に得られない。しかし、
各ブロツク間にフラグパターンＦが配置されているの
で、これがブロツク終了検出部17によつて検出され、ブ
ロツク終了検出信号が発生し、これがORゲート20を介し
てDMA選択スイツチ19に供給される。これによりDMA終了
信号発生時と同一の制御状態が得られ、第２のDMA制御
回路13がブロツク２のデータを第５の領域M5に転送させ
る。従つて短いデータブロツクであつても効率良く伝送
することが可能になる。
本発明は上述の実施例に限定されるものでなく、変形
可能なものである。例えば、メモリ11の第１〜第３の領
域M1〜M3を送信用、第４〜第６の領域M4〜M6を受信用と
したが、この様に分けないで共通の領域を時分割で使用
することもできる。
可能なものである。例えば、メモリ11の第１〜第３の領
域M1〜M3を送信用、第４〜第６の領域M4〜M6を受信用と
したが、この様に分けないで共通の領域を時分割で使用
することもできる。
第１図は本発明の実施例に係わるデータ伝送装置を示す
ブロツク図、 第２図は第１図のデータ送信部の構成を示すブロツク
図、 第３図は送信を説明する図、 第４図は受信を示す図、 第５図は短いデータを示す図である。 11……メモリ、12……第１のDMA制御回路、13……第２
のDMA制御回路、14……データ送受信装置、19……DMA選
択スイツチ、21……データバス。
ブロツク図、 第２図は第１図のデータ送信部の構成を示すブロツク
図、 第３図は送信を説明する図、 第４図は受信を示す図、 第５図は短いデータを示す図である。 11……メモリ、12……第１のDMA制御回路、13……第２
のDMA制御回路、14……データ送受信装置、19……DMA選
択スイツチ、21……データバス。
Claims (1)
- 【請求項１】複数のデータブロックの相互間にフラグ
（Ｆ）が配置された形式の受信データを伝送路（18）か
ら受信するデータ受信部（15）と、 前記受信データの前記フラグを検出して前記データブロ
ックの終了を示すブロック終了検出信号を出力するブロ
ック終了検出部（17）と、 前記伝送路（18）を送信データを送り出すデータ送信部
（16）と、 不連続な複数の記憶領域（M1〜M6）を有するメモリ（1
1）と、 前記メモリ（11）と前記データ受信部（15）及びデータ
送信部（16）とを接続するデータバス（21）と、 送信モード時に前記メモリ（11）の不連続な複数の記憶
領域のデータをDMA制御で前記データ送信部（16）に転
送し、受信モード時に前記データ受信部（15）の前記受
信データを前記メモリ（11）にDMA制御で転送するため
の第１及び第２のDMA制御回路（12）（13）と、 前記複数の記憶領域（M1〜M6）から前記データ送信部
（16）へのデータのDMA転送及び前記データ受信部（1
5）から前記複数の記憶領域（M1〜M6）へのデータのDMA
転送を、前記複数の記憶領域（M1〜M6）から選択された
１つの記憶領域を前記第１のDMA制御回路（12）に対応
させ、前記複数の記憶領域（M1〜M6）から選択された別
の１つの記憶領域を前記第２のDMA制御回路（13）に対
応させて行うように前記第１及び第２のDMA制御回路（1
2）（13）を制御するための転送制御情報を前記第１及
び第２のDMA制御回路（12）（13）に与えるためのCPU
（10）と、 前記送信モード時に前記メモリ（11）の前記複数の記憶
領域（M1〜M6）から選択された１つの記憶領域から前記
データ送信部（16）へのデータ転送が終了した時に前記
第１のDMA制御回路（12）から得られたデータ転送終了
信号及び前記複数の記憶領域（M1〜M6）から選択された
別の１つの記憶領域から前記データ送信部（16）へのデ
ータ転送が終了した時に前記第２のDMA制御回路（12）
から得られたデータ転送終了信号、及び前記受信モード
時に前記データ受信部（15）から前記メモリ（11）の前
記複数の記憶領域（M1〜M6）から選択された１つの記憶
領域へのデータ転送が終了した時に前記第１のDMA制御
回路（12）から得られたデータ転送終了信号及び前記デ
ータ受信部（15）から前記複数の記憶領域（M1〜M6）か
ら選択された別の１つの記憶領域へのデータ転送が終了
した時に前記第２のDMA制御回路（13）から得られたデ
ータ転送終了信号及び前記受信モード時における前記ブ
ロック終了検出信号のいずれにも応答してDMA制御切替
信号を発生する論理ゲート回路（20）と、 前記DMA制御切替信号に応答して前記第１及び第２のDMA
制御回路（12）（13）の内の一方のDMA制御動作から他
方のDMA制御動作に切替えるためのDMA選択スイッチ（1
9）と を備えていることを特徴とするデータ送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281057A JPH081630B2 (ja) | 1986-11-26 | 1986-11-26 | データ送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281057A JPH081630B2 (ja) | 1986-11-26 | 1986-11-26 | データ送受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63133253A JPS63133253A (ja) | 1988-06-06 |
| JPH081630B2 true JPH081630B2 (ja) | 1996-01-10 |
Family
ID=17633707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61281057A Expired - Fee Related JPH081630B2 (ja) | 1986-11-26 | 1986-11-26 | データ送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081630B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4560398B2 (ja) * | 2004-12-15 | 2010-10-13 | シャープ株式会社 | データ処理回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114629A (ja) * | 1982-12-21 | 1984-07-02 | Nec Corp | 連鎖デ−タ制御方式 |
| JPS60239854A (ja) * | 1984-05-15 | 1985-11-28 | Mitsubishi Electric Corp | 分散形デ−タ処理システム |
-
1986
- 1986-11-26 JP JP61281057A patent/JPH081630B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63133253A (ja) | 1988-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |